JP2564947B2 - ビットマップメモリ制御方式 - Google Patents

Description

【発明の詳細な説明】 〔概 要〕 本発明はビットマップメモリ制御方式に関し、 １頁分以下の小容量の高解像度用ビットマップメモリ
に付加して高解像度データの印刷に対処することを目的
とし、 第１のデータを１頁分展開する容量を備えた第１のビ
ットマップメモリと、第１のデータより高解像度の第２
のデータを複数分の１頁分展開する容量を備えた第２の
ビットマップメモリとを有し、第１および第２のビット
マップメモリに展開された前記第１および第２のデータ
を同期読出し合成して出力するビットマップメモリ制御
方式であって、第２のビットマップメモリの１頁分の仮
想メモリを走査読出すアドレス情報に基づき、展開され
た前記第１のデータを解像度の比に応じ伸張して走査読
出す第１の読出し手段と、第１のビットマップメモリを
走査読出すＹ方向のアドレス情報に基づき、第２のビッ
トマップメモリを繰り返し走査して第２のデータを読出
す第２の読出し手段と、第１および第２のビットマップ
メモリを所定領域分読出すごとに割込み信号を発生する
割込み発生手段と、第２のビットマップメモリに第２の
データの先頭部分を展開するとともに、該割込み信号発
生ごとに第２のビットマップメモリの読出終了領域に次
の第２のデータを展開する展開制御部と、第１および第
２のビットマップメモリより読出された前記第１および
第２のデータを合成する合成手段とを設け、第２のビッ
トマップメモリを第１のビットマップメモリの読出しと
同期して繰り返し走査読出すとともに、該割込み信号に
より第２のデータを第２のビットマップメモリの読出し
終了領域に順次展開して、第２のデータを１頁分第２の
ビットマップメモリに展開し読出しするように構成す
る。

〔産業上の利用分野〕

本発明は、高解像度印刷データの印刷に対処するビッ
トマップメモリ制御方式の改良に関する。

〔従来の技術及び発明が解決しようとする課題〕

レーザプリンタは、ビットアップメモリ（BMM）を持
ち、文字／図形／イメージ情報をBMM上に展開した後、
シリアルなビデオ情報として読出してレーザスキャンに
よりドラム等に感光させ、電子写真プロセスにより用紙
に印刷するように構成されている。

このレーザプリンタは、用紙に転写する情報の解像度
として通常240ドット／インチ（dpi）が一般的である
が、近年、印字品質の向上を図るため、480dpi相当の高
解像度のレーザプリンタが開発されている。

しかし、印刷の解像度を上げようとすると、その解像
度に見合った１頁分のビットマップメモリが必要とな
り、例えばB4用紙の場合、240dpiでは約1.4MB、480dpi
の場合はその４倍の5.6MBの容量が必要となる。

このように、印字品質を向上させようとすると巨大な
ビットマップメモリが必要となり、低価格で高品質の印
刷装置が提供できない状況にある。

本発明は、１頁分の通常の解像度のビットマップメモ
リの他に小容量の高解像度用ビットマップメモリを持た
せて、印刷情報中高解像度が要求される印影イメージデ
ータ等の印刷に対処し得るビットマップメモリ制御方式
を提供することを目的とする。

〔課題を解決するための手段〕

以上の目的を達成するため、本発明のビットマップメ
モリ制御方式は、第１図本発明の原理図に示すように、 第１のデータを１頁分展開する容量を備えた第１のビ
ットマップメモリ１と、 第１のデータより高解像度の第２のデータを複数分の
１頁分展開する容量を備えた第２のビットマップメモリ
２と、 第２のビットマップメモリ２の１頁分の仮想メモリを
走査読出すアドレス情報に基づき、第１のビットマップ
メモリ１に展開された第１のデータを解像度の比に応じ
伸張して走査読出す第１の読出し手段３と、 第１のビットマップメモリ１を走査読出すＹ方向のア
ドレス情報に基づき、第２のビットマップメモリ２を繰
り返し走査して第２のデータを読出す第２の読出し手段
４と、 第１および第２のビットマップメモリ1,2を所定領域
分読出すごとに割込み信号を発生する割込み発生手段５
と、 第２のビットマップメモリに第２のデータの先頭部分
を展開するとともに、割込み信号発生ごとに第２のビッ
トマップメモリ２の読出終了領域に次の第２のデータを
展開する展開制御部６と、 第１および第２のビットマップメモリ1,2より読出さ
れた前記第１および第２のデータを合成する合成手段７
とを設ける。

〔作 用〕

第１のビットマップメモリ１に１頁分の第１のデータ
を展開し、第２のビットマップメモリ２に第２のデータ
の先頭部分を展開した後、走査読出す。

この走査読出すアドレス情報は、第２のビットマップ
メモリ２の１頁分の仮想的なメモリを走査するもので、
第１の読出し手段３は、このアドレス情報に基づいて、
第１のビットマップメモリ１の各データを解像度比に応
じ伸張して読出す。

第２の読出し手段４は、この第１のビットマップメモ
リ１を読出すアドレス情報に基づき、第２のビットマッ
プメモリ２を繰り返し走査する。

一方、第１および第２のビットマップメモリ1,2,の所
定領域分（例えば、第２のビットマップメモリ２の半
分）読出すごとに割込み発生手段５は割込み信号を発生
し、これを受信した展開制御部６は、第２のビットマッ
プメモリ２のうち、読出しを終了した一方の領域に次の
第２のデータを展開する。

つまり、第２のビットマップメモリ２は所定領域分に
分割（例えば２分割）されて、一方に第２のデータが展
開されるのと平行して他方の領域が読出しされることに
なり、これを繰り返すことにより１頁分の第２のデータ
が第２のビットマップメモリ２に展開されつつ第１のビ
ットマップメモリと同期して読出すことができる。

このようにして読出された第1,第２のデータは、合成
手段７により合成されて出力される。

以上のごとく、あたかも１頁分のビットマップメモリ
が存在するように制御することにより、小容量のメモリ
容量で、高解像度のデータを合成して印刷することがで
きる。

〔実施例〕

本発明の実施例を図を用いて詳細に説明する。

第２図は一実施例の構成図、第３図は第２図のアドレ
ス制御方式説明図である。

本実施例では、240dpiのB4サイズ１頁分の第１のビッ
トマップメモリ（以下240dpi BMMと称する）と、480dpi
のB4サイズ1/8頁分の第２のビットマップメモリ（以下4
80dpi BMM）とを使用した例を示す。このため、240dpi
BMM1に展開されたデータはX,Y方向にそれぞれ２倍に伸
張されて読出される。第２図において、 １は240dpi BMMで、240dpiのB4サイズ１頁分のＸ×Ｙ
＝4096×4096ビットの容量を持ち、８ビット幅のメモリ
で構成される。そして、読出し時には、Ｘ方向は、BMM
シーケンサ13の出力する10ビット（最大512）のＸアド
レスデータでアドレスされ、Ｙ方向は、後述するＹアド
レステーブル９から読出された240dpi BMM Yアドレスデ
ータ22（第３図）により、それぞれ２回連続して同一ラ
インが走査されてＹ方向が２倍に伸張される。

なお、Ｘ方向は、後述するように、伸張P/S変換回路1
1で２倍に伸張される。

２は480dpi BMMで、480dpiのB4サイズ1/8頁分、即ち
Ｘ×Ｙ＝8192×1024ビットの容量を持ち、16ビット幅の
メモリで構成される。そして、読出し時には、Ｘ方向は
BMMシーケンサ13の出力するＸアドレス10ビットでアド
レスされ、Ｙ方向は、変換部10で変換された480dpi BMM
Yアドレス23により繰り返し走査される。

６は展開制御部で、ホストより送信された１頁分の48
0dpi圧縮データをデーアバッファ８に格納するととも
に、圧縮データを復元しつつ480dpi BMM2への展開制御
を行う。

８はデータバッファ。

９はＹアドレステーブルで、第１の読出し手段３に対
応し、240dpi BMM Yアドレス22、即ち240dpi BMM1のＹ
方向の物理アドレスデータが登録（4096エントリ）され
ており、BMMシーケンサ13の出力するＹアドレスのう
ち、最下位ビットを除く上位12ビットでアドレスされ、
各エントリをそれぞれ２回連続して出力して同一ライン
を２回走査する。

またそれぞれのエントリには割込み信号21の発生を要
求する制御ビット（Ｉビット24）が設けられており、こ
のエントリを読出すと割込み信号21が発生する。ここで
は256エントリおきにＩビット24が“1"にセットされて
いるが、これは、480dpi BMM2は、Ｙ方向のサイズが102
4で、これを512×２に分割して交互にデータを展開する
ために対応させたものである。

10は変換部で、第２の読出し手段４に対応し、240dpi
BMM Yアドレスデータ22のうちのビット11〜19と、読出
しアドレス20中のＹアドレスの最下位ビット（ビット1
0）とを合成し（０→1024が繰り返して出力される）、
相対アドレスレジスタ10aの値と加算して480dpi BMM Y
アドレスデータ23を生成する。

なお、相対アドレスレジスタには、240dpi BMM1と480
dpi BMM2の先頭物理アドレスの差が設定されている。

11は伸張P/S変換回路で、例えば16ビット入力のシフ
トレジスタで構成され、240dpi BMM1より読出された８
ビットパラレルのデータをそれぞれ隣接する端子に同時
入力して、同一ドットデータが２個連続した16ビットの
シリアルデータに変換する。

12はP/S変換回路で、480dpi BMM2より読出された16ビ
ットパラレルのデータをシリアルデータに変換する。

15はオア回路で、合成手段７に対応し、伸張P/S変換
回路11とP/S変換回路12より出力されたシリアルデータ
を合成する。

13はBMMシーケンサで、読出しアドレスデータ20とし
て、480dpi BMM2が１頁分存在するとして、8192×8192
のビットマップメモリ内走査アドレスデータ（上位13ビ
ットがＹアドレス，下位10ビットがＸアドレス）を出力
する。

以上構成のビットマップメモリ制御回路により、以下
に示す読出し制御が行われる。第３図参照 まず、ホストより受信した240dpiの文字／図形／イメ
ージデータの印刷データは、240dpi BMM1に、１頁分の
ドットで展開されて保持される。

続いて受信した480dpi圧縮データは、展開制御部６に
より、一旦データバッファ８に保持され、保持されたデ
ータの1/8頁分のデータが480dpi BMM2の領域ａとｂに復
元されつつ展開される。

このようにして展開された240dpiと480dpiのドットデ
ータは、レーザスキャンに同期した読出し信号により読
出される。

BMMシーケンサ13はレーザスキャン動作が開始すると
読出しアドレス20の歩進を開始する。

BMMシーケンサ13のＸアドレスは０〜8191の幅を持つ
が、240dpi BMM1は８ビット幅、480dpi BMM2は16ビット
幅のメモリを使用しているので、同一Ｘアドレスで前者
は８ビットパラレル、後者は16ビットパラレルにドット
データが出力され、且つ１ラインが同期して読出しされ
る。そして240dpi BMM1の８ビット出力は、伸張P/S変換
回路11により16ビットに伸張且シリアルデータに変換さ
れ、P/S変換回路12より出力された480dpiのシリアルデ
ータとオア回路15で合成される。

BMMシーケンサ13のＹアドレスは、０〜8191の幅を持
つが、Ｙアドレステーブル９に対しては同一アドレスを
２度繰り返し、240dpi BMM1のＹ方向を２倍拡大する。

また、BMMシーケンサ13のＹアドレスの最下位ビット
は変換部10に入力され、変換部10ではＹアドレステーブ
ル９から出力された240dpi BMM Yアドレス22から480dpi
BMM Yアドレス23を生成するため、相対アドレスレジス
タ10aにセットされているBMM間の相対アドレスと読出し
アドレスデータ20中のＹアドレスの最下位ビットとＹア
ドレステーブル９から出力された240dpi BMM Yアドレス
データ22とを加算器10bにより加算して、実際の480dpi
BMM2のＹアドレスを生成する。

これにより、480dpi BMM2のサイズ分（1024）繰り返
す物理アドレスが生成される。

このようにして240dpi BMM1と480dpi BMM2とが同期し
てＹ方向に対し256×２まで読出されると、Ｉビット＝"
1"が出力され、割込み信号21が展開制御部６に出力され
る。

この割込み信号21を受信した展開制御部６では、読出
しと平行して、サイクルスチール等により次の1/16頁分
のデータをデータバッファ８より読出し復元しつつ、読
出しを終了した領域ａに展開する。そして次の割込み信
号21により領域ｂに展開する。

上記動作を繰り返し行うことにより、480dpi BMM2
は、一部しか実装されていなくても、あたかも480dpi B
MM2を１頁分持った場合と同様に振る舞うことができ
る。

しかも、480dpi BMM2の読出し、展開を240dpi BMM1の
読出しに同期させ、且つ240dpi BMM1の読出しデータを
解像度比に対応させて伸張しているので、240dpi BMM1
に展開したデータと、480dpi BMM2に展開したデータと
を重畳させて印刷することができる。

以上により、印影イメージデータのごとく高解像度デ
ータの印刷要求に対しても、容易に対処することができ
る。

〔発明の効果〕

以上説明したように、本発明は、複数分の１頁分の高
解像度用ビットマップメモリに対してあたかも１頁分存
在するように高解像度データ１頁分を展開し、１頁分の
従来のビットマップメモリに展開されたデータと同期さ
せて読出すビットマットメモリ制御方式を提供するもの
で、高品質の印刷装置を低価格で提供できる効果は多大
である。

【図面の簡単な説明】

第１図は本発明の原理図、 第２図は一実施例の構成図、 第３図は第２図のアドレス制御方式説明図である。 図中、１は第１のビットマップメモリ,240dpi BMM、２
は第２のビットマップメモリ,480dpi BMM,3は第１の読
出し手段、４は第２の読出し手段、５は割込み発生手
段、６は展開制御部、７は合成手段、８はデータバッフ
ァ、９はＹアドレステーブル、10は変換部、11は伸張P/
S変換回路、12はP/S変換回路、13はBMMシーケンサ、15
はオア回路、20は読出しアドレスデータ、21は割込み信
号、22は240dpi BMM Yアドレスデータ、23は480dpi BMM
Yアドレスデータ、24はＩビットである。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】第１のデータを１頁分展開する容量を備え
   た第１のビットマップメモリ（１）と、第１のデータよ
   り高解像度の第２のデータを複数分の１頁分展開する容
   量を備えた第２のビットマップメモリ（２）とを有し、
   第１および第２のビットマップメモリに展開された前記
   第１および第２のデータを同期読出し合成して出力する
   ビットマップメモリ制御方式であって、 第２のビットマップメモリの１頁分の仮想メモリを走査
   読出すアドレス情報に基づき、展開された前記第１のデ
   ータを解像度の比に応じ伸張して走査読出す第１の読出
   し手段（３）と、 第１のビットマップメモリを走査読出すＹ方向のアドレ
   ス情報に基づき、第２のビットマップメモリを繰り返し
   走査して第２のデータを読出す第２の読出し手段（４）
   と、 第１および第２のビットマップメモリを所定領域分読出
   すごとに割込み信号を発生する割込み発生手段（５）
   と、 第２のビットマップメモリに第２のデータの先頭部分を
   展開するとともに、該割込み信号発生ごとに第２のビッ
   トマップメモリの読出終了領域に次の第２のデータを展
   開する展開制御部（６）と、 第１および第２のビットマップメモリより読出された前
   記第１および第２のデータを合成する合成手段（７）と を設け、第２のビットマップメモリを第１のビットマッ
   プメモリの読出しと同期して繰り返し走査読出すととも
   に、該割込み信号により第２のデータを第２のビットマ
   ップメモリの読出し終了領域に順次展開して、第２のデ
   ータを１頁分第２のビットマップメモリに展開し読出し
   することを特徴とするビットマップメモリ制御方式。