JP2564504B2 - 画像メモリ− - Google Patents
画像メモリ−Info
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- JP2564504B2 JP2564504B2 JP17547784A JP17547784A JP2564504B2 JP 2564504 B2 JP2564504 B2 JP 2564504B2 JP 17547784 A JP17547784 A JP 17547784A JP 17547784 A JP17547784 A JP 17547784A JP 2564504 B2 JP2564504 B2 JP 2564504B2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は画像信号を記憶するメモリ装置に関する。
（従来技術とその問題点） 動画像信号の符号化方式としては諸種のものが知られ
実用化されているが、その中でもとくに有効と考えられ
ているものにテレビジョン信号の場合に対するフレーム
間符号化がある。これは２画面間における変化分すなわ
ち画面間の差を符号化するもので、静止部分が多い場合
にきわめて効果が高い。逆に、動き部分が多いと効果が
低下する。このため、動き部分についてはその画面間の
変位分だけ予測信号をずらして発生する「動き補償」が
効果的である。しかしながら、「動き補償」を装置とし
て実現する場合に、画面間での変位を検出するのは一般
に簡単ではないが、たとえば、特願昭55−126125号明細
書に示したようにＮライン×Ｍ画素からなるブロックに
ついて如何なる変位を与えた時に誤差電力などの評価関
数のブロック内総和が最小限となるかを検出し、その時
の変位を動きベクトルとする、いわゆるブロック・マッ
チングと呼ばれる方法がある。これをたとえばテレビジ
ョン信号のような標本化周波数の高い信号に対して実時
間にて実行しようとすると、とくに評価関数の計算にお
いて、相当程度の並列処理が必要となる。近似計算を行
なわないとすると（Ｎ×Ｍ）並列が必要となる。
実用化されているが、その中でもとくに有効と考えられ
ているものにテレビジョン信号の場合に対するフレーム
間符号化がある。これは２画面間における変化分すなわ
ち画面間の差を符号化するもので、静止部分が多い場合
にきわめて効果が高い。逆に、動き部分が多いと効果が
低下する。このため、動き部分についてはその画面間の
変位分だけ予測信号をずらして発生する「動き補償」が
効果的である。しかしながら、「動き補償」を装置とし
て実現する場合に、画面間での変位を検出するのは一般
に簡単ではないが、たとえば、特願昭55−126125号明細
書に示したようにＮライン×Ｍ画素からなるブロックに
ついて如何なる変位を与えた時に誤差電力などの評価関
数のブロック内総和が最小限となるかを検出し、その時
の変位を動きベクトルとする、いわゆるブロック・マッ
チングと呼ばれる方法がある。これをたとえばテレビジ
ョン信号のような標本化周波数の高い信号に対して実時
間にて実行しようとすると、とくに評価関数の計算にお
いて、相当程度の並列処理が必要となる。近似計算を行
なわないとすると（Ｎ×Ｍ）並列が必要となる。
第２図に示すように、画面内の各ブロックについて動
き補償の範囲を水平に±Ｈ画素／フレーム，垂直に±Ｖ
ライン／フレームとする時、この動き補償範囲内のすべ
ての変位に対応して評価関数値を求めるためには、ブロ
ック内の各画素に対して（2H＋１）×（2V＋１）画素の
２次元的メモリが必要である。ただしブロック内の左上
隅の点とたとえば右下隅の点では同じ（2H＋１）×（2V
＋１）のメモリでも記憶する画面の部分は当然同一では
ない。複雑なアドレス制御を避けるための簡便法として
は第２図に示すようにブロック内の画素位置には無関係
に、いわば広めに記憶する方法も考えられる。すなわ
ち、（2V＋Ｎ）×（2H＋Ｍ）画素記憶すれば全ての画素
位置について対応ができる。ただし、実時間動作を行な
うためには、あるブロックについて評価関数計算を行な
っている間に次のブロックにおいて必要となる新しい補
償範囲内の画素が前のブロックの処理の終了時点までに
補充されていなければならない。つまりＮ×Ｍ画素時間
内に第２図の（補充領域）内の（2V＋Ｎ）×Ｍ画素を補
充しなければならない。したがって１画素時間あたりに
して｛（2V＋Ｎ）×Ｍ｝／（Ｎ×Ｍ）＝（2V＋Ｎ）/N画
素の補充が必要となる。仮にＶ＝Ｎとすると（2V＋Ｎ）
/N＝３すなわち１画素時間内に３画素の補充が必要であ
る。ところがテレビジョン信号の標本化周波数は10MHz
前後に選ばれることが多いため１画素時間内に順次に３
画素を補充する時間的余裕は一般にない。したがって３
画素を並列に補充せざるを得ない。第２図に示すように
大きく３個のメモリ群に区分しD0,D1,D2の３並列で補充
すると実現できる。ただし、第２図の例では供給される
画素の時系列は、各ブロック内の画素が互いに続いてい
るような順序でないと実現できず、通常のテレビジョン
信号における走査の順とはおよそ異なっている。なお、
以上の例ではＶ＝ＮとしたがＶ＜Ｎでもそのまま成立す
る。Ｖ＞Ｎの場合には３並列では不足であることは１画
素時間に少なくとも（2V＋Ｎ）/N並列の補充が必要なこ
とより自明である。以下とくに断らない限りＶ＝Ｎとす
る。
き補償の範囲を水平に±Ｈ画素／フレーム，垂直に±Ｖ
ライン／フレームとする時、この動き補償範囲内のすべ
ての変位に対応して評価関数値を求めるためには、ブロ
ック内の各画素に対して（2H＋１）×（2V＋１）画素の
２次元的メモリが必要である。ただしブロック内の左上
隅の点とたとえば右下隅の点では同じ（2H＋１）×（2V
＋１）のメモリでも記憶する画面の部分は当然同一では
ない。複雑なアドレス制御を避けるための簡便法として
は第２図に示すようにブロック内の画素位置には無関係
に、いわば広めに記憶する方法も考えられる。すなわ
ち、（2V＋Ｎ）×（2H＋Ｍ）画素記憶すれば全ての画素
位置について対応ができる。ただし、実時間動作を行な
うためには、あるブロックについて評価関数計算を行な
っている間に次のブロックにおいて必要となる新しい補
償範囲内の画素が前のブロックの処理の終了時点までに
補充されていなければならない。つまりＮ×Ｍ画素時間
内に第２図の（補充領域）内の（2V＋Ｎ）×Ｍ画素を補
充しなければならない。したがって１画素時間あたりに
して｛（2V＋Ｎ）×Ｍ｝／（Ｎ×Ｍ）＝（2V＋Ｎ）/N画
素の補充が必要となる。仮にＶ＝Ｎとすると（2V＋Ｎ）
/N＝３すなわち１画素時間内に３画素の補充が必要であ
る。ところがテレビジョン信号の標本化周波数は10MHz
前後に選ばれることが多いため１画素時間内に順次に３
画素を補充する時間的余裕は一般にない。したがって３
画素を並列に補充せざるを得ない。第２図に示すように
大きく３個のメモリ群に区分しD0,D1,D2の３並列で補充
すると実現できる。ただし、第２図の例では供給される
画素の時系列は、各ブロック内の画素が互いに続いてい
るような順序でないと実現できず、通常のテレビジョン
信号における走査の順とはおよそ異なっている。なお、
以上の例ではＶ＝ＮとしたがＶ＜Ｎでもそのまま成立す
る。Ｖ＞Ｎの場合には３並列では不足であることは１画
素時間に少なくとも（2V＋Ｎ）/N並列の補充が必要なこ
とより自明である。以下とくに断らない限りＶ＝Ｎとす
る。
このようにD0,D1,D2の３並列データを入力として評価
関数のブロック内総和を求める例を第３図に示す。ここ
では第２図に示した２次元的メモリを含む演算回路ALU
がＪ個（Ｊ＝Ｎ×Ｍとする）ある場合の例を示す。Ｖ＝
Ｎなので３個のメモリ一群に供給される画素データD0,D
1,D2は各メモリ一群の同一番地に順次記憶すれば補充で
きる。この番地をＷで示す。読み出しは記憶（＝書込
み）とは多少異なる。但し、各メモリ群が２×（Ｍ＋
Ｈ）画素の整数倍の容量を持つメモリ素子からなってい
ない場合には、各メモリ素子のアドレスの上位ビットと
下位ビットのそれぞれが水平と垂直各方向と明確に分離
されない。一般的には、Ｍ、Ｈの値とメモリ素子容量と
は無関係である。比較制御部は比較すべき試行的な動
ベクトルをたとえばブロックの左上隅の画素位置（ここ
をブロック内の２次元アドレス（ZX，ZY）＝（0,0）と
考える）の番地に換算してＲとして出力する。各画素位
置（ZX，ZY）に対応して各１個ALUを割当てるとするとA
LUはＮ×Ｍ個必要である。また０≦ZX≦Ｍ−1,0≦ZY≦
Ｎ−１である。したがって、ZX≠0,ZY≠０なる画素位置
にあるALUについては読み出しアドレスＲに対して各X,Y
成分にZX，ZYでもってアドレス修飾することにより、各
画素位置個有の評価関数ｆ（・）の計算を実行する。こ
の結果のブロック内総和が各試行ベクトル毎に比較さ
れ、最小値を与えた試行動ベクトルが動ベクトルに選ば
れる。
関数のブロック内総和を求める例を第３図に示す。ここ
では第２図に示した２次元的メモリを含む演算回路ALU
がＪ個（Ｊ＝Ｎ×Ｍとする）ある場合の例を示す。Ｖ＝
Ｎなので３個のメモリ一群に供給される画素データD0,D
1,D2は各メモリ一群の同一番地に順次記憶すれば補充で
きる。この番地をＷで示す。読み出しは記憶（＝書込
み）とは多少異なる。但し、各メモリ群が２×（Ｍ＋
Ｈ）画素の整数倍の容量を持つメモリ素子からなってい
ない場合には、各メモリ素子のアドレスの上位ビットと
下位ビットのそれぞれが水平と垂直各方向と明確に分離
されない。一般的には、Ｍ、Ｈの値とメモリ素子容量と
は無関係である。比較制御部は比較すべき試行的な動
ベクトルをたとえばブロックの左上隅の画素位置（ここ
をブロック内の２次元アドレス（ZX，ZY）＝（0,0）と
考える）の番地に換算してＲとして出力する。各画素位
置（ZX，ZY）に対応して各１個ALUを割当てるとするとA
LUはＮ×Ｍ個必要である。また０≦ZX≦Ｍ−1,0≦ZY≦
Ｎ−１である。したがって、ZX≠0,ZY≠０なる画素位置
にあるALUについては読み出しアドレスＲに対して各X,Y
成分にZX，ZYでもってアドレス修飾することにより、各
画素位置個有の評価関数ｆ（・）の計算を実行する。こ
の結果のブロック内総和が各試行ベクトル毎に比較さ
れ、最小値を与えた試行動ベクトルが動ベクトルに選ば
れる。
以上詳しく述べた従来方式には回路の実現上種々の不
都合な点がある。これについて以下に説明する。以上の
説明ではＮ＝Ｖとしていたが、実際には、この仮定は回
路構成上強い制約となる。並列数が（2V＋Ｎ）/Nである
ことより、ＶがＮの倍数であれば整数値になるが、倍数
でない時には整数値にならない。この時には整数値に切
上げた数の並列データ入力が必要で無駄が出る。すなわ
ち、メモリーに記憶はしても使用されないか、無駄なデ
ータを記憶させないための特別の論理回路が必要とな
る。さらにＶ＝Ｎとしても、３並列にて入力される画素
データはブロック内の画素データが全て続けられた時系
列に変換されていないと第３図の例は実現できない。前
述のように、Ｍ、Ｈの値は一般にメモリ素子容量とは無
関係であるので、アドレス情報の上位ビットと下位ビッ
トの間で明確な分離ができない。すなわち、例えば、上
位ビットが垂直（ライン番号）に、それ以外の下位ビッ
トが水平（各ライン上の画素位置）に対応するような極
めて簡単なアドレス指定ができない。
都合な点がある。これについて以下に説明する。以上の
説明ではＮ＝Ｖとしていたが、実際には、この仮定は回
路構成上強い制約となる。並列数が（2V＋Ｎ）/Nである
ことより、ＶがＮの倍数であれば整数値になるが、倍数
でない時には整数値にならない。この時には整数値に切
上げた数の並列データ入力が必要で無駄が出る。すなわ
ち、メモリーに記憶はしても使用されないか、無駄なデ
ータを記憶させないための特別の論理回路が必要とな
る。さらにＶ＝Ｎとしても、３並列にて入力される画素
データはブロック内の画素データが全て続けられた時系
列に変換されていないと第３図の例は実現できない。前
述のように、Ｍ、Ｈの値は一般にメモリ素子容量とは無
関係であるので、アドレス情報の上位ビットと下位ビッ
トの間で明確な分離ができない。すなわち、例えば、上
位ビットが垂直（ライン番号）に、それ以外の下位ビッ
トが水平（各ライン上の画素位置）に対応するような極
めて簡単なアドレス指定ができない。
このように従来例は時系列に対する制限、Ｖが事実上
Ｎの倍数である必要性、２次元メモリーへの画素データ
を並列に補充しなければならないこと（したがって装置
構成時の布線数にも大きな影響を及ぼす）、メモリのア
ドレス制御が複雑である、など問題が多い。
Ｎの倍数である必要性、２次元メモリーへの画素データ
を並列に補充しなければならないこと（したがって装置
構成時の布線数にも大きな影響を及ぼす）、メモリのア
ドレス制御が複雑である、など問題が多い。
（発明の目的） 本発明は入力画素データの時系列の影響を受けない、
アドレス制御が簡単な、かつ画素の補充も並列にしなく
て済む２次元的メモリーを与えることを目的とする。
アドレス制御が簡単な、かつ画素の補充も並列にしなく
て済む２次元的メモリーを与えることを目的とする。
（発明の構成） 本発明によれば、Ｍ画素×Ｎライン（Ｍ、Ｎはいずれ
も２以上の整数）からなるブロック内の画素の水平
（ｘ）及び垂直（ｙ）方向の位置がそれぞれZx（０≦ｘ
≦Ｍ−１）、Zy（０≦ｙ≦Ｎ−１）で指定され、かつ該
ブロック単位で指定される水平方向に−Ｈ≦Dx≦Ｈ（Ｈ
は正整数）、垂直方向に−Ｖ≦Dy≦Ｖ（Ｖは正整数）の
範囲にある位置変位量（Dx,Dy）に対応する前記ブロッ
ク内の画素データを読み出す画像メモリーであって、 ２×（Ｎ＋Ｖ）ラインの画素を記憶する少なくとも２
×（Ｎ＋Ｖ）個のラインメモリーよりなる記憶部と、前
記２×（Ｎ＋Ｖ）ラインのラインメモリーの中の（Ｎ＋
２×Ｖ）ラインメモリーに対して、これに含まれる複数
個のブロック各々のブロックアドレスに対して水平方向
にDx＋Zx、垂直方向にDy＋Zy、をそれぞれの方向毎に加
算して得られるアドレスに従って前記ブロック内の画素
を読み出し、かつ残るＮ個のラインメモリーに新たな画
素を書き込むメモリ制御手段を備えることを特徴とする
画像メモリーが得られる。
も２以上の整数）からなるブロック内の画素の水平
（ｘ）及び垂直（ｙ）方向の位置がそれぞれZx（０≦ｘ
≦Ｍ−１）、Zy（０≦ｙ≦Ｎ−１）で指定され、かつ該
ブロック単位で指定される水平方向に−Ｈ≦Dx≦Ｈ（Ｈ
は正整数）、垂直方向に−Ｖ≦Dy≦Ｖ（Ｖは正整数）の
範囲にある位置変位量（Dx,Dy）に対応する前記ブロッ
ク内の画素データを読み出す画像メモリーであって、 ２×（Ｎ＋Ｖ）ラインの画素を記憶する少なくとも２
×（Ｎ＋Ｖ）個のラインメモリーよりなる記憶部と、前
記２×（Ｎ＋Ｖ）ラインのラインメモリーの中の（Ｎ＋
２×Ｖ）ラインメモリーに対して、これに含まれる複数
個のブロック各々のブロックアドレスに対して水平方向
にDx＋Zx、垂直方向にDy＋Zy、をそれぞれの方向毎に加
算して得られるアドレスに従って前記ブロック内の画素
を読み出し、かつ残るＮ個のラインメモリーに新たな画
素を書き込むメモリ制御手段を備えることを特徴とする
画像メモリーが得られる。
（発明の原理） 本発明では第１図に示すように２次元メモリーの基本
単位として１ラインを記憶するメモリーを用い、｛（2V
＋Ｎ）ライン＋（補充用のＮライン）｝により２次元メ
モリーを構成する。こうすると、ライン単位の指定と各
ライン上の画素位置がきれいに分離される。すなわち、
ブロックアドレス（例えばZx＝Zy＝０で表される左上隅
の画素位置）の上位にビットRyがライン番号に対応する
ので、与えられた変位（Dx、Dy）とブロック内の各画素
位置（Zx、Zy）に対して、Ry＋Dy＋Zyにより２次元メモ
リ内のアクセスすべきライン番号が指定される。下位ビ
ットRxは、ブロックアドレスの水平成分を表しているの
で、ライン内の画素位置はRx＋Dx＋Zxで表される。ま
た、動ベクトルの検出に図中斜線で示した（2V＋Ｎ）×
（2H＋Ｍ）なる補償領域を用いる時に（補充領域）への
補充はＮライン時間で終了し、Ｎラインの走査線上にあ
る全ブロックについて動ベクトルを求めるのに必要な時
間はＮライン時間であることより、互いに邪魔し合うこ
とはない。すなわち、演算の対象のメモリー領域と補充
を行なう領域が完全に分離されておりかつ補充領域がＮ
ライン単位に区切られているので、Ｎライン単位であれ
ば如何なる時系列で補充画素データが供給されても全然
支障が無い。次のＮラインにおける動ベクトル検出にお
いては、第１図の構成においてＮラインづつ下方にずら
してラインメモリを利用するが、この時補充領域内の最
初のラインメモリと図中最上位のＶラインメモリの最初
のラインメモリがつながっているように動作させると、
この２×（Ｖ＋Ｎ）ラインメモリを用いて同様の動作を
何回も繰り返して実行する事ができる。
単位として１ラインを記憶するメモリーを用い、｛（2V
＋Ｎ）ライン＋（補充用のＮライン）｝により２次元メ
モリーを構成する。こうすると、ライン単位の指定と各
ライン上の画素位置がきれいに分離される。すなわち、
ブロックアドレス（例えばZx＝Zy＝０で表される左上隅
の画素位置）の上位にビットRyがライン番号に対応する
ので、与えられた変位（Dx、Dy）とブロック内の各画素
位置（Zx、Zy）に対して、Ry＋Dy＋Zyにより２次元メモ
リ内のアクセスすべきライン番号が指定される。下位ビ
ットRxは、ブロックアドレスの水平成分を表しているの
で、ライン内の画素位置はRx＋Dx＋Zxで表される。ま
た、動ベクトルの検出に図中斜線で示した（2V＋Ｎ）×
（2H＋Ｍ）なる補償領域を用いる時に（補充領域）への
補充はＮライン時間で終了し、Ｎラインの走査線上にあ
る全ブロックについて動ベクトルを求めるのに必要な時
間はＮライン時間であることより、互いに邪魔し合うこ
とはない。すなわち、演算の対象のメモリー領域と補充
を行なう領域が完全に分離されておりかつ補充領域がＮ
ライン単位に区切られているので、Ｎライン単位であれ
ば如何なる時系列で補充画素データが供給されても全然
支障が無い。次のＮラインにおける動ベクトル検出にお
いては、第１図の構成においてＮラインづつ下方にずら
してラインメモリを利用するが、この時補充領域内の最
初のラインメモリと図中最上位のＶラインメモリの最初
のラインメモリがつながっているように動作させると、
この２×（Ｖ＋Ｎ）ラインメモリを用いて同様の動作を
何回も繰り返して実行する事ができる。
（実施例） 第4,5,6図を参照して実施例について説明する。入力
画像信号は線1000を介して雑音除去回路10に供給され
る。雑音除去回路10は１画面記憶し、両面間に存在する
雑音を除去し出力を線1100を介して遅延回路11とベクト
ル検出器17へ供給する。また雑音除去回路10からはおよ
そ１画面遅延した画像信号が線1017を介してベクトル検
出器17へ供給される。ベクトル検出器17はこの２信号を
用いて動きベクトルを検出し線1700を介して出力する。
これについては後に詳しく説明する。線1700を介して供
給された動きベクトルに対応して、可変遅延回路16はフ
レームメモリ15からの画像信号に遅延を与え予測信号と
して線1600を介して減算器12と加算器14へ供給する。遅
延回路11はベクトル検出器17における動きベクトルの検
出および出力に要する時間だけ入力信号を遅延し減算器
12へ供給する。減算器12はこの遅延した信号と可変遅延
回路16から供給される予測信号より予測誤差信号を発生
し量子化器13に供給する。量子化器13は予測誤差を量子
化し、線1300を介して加算器14と不等長符号器18へ供給
する。加算器14はこの量子化された予測誤差と可変遅延
回路16より供給される予測信号との和をとり、局部復号
信号を発生しフレームメモリ15へ供給する。可変遅延回
路16における遅延は供給される動きベクトルがゼロすな
わち静止を表わしている場合にはフレームメモリ15との
遅延時間和が丁度１画面時間に等しくなるように設定さ
れ、動きベクトルの示す遅延時間に応じて増減される。
不等長符号器18では供給される動きベクトルと量子化さ
れた予測誤差の両者を各々に適した不等長符号を用いて
圧縮符号化する。この出力は、伝送路2000に出力する時
の速度との速度整合を図るバッファメモリ19へ供給され
る。
画像信号は線1000を介して雑音除去回路10に供給され
る。雑音除去回路10は１画面記憶し、両面間に存在する
雑音を除去し出力を線1100を介して遅延回路11とベクト
ル検出器17へ供給する。また雑音除去回路10からはおよ
そ１画面遅延した画像信号が線1017を介してベクトル検
出器17へ供給される。ベクトル検出器17はこの２信号を
用いて動きベクトルを検出し線1700を介して出力する。
これについては後に詳しく説明する。線1700を介して供
給された動きベクトルに対応して、可変遅延回路16はフ
レームメモリ15からの画像信号に遅延を与え予測信号と
して線1600を介して減算器12と加算器14へ供給する。遅
延回路11はベクトル検出器17における動きベクトルの検
出および出力に要する時間だけ入力信号を遅延し減算器
12へ供給する。減算器12はこの遅延した信号と可変遅延
回路16から供給される予測信号より予測誤差信号を発生
し量子化器13に供給する。量子化器13は予測誤差を量子
化し、線1300を介して加算器14と不等長符号器18へ供給
する。加算器14はこの量子化された予測誤差と可変遅延
回路16より供給される予測信号との和をとり、局部復号
信号を発生しフレームメモリ15へ供給する。可変遅延回
路16における遅延は供給される動きベクトルがゼロすな
わち静止を表わしている場合にはフレームメモリ15との
遅延時間和が丁度１画面時間に等しくなるように設定さ
れ、動きベクトルの示す遅延時間に応じて増減される。
不等長符号器18では供給される動きベクトルと量子化さ
れた予測誤差の両者を各々に適した不等長符号を用いて
圧縮符号化する。この出力は、伝送路2000に出力する時
の速度との速度整合を図るバッファメモリ19へ供給され
る。
つぎに第５図を用いてベクトル検出器17を説明する。
図中171〜174は２次元メモリーを含む演算回路（ALU）
であり、一般には（Ｎ×Ｍ）個用いるのが良いが簡単の
ため４個として説明する。線1017を介して供給されたお
よそ１画面時間遅延した画像信号は演算回路（ALU）171
〜174に入力される。他方線1100を介して供給される雑
音除去回路10の出力も同様に入力される。線7001,7002
を介してALU内の２次元メモリーに記憶されている画素
データの読み出しに用いるアドレス信号（Ｒ）と、線11
00を介して供給される画素データの２次元メモリーへ補
充すべき番地を指定するアドレス信号（Ｗ）が各々転送
される。ここで、ブロックアドレスは上位ビットRyとそ
れ以外の下位ビットRxからなっており、それぞれブロッ
ク内基準画素（左上隅画素）が２次元メモリ内に記憶さ
れているライン番号、ライン上の位置を示す。各ALUか
らの出力である評価関数値ｆ（）は全て加えられてブ
ロック単位での総和として比較制御部170に供給され
る。この加算は加算器175,176,177により行なわれる。
比較・制御部170は変位（Dx、Dy）で表される試行動ベ
クトルをブロック内の左上隅の画素位置（ZX，ZY）＝
（0,0）に対する２次元メモリーの番地すなわち（Rx＋D
X＋Zx、Ry＋Dy＋Zy）に変換し、読み出し用のアドレス
信号（Ｒ）として出力する。この試行動ベクトルは最大
で（2H＋１）×（2V＋１）種あるが、この全てを実時間
で比較することは無理なので近似的に数を減らしてなお
かつ検出精度が低下しないようにするのが普通である。
この時、使用される試行動ベクトルの数によっては２次
元メモリーを常に動作させる必要がない場合も勿論あ
る。そして、得られた各試行動ベクトルに対するブロッ
ク当りの評価関数値の和を次々に比較し、最小和を与え
た試行動ベクトルを検出された動ベクトルとして線1700
を介して出力する。
図中171〜174は２次元メモリーを含む演算回路（ALU）
であり、一般には（Ｎ×Ｍ）個用いるのが良いが簡単の
ため４個として説明する。線1017を介して供給されたお
よそ１画面時間遅延した画像信号は演算回路（ALU）171
〜174に入力される。他方線1100を介して供給される雑
音除去回路10の出力も同様に入力される。線7001,7002
を介してALU内の２次元メモリーに記憶されている画素
データの読み出しに用いるアドレス信号（Ｒ）と、線11
00を介して供給される画素データの２次元メモリーへ補
充すべき番地を指定するアドレス信号（Ｗ）が各々転送
される。ここで、ブロックアドレスは上位ビットRyとそ
れ以外の下位ビットRxからなっており、それぞれブロッ
ク内基準画素（左上隅画素）が２次元メモリ内に記憶さ
れているライン番号、ライン上の位置を示す。各ALUか
らの出力である評価関数値ｆ（）は全て加えられてブ
ロック単位での総和として比較制御部170に供給され
る。この加算は加算器175,176,177により行なわれる。
比較・制御部170は変位（Dx、Dy）で表される試行動ベ
クトルをブロック内の左上隅の画素位置（ZX，ZY）＝
（0,0）に対する２次元メモリーの番地すなわち（Rx＋D
X＋Zx、Ry＋Dy＋Zy）に変換し、読み出し用のアドレス
信号（Ｒ）として出力する。この試行動ベクトルは最大
で（2H＋１）×（2V＋１）種あるが、この全てを実時間
で比較することは無理なので近似的に数を減らしてなお
かつ検出精度が低下しないようにするのが普通である。
この時、使用される試行動ベクトルの数によっては２次
元メモリーを常に動作させる必要がない場合も勿論あ
る。そして、得られた各試行動ベクトルに対するブロッ
ク当りの評価関数値の和を次々に比較し、最小和を与え
た試行動ベクトルを検出された動ベクトルとして線1700
を介して出力する。
つぎに第６図を参照してALUの構成例について説明す
る。線7001を介して供給されたアドレス信号Ｒに対し
て、オフセット回路706において各ALUに与えられている
固有の（ZX，ZY）の値が水平（Ｘ），垂直（Ｙ）の各成
分毎に加算器705にて加算，修飾がなされる。すなわ
ち、Rx＋Dx＋ZxとRy＋Dy＋Zyが計算される。この（ZX，
ZY）の値はALUがブロック内のどの画素位置を担当する
かによって定まり、その値域は０≦ZX≦Ｍ−1,0≦ZY≦
Ｎ−１である。この加算結果は線7002を介して供給され
たＷとスイッチ704にて読み出し／書き込みアドレス信
号として交互に選択され２次元メモリー700のアドレス
入力に供給される。第１図を用いるならば、斜線部の画
素データの読み出しについては加算器705の出力が、
（補充領域）への画素データの書込みには線7001を介し
て供給される信号Ｗが用いられる。勿論、ある特定の1A
LUが斜線内にある画素データの全部について読み出し動
作を行なうものではないことは言うまでもないことであ
る。線1017を介して供給された画素データは、各ALUの
（ZX，ZY）に対応するもののみが各ALUのメモリー702に
記憶される。したがって各ALUのメモリー702にはＮライ
ン毎でかつＭ画素毎の画素データが記憶されることにな
る。メモリー702からはＮライン遅れて読み出される
が、この出力は２次元メモリー700の出力と減算器701に
て減算される。その差（ei）は変換回路703においてｆ
（）なる、たとえば自乗演算の形の変換をうけて出力
される。このｆ（ei）が第ｉ番目のALUの出力である。
変換ｆ（）は全ALUに共通とするが、通常は読み出し
専用メモリ（ROM）にて実現されるため特定の画素位置
（たとえばブロックの中央部付近など）に対して重みづ
けを含めた変換とすることも容易である。
る。線7001を介して供給されたアドレス信号Ｒに対し
て、オフセット回路706において各ALUに与えられている
固有の（ZX，ZY）の値が水平（Ｘ），垂直（Ｙ）の各成
分毎に加算器705にて加算，修飾がなされる。すなわ
ち、Rx＋Dx＋ZxとRy＋Dy＋Zyが計算される。この（ZX，
ZY）の値はALUがブロック内のどの画素位置を担当する
かによって定まり、その値域は０≦ZX≦Ｍ−1,0≦ZY≦
Ｎ−１である。この加算結果は線7002を介して供給され
たＷとスイッチ704にて読み出し／書き込みアドレス信
号として交互に選択され２次元メモリー700のアドレス
入力に供給される。第１図を用いるならば、斜線部の画
素データの読み出しについては加算器705の出力が、
（補充領域）への画素データの書込みには線7001を介し
て供給される信号Ｗが用いられる。勿論、ある特定の1A
LUが斜線内にある画素データの全部について読み出し動
作を行なうものではないことは言うまでもないことであ
る。線1017を介して供給された画素データは、各ALUの
（ZX，ZY）に対応するもののみが各ALUのメモリー702に
記憶される。したがって各ALUのメモリー702にはＮライ
ン毎でかつＭ画素毎の画素データが記憶されることにな
る。メモリー702からはＮライン遅れて読み出される
が、この出力は２次元メモリー700の出力と減算器701に
て減算される。その差（ei）は変換回路703においてｆ
（）なる、たとえば自乗演算の形の変換をうけて出力
される。このｆ（ei）が第ｉ番目のALUの出力である。
変換ｆ（）は全ALUに共通とするが、通常は読み出し
専用メモリ（ROM）にて実現されるため特定の画素位置
（たとえばブロックの中央部付近など）に対して重みづ
けを含めた変換とすることも容易である。
以上説明した実施例では第４図に示すように予測符号
化ループから全く切離された箇所において動ベクトルの
検出が実行されたが、本発明はこれに限定されるもので
はない。
化ループから全く切離された箇所において動ベクトルの
検出が実行されたが、本発明はこれに限定されるもので
はない。
第７図に示すようにベクトル検出器17へ供給すべき２
信号として線1000を介して供給される入力画像信号線15
00を介して供給されるフレームメモリ15の出力信号を用
いることも可能である。このフレームメモリ15の出力信
号が先の線1017を介して供給される信号に、入力画像信
号が先の雑音除去回路10の出力に、各々対応する。
信号として線1000を介して供給される入力画像信号線15
00を介して供給されるフレームメモリ15の出力信号を用
いることも可能である。このフレームメモリ15の出力信
号が先の線1017を介して供給される信号に、入力画像信
号が先の雑音除去回路10の出力に、各々対応する。
またこの第６図に示したALUの構成は可変遅延回路16
に容易に応用できる。
に容易に応用できる。
線1700を介して供給されるベクトル検出器17の出力で
ある動ベクトルおよび予測符号化における処理の時系列
が通常のテレビジョン信号におけると同じであるとする
と、（イ）の動ベクトルの各X,Y成分をオフセット回路
７６における（ZX，ZY）に置き換え、（ロ）線7001を
介して供給されるＲは、第１図において変位が零の時に
相当する垂直方向にＮライン巾の領域を最上部ラインか
ら最下部ラインへとテレビジョン信号の時系列に沿って
走査するように発生し、（ハ）線7002を介して供給され
るＷは、Ｒの時と同じ走査でかつ第１図の（補充領域）
部分すなわちＶライン先行した位置を示すように発生す
る。と２次元メモリー700の出力が線1600を介して出力
される予測信号となる。
ある動ベクトルおよび予測符号化における処理の時系列
が通常のテレビジョン信号におけると同じであるとする
と、（イ）の動ベクトルの各X,Y成分をオフセット回路
７６における（ZX，ZY）に置き換え、（ロ）線7001を
介して供給されるＲは、第１図において変位が零の時に
相当する垂直方向にＮライン巾の領域を最上部ラインか
ら最下部ラインへとテレビジョン信号の時系列に沿って
走査するように発生し、（ハ）線7002を介して供給され
るＷは、Ｒの時と同じ走査でかつ第１図の（補充領域）
部分すなわちＶライン先行した位置を示すように発生す
る。と２次元メモリー700の出力が線1600を介して出力
される予測信号となる。
ベクトル検出器17の出力動ベクトルがブロック単位で
走査順序が並び換えられている場合には、１ブロック間
は動ベクトルが一定となるがこの時には、前述の（イ）
は同じ、（ロ），（ハ）は走査の順序が異なるだけ、で
容易に構成ができる。ただしこの時には遅延回路11にお
いて走査順序が合うように画像信号の並びかえを行なっ
ておく必要がある。
走査順序が並び換えられている場合には、１ブロック間
は動ベクトルが一定となるがこの時には、前述の（イ）
は同じ、（ロ），（ハ）は走査の順序が異なるだけ、で
容易に構成ができる。ただしこの時には遅延回路11にお
いて走査順序が合うように画像信号の並びかえを行なっ
ておく必要がある。
なお、可変遅延回路17への補充データについては第６
図の線1100を線1500と読み代える。減算器701,メモリー
702,変換回路703は可変遅延回路においては不要とな
る。可変遅延回路17として動作する時には、入出力とも
に１画素づつ連続して実行される点は、動ベクトル検出
時に用いられる２次元メモリーと少し異なっているが基
本的構成はほとんど同じと言える。
図の線1100を線1500と読み代える。減算器701,メモリー
702,変換回路703は可変遅延回路においては不要とな
る。可変遅延回路17として動作する時には、入出力とも
に１画素づつ連続して実行される点は、動ベクトル検出
時に用いられる２次元メモリーと少し異なっているが基
本的構成はほとんど同じと言える。
（本発明の効果） ２次元メモリーとして基本単位をラインにとっている
ため各ALUに対する画素位置指定のオフセット（ZX，
ZY）は入力される読み出しアドレス信号ＲにX,Y各成分
別に加算するのみで修飾されたメモリー番地が得られ、
構成が極めて簡単である。このＲは、各試行動ベクトル
によりフレーム間予測に対する読み出しアドレス信号を
修飾して得られるものであるが、同様に、各試行動ベク
トルのX,Y各成分別の単純な加算（負数ならば減算）に
より容易に得られる。検出された動ベクトルを用いて可
変遅延回路16より予測信号を発生する時の読み出しアド
レス信号の生成にも同様の効果がある。
ため各ALUに対する画素位置指定のオフセット（ZX，
ZY）は入力される読み出しアドレス信号ＲにX,Y各成分
別に加算するのみで修飾されたメモリー番地が得られ、
構成が極めて簡単である。このＲは、各試行動ベクトル
によりフレーム間予測に対する読み出しアドレス信号を
修飾して得られるものであるが、同様に、各試行動ベク
トルのX,Y各成分別の単純な加算（負数ならば減算）に
より容易に得られる。検出された動ベクトルを用いて可
変遅延回路16より予測信号を発生する時の読み出しアド
レス信号の生成にも同様の効果がある。
さらに、基本単位をラインにとっているため２次元メ
モリーへ補充される信号の時系列は通常のテレビジョン
信号における走査でも、Ｎライン単位に時系列を変換し
た走査のいずれの場合にも容易に対応ができるうえに、
さらに補充時には従来例のように並列に供給する必要が
なく順次に１画素づつ供給すればよい。
モリーへ補充される信号の時系列は通常のテレビジョン
信号における走査でも、Ｎライン単位に時系列を変換し
た走査のいずれの場合にも容易に対応ができるうえに、
さらに補充時には従来例のように並列に供給する必要が
なく順次に１画素づつ供給すればよい。
このように本発明を実用に供するとその効果は非常に
大きい。
大きい。
第１図は本発明に関る、第２図は従来技術に関る各々２
次元メモリー内の画素データのレイアウトを説明する
図、第３図は従来技術に関る動ベクトル検出の回路構成
を説明する図、第４〜７図は本発明に関る実施例を説明
する図、である。 図中、10は雑音除去回路、11は遅延回路、12は減算回
路、13は量子化器、14は加算器、15はフレームメモリ、
16は可変遅延回路、17はベクトル検出器、18は不等長符
号器、19はバッファメモリ、である。
次元メモリー内の画素データのレイアウトを説明する
図、第３図は従来技術に関る動ベクトル検出の回路構成
を説明する図、第４〜７図は本発明に関る実施例を説明
する図、である。 図中、10は雑音除去回路、11は遅延回路、12は減算回
路、13は量子化器、14は加算器、15はフレームメモリ、
16は可変遅延回路、17はベクトル検出器、18は不等長符
号器、19はバッファメモリ、である。
Claims (1)
- 【請求項１】Ｍ画素×Ｎライン（Ｍ、Ｎはいずれも２以
上の整数）からなるブロック内の画素の水平（ｘ）及び
垂直（ｙ）方向の位置がそれぞれZx（０≦ｘ≦Ｍ−
１）、Zy（０≦ｙ≦Ｎ−１）で指定され、かつ該ブロッ
ク単位で指定される水平方向に−Ｈ≦Dx≦Ｈ（Ｈは正整
数）、垂直方向に−Ｖ≦Dy≦Ｖ（Ｖは正整数）の範囲に
ある位置変位量（Dx,Dy）に対応する前記ブロック内の
画素データを読み出す画像メモリーであって、 ２×（Ｎ＋Ｖ）ラインの画素を記憶する少なくとも２×
（Ｎ＋Ｖ）個のラインメモリーよりなる記憶部と、前記
２×（Ｎ＋Ｖ）ラインのラインメモリーの中の（Ｎ＋２
×Ｖ）ラインメモリーに対して、これに含まれる複数個
のブロック各々のブロックアドレスに対して水平方向に
Dx＋Zx、垂直方向にDy＋Zy、をそれぞれの方向毎に加算
して得られるアドレスに従って前記ブロック内の画素を
読み出し、かつ残るＮ個のラインメモリーに新たな画素
を書き込むメモリ制御手段を備えることを特徴とする画
像メモリー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17547784A JP2564504B2 (ja) | 1984-08-23 | 1984-08-23 | 画像メモリ− |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17547784A JP2564504B2 (ja) | 1984-08-23 | 1984-08-23 | 画像メモリ− |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6152756A JPS6152756A (ja) | 1986-03-15 |
| JP2564504B2 true JP2564504B2 (ja) | 1996-12-18 |
Family
ID=15996732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17547784A Expired - Lifetime JP2564504B2 (ja) | 1984-08-23 | 1984-08-23 | 画像メモリ− |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2564504B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63204887A (ja) * | 1987-02-19 | 1988-08-24 | Mitsubishi Electric Corp | 画像符号化伝送方法 |
| JPS63244985A (ja) * | 1987-03-30 | 1988-10-12 | Mitsubishi Electric Corp | 動き補償フレ−ム間符号化装置 |
| JPH0681276B2 (ja) * | 1988-10-19 | 1994-10-12 | 松下電器産業株式会社 | 画像メモリ装置 |
| JPH04351178A (ja) * | 1991-05-29 | 1992-12-04 | Nec Corp | 動画像フィルタ |
| JP4511842B2 (ja) | 2004-01-26 | 2010-07-28 | パナソニック株式会社 | 動きベクトル検出装置及び動画撮影装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54124927A (en) * | 1978-03-23 | 1979-09-28 | Nippon Hoso Kyokai <Nhk> | Detecting method for moving vector |
| JPS5951686A (ja) * | 1982-09-02 | 1984-03-26 | Hitachi Medical Corp | デイジタルフイルタ法及びデイジタルフイルタ |
-
1984
- 1984-08-23 JP JP17547784A patent/JP2564504B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6152756A (ja) | 1986-03-15 |
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