JP2563053Y2 - プリント基板実装構造 - Google Patents
プリント基板実装構造Info
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- JP2563053Y2 JP2563053Y2 JP1861591U JP1861591U JP2563053Y2 JP 2563053 Y2 JP2563053 Y2 JP 2563053Y2 JP 1861591 U JP1861591 U JP 1861591U JP 1861591 U JP1861591 U JP 1861591U JP 2563053 Y2 JP2563053 Y2 JP 2563053Y2
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Description
【０００１】
【産業上の利用分野】本考案は、異なる発振周波数で動
作する２つのインバータ回路部と、それらの制御部が集
積された１つのＩＣを同一のプリント基板上に実装する
構造に関するものである。
作する２つのインバータ回路部と、それらの制御部が集
積された１つのＩＣを同一のプリント基板上に実装する
構造に関するものである。
【０００２】
【従来の技術】図４及び図５は、特願昭６３−２９７２
７６号の願書に添付された明細書及び図面に記載された
自励他制制御方式による従来のインバータ装置の回路図
を示すものである。
７６号の願書に添付された明細書及び図面に記載された
自励他制制御方式による従来のインバータ装置の回路図
を示すものである。
【０００３】同図では、MOS FET Ｑ2 の両端に接続され
た抵抗Ｒ6 、Ｒ7 で制御回路２の検出部２ｃを構成し、
単安定マルチバイブレータ（例えばＮＥＣ製μＰＤ４５
３８）３及びトランジスタＱ4 、Ｑ5 、及び抵抗Ｒ14、
Ｒ15でタイマ２ａ及びトリガ部２ｂを構成してあり、上
記制御回路２には制御電源Ｅ2 から電源を供給してあ
る。
た抵抗Ｒ6 、Ｒ7 で制御回路２の検出部２ｃを構成し、
単安定マルチバイブレータ（例えばＮＥＣ製μＰＤ４５
３８）３及びトランジスタＱ4 、Ｑ5 、及び抵抗Ｒ14、
Ｒ15でタイマ２ａ及びトリガ部２ｂを構成してあり、上
記制御回路２には制御電源Ｅ2 から電源を供給してあ
る。
【０００４】また、このインバータ装置では電源スイッ
チＳＷを閉じて直流電源Ｅ1 が供給された場合にインバ
ータ装置の発振動作を開始させる起動回路４を備え、こ
の起動回路４をダイアック等の二端子サイリスタＱ3 、
ダイオードＤ3 、コンデンサＣ2 及び抵抗Ｒ5 で構成し
てある。
チＳＷを閉じて直流電源Ｅ1 が供給された場合にインバ
ータ装置の発振動作を開始させる起動回路４を備え、こ
の起動回路４をダイアック等の二端子サイリスタＱ3 、
ダイオードＤ3 、コンデンサＣ2 及び抵抗Ｒ5 で構成し
てある。
【０００５】なお、抵抗Ｒ1 、Ｒ2 は、それぞれトラン
ジスタＱ1 のベース抵抗、MOS FETＱ2 のゲート抵抗で
ある。
ジスタＱ1 のベース抵抗、MOS FETＱ2 のゲート抵抗で
ある。
【０００６】このインバータ装置の動作を図６の動作波
形図に基づいて説明する。なお、図６の動作波形は負荷
回路１が誘導性である場合を示す。また、図６(a) は負
荷回路１に流れる負荷電流Ｉを示し、図中のＩQ1、ＩQ2
はトランジスタＱ1 のコレクタ電流、MOS FET Ｑ2 のド
レイン電流、ＶQ1、ＶQ2はトランジスタＱ1 のコレクタ
・エミッタ間電圧、ドレイン・ソース間電圧、ＩD1、Ｉ
D2はダイオードＤ1 、Ｄ2 に流れる電流、ＶBE1 はトラ
ンジスタＱ1 のベース・エミッタ間電圧、Ｑ、Ｒ（Ｑの
反転）は単安定マルチバイブレータ３の出力を示す。
形図に基づいて説明する。なお、図６の動作波形は負荷
回路１が誘導性である場合を示す。また、図６(a) は負
荷回路１に流れる負荷電流Ｉを示し、図中のＩQ1、ＩQ2
はトランジスタＱ1 のコレクタ電流、MOS FET Ｑ2 のド
レイン電流、ＶQ1、ＶQ2はトランジスタＱ1 のコレクタ
・エミッタ間電圧、ドレイン・ソース間電圧、ＩD1、Ｉ
D2はダイオードＤ1 、Ｄ2 に流れる電流、ＶBE1 はトラ
ンジスタＱ1 のベース・エミッタ間電圧、Ｑ、Ｒ（Ｑの
反転）は単安定マルチバイブレータ３の出力を示す。
【０００７】電源スイッチＳＷを閉じると、抵抗Ｒ5 を
介してコンデンサＣ2 が充電され、このコンデンサＣ2
の両端電圧が２端子サイリスタＱ3 のブレークオーバ電
圧に達すると、２端子サイリスタＱ3 がオンし、MOS FE
T Ｑ2 にゲート電圧が供給されてオンする。なお、MOS
FET Ｑ2 がオンすると、ダイオードＤ3 を介してコンデ
ンサＣ2 の充電電荷が放電され、起動回路４からのMOS
FET Ｑ2 へのゲート電圧の供給は停止される。
介してコンデンサＣ2 が充電され、このコンデンサＣ2
の両端電圧が２端子サイリスタＱ3 のブレークオーバ電
圧に達すると、２端子サイリスタＱ3 がオンし、MOS FE
T Ｑ2 にゲート電圧が供給されてオンする。なお、MOS
FET Ｑ2 がオンすると、ダイオードＤ3 を介してコンデ
ンサＣ2 の充電電荷が放電され、起動回路４からのMOS
FET Ｑ2 へのゲート電圧の供給は停止される。
【０００８】そして、このMOS FET Ｑ2 のオンにより両
端電圧が図６(C) に示すように略０Ｖとなり、抵抗Ｒ6
Ｒ7 の分圧電圧がハイレベルからローレベルに変化す
る。ここで、単安定マルチバイブレータ３はトリガ入力
端子（図５中のＢで示す端子）の入力信号がハイレベル
からローレベルに変化した場合に、抵抗Ｒ9 とコンデン
サＣ4 との時定数で決まる一定時間、出力Ｑがハイレベ
ル、出力Ｒがローレベルとなるものである。
端電圧が図６(C) に示すように略０Ｖとなり、抵抗Ｒ6
Ｒ7 の分圧電圧がハイレベルからローレベルに変化す
る。ここで、単安定マルチバイブレータ３はトリガ入力
端子（図５中のＢで示す端子）の入力信号がハイレベル
からローレベルに変化した場合に、抵抗Ｒ9 とコンデン
サＣ4 との時定数で決まる一定時間、出力Ｑがハイレベ
ル、出力Ｒがローレベルとなるものである。
【０００９】従って、抵抗Ｒ6 、Ｒ7 の分圧電圧がハイ
レベルからローレベルに変化すると、図６(e) 、(f) に
示すように単安定マルチバイブレータ３の出力Ｑがハイ
レベル、出力Ｒがローレベルとなり、このため、MOS FE
T Ｑ2 の駆動用のトランジスタＱ4 がオン、トランジス
タＱ5 がオフとなる。よって、制御電源Ｅ2 からトラン
ジスタＱ4 及び抵抗Ｒ2 を介してMOS FET Ｑ2 にゲート
電圧が供給され、単安定マルチバイブレータ３が上述の
動作状態にある間、MOS FET Ｑ2 のオン状態が維持され
る。
レベルからローレベルに変化すると、図６(e) 、(f) に
示すように単安定マルチバイブレータ３の出力Ｑがハイ
レベル、出力Ｒがローレベルとなり、このため、MOS FE
T Ｑ2 の駆動用のトランジスタＱ4 がオン、トランジス
タＱ5 がオフとなる。よって、制御電源Ｅ2 からトラン
ジスタＱ4 及び抵抗Ｒ2 を介してMOS FET Ｑ2 にゲート
電圧が供給され、単安定マルチバイブレータ３が上述の
動作状態にある間、MOS FET Ｑ2 のオン状態が維持され
る。
【００１０】この際、駆動用トランスＴ1 の２次巻線Ｌ
2 は、トランジスタＱ1 を逆バイアスする電圧が誘起さ
れる極性に巻かれており、従ってトランジスタＱ1 はオ
フ状態に維持される。
2 は、トランジスタＱ1 を逆バイアスする電圧が誘起さ
れる極性に巻かれており、従ってトランジスタＱ1 はオ
フ状態に維持される。
【００１１】上記、単安定マルチバイブレータ３の抵抗
Ｒ6 とコンデンサＣ4 で決まる所定時間ｔ1 （図６(a)
に示す。）が経過すると、図６(e) 、(f) に示すように
単安定マルチバイブレータ３の出力Ｑ、Ｒは、それぞれ
ローレベルとハイレベルとに反転し、これによりトラン
ジスタＱ4 がオフ、トランジスタＱ5 がオンとなりMOS
FET Ｑ2 がオフとなる。
Ｒ6 とコンデンサＣ4 で決まる所定時間ｔ1 （図６(a)
に示す。）が経過すると、図６(e) 、(f) に示すように
単安定マルチバイブレータ３の出力Ｑ、Ｒは、それぞれ
ローレベルとハイレベルとに反転し、これによりトラン
ジスタＱ4 がオフ、トランジスタＱ5 がオンとなりMOS
FET Ｑ2 がオフとなる。
【００１２】このようにMOS FET Ｑ2 がオフとなると、
MOS FET Ｑ2 のオン時に蓄積されたエネルギによって駆
動トランスＴ1 の１次巻線Ｌ1 には電流を同一方向に流
し続ける逆起電力が発生し、この際に負荷回路１には、
駆動トランスＴ1 の１次巻線Ｌ1 、ダイオードＤ1 、コ
ンデンサＣ0 、放電灯ＬａというダイオードＤ1 を介す
るループで電流が流れる。このときには駆動トランスＴ
1 の２次巻線Ｌ2 には図６(d) に示すようにトランジス
タＱ1 を順バイアスする電圧が誘起される。
MOS FET Ｑ2 のオン時に蓄積されたエネルギによって駆
動トランスＴ1 の１次巻線Ｌ1 には電流を同一方向に流
し続ける逆起電力が発生し、この際に負荷回路１には、
駆動トランスＴ1 の１次巻線Ｌ1 、ダイオードＤ1 、コ
ンデンサＣ0 、放電灯ＬａというダイオードＤ1 を介す
るループで電流が流れる。このときには駆動トランスＴ
1 の２次巻線Ｌ2 には図６(d) に示すようにトランジス
タＱ1 を順バイアスする電圧が誘起される。
【００１３】そして、駆動トランスＴ1 の１次巻線Ｌ1
に蓄積されたエネルギが消費されて、ダイオードＤ1 を
介して流れる電流がゼロになると、コンデンサＣ0 の充
電電荷を電源として、トランジスタＱ1 を介して上述の
場合と逆方向の電流が流れる。このとき、駆動トランス
Ｔ1 の２次巻線Ｌ2 に誘起される電圧がトランジスタＱ
1 のベースに正帰還されることにより、トランジスタＱ
1 のコレクタ電流ＩQ1が急激にベース電流のhfe 倍に達
し、トランジスタＱ1 は飽和状態となる。
に蓄積されたエネルギが消費されて、ダイオードＤ1 を
介して流れる電流がゼロになると、コンデンサＣ0 の充
電電荷を電源として、トランジスタＱ1 を介して上述の
場合と逆方向の電流が流れる。このとき、駆動トランス
Ｔ1 の２次巻線Ｌ2 に誘起される電圧がトランジスタＱ
1 のベースに正帰還されることにより、トランジスタＱ
1 のコレクタ電流ＩQ1が急激にベース電流のhfe 倍に達
し、トランジスタＱ1 は飽和状態となる。
【００１４】そして、その後はコンデンサＣ10が充電さ
れるにつれてトランジスタＱ1 のベース電流は低下し、
コンデンサＣ10が充電しきったとき、駆動トランスＴ1
の１次巻線Ｌ1 には上記トランジスタＱ1 に流れる電流
により蓄積されたエネルギで、この電流をさらに流し続
ける方向に逆起電力が発生し、このとき２次巻線Ｌ2に
図６(d) に示すようにトランジスタＱ1 を逆バイアスす
る電圧が誘起され、トランジスタＱ1 がオフとなる。
れるにつれてトランジスタＱ1 のベース電流は低下し、
コンデンサＣ10が充電しきったとき、駆動トランスＴ1
の１次巻線Ｌ1 には上記トランジスタＱ1 に流れる電流
により蓄積されたエネルギで、この電流をさらに流し続
ける方向に逆起電力が発生し、このとき２次巻線Ｌ2に
図６(d) に示すようにトランジスタＱ1 を逆バイアスす
る電圧が誘起され、トランジスタＱ1 がオフとなる。
【００１５】この際には、駆動トランスＴ1 の１次巻線
Ｌ1 の逆起電力により、負荷回路１、コンデンサＣ0 、
直流電源Ｅ1 、ダイオードＤ2 のループで同一方向の電
流が流れ続ける。このようにダイオードＤ2 がオンする
と、MOS FET Ｑ2 の両端電圧はほぼ０Ｖになるので、上
述したと同様にして単安定マルチバイブレータ３が動作
して、トランジスタＱ4 がオン、トランジスタＱ5 がオ
フとなることにより、MOS FET Ｑ2 が順バイアスされ
る。
Ｌ1 の逆起電力により、負荷回路１、コンデンサＣ0 、
直流電源Ｅ1 、ダイオードＤ2 のループで同一方向の電
流が流れ続ける。このようにダイオードＤ2 がオンする
と、MOS FET Ｑ2 の両端電圧はほぼ０Ｖになるので、上
述したと同様にして単安定マルチバイブレータ３が動作
して、トランジスタＱ4 がオン、トランジスタＱ5 がオ
フとなることにより、MOS FET Ｑ2 が順バイアスされ
る。
【００１６】そして、駆動トランスＴ1 の１次巻線Ｌ1
に蓄積されたエネルギが消費され、ダイオードＤ2 に流
れる電流がゼロになった時点で、直流電源Ｅ1 、コンデ
ンサＣ0 、負荷回路１、トランジスタＱ2 のループで電
流が流れる。以下、上述の動作を繰り返すことにより、
インバータ装置は発振動作を継続する。
に蓄積されたエネルギが消費され、ダイオードＤ2 に流
れる電流がゼロになった時点で、直流電源Ｅ1 、コンデ
ンサＣ0 、負荷回路１、トランジスタＱ2 のループで電
流が流れる。以下、上述の動作を繰り返すことにより、
インバータ装置は発振動作を継続する。
【００１７】なお、MOS FET Ｑ2 のゲートＧとソースＳ
間には、接合容量Ｃiss が存在し、図６の(g) 、(h) に
示すようにMOS FET Ｑ2 のゲートＧ−ソースＳ間が順バ
イアスのオン時には、同図(h) に示すようにゲート電流
ＩG は大きなピーク値をもつパルス状の電流波形とな
る。
間には、接合容量Ｃiss が存在し、図６の(g) 、(h) に
示すようにMOS FET Ｑ2 のゲートＧ−ソースＳ間が順バ
イアスのオン時には、同図(h) に示すようにゲート電流
ＩG は大きなピーク値をもつパルス状の電流波形とな
る。
【００１８】図７は、上述のような従来のインバータ装
置を２つを、同一の直流電源Ｅ1 に対して並列接続し、
かつ、その制御回路部２-1、２-2を１つのＩＣ５に集積
して構成したインバータ点灯装置を示す。
置を２つを、同一の直流電源Ｅ1 に対して並列接続し、
かつ、その制御回路部２-1、２-2を１つのＩＣ５に集積
して構成したインバータ点灯装置を示す。
【００１９】この自励他制制御方式のインバータ点灯装
置では、放電灯Ｌａ1 、Ｌａ2 は、各々の共振回路で決
定される周波数で点灯される。すなわち、一方のインバ
ータＫ1 では抵抗Ｒ61、抵抗Ｒ71の分圧点Ｘ11より検出
した信号により単安定マルチバイブレーター３-1が動作
し、トランジスタＱ41がＯＮし、トランジスタＱ51がＯ
ＦＦし、MOS FET Ｑ21のゲートへの出力Ｙ11がＯＮとな
り、MOS FET Ｑ21が順バイアスされて前述のような発振
動作を継続し、放電灯Ｌａ1 を点灯させる。また、他方
のインバータＫ2 も前記一方のインバータＫ1 と同様に
動作する。
置では、放電灯Ｌａ1 、Ｌａ2 は、各々の共振回路で決
定される周波数で点灯される。すなわち、一方のインバ
ータＫ1 では抵抗Ｒ61、抵抗Ｒ71の分圧点Ｘ11より検出
した信号により単安定マルチバイブレーター３-1が動作
し、トランジスタＱ41がＯＮし、トランジスタＱ51がＯ
ＦＦし、MOS FET Ｑ21のゲートへの出力Ｙ11がＯＮとな
り、MOS FET Ｑ21が順バイアスされて前述のような発振
動作を継続し、放電灯Ｌａ1 を点灯させる。また、他方
のインバータＫ2 も前記一方のインバータＫ1 と同様に
動作する。
【００２０】したがって、インバータＫ1 とインバータ
Ｋ2 は異なる発振周波数で動作し、各インバータＫ1 、
Ｋ2 の検出部Ｘ11−Ｂ1 とＸ12−Ｂ2 、ゲート出力部Ｙ
11−Ｑ21のゲートとＹ12−Ｑ22のゲートは、各々異なる
周波数で相互に関係なく動作を行なっている。
Ｋ2 は異なる発振周波数で動作し、各インバータＫ1 、
Ｋ2 の検出部Ｘ11−Ｂ1 とＸ12−Ｂ2 、ゲート出力部Ｙ
11−Ｑ21のゲートとＹ12−Ｑ22のゲートは、各々異なる
周波数で相互に関係なく動作を行なっている。
【００２１】従来は、このような構成のインバータＫ1
とインバータＫ2 の制御回路部２-1、２-2を単に１つの
ＩＣに集積し、インバータ点灯装置が収納される器具の
形状等に応じて、インバータＫ1 、インバータＫ2 及び
前記ＩＣをプリント基板上に配設し、実装を行なってい
た。
とインバータＫ2 の制御回路部２-1、２-2を単に１つの
ＩＣに集積し、インバータ点灯装置が収納される器具の
形状等に応じて、インバータＫ1 、インバータＫ2 及び
前記ＩＣをプリント基板上に配設し、実装を行なってい
た。
【００２２】
【考案が解決しようとする課題】ところが、このように
構成された従来のインバータ点灯装置のプリント基板へ
の実装構造においては、一方のインバータＫ1 の検出部
Ｘ11−Ｂ1 間、ゲート出力部Ｙ11−Ｑ21のゲート間と、
他方のインバータＫ2 の検出部Ｘ12−Ｂ2 間、ゲート出
力部Ｙ12−Ｑ22のゲート間とが近接して銅箔パターンが
配置されることがあり、その場合には、各々の静電、電
磁的結合による相互干渉により、図８の(a) に示すよう
なゲートＧ−ソースＳ間波形となり、その結果、MOS FE
T のドレインＤ−ソースＳ間の波形は、同図(b) に示す
ように大きく乱れた波形となり、ちらつき等の発振異常
が生じ、発振異常がさらに大きくなった場合には、発振
停止を起こすという問題があった。
構成された従来のインバータ点灯装置のプリント基板へ
の実装構造においては、一方のインバータＫ1 の検出部
Ｘ11−Ｂ1 間、ゲート出力部Ｙ11−Ｑ21のゲート間と、
他方のインバータＫ2 の検出部Ｘ12−Ｂ2 間、ゲート出
力部Ｙ12−Ｑ22のゲート間とが近接して銅箔パターンが
配置されることがあり、その場合には、各々の静電、電
磁的結合による相互干渉により、図８の(a) に示すよう
なゲートＧ−ソースＳ間波形となり、その結果、MOS FE
T のドレインＤ−ソースＳ間の波形は、同図(b) に示す
ように大きく乱れた波形となり、ちらつき等の発振異常
が生じ、発振異常がさらに大きくなった場合には、発振
停止を起こすという問題があった。
【００２３】本考案は、前記背景に鑑みてなされたもの
であり、その目的とするところは、異なる発振周波数で
動作する２つのインバータ回路部と、該２つのインバー
タ回路部の制御回路部が集積された１つのＩＣとをプリ
ント基板に実装する構造において、各々のインバータに
よる相互干渉を防止し、発振異常なく安定に動作させる
プリント基板実装構造を提供することにある。
であり、その目的とするところは、異なる発振周波数で
動作する２つのインバータ回路部と、該２つのインバー
タ回路部の制御回路部が集積された１つのＩＣとをプリ
ント基板に実装する構造において、各々のインバータに
よる相互干渉を防止し、発振異常なく安定に動作させる
プリント基板実装構造を提供することにある。
【００２４】
【課題を解決するための手段】上記課題を解決するため
本考案は、異なる発振周波数で動作する２つのインバー
タ回路部Ｋ1 、Ｋ2 と、該２つのインバータ回路部
Ｋ1 、Ｋ2 の制御回路部２-1、２-2が集積された１つの
ＩＣ５とをプリント基板６に実装する構造において、前
記ＩＣ５に設けられたそれぞれのインバータ回路部
Ｋ1 、Ｋ2 の駆動信号端Ｙ11、Ｙ12を前記ＩＣ５の相反
する出力端子11、18方向に設け、前記各インバータ回路
部Ｋ1 、Ｋ2 のスイッチング素子を前記出力端子11、18
に対応させて、該出力端子11、18方向に配設したことを
特徴とするものである。
本考案は、異なる発振周波数で動作する２つのインバー
タ回路部Ｋ1 、Ｋ2 と、該２つのインバータ回路部
Ｋ1 、Ｋ2 の制御回路部２-1、２-2が集積された１つの
ＩＣ５とをプリント基板６に実装する構造において、前
記ＩＣ５に設けられたそれぞれのインバータ回路部
Ｋ1 、Ｋ2 の駆動信号端Ｙ11、Ｙ12を前記ＩＣ５の相反
する出力端子11、18方向に設け、前記各インバータ回路
部Ｋ1 、Ｋ2 のスイッチング素子を前記出力端子11、18
に対応させて、該出力端子11、18方向に配設したことを
特徴とするものである。
【００２５】
【作用】本考案におけるプリント基板実装構造において
は、異なる発振周波数で動作する２つのインバータ回路
部Ｋ1 、Ｋ2 と、該２つのインバータ回路部Ｋ1 、Ｋ2
の制御回路部２-1、２-2が集積された１つのＩＣ５とを
プリント基板６に実装する構造において、前記ＩＣ５に
設けられたそれぞれのインバータ回路部Ｋ1 、Ｋ2 の駆
動信号端Ｙ11、Ｙ12を前記ＩＣ５の相反する出力端子1
1、18方向に設け、前記各インバータ回路部Ｋ1 、Ｋ2
のスイッチング素子を前記出力端子11、18に対応させ
て、該出力端子11、18方向に配設したため、ＩＣ５の出
力端子11、18から各インバータＫ1 、Ｋ2 に到るパター
ンが近接したり、交差したりすることがなく、相互干渉
によりリップル電圧の重畳がなくなり、正常な発振動作
が可能となる。
は、異なる発振周波数で動作する２つのインバータ回路
部Ｋ1 、Ｋ2 と、該２つのインバータ回路部Ｋ1 、Ｋ2
の制御回路部２-1、２-2が集積された１つのＩＣ５とを
プリント基板６に実装する構造において、前記ＩＣ５に
設けられたそれぞれのインバータ回路部Ｋ1 、Ｋ2 の駆
動信号端Ｙ11、Ｙ12を前記ＩＣ５の相反する出力端子1
1、18方向に設け、前記各インバータ回路部Ｋ1 、Ｋ2
のスイッチング素子を前記出力端子11、18に対応させ
て、該出力端子11、18方向に配設したため、ＩＣ５の出
力端子11、18から各インバータＫ1 、Ｋ2 に到るパター
ンが近接したり、交差したりすることがなく、相互干渉
によりリップル電圧の重畳がなくなり、正常な発振動作
が可能となる。
【００２６】
【実施例】図１乃至図３は、本考案の一実施例を示すも
のであり、前記従来例と異なる点は、ＩＣ５に設けられ
たそれぞれのインバータ回路部Ｋ1 、Ｋ2 の駆動信号端
Ｙ11、Ｙ12を、前記ＩＣ５の相反する出力端子11、18方
向に設け、前記各インバータ回路部Ｋ1 、Ｋ2 のスイッ
チング素子を前記出力端子11、18に対応させて、該出力
端子11、18方向に配設した点であり、他は前記従来例と
同様に構成されている。
のであり、前記従来例と異なる点は、ＩＣ５に設けられ
たそれぞれのインバータ回路部Ｋ1 、Ｋ2 の駆動信号端
Ｙ11、Ｙ12を、前記ＩＣ５の相反する出力端子11、18方
向に設け、前記各インバータ回路部Ｋ1 、Ｋ2 のスイッ
チング素子を前記出力端子11、18に対応させて、該出力
端子11、18方向に配設した点であり、他は前記従来例と
同様に構成されている。
【００２７】図２は、２つのインバータＫ1 、Ｋ2 の制
御回路部２-1、２-2が集積されたＩＣチップの内部構成
図を示すもので、ＩＣチップ表面を上面から見たもので
ある。同図においては、大電流の流れるMOS FET のドラ
イバー部Ｊ1 、Ｊ2 がＩＣチップ内でも完全に分けて配
設され、その出力端Ｙ11、Ｙ12をそれぞれＩＣ５の相反
する位置（同図においては上下）に配設し、これらをＩ
Ｃ５の出力端子11、18に対向させて配設している。ま
た、同時に検出部Ｂ1 、Ｂ2 も前記出力端Ｙ11、Ｙ12に
隣接させ、ＩＣ５の出力端子10、17に対向させて配設し
ている。
御回路部２-1、２-2が集積されたＩＣチップの内部構成
図を示すもので、ＩＣチップ表面を上面から見たもので
ある。同図においては、大電流の流れるMOS FET のドラ
イバー部Ｊ1 、Ｊ2 がＩＣチップ内でも完全に分けて配
設され、その出力端Ｙ11、Ｙ12をそれぞれＩＣ５の相反
する位置（同図においては上下）に配設し、これらをＩ
Ｃ５の出力端子11、18に対向させて配設している。ま
た、同時に検出部Ｂ1 、Ｂ2 も前記出力端Ｙ11、Ｙ12に
隣接させ、ＩＣ５の出力端子10、17に対向させて配設し
ている。
【００２８】図１は、プリント基板６上部品配置を示
し、図３はプリント基板６の要部のパターン図を示すも
のである。同図においては、一方のインバータＫ1 の検
出部入力Ｂ1 がＩＣ５の出力端子10、ゲート出力部Ｙ11
が出力端子11、他方のインバータＫ2 の検出部入力Ｂ2
がＩＣ５の出力端子17、ゲート出力部Ｙ12が出力端子18
となっており、プリント基板６の一端には、電源部７が
配設されている。
し、図３はプリント基板６の要部のパターン図を示すも
のである。同図においては、一方のインバータＫ1 の検
出部入力Ｂ1 がＩＣ５の出力端子10、ゲート出力部Ｙ11
が出力端子11、他方のインバータＫ2 の検出部入力Ｂ2
がＩＣ５の出力端子17、ゲート出力部Ｙ12が出力端子18
となっており、プリント基板６の一端には、電源部７が
配設されている。
【００２９】そして、２つのインバータ回路部Ｋ1 、Ｋ
2 は、ＩＣ５により相反する方向（図１の上下方向）に
振り分けられ、それぞれのMOS FET Ｑ21、Ｑ22に対し、
ＩＣ５よりそれぞれ、一方のインバータＫ1 に対し、出
力端子10（Ｂ1 ）からＱ21の分圧点Ｘ11、出力端子11
（Ｙ11）からＱ21のゲートに、他方のインバータＫ2 に
対し、出力端子17（Ｂ2 ）からＱ22の分圧点Ｘ12、出力
端子18（Ｙ12）からＱ22のゲートにとそれぞれのパター
ンが形成されている。
2 は、ＩＣ５により相反する方向（図１の上下方向）に
振り分けられ、それぞれのMOS FET Ｑ21、Ｑ22に対し、
ＩＣ５よりそれぞれ、一方のインバータＫ1 に対し、出
力端子10（Ｂ1 ）からＱ21の分圧点Ｘ11、出力端子11
（Ｙ11）からＱ21のゲートに、他方のインバータＫ2 に
対し、出力端子17（Ｂ2 ）からＱ22の分圧点Ｘ12、出力
端子18（Ｙ12）からＱ22のゲートにとそれぞれのパター
ンが形成されている。
【００３０】このため、ＩＣ５の出力端子10、11からイ
ンバータＫ1 に到るパターンと、ＩＣ５の出力端子17、
18からインバータＫ2 に到るパターンの間でパターンが
近接したり、交差したりすることがなく、相互干渉によ
りリップル電圧の重畳がなくなり、正常な発振動作が可
能となり、異なる発振周波数で動作する２つのインバー
タＫ1 、Ｋ2 を１つのプリント基板６上にコンパクトに
実装することができる。
ンバータＫ1 に到るパターンと、ＩＣ５の出力端子17、
18からインバータＫ2 に到るパターンの間でパターンが
近接したり、交差したりすることがなく、相互干渉によ
りリップル電圧の重畳がなくなり、正常な発振動作が可
能となり、異なる発振周波数で動作する２つのインバー
タＫ1 、Ｋ2 を１つのプリント基板６上にコンパクトに
実装することができる。
【００３１】なお、図３に示すように、ＩＣ５のグラン
ド端子9 に接続されたグランド線で一方のインバータＫ
1 と他方のインバータＫ2 の検出出力部を分離すること
により、さらに相互干渉防止の効果を向上させることが
できる。
ド端子9 に接続されたグランド線で一方のインバータＫ
1 と他方のインバータＫ2 の検出出力部を分離すること
により、さらに相互干渉防止の効果を向上させることが
できる。
【００３２】
【考案の効果】このように、本考案におけるプリント基
板実装構造においては、異なる発振周波数で動作する２
つのインバータ回路部と、該２つのインバータ回路部の
制御回路部が集積された１つのＩＣとをプリント基板に
実装する構造において、前記ＩＣに設けられたそれぞれ
のインバータ回路部の駆動信号端を前記ＩＣの相反する
出力端子方向に設け、前記各インバータ回路部のスイッ
チング素子を前記出力端子に対応させて、該出力端子方
向に配設したため、一方のインバータと他方のインバー
タ間で、制御回路部とスイッチング素子間のパターンが
近接したり、交差したりすることがなく、相互干渉によ
りリップル電圧の重畳がなくなり、正常な発振動作が可
能となる。このため、異なる発振周波数で動作する２つ
のインバータを１つのプリント基板上にコンパクトに実
装することができる。
板実装構造においては、異なる発振周波数で動作する２
つのインバータ回路部と、該２つのインバータ回路部の
制御回路部が集積された１つのＩＣとをプリント基板に
実装する構造において、前記ＩＣに設けられたそれぞれ
のインバータ回路部の駆動信号端を前記ＩＣの相反する
出力端子方向に設け、前記各インバータ回路部のスイッ
チング素子を前記出力端子に対応させて、該出力端子方
向に配設したため、一方のインバータと他方のインバー
タ間で、制御回路部とスイッチング素子間のパターンが
近接したり、交差したりすることがなく、相互干渉によ
りリップル電圧の重畳がなくなり、正常な発振動作が可
能となる。このため、異なる発振周波数で動作する２つ
のインバータを１つのプリント基板上にコンパクトに実
装することができる。
【図１】本考案の一実施例を示すもので、プリント基板
上の部品配置を示す平面図である。
上の部品配置を示す平面図である。
【図２】同上の制御回路が集積されたＩＣチップの内部
構成図である。
構成図である。
【図３】同上のプリント基板の要部パターンを示す平面
図である。
図である。
【図４】従来のインバータ回路を示す回路図である。
【図５】同上の詳細回路図である。
【図６】同上の動作を示すもので、(a) 〜(h) はタイム
チャートを示すものである。
チャートを示すものである。
【図７】同上のインバータ２つを同一の直流電源に並列
接続した回路図である。
接続した回路図である。
【図８】同上の動作を示すもので、(a) 、(b) はタイム
チャートを示すものである。
チャートを示すものである。
Ｋ1 インバータ回路部 Ｋ2 インバータ回路部 Ｙ11 駆動信号端 Ｙ12 駆動信号端 ２-1 制御回路 ２-2 制御回路 ５ ＩＣ ６ プリント基板 11 出力端子 18 出力端子
Claims (1)
- 【請求項１】 異なる発振周波数で動作する２つのイン
バータ回路部と、該２つのインバータ回路部の制御回路
部が集積された１つのＩＣとをプリント基板に実装する
構造において、前記ＩＣに設けられたそれぞれのインバ
ータ回路部の駆動信号端を前記ＩＣの相反する出力端子
方向に設け、前記各インバータ回路部のスイッチング素
子を前記出力端子に対応させて、該出力端子方向に配設
したことを特徴とするプリント基板実装構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1861591U JP2563053Y2 (ja) | 1991-03-26 | 1991-03-26 | プリント基板実装構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1861591U JP2563053Y2 (ja) | 1991-03-26 | 1991-03-26 | プリント基板実装構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04124894U JPH04124894U (ja) | 1992-11-13 |
| JP2563053Y2 true JP2563053Y2 (ja) | 1998-02-18 |
Family
ID=31905087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1861591U Expired - Fee Related JP2563053Y2 (ja) | 1991-03-26 | 1991-03-26 | プリント基板実装構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2563053Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5915635B2 (ja) * | 2013-12-13 | 2016-05-11 | 日本精工株式会社 | 電子制御ユニット、電動パワーステアリング装置、車両及び電子制御ユニットの製造方法 |
-
1991
- 1991-03-26 JP JP1861591U patent/JP2563053Y2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04124894U (ja) | 1992-11-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |