JP2553094B2 - Interrupt controller - Google Patents
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Description
【発明の詳細な説明】 〔概 要〕 多重計算機システムを構成している計算機間での割込
みを制御するようにした割込み制御方式に関し、 割込み処理を効率良く行なうことを目的とし、 多重計算機システムを構成する複数の計算機に対応
し、計算機からの割込み情報を格納する複数の割込み情
報格納手段と、割込み情報格納手段のそれぞれに格納さ
れた割込み情報が導入され、割込み要求の発生した計算
機と、割込み処理実行を要求された計算機との、要求・
被要求の発生について判定を行う割込み判定手段と、割
込み判定手段が判定した被割込み要求計算機に対し、割
込み処理を通知して、割込み処理を開始させる割込み手
段とを備え、割込み情報を基にした割込みが行なえるよ
うに構成する。DETAILED DESCRIPTION OF THE INVENTION [Summary] The present invention relates to an interrupt control method for controlling an interrupt between computers constituting a multiple computer system, and a multiple computer system for the purpose of efficiently performing interrupt processing. A plurality of interrupt information storage means for storing interrupt information from the computers corresponding to a plurality of constituent computers, and the interrupt information stored in each of the interrupt information storage means are introduced, and the computer that generated the interrupt request and the interrupt Request with the computer requested to execute the process
The interrupt determination means for determining the occurrence of the requested request and the interrupt requesting means for notifying the interrupt request computer judged by the interrupt determination means of the interrupt processing to start the interrupt processing are provided, and based on the interrupt information. Configure to allow interrupts.
本発明は、割込み制御方式に関し、特に、多重計算機
システムを構成している計算機間での割込みを制御する
ようにした割込み制御方式に関するものである。The present invention relates to an interrupt control system, and more particularly, to an interrupt control system for controlling an interrupt between computers constituting a multiple computer system.
なお、本明細書で「計算機」とは、情報処理一般を為
す装置を指称する。It should be noted that in the present specification, the “computer” refers to a device that performs general information processing.
一般に、多重計算機システムは、複数個の計算機から
なるシステムであり、各計算機では個々の処理作業が行
なわれる。例えば、処理能力の高い計算機は複雑な計算
を行ない、処理能力の低い計算機は入出力処理やルーチ
ン化された処理を行なう。Generally, a multi-computer system is a system composed of a plurality of computers, and each computer performs an individual processing work. For example, a computer with high processing capacity performs complicated calculation, and a computer with low processing capacity performs input / output processing and routine processing.
ある計算機から別の計算機に処理の依頼を行なった
り、該処理の結果を送り返す場合、計算機間で割込みを
行なう必要がある。When requesting a process from one computer to another computer or returning the result of the process, it is necessary to interrupt the computers.
例えば、２つの計算機からなる多重計算機システムに
おいて一方の計算機から他方の計算機に割込みを行なう
場合、割込み元の計算機はチャネル装置を介して数バイ
ト単位を割込み信号あるいはデータをフレキシブルシス
テムリンクに送り、更に、該フレキシブルシステムリン
クから割込み先の計算機のチャネル装置に該割込み信号
及びデータを転送していた。For example, when an interrupt is made from one computer to the other computer in a multiple computer system consisting of two computers, the interrupt source computer sends an interrupt signal or data in units of several bytes to the flexible system link via the channel device, and The flexible system link has transferred the interrupt signal and data to the channel device of the interrupt destination computer.
ところで、上述した従来方式にあっては、割込みを行
なう計算機間で数バイト単位のデータ転送を行なってい
たため、データの授受に時間がかかり処理の効率が悪い
という問題点があった。By the way, in the above-mentioned conventional method, since data is transferred in units of several bytes between the interrupting computers, there is a problem that it takes time to transfer the data and the processing efficiency is low.
また、上述のフレキシブルシステムリンクは２つの計
算機間のデータの授受を行なうためのものであり、シス
テムを構成する計算機が増えるにしたがって、フレキシ
ブルシステムリンクを介して各計算機間を相互に接続す
る必要がある。そのため、複数の計算機間で相互に割込
みを行なうのに効率の良い方式が望まれていた。Further, the flexible system link described above is for exchanging data between two computers, and as the number of computers constituting the system increases, it is necessary to connect the computers to each other via the flexible system link. is there. Therefore, an efficient method has been desired for mutually interrupting a plurality of computers.
本発明は、このような点にかんがみて創作されたもの
であり、割込み処理を効率良く行なうことができるよう
にした割込み制御方式を提供することを目的としてい
る。The present invention was created in view of such a point, and an object thereof is to provide an interrupt control system capable of efficiently performing interrupt processing.
第１図は、本発明の割込み制御方式の原理ブロック図
である。FIG. 1 is a block diagram of the principle of the interrupt control system of the present invention.
図において、複数の割込み情報格納手段111A,111B,・
・・は、多重計算機システムを構成する複数の計算機に
対応し、計算機からの割込み情報を格納する。In the figure, a plurality of interrupt information storage means 111A, 111B, ...
.. corresponds to a plurality of computers constituting the multiple computer system and stores interrupt information from the computers.
割込み判定手段121は、割込み情報格納手段のそれぞ
れに格納された割込み情報が導入され、割込み要求の発
生した計算機と、割込み処理実行を要求された計算機と
の、要求・被要求の発生について判定を行う。The interrupt determination means 121 is a system in which the interrupt information stored in each of the interrupt information storage means is introduced, and determines the occurrence of a request / requested request between a computer that has generated an interrupt request and a computer that has been requested to execute interrupt processing. To do.
割込み手段131は、割込み判定手段121が判定した被割
込み要求計算機に対し、割込み処理を通知して、割込み
処理を開始させる。The interrupting means 131 notifies the interrupted computer judged by the interrupting judging means 121 of the interrupting process and starts the interrupting process.
従って、全体として、割込み情報収納手段の割込み情
報を基にして割込み手段131で割込みを行なうように構
成されている。Therefore, as a whole, the interrupt means 131 is configured to make an interrupt based on the interrupt information of the interrupt information storage means.
割込み情報格納手段111Aは、多重計算機システムを構
成している１つの計算機からの割込み情報を格納する。
割込み情報格納手段111Bは、該多重計算機システムを構
成している別の計算機からの割込み情報を格納する。The interrupt information storage means 111A stores interrupt information from one computer that constitutes the multi-computer system.
The interrupt information storage means 111B stores interrupt information from another computer that constitutes the multiple computer system.
割込み判定手段121には、割込み情報格納手段111Aに
格納された割込み情報と、割込み情報格納手段111Bに格
納された割込み情報とが導入され、割込み要求の発生し
た計算機と、割込み処理実行を要求された計算機との、
要求・被要求の発生について判定を行う。The interrupt determination means 121 is introduced with the interrupt information stored in the interrupt information storage means 111A and the interrupt information stored in the interrupt information storage means 111B, and is requested to execute the interrupt process and the computer that generated the interrupt request. With a calculator,
Determines the occurrence of requests / requests.
割込み手段131は、割込み判定手段121が判定した被割
込み要求計算機に対し、割込み処理を通知して、割込み
処理を開始させる。The interrupting means 131 notifies the interrupted computer judged by the interrupting judging means 121 of the interrupting process and starts the interrupting process.
本発明にあっては、割込み情報格納手段111A,111Bに
格納されている割込み情報の基に割込み判定を行なっ
て、割込みを実行することにより、割込み処理を効率良
く行なうことができる。According to the present invention, interrupt processing can be efficiently performed by making an interrupt determination based on the interrupt information stored in the interrupt information storage means 111A, 111B and executing the interrupt.
以下、図面に基づいて本発明の実施例について詳細に
説明する。Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
第２図は、本発明の割込み制御方式を適用した一実施
例の構成を示す。FIG. 2 shows the configuration of an embodiment to which the interrupt control system of the present invention is applied.
I.実施例と第１図との対応関係 ここで、本発明の実施例と第１図との対応関係を示し
ておく。I. Correspondence between Embodiment and FIG. 1 Here, the correspondence between the embodiment of the present invention and FIG. 1 will be described.
割込み情報格納手段111A,111B,・・・は、レジスタ21
1A,211B,211C,211Dに相当する。The interrupt information storage means 111A, 111B, ...
Corresponds to 1A, 211B, 211C, 211D.
割込み判定手段121は、制御部221に相当する。 The interrupt determination means 121 corresponds to the control unit 221.
割り込み手段131は制御部221,共通メモリ231に相当す
る。The interrupt means 131 corresponds to the control unit 221 and the common memory 231.
以上のような対応関係があるものとして、以下本発明
の実施例について説明する。An embodiment of the present invention will be described below on the basis of the above correspondence.
II.実施例の構成 第２図において、本発明の割込み制御方式を適用した
多重計算機システムは、計算機241A,241B,241C,241D
と、これらの計算機間での割込みを制御する共通メモリ
アダプタ200と、各計算機間で授受を行なう共通のデー
タを格納する共通メモリ231とを備えている。II. Configuration of the embodiment In FIG. 2, the multiple computer system to which the interrupt control system of the present invention is applied is a computer 241A, 241B, 241C, 241D.
And a common memory adapter 200 that controls interrupts between these computers, and a common memory 231 that stores common data that is exchanged between the computers.
共通メモリアダプタ200は、計算機241Aとの間で割込
みに関するデータを送受信するためのポート210Aと、計
算機241Bとの間で割込みに関するデータを送受信するた
めのポート210Bと、計算機241Cとの間で割込みに関する
データを送受信するためのポート210Cと、計算機241Dと
の間で割込みに関するデータを送受信するためのポート
210Dと、各計算機間での割込みを制御する制御部221と
を備えている。The common memory adapter 200 relates to the port 210A for transmitting / receiving the interrupt data to / from the computer 241A, the port 210B for transmitting / receiving the interrupt data to / from the computer 241B, and the interrupt to the computer 241C. Port for transmitting / receiving data between port 210C and computer 241D for transmitting / receiving interrupt-related data
210D and a control unit 221 that controls an interrupt between the computers.
また、ポート210Aは、計算機241Aから送られてくる割
込み情報を格納するレジスタ211Aを含んでいる。同様
に、ポート210Bはレジスタ211Bを、ポート210Cはレジス
タ211Cを、ポート210Dはレジスタ211Dを含んでいる。The port 210A also includes a register 211A that stores interrupt information sent from the computer 241A. Similarly, port 210B includes register 211B, port 210C includes register 211C, and port 210D includes register 211D.
計算機241Aは、計算機241Aの全体を制御するCPU251A
と、CPU251Aが処理を行なうプログラムやデータを格納
するメモリ253Aと、複数の入出力機器271A,・・・,279A
と、各入出力機器に対応し、該入出力機器とメモリ253A
及びCPU251Aとの間でデータや制御信号のやりとりを制
御する複数のチャネル装置261A,・・・,269Aと、他の計
算機との間でデータの転送を行なうためのチャネル装置
281Aとの備えている。The computer 241A is a CPU 251A that controls the entire computer 241A.
, A memory 253A for storing programs and data processed by the CPU 251A, and a plurality of input / output devices 271A, ..., 279A
Corresponding to each input / output device, the input / output device and memory 253A
, A plurality of channel devices 261A, ..., 269A that control the exchange of data and control signals with the CPU 251A, and a channel device for transferring data between other computers.
Equipped with 281A.
CPU251A,メモリ253A,チャネル装置261A,・・・,269A,
チャネル装置281Aは、バス接続されている。また、チャ
ネル装置261Aは入出力機器271Aと接続されており、チャ
ネル装置269Aまでの各チャネル装置は入出力機器279Aま
での各入出力機器と接続されている。CPU251A, memory 253A, channel device 261A, ..., 269A,
The channel device 281A is bus-connected. The channel device 261A is connected to the input / output device 271A, and the channel devices up to the channel device 269A are connected to the input / output devices up to the input / output device 279A.
他の３つの計算機241B,241C,241Dのそれぞれも、計算
機241Aと同様の構成であり、その構成の説明は省略す
る。Each of the other three computers 241B, 241C, and 241D has the same configuration as the computer 241A, and the description of the configuration is omitted.
また、制御部221は、４つのポート210A,210B,210C,21
0D及び共通メモリ231と接続されている。更に、ポート2
10Aは計算機241A内のチャネル装置281Aと接続されてい
る。同様に、ポート210Bは計算機241B内のチャネル装置
281Bと、219Cは計算機241C内のチャネル装置281Cと、ポ
ート210Dは計算機241内のチャネル装置281Dと接続され
ている。In addition, the control unit 221 has four ports 210A, 210B, 210C, 21
It is connected to the 0D and the common memory 231. In addition, port 2
10A is connected to the channel device 281A in the computer 241A. Similarly, port 210B is a channel device in computer 241B.
281B and 219C are connected to the channel device 281C in the computer 241C, and the port 210D is connected to the channel device 281D in the computer 241.
III.実施例の動作 次に、上述した本発明実施例における割込み制御方式
の動作を説明する。III. Operation of Embodiment Next, the operation of the interrupt control method in the above-described embodiment of the present invention will be described.
第３図は、共通メモリアダプタ200内の各ポートに含
まれる各レジスタに格納される割込み情報を示す。割込
み情報は８ビットデータでなり、図における上部の数字
０〜７は第何ビットであるかを示している。FIG. 3 shows interrupt information stored in each register included in each port in the common memory adapter 200. The interrupt information is 8-bit data, and the numbers 0 to 7 in the upper part of the figure indicate which bit.
該割込み情報の第０ビットは、対応する計算機（例え
ばポート210Aに対しては計算機241A）からの割込み要求
があるか否かを示しており、該ビットが“1"であるとき
は割込み要求があることを表している。The 0th bit of the interrupt information indicates whether or not there is an interrupt request from the corresponding computer (for example, the computer 241A for the port 210A). When the bit is "1", the interrupt request is issued. It means that there is.
また、第６ビットと第７ビットは、どの計算機に対す
る割込み要求であるかを示している。該２ビットデータ
が“00"であるときは、計算機241Aに対する割込み要求
であることを表している。同様に、“01"は計算機241B
に対する割込み要求を、“10"は計算機241Cに対する割
込み要求を、“11"は計算機241Dに対する割込み要求を
表わすものとする。The sixth bit and the seventh bit indicate which computer the interrupt request is made to. When the 2-bit data is "00", it indicates that it is an interrupt request to the computer 241A. Similarly, "01" is computer 241B
, "10" represents an interrupt request to the computer 241C, and "11" represents an interrupt request to the computer 241D.
更に、第１ビットから第５ビットまでは、割込み内容
（依頼処理内容）を示している。Furthermore, the first bit to the fifth bit indicate the interrupt content (request processing content).
いま、計算機241Aにおいて所望の動作を実行中に、計
算機241Bへの割込みが発生するものとする。Now, it is assumed that an interrupt to the computer 241B occurs while the computer 241A is executing a desired operation.
計算機241A内の入出力機器（例えば入出力機器271A）
で割込み要因が生じると、CPU251は該割込みを受けて、
チャネル装置281Aを介して共通メモリアダプタ200内の
ポート210Aに割込み情報を送る。Input / output devices in computer 241A (for example, input / output device 271A)
When an interrupt factor occurs in, the CPU 251 receives the interrupt,
The interrupt information is sent to the port 210A in the common memory adapter 200 via the channel device 281A.
計算機241Aから計算機241Bへの割込みが発生したので
あれば、チャネル装置281Aは、ポート210Aに割込み情報
として８ビットデータ“１×××××01"を送り、ポー
ト210A内のレジスタ211Aに格納する。If an interrupt has occurred from the computer 241A to the computer 241B, the channel device 281A sends 8-bit data "1xxxxxx01" as interrupt information to the port 210A and stores it in the register 211A in the port 210A. .
制御部221は、各ポート内のレジスタ211A,211B,211C,
211Dを所定時間間隔で読み出して、各レジスタに格納さ
れているデータの第１ビットを参照することで、割込み
要求があるか否かの判定を行なう。The control unit 221 uses registers 211A, 211B, 211C,
It is determined whether or not there is an interrupt request by reading out the 211D at predetermined time intervals and referring to the first bit of the data stored in each register.
計算機241Aからの割込みが発生して、該割込みに応じ
たデータ（“１×××××01"）がポート210A内のレジ
スタ211Aに格納されると、制御部221は、該データの第
１ビットが“1"であることにより計算機241Aからの割込
み要求を認識し、第6,第７ビットが“01"であることに
より該割込み要求が計算機241Bに対するものであること
を認識する。When an interrupt from the computer 241A occurs and data (“1 ×××× 01”) corresponding to the interrupt is stored in the register 211A in the port 210A, the control unit 221 causes the first data of the data to be stored. When the bit is "1", the interrupt request from the computer 241A is recognized, and when the sixth and seventh bits are "01", it is recognized that the interrupt request is to the computer 241B.
次に、制御部221は、ポート210Bを介して計算機241B
のチャネル装置281Bに対して割込み信号を送る。チャネ
ル装置281Bは、該信号を受け取ると、CPU251Bに対して
割込みを行なう。Next, the control unit 221 controls the computer 241B via the port 210B.
Sends an interrupt signal to the channel device 281B. When receiving the signal, the channel device 281B interrupts the CPU 251B.
また、割込み時に計算機241Aから計算機241Bに転送す
るデータは、チャネル装置281Aからポート210Aに送られ
る。制御部221は、該データを一旦共通メモリ231に格納
する。次に、制御部221は、該データを読み出して、ポ
ート210Bを介して計算機241Bのチャネル装置281Bに送
る。Further, the data to be transferred from the computer 241A to the computer 241B at the time of interruption is sent from the channel device 281A to the port 210A. The control unit 221 temporarily stores the data in the common memory 231. Next, the control unit 221 reads the data and sends it to the channel device 281B of the computer 241B via the port 210B.
CPU251Bは、チャネル装置281Bを介して送られてきた
割込み信号やデータに応じた割込み動作を行なう。The CPU 251B performs an interrupt operation according to the interrupt signal and data sent via the channel device 281B.
処理結果を計算機241Aに送り返す必要があるときは、
上述と同様にして、計算機241Bは、共通メモリアダプタ
200に割込み情報を送り、計算機241Aに対する割込みを
行なう。When it is necessary to send the processing result back to the computer 241A,
In the same way as above, the computer 241B is a common memory adapter.
The interrupt information is sent to 200, and an interrupt is made to the computer 241A.
IV.実施例のまとめ このように、計算機241Aから他の計算機に対して割込
みを行なうときは、計算機241Aに対応したポート210Aの
レジスタ211Aに８ビットデータでなる割込み情報を格納
する。制御部221は、該割込み情報を読み出して、第１
ビットが“1"であること及び第6,第７ビットが“01"で
あることにより、計算機241Aから計算機241Bへの割込み
要求があることを判定し、計算機241Bに対して割込みを
行なう。以後、割込みに関する計算機241Aからデータ
は、共通メモリ231を介して計算機241Bに送られる。IV. Summary of Embodiments When an interrupt is made from the computer 241A to another computer in this way, the interrupt information consisting of 8-bit data is stored in the register 211A of the port 210A corresponding to the computer 241A. The control unit 221 reads the interrupt information and
Since the bit is "1" and the sixth and seventh bits are "01", it is determined that there is an interrupt request from the computer 241A to the computer 241B, and the computer 241B is interrupted. Thereafter, the data relating to the interrupt from the computer 241A is sent to the computer 241B via the common memory 231.
従って、計算機間での割込み処理を効率良く行なうこ
とができる。Therefore, it is possible to efficiently perform interrupt processing between computers.
V.発明の変形態様 なお、上述した本発明の実施例にあっては、４つの計
算機からなる多重計算機システムを考えたが、対応した
ポートを共通メモリアダプタ200内に設けることで、任
意台数の計算機間での割込みを処理することができる。
尚、実施例では、８ビットからなる割込み情報の２ビッ
ト（第６ビットと第７ビット）データを各計算機に対応
させたが、システムを構成している計算機数を変えたと
きは、該データのビット長も変える必要がある。V. Modified Embodiment of the Invention In the above-described embodiment of the present invention, a multi-computer system including four computers was considered, but by providing corresponding ports in the common memory adapter 200, an arbitrary number of computers can be installed. It can handle interrupts between computers.
In the embodiment, the 2-bit (6th and 7th bits) data of the interrupt information consisting of 8 bits is made to correspond to each computer, but when the number of computers making up the system is changed, the data is changed. It is necessary to change the bit length of.
また、実施例では、計算機241Aと計算機241Bとの間の
割込みを考えたが、他の計算機間での割込みにおいても
同様である。Further, in the embodiment, the interrupt between the computer 241A and the computer 241B is considered, but the same applies to the interrupt between other computers.
更に、「I.実施例と第１図との対応関係」において、
本発明と実施例との対応関係を説明しておいたが、これ
に限られることはなく、本発明には各種の変形態様があ
ることは当業者であれば容易に推考できるであろう。Furthermore, in “I. Correspondence between Example and FIG. 1”,
Although the correspondence between the present invention and the embodiments has been described, the present invention is not limited to this, and those skilled in the art can easily contemplate that the present invention has various modifications.
上述したように、本発明によれば、割込み情報格納手
段に格納された割込み情報に基づいて割込みに関する判
定を行なって、割込みを実行することにより、効率良い
割込み処理ができるので、実用的には極めて有用であ
る。As described above, according to the present invention, an efficient interrupt process can be performed by making a determination regarding an interrupt based on the interrupt information stored in the interrupt information storage means and executing the interrupt. Extremely useful.
第１図は本発明の割込み制御方式の原理ブロック図、 第２図は本発明の割込み制御方式を適用した一実施例の
構成図、 第３図は実施例における割込み情報説明図である。 図において、 111A,111Bは割込み情報格納手段、 121は割込み判定手段、 131は割込み手段、 200は共通メモリアダプタ、 210はポート、 211はレジスタ、 221は制御部、 231は共通メモリ、 241は計算機、 251はCPU、 253はメモリ、 281はチャネル装置である。FIG. 1 is a block diagram of the principle of the interrupt control system of the present invention, FIG. 2 is a block diagram of an embodiment to which the interrupt control system of the present invention is applied, and FIG. 3 is an explanatory diagram of interrupt information in the embodiment. In the figure, 111A and 111B are interrupt information storage means, 121 is interrupt determination means, 131 is interrupt means, 200 is a common memory adapter, 210 is a port, 211 is a register, 221 is a control unit, 231 is a common memory, and 241 is a computer. 251 is a CPU, 253 is a memory, and 281 is a channel device.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大畑 邦弘 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭60−120464（ＪＰ，Ａ) 特開 昭55−154653（ＪＰ，Ａ) ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Kunihiro Ohata 1015 Kamiodanaka, Nakahara-ku, Kawasaki-shi, Kanagawa Fujitsu Limited (56) References JP-A-60-120464 (JP, A) JP-A-55-154653 (JP, A)
Claims (1)
機に対応し、計算機からの割込み情報を格納する複数の
割込み情報格納手段（111A,111B,…）と、 前記情報格納手段のそれぞれに格納された割込み情報が
導入され、割込み要求の発生した計算機と、割込み処理
実行を要求された計算機との、要求・被要求の発生につ
いて判定を行う割込み判定手段（121）と、 前記割込み判定手段（121）が判定した被割込み要求計
算機に対し、割込み処理を通知して、割込み処理を開始
させる割込み手段（131）とで構成したこと、 を特徴とする割込み制御装置。1. A plurality of interrupt information storage means (111A, 111B, ...) Corresponding to a plurality of computers constituting a multi-computer system and storing interrupt information from the computers, and stored in each of the information storage means. Interrupt information is introduced, interrupt determining means (121) for determining the occurrence of a request / requested request between a computer that has generated an interrupt request and a computer that has been requested to execute interrupt processing, and the interrupt determining means (121). The interrupt control device is configured by an interrupting means (131) for notifying the interrupted request-determined computer of (1)) of interrupt processing and starting the interrupt processing.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62202094A JP2553094B2 (en) | 1987-08-13 | 1987-08-13 | Interrupt controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62202094A JP2553094B2 (en) | 1987-08-13 | 1987-08-13 | Interrupt controller |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6446155A JPS6446155A (en) | 1989-02-20 |
| JP2553094B2 true JP2553094B2 (en) | 1996-11-13 |
Family
ID=16451868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62202094A Expired - Fee Related JP2553094B2 (en) | 1987-08-13 | 1987-08-13 | Interrupt controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2553094B2 (en) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55154653A (en) * | 1979-05-22 | 1980-12-02 | Nec Corp | Interruption distributing system to multiprocessor |
| JPS60120464A (en) * | 1983-12-05 | 1985-06-27 | Fujitsu Ltd | Controlling system of interruption |
-
1987
- 1987-08-13 JP JP62202094A patent/JP2553094B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6446155A (en) | 1989-02-20 |
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