JP2550616B2

JP2550616B2 - 自己ルーチング通話路

Info

Publication number: JP2550616B2
Application number: JP27506587A
Authority: JP
Inventors: 重雄漆谷; 仁今川
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1987-10-30
Filing date: 1987-10-30
Publication date: 1996-11-06
Anticipated expiration: 2011-11-06
Also published as: JPH01117548A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、自己ルーチング通話路に関し、特にプロセ
ッサ間通信に用いられるインターコネクションネットワ
ークまたは高速パケット交換用通話路等のハードウェア
による分散制御に基づく自己ルーチング通話路に関する
ものである。

〔従来の技術〕

近年の交換システムは、共通制御型のディジタル時分
割交換方式が採用されており、この方式は多様化するサ
ービスの追加機能に柔軟に対処できる利点がある。しか
し、ディジタル交換機等に用いられる集中制御形の通話
路は、ルーチング制御を１箇所で集中してソフトウェア
処理しているので、通話路の規模が大きくなるほど、ル
ーチング制御が複雑化し、また処理の高速化にも制限が
ある。

このようなフォンノイマン形通話路のボトルネックを
解消し、通話路の高速・大容量化を実現するため、近
年、ハードウェアによる分散制御に基づく自己ルーチン
グ通話路が開発されている。

第13図は、従来、提案された自己ルーチング通話路の
一例を示す構成図である。

添谷重雄・今川仁『セルフルーチング通話路の一構
成』（昭和62年電子情報通信学会総合全国大会８−174
において提案された自己ルーチング通話路を、第13図に
示す。）第13図において、11−１〜11−ｎは直並列変換回路、
12−１〜12−ｋは通話路段、13−１〜13−ｎは通信情報
蓄積回路、14−１〜14−ｎは並直列変換回路、IN₁〜IN_n
は入回線、OUT₁〜OUT_nは出回線である。ここで、ｎ＝2^K
の関係がある。

第ｉ番目（１≦≦ｋ）の通話路段は、ｎ個のエレメン
ト（S_1i〜S_ni）を備え、各エレメント間は内部リンク
（Y_1i〜Y_ni）により巡回形に単一方向に縦続接続されて
いる（S_1i→S_2i→S_3i→・・・・S_ni→S_1i）。

各入回線（IN₁〜IN_n）に入力された通信情報は、直並
列変換回路11−１〜11−ｎによりパケット長（通信情報
のビット数）に等しいビット数Ｐに並列展開された後、
合計Ｋ段で構成される通話路段12−１〜12−ｋにより目
的の出回線位置に移動させられ、同一出回線に向う通信
情報の衝突を吸収する通信情報蓄積回路13−１〜13−ｎ
に一旦蓄積された後、並直列変換回路14−１〜14−ｎに
より並直列変換され、出回線OUT₁〜OUT_nに出力される。
なお、線の上または矢印でp,iと記載されているのは、
ｐビット並列信号線のうち第ｉビット目に対応する信号
線を意味している。

通信情報が、どのように入力して伝達されるかを詳述
する。

先ず、各入回線IN₁〜IN_nには、通信情報を出力すべき
出回線位置（Ｏ）とその入回線位置（Ｉ）との差分を示
すヘッダ情報（Ｈ）を含む通信情報が入力される。な
お、ヘッダ情報は、次の式で表わされる。

Ｈ＝（Ｏ−Ｉ）mod ｎここで、記号modは、モジュロ関数を示す。すなわ
ち、である。

第ｉ段目の通話路段12−ｉでは、次のように動作す
る。

各エレメント（S_1i〜S_ni）は、入力線（X_1i〜X_ni）か
ら入力されるヘッダ情報の中の最上位から数えてｉビッ
ト目のヘッダ情報ビットh_iに基づいて、前記入力線から
入力される通信情報を内部リンク（Y_1i〜Y_ni）によりh_i
・2^k-iだけエレメント間を移動させた後、最後に到達し
たエレメントに接続された出力線（X_1(i+1)〜X_n(i+1))
に出力させる。

ここまでの動作は、第１段目から第ｋ段目までの通話
路段で同じように行われ、エレメントＳ間の移動および
通話路段間の移動は、全て同期して行われる。

これらの動作の結果、入力線から入力される通信情報
は、出回線位置とその入回線位置との差分を示すヘッダ
情報に基づいて、第１段から第ｋ段の通話路段で構成さ
れる自己ルーチング通話路により出力位置が移動させら
れ、目的の出回線に出力される。

また、第13図の自己ルーチング通話路を用いて、入回
線から入力される通信情報を全ての出回線に出力させる
ような放送形の接続を行うためには、各エレメントが入
力線から入力する通信情報を次段の通話路段に出力させ
るとともに、2^k-iだけエレメント間で移動させた後、次
段の通話路段に出力させればよい。

〔発明が解決しようとする問題点〕

このように、従来の自己ルーチング通話路は、任意の
入回線に入力した通信情報を任意の出回線に出力させて
も、通話路内で通信情報どうしが衝突しないノンブロッ
クの通話路である。また、ルーチング制御が簡単である
という利点を持っている。しかしながら、入出力回線数
に対して、エレメント数がＯ（nlog₂n）で増加するこ
と、および通信情報が直並列変換回路でパケット長（通
信情報のビット数）に等しいビット数に並列展開された
後に、通話路段に送られるため、パケット長に比例して
直並列変換回路と通話路段と並直列変換回路のハードウ
エア量が増大するという問題があった。

本発明の目的は、このような従来の問題点を解決し、
入出力線数の増加に対して、ハードウェア量の増加を少
なくし、かつ取扱うパケット長が長いときにも、ハード
ウェア量の増加させず、一定値以下に抑え、さらに任意
の長さのパケット長を取扱うことが可能な自己ルーチン
グ通話路を提供することにある。

〔問題点を解決するための手段〕

上記目的を達成するため、本発明の自己ルーチング通
話路は、ｎ本の入回線と、該入回線の各々から入力され
る通信情報を並列のｎビットに直並列変換する直並列変
換回路と、並列のｎビットに展開された内部リンクによ
り単一方向の巡回形に縦続接続されたｎ個のエレメント
を含む通話路段と、該通話路段のｎビット情報を直列の
通信情報に並直列変換して出力する並直列変換回路を有
し、上記通信情報の入力される入回線位置と出力される
べき出回線位置との差分を示すｋビット（ｋは、log₂n
≦ｋ＜log₂n＋１を満たす整数）からなるルーチング制
御情報を含むヘッダ情報に基づいて、上記通話路段を制
御して上記通信情報を入回線位置から目的の出回線位置
に接続する自己ルーチング通話路において、上記各エレ
メントは、ｎビットに並列展開された通信情報の各ビッ
トに対応するｎ個のサブエレメントを含み、さらに各サ
ブエレメントはそれぞれルーチング情報保持回路を含
み、該ルーチング情報保持回路相互間は巡回形に縦続接
続されてｎビットの巡回形シフトレジスタを構成し、上
記各サブエレメントにはｎビットに並列展開された入力
線の１本と出力線の１本とを対にして接続するととも
に、上記内部リンクの１本が入出力線として接続され、
上記入力線の第１ビット目から第（ｋ＋１）ビット目に
対応する上記サブエレメントは、該入力線にヘッダ情報
ビットが存在するときに、該ヘッダ情報ビットをルーチ
ング情報保持回路を介して巡回形シフトレジスタに取り
込み、第１ビット目に対応するサブエレメントは、該ヘ
ッダ情報ビットから通信情報の有効／無効を判断し、有
効ならば１を、無効ならば０を一致信号として巡回形シ
フトレジスタ内に取り込み、第ｍ（２≦ｍ≦ｋ＋１）ビ
ット目に対応する各サブエレメントは、各ヘッダ情報ビ
ットを該サブエレメントに与えられる差分の大きさを示
す制御信号と照合して、その値が一致し、かつ該サブエ
レメントの前にあるサブエレメントから出力される一致
信号が１の場合に１を、そうでない場合には０を、それ
ぞれ一致信号として巡回形シフトレジスタに取り込み、
第（ｋ＋１）ビット目のサブエレメントから出力される
一致信号が１の場合には、入力線または入力内部リンク
より入力された通信情報ビットを出力側に出力し、０の
場合には上記通信情報ビットを出力内部リンク側に出力
することに特徴がある。

また、上記入力線の第１ビット目から第（ｋ＋２）ビ
ット目に対応する上記サブエレメントは、上記入力線に
ヘッダ情報ビットが存在するときには、該ヘッダ情報ビ
ットをルーチング情報保持回路を介して巡回形シフトレ
ジスタに取り込み、第１ビット目に対応するサブエレメ
ントは、上記ヘッダ情報ビットから通信情報の有効／無
効を判断し、有効ならば１を、無効ならず０を、それぞ
れ一致信号として巡回形シフトレジスタ内に取り込み、
第ｍビット目に対応する各サブエレメントは、各ヘッダ
情報ビットを、該サブエレメントに与えられる制御信号
と照合し、その値が一致し、かつ該サブエレメントの前
にあるサブエレメントから出力される一致信号が１の場
合に１を、そうでない場合には０を、それぞれ一致信号
として巡回形シフトレジスタに取り込み、第（ｋ＋２）
ビット目に対応するサブエレメントは、入力される上記
ヘッダ情報ビットの値が１ならば、上記（ｋ＋１）ビッ
ト目に対応するサブエレメントから出力される一致信号
の値に係わらず１を、０ならば上記（ｋ＋１）ビット目
に対応するサブエレメントの一致信号の値を一致信号と
してシフトレジスタ内の取り込み、第（ｋ＋２）ビット
目に対応するサブエレメントから出力される一致信号が
１の場合には、入力線または入力内部リンクより入力さ
れた通信情報ビットを出回線側に出力し、０の場合には
上記通信情報ビットを出回内部リンク側に出力すること
にも特徴である。

〔作用〕

本発明の自己ルーチング通話路は、１段で通話路が構
成されるので、構成が複雑にならないで済む。また、通
信情報がｎビットに並列展開された後、それらの並列ビ
ットが端から順に１ビットずつシフトしてｎ本の入力線
に到着するが、そのｎ本の入力線に対応するｎ個のサブ
エレメント間で、入力線から入力されたヘッダ情報ビッ
トを通信情報ビットの到着タイミングを同期をとりなが
ら巡回移動させて、ヘッダ情報ビットを保持する機能を
有しているので、並列展開されたビット数ｎの整数倍で
あれば、任意の長さのパケット長を取扱うことが可能で
ある。その結果、パケット長に依存せずに、一定のハー
ドウェア量で自己ルーチング通話路を構成することがで
きる。

また、第２の発明においては、上記の作用に加えて、
１対１接続とＮ対１接続（１≦Ｎ≦ｎ）（多重化の場
合）の両方の接続が可能である。

さらに、第４の発明においては、上記の作用に加え
て、１対１接続と１対ｎ接続（放送の場合）、ならびに
Ｎ対１接続（１≦Ｎ≦ｎ）（多重化の場合）の任意の接
続が可能である。

〔実施例〕

以下、本発明の一実施例を、図面により詳細に説明す
る。

第１図は、本発明の第１の実施例を示す自己ルーチン
グ通話路の構成図である。

第１図において、11−１〜11−ｎは直並列変換回路、
12は通話路段、13−１〜13−ｎは並直列変換回路、IN₂
〜IN_nは入回線、OUT₁〜OUT_nは出回線である。通話路段1
2は、スイッチ回路（E₁₁〜E_1n）と制御回路（C₁₁〜
C_1n）からなるｎ個のエレメントを備え、各スイッチ回
路（E₁₁〜E_1n）は内部リンク（Y₁₁〜Y_1n）により巡回形
で単一方向に縦続接続されている（E₁₁→E₁₂→・・・→
E_1n→E₁₁）。

各入回線IN₁〜IN_nに入力された通信情報は、直並列変
換回路11−１〜11−ｎにより入回線数に等しいビット数
ｎに１ビットずつシフトされた形に並列展開されて通話
路段12に入力される。

第２図は、第１図における直並列変換回路の動作を説
明する図である。

直並列変換回路11は、入回線IN_mに入力されたa₁,a₂,
・・・・a_n,a_n+1,a_n+2の各ビットを並列に展開して、入
力線X_m1に含まれる各線X_m1-1,X_m1-2,・・・・・に配分
する。入回線はｎ本であるため、a₁〜a_nまでが１ビット
ずつシフトされ、次のa_n+1以降は最初に戻って再び１ビ
ットずつシフトされた形に並列展開されて通話路段12に
入力される。

通話路段12では、巡回形で順次スイッチ回路E₁₁〜E_1n
間に縦続接続されているので、目的方路に該当するスイ
ッチ回路から出回線位置に移動させられ、並直列変換回
路13−１〜13−ｎで並直列で変換された後、出回線OUT₁
〜OUT_nに出力される。

以下、さらに動作を詳述する。

先ず、各入回線には、通信情報を出力すべき出回線位
置（Ｏ）とその入回線位置（Ｉ）との差分を示すルーチ
ング情報（Ｈ）を含む通信情報が入力される。ルーチン
グ情報は、前述の式で表わされる。

Ｈ＝（Ｏ−Ｉ）mod ｎここで、記号modは、モジュロ関数を示す。すなわ
ち、である。従って、ルーチング情報は、ｋビット（log₂n
≦ｋ＜log₂n＋１）で与えられる。

第３図は、本発明において使用される通信情報のフレ
ーム構成図である。

通信情報のフレーム構成では、第３図に示すように、
フレーム先頭にはデータの有効／無効を表わす１ビット
が付与され、１のとき有効、０のとき無効を表わす。次
のｋビットはルーチング制御情報であり、最後にデータ
が格納される。通信情報の長さは、ｎの整数倍ビットで
ある。

通話路段12内のエレメントE₁₁〜E_1n間を通信情報が移
動するが、その移動は全て同期して１クロックごとに行
われる。

第１図の各制御回路C₁₁〜C_1nには、ｎビットに並列展
開された入力線（X₁₁〜X_1n）のうちの第１〜第（ｋ＋
１）ビットに対応する信号線が接続されており、通信情
報の到着時にそれらの信号線からｋビットのルーチング
情報を抽出して、ルーチング情報を１ビットごとに照合
し、全ルーチングビットを照合した後、出力側に通信情
報を出力するか否かを指示するラッチ信号L_iを生成す
る。そして、各スイッチ回路E₁₁〜E_1nにｎビットに並列
展開された入力線より端から順に１ビットずつシフトし
て到着する通信情報ビットと同期させ、出力線X₂₁〜X_2n
に出力させる。

第４図は、第１図におけるエレメント（スイッチ回路
と制御回路）の詳細構成図であり、第５図は第４図の動
作タイムチャートである。

第４図には、通話路段12の第ｉ行目（１≦ｉ≦ｎ）の
エレメントが示される。E_1i-1〜E_1i-nはサブスイッチ回
路、C_1i-1〜C_1i-nはサブ制御回路であり、１対のE_1i-j
とC_1j-j（１≦ｊ≦ｎ）でサブエレメントを構成してい
る。サブスイッチ回路E_1i-jには、ｎビットに並列展開
された入力線X_1iおよび入力内部リンクY_1i、ならびに出
力線X_ziおよび出力内部リンクY_1(i+1)のそれぞれ第ｊビ
ットに対応する信号線X_1i-j,Y_1i-j,X_2i-j,Y_1(i+1)-jが
接続されている。

一方、サブ制御回路C_1i-1〜C_1i-nは、巡回形に縦続接
続されており、ｎビットの巡回形シフトレジスタを構成
している。ただし、サブ制御回路C_1i-j（１≦ｊ≦ｋ＋
１）には、入力線X_1i-jが接続されている。また、サブ
スイッチ回路E_1i-1は、ルーチング情報の取り込みを可
／不可とするセット信号線S_ixおよびS_iyを入力側から入
力し、リセット信号R_iを出力側に出力する。サブスイッ
チ回路E_1i-(k+1)は、通信情報蓄積回路への取り込みを
指示するラッチ信号線L_iを出力側に出力する。

第５図はｎ＝８の場合のタイムチャートであって、入
力線X_1i-jには８ビット間隔で通信情報ビットが１ビッ
トずつ到着し、入力内部リンクY_1i-jには、この通信情
報ビットより１ビットずつ遅れて、最大（８−１）＝７
ビットの通信情報ビットが到着する。同じように、入力
線X_1i-(j+1)および入力内部リンクY_1i-(j+1)へも通信情
報ビットが到着するが、上記入力線X_1i-jおよび上記入
力内部リンクY_1i-jに対しては、１ビットずつ遅れてい
る。

第４図におけるエレメントの回路動作を詳述する。

通信情報の到着は、次のようになる。先ず、サブスイ
ッチ回路E_1i-1内に入力線X_1i-1上の通信情報ビットがフ
リップフロップDFF1（以下、F1と記す）に取り込まれ
る。第４図において、サブスイッチ回路内に表われるAN
D1,AND2,RO1およびF1は、ｎビットごにX_1i-jから通信情
報ビットを取り込むように動作する。一方、サブ制御回
路C_1i-1にも、入力線X_1i-1上の通信情報ビットが引き込
まれ、データが有効の場合には一致信号線D_1i-2に１
を、無効の場合には０を、それぞれ出力する。入力側か
ら入力されたセット信号S_iは、新たな通信情報が到達し
た時にセットされ、ルーチング情報の取り込みを可能に
する。次に、１ビット遅延して入力線X_1i-2の通信情報
ビットがサブスイッチ回路E_1i-2に取り込まれる。これ
は、第５図に示すクロック信号ck1と一致しており、か
つD_1i-2＝１である場合には1,そうでない場合には０
を、それぞれ一致信号線D_1i-3に出力する。以下、同じ
ようにして、１ビットずつ遅延して入力線X_1i-j（２≦
ｊ≦ｋ＋1,k＝３）の通信情報ビットがサブスイッチ回
路E_1i-jに取り込まれ、同時にサブ制御回路C_1i-jにも、
入力線X_1i-j上の通信情報ビットが引き込まれ、D_1i-j＝
１で、かつその通信情報ビットがクロック信号ck（ｊ−
１）と同じ値であれば１を、そうでなければ０を、それ
ぞれ出力する。クロック信号は、ck1の重みを4,ck2の重
みを2,ck3の重みを１として、前記の差分が０から７へ
と変化するように01のパターンを与えるものである。デ
ータが１ビットずつ遅延して到着するため、クロック信
号ckjもck（ｊ−１）に対して１クロック（１ビット）
遅延している。ｎ＝８以外の場合にも、log₂n≦ｋ＜log
₂n＋１とすると、2^k-1,2^k-2,・・・・,1と重みのついた
クロック信号を用いて、０からｎ−１までの差分を表わ
す信号を発生させる。

サブ制御回路C_1i-(k+1)の出力信号D_1i-(k+2)は次のサ
ブ制御回路に転送され、順次ｎ個のサブ制御回路のDFF
間を巡回して転送される。その場合、この一致信号はラ
ッチ信号として出力側に与えられ、出力側では、このラ
ッチ信号を基にして１ビットずつ遅延して到着するｎビ
ットの並列信号を出力側に取り込む。通信情報に含まれ
たルーチング情報と差分クロック信号が全て一致したと
き、ルーチング情報に含まれる差分だけ移動することに
より、このときに、一致信号およびラッチ信号L_iが１と
なり、それ以降の通信情報は出力線に出力される。ま
た、並直列変換回路には、通話路での位相遅延のゆらぎ
を吸収する位相調整回路が含まれている。

さらに、前のデータの終了を通知するために、セット
信号S_ixまたはS_iyを１とし、またサブ制御回路C_1i-1へ
の一致信号D_1i-1が１のとき、リセット信号R_iを１にし
て出力側に出力し、新たな通信情報の到着に備える。

第６図は、本発明の第２の実施例を示す自己ルーチン
グ通話路の構成図である。

第６図の実施例の構成が、第１図の構成と異なる点
は、通話路12−１と並直列変換回路の間に、情報を一時
蓄積するための情報蓄積回路14−１〜14−ｎを付加した
ことである。この回路の追加により、通信情報の多重化
が可能となる。

第７図は、本発明に使用される通信情報フレームの他
の実施例を示す図である。

第７図のフレームが、第３図のフレームと異なる点
は、第（ｋ＋２）番目に放送制御用のビットを付与して
いることである。これにより、放送用データを制御する
場合に、このビットが有効となる。

第８図は、本発明の他の実施例を示すエレメントの構
成図である。

第８図の構成が、第４図と異なる点は次の点である。
すなわち、第（ｋ＋２）段目のサブ制御回路C_1i-(k+2)
は、その値が１であるならば、信号D_1i-(k+2)を無視し
て通信情報ビット（放送制御用ビット）が取り込まれ、
その値が０であるならば、信号D_1i-(k+1)が取り込まれ
る。以後の動作は、第１の実施例（第４図）と同じであ
って、これにより、１対１接続に加えて、１対ｎの接続
が可能となる。また、放送制御ビットを１ビットのみと
せずに、複数ビットで構成することにより、出力する出
力線の数を2,4,8,・・・と指定することも可能である。

第９図は、本発明の第３の実施例を示す自己ルーチン
グ通話路の構成図である。

第９図の構成が、第１図および第６図の構成と異なる
点は、H_xiとH_yiが布設されている。すなわち、ルーチン
グ情報と差分クロック信号とを照合する回路と、通信情
報のデータ部を移動させる回路を分離した構成である。
ルーチング情報の照合回路およびデータの移動の指示回
路は、同じような構成であり、サブ制御回路の信号の巡
回はデータ部において行われる。第９図の83−１〜83−
ｎは情報蓄積回路であるが、第１の実施例と同じくこれ
を省略してもよい。

第10図，第11図および第12図は、本発明の通話路の増
設の例を示す図であって、それぞれｎ＝4,n＝８の増設
した場合、およびその場合のサブエレメントの具体回路
図を示している。

第10図（Ａ）のように、ｎ＝４の通話路段を基本とす
ると、ｎ＝４の実施例としての構成は、第10図（Ｂ）に
示すようなものになる。ここで、91−１〜94−４は直並
列変換回路、92−１は通話路段、93−１〜93−４は通信
情報蓄積回路、94−１〜94−４は並直列変換回路であ
る。ｎ＝４からｎ＝８に増設するためには、４×４の通
話路段を第11図に示すように配置し、かつ配線する。各
サブエレメントにリピータビリティを持たせ、増設を容
易にするための具体例が第12図に示されている。

サブ制御回路に要求される全ての機能をサブエレメン
ト内に組み込み、それらの回路に次の各信号を設定す
る。すなわち、サブ制御回路C_1i-1において、入力線か
ら通信情報ビットをそのまま受け取るか否かを決定する
信号S_a-j,C_1i-j（２≦ｊ≦ｎ）と同じように、入力線か
ら通信情報ビットを受け取り、クロック信号と照合する
か否かを決定する信号S_d-j、コピービットを受け取るか
否かを決定する信号S_c-j、ラッチ信号を出力するか否か
を決定する信号S_1-j、セット信号を受け取るか否かを決
定する信号S_s-1、リセット信号を出力するか否かを決定
する信号S_r-1（最後の２つは、サブエレメントE_1i-1に
のみ必要なものである）を設定する。これにより、前述
の機能を持つようにサブエレメントを設定する。この増
設法によって、ｎ＝4,8,16,32,・・・の増設が可能とな
る。基本スイッチをｎ＝ｐとすると、ｎ＝p,2p,3p・・
・・・の増設が可能となる。

このように、本実施例においては、並列展開されたビ
ット数ｎの整数倍であれば、任意の長さの通信情報を取
り扱うことができ、通信情報の長さに依存せずに、一定
のハードウェア量で自己ルーチング通話路を構成するこ
とができる。また、第６図（第２の実施例）に示す構成
にすることにより、１対１接続とＮ対１接続（１≦Ｎ≦
ｎ）（多重化）が可能であり、また第７図に示すフレー
ム構成にすることにより、１対１接続と１対ｎ接続（放
送）が可能であり、さらに請求の範囲第（４）項に記載
の構成にすることにより、１対１接続と１対ｎ接続（放
送）とＮ対１の接続（１≦Ｎ≦ｎ）（多重化）の任意の
接続が可能となり、極めて柔軟性に富む自己ルーチング
通話路が実現できる。

〔発明の効果〕

以上説明してきたように、本発明によれば、任意の入
回線に入力した通信情報を任意の出力線に出力させて
も、通話路内で通信情報どうしが衝突しない、いわゆる
ノンブロック通話路を実現でき、かつ１段構成であるた
め、入出力回線数ｎに対して、エレメント数がｎとオー
ダが少なくてすみ、しかもルーチング制御が簡単である
という利点がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す自己ルーチング通
話路の構成図、第２図は第１図における直並列変換回路
の動作を示すタイムチャート、第３図は本発明で使用さ
れる通信情報フレームの構成例を示す図、第４図は第１
図におけるエレメント（スイッチ回路と制御回路）の構
成図、第５図は本発明の動作を示すタイムチャート、第
６図は本発明の第２の実施例を示す自己ルーチング通話
路の構成図、第７図は本発明で使用される通信情報フレ
ームの他の実施例を示す図、第８図は本発明におけるエ
レメント構成の第２の実施例を示す図、第９図は本発明
の第３の実施例を示す自己ルーチング通話路の構成図、
第10図，第11図および第12図はそれぞれ本発明における
増設の例を示す図、第13図は従来の自己ルーチング通話
路の構成図である。 11−１〜11−n,91−１〜91−4:直並列変換回路、12,12
−1,92−1:通話路段、13−１〜13−n,94−１〜94−4:並
直列変換回路、14−１〜14−n,83−１〜83−n,93−１〜
93−4:情報蓄積回路、IN₁〜IN_n:入回線、OUT₁〜OUT_n:出
回線、E₁₁〜E_1n:スイッチ回路、C₁₁〜C_1n:制御回路、Y
_1i〜Y_ni:内部リンク、S_1i〜S_ni:セット信号線、X_1i〜X
_ni:入力線。

Claims

(57)【特許請求の範囲】

【請求項１】ｎ本の入回線と、該入回線の各々から入力
される通信情報を並列のｎビットに直並列変換する直並
列変換回路と、並列のｎビットに展開された内部リンク
により単一方向の巡回形に縦続接続されたｎ個のエレメ
ントを含む通話路段と、該通話路段のｎビット情報を直
列の通信情報に並直列変換して出力する並直列変換回路
を有し、上記通信情報の入力される入回線位置と出力さ
れるべき出回線位置との差分を示すｋビット（ｋは、lo
g₂n≦ｋ＜log₂n＋１を満たす整数）からなるルーチング
制御情報を含むヘッダ情報に基づき、上記通話路段を制
御して上記通信情報を入回線位置から目的の出回線位置
に接続する自己ルーチング通話路において、上記各エレ
メントは、ｎビットに並列展開された通信情報の各ビッ
トに対応するｎ個のサブエレメントを含み、さらに各サ
ブエレメントはそれぞれルーチング情報保持回路を含
み、該ルーチング情報保持回路相互間は巡回形に縦続接
続されてｎビットの巡回形シフトレジスタを構成し、上
記各サブエレメントにはｎビットに並列展開された入力
線の１本と出力線の１本とを対にして接続するととも
に。上記内部リンクの１本が入出力線として接続され、
上記入力線の第１ビット目から第（ｋ＋１）ビット目に
対応する上記サブエレメントは、該入力線にヘッダ情報
ビットが存在するときに、該ヘッダ情報ビットをルーチ
ング情報保持回路を介して巡回形シフトレジスタに取り
込み、第１ビット目に対応するサブエレメントは、該ヘ
ッダ情報ビットから通信情報の有効／無効を判断し、有
効ならば１を、無効ならば０を一致信号として巡回形シ
フトレジスタ内に取り込み、第ｍ（２≦ｍ≦ｋ＋１）ビ
ット目に対応する各サブエレメントは、各ヘッダ情報ビ
ットを該サブエレメントに与えられる差分の大きさを示
す制御信号と照合して、その値が一致し、かつ該サブエ
レメントの前にあるサブエレメントから出力される一致
信号が１の場合に１を、そうでない場合には０を、それ
ぞれ一致信号として巡回形シフトレジスタに取り込み、
第（ｋ＋１）ビット目のサブエレメントから出力される
一致信号が１の場合には、入力線または入力内部リンク
より入力された通信情報ビットを出力側に出力し、０の
場合には上記通信情報ビットを出力内部リンク側に出力
することを特徴とする自己ルーチング通話路。
【請求項２】上記通話路段と並直列変換回路との間に
は、ｎ個の情報蓄積回路を対応的に接続することを特徴
とする特許請求の範囲第１項記載の自己ルーチング通話
路。
【請求項３】ｎ本の入回線と、該入回線の各々から入力
される通信情報を並列のｎビットに直並列変換する直並
列変換回路と、並列のｎビットに展開された内部リンク
により単一方向に巡回形に縦続接続されたｎ個のエレメ
ントを含む通話路段と、該通話路段のｎビット情報を直
列の通信情報に並直列変換して出力する並直列変換回路
を有し、上記通信情報の入力される入回線位置と出力さ
れるべき出回線位置との差分を示すｋビット（ｋは、lo
g₂n≦ｋ＜log₂n＋１を満たす整数）からなるルーチング
制御情報を含むヘッダ情報に基づいて、上記通話路段を
制御して上記通信情報を入回線位置から目的の出回線位
置に接続する自己ルーチング通話路において、上記各エ
レメントは、ｎビットに並列展開された通信情報の各ビ
ットに対応するｎ個のサブエレメントを含み、さらに各
サブエレメントはそれぞれルーチング情報保持回路を含
み、該ルーチング情報保持回路相互間は巡回形に縦続接
続されてｎビットの巡回形シフトレジスタを構成し、上
記各サブエレメントにはｎビットに並列展開された入力
線の１本と出力線の１本とを対にして接続するととも
に、上記内部リンクの１本が入出力線として接続され、
上記入力線の第１ビット目から第（ｋ＋２）ビット目に
対応する上記サブエレメントは、上記入力線にヘッダ情
報ビットが存在するときに、該ヘッダ情報ビットをルー
チング情報保持回路を介して巡回形シフトレジスタに取
り込み、第１ビット目に対応するサブエレメントは、上
記ヘッダ情報ビットから通信情報の有効／無効を判断
し、有効ならば１を、無効ならず０を、それぞれ一致信
号として巡回形シフトレジスタ内に取り込み、第ｍビッ
ト目に対応する各サブエレメントは、各ヘッダ情報ビッ
トを、該サブエレメントに与えられる制御信号と照合
し、その値が一致し、かつ該サブエレメントの前にある
サブエレメントから出力される一致信号が１の場合に１
を、そうでない場合には０を、それぞれ一致信号として
巡回形シフトレジスタに取り込み、第（ｋ＋２）ビット
目に対応するサブエレメントは、入力される上記ヘッダ
情報ビットの値が１ならば、上記（ｋ＋１）ビット目に
対応するサブエレメントから出力される一致信号の値に
係わらず１を、０ならば上記（ｋ＋１）ビット目に対応
するサブエレメントの一致信号の値を一致信号としてシ
フトレジスタ内の取り込み、第（ｋ＋２）ビット目に対
応するサブエレメントから出力される一致信号が１の場
合には、入力線または入力内部リンクより入力された通
信情報ビットを出回線側に出力し、０の場合には上記通
信情報ビットを出力内部リンク側に出力することを特徴
とする自己ルーチング通話路。
【請求項４】上記通話路段と並直列変換回路との間に
は、ｎ個の情報蓄積回路を対応的に接続することを特徴
とする特許請求の範囲第２項記載の自己ルーチング通話
路。