JP2545356Y2 - 計数回路 - Google Patents

計数回路

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JP2545356Y2
JP2545356Y2 JP1994008721U JP872194U JP2545356Y2 JP 2545356 Y2 JP2545356 Y2 JP 2545356Y2 JP 1994008721 U JP1994008721 U JP 1994008721U JP 872194 U JP872194 U JP 872194U JP 2545356 Y2 JP2545356 Y2 JP 2545356Y2
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リー、チャールズ・ケイ
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ゴジック、アレクサンダー・エム
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サンドストランド・コーポレイション
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    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R23/00—Arrangements for measuring frequencies; Arrangements for analysing frequency spectra
    • G01R23/02—Arrangements for measuring frequency, e.g. pulse repetition rate; Arrangements for measuring period of current or voltage
    • G01R23/10—Arrangements for measuring frequency, e.g. pulse repetition rate; Arrangements for measuring period of current or voltage by converting frequency into a train of pulses, which are then counted, i.e. converting the signal into a square wave
    • G—PHYSICS
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    • G01R23/02—Arrangements for measuring frequency, e.g. pulse repetition rate; Arrangements for measuring period of current or voltage

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  • Telephonic Communication Services (AREA)

Description

【考案の詳細な説明】
【０００１】
【産業上の利用分野】この考案は入力信号の周波数をサ
ンプリングし、そして対応するディジタル出力信号を作
り出すための技術に関する。
【０００２】
【従来の技術】一般的なこの種の計器としては、検出器
が信号を作り出し、その信号の周波数が物理的な入力変
数に対してある関数、しばしば非線形関数に関連するも
のが挙げられる。ディジタル装置でそのような検出器を
用いるためには、検出器信号の周波数は一連のディジタ
ルサンプル値に変換されなければならない。周波数を測
定するための最も融通のきく装置は、既知の時間間隔の
間検出器信号又は入力信号のサイクル数を数えることに
より、或は検出器信号によって制御される時間間隔の間
基準信号のサイクル数を数えることにより、動作する。
どちらの技術を用いても、そのような周波数測定の分解
能は計数間隔又はサンプリング間隔の間累積され得る計
数に左右される。従って、分解能はサンプリング回数が
多いと非常に低いかもしれない。
【０００３】
【考案が解決しようとする課題】加速度計のような広帯
域検出器では、別な周波数と入力整流による誤差を避け
るために、装置の帯域要件によって必要とされるよりサ
ンプリング回数をしばしばずっと多くしなければならな
い。しかしながら、もし分解能がディジタル低域ろ波つ
まり平均によって改善できないならば、実質的な誤差は
多いサンプリング回数を用いることによってもたらされ
るかもしれない。従来の周波数計数技術では、各サンプ
ル値毎にカウンタがリセットされるので、計数は隣り合
うサンプリング間隔の間で失われる。従って、従来の周
波数サンプリング方法では、幾つかのサンプル値を平均
化することは通常その分解能を大巾に改善することにな
らない。
【０００４】この考案は検出器計数又は基準計数が失わ
れないような仕方で検出器信号と基準信号のサイクル数
を計数する回路を提供する。従ってこの考案の計数回路
は、複数の次々のサンプリング間隔に亘って計数を平均
することによって分解能を改善させる。
【０００５】
【課題を解決するための手段】この考案に係る計数回路
の好ましい実施例はゲート回路、検出器信号計数回路及
び基準信号計数回路を備える。サンプリング間隔を定め
るＳＡＭＰＬＥ信号が供給される。ゲート回路は、ＳＡ
ＭＰＬＥ信号が直接入力されるＤ入力端子及び検出器信
号が第１のインバータを通して入力されるＣＫ入力端子
並びに検出器ゲート信号を発生するＱ出力端子を有する
第１のフリップ・フロップと、この第１のフリップ・フ
ロップのＱ出力端子に接続されたＤ入力端子及び基準信
号が第２のインバータを通して入力されるＣＫ入力端子
並びに基準ゲート信号を発生するＱ出力端子を有する第
２のフリップ・フロップとから成る。検出器ゲート信号
は検出器信号に同期して開始し且つ終了する検出器信号
時間間隔を定める。基準ゲート信号は基準信号に同期し
て開始し且つ終了する基準信号時間間隔を定める。検出
器信号時間間隔、基準信号時間間隔及びサンプリング間
隔は互いにほぼ同じ長さである。検出器信号計数回路は
計数信号時間間隔中に生じる検出器信号のサイクル数を
数え、基準信号計数回路は基準信号時間間隔中に生じる
基準信号のサイクル数を数える。基準信号の周波数に対
する検出器信号の周波数の関係はそうすることによって
決定され得る。
【０００６】
【実施例】この考案のこれらの特色及びその他の特色並
びに利点は添付図面についての後述の詳細な説明及び実
用新案登録請求の範囲から明らかになるであろう。まず
図１には、この考案に係る計数回路を含む計測器つまり
計数装置が示されている。この計数装置は検出器１２を
含み、この検出器１２は出力信号即ち検出器信号ＦSを
発生し、その周波数は検出器１２によって検出即ち計測
された変数の関数である。検出器信号ＦSの周波数を、
ＣＰＵ２０を備えたデータ処理装置で使用できる一連の
ディジタル信号に変換することによってこの変数の値を
サンプリングすることが望ましい。この変換はこの考案
の計数回路１０で実行される。計数回路１０への入力は
検出器信号ＦS、ＳＡＭＰＬＥ信号及び基準信号ＦRを含
む。ＳＡＭＰＬＥ信号は一連の次々のサンプリング間隔
を定める。各サンプリング間隔に関連する時間間隔（以
後周期という）中、計数回路１０は計数信号ＦS及び基
準信号ＦRのサイクル数を数える。個々の周期の終り
に、累積された計数は記憶される。次のサンプリング間
隔中、計数回路１０は記憶した計数に対応するディジタ
ル信号をバス１８に出力する。ディジタル信号は検出器
１２によって検出された変数値を決定するためにＣＰＵ
２０によって用いられる。後述するように、ＣＰＵ２０
はまた分解能を改善するために次々のサンプリング間隔
に対応する値を平均化し得る。
【０００７】基準信号ＦRは検出器信号ＦSの周波数より
も高い周波数を有する周期的信号であることが望まし
い。図１の実施例において、基準信号ＦRは、クロック
１４によって供給される比較的高い周波数の矩形波信号
であり、且つ検出器信号ＦSと同期していない。ＳＡＭ
ＰＬＥ信号はサンプリング間隔を定めるように動作する
比較的低い周波数の信号である。図１に示した実施例に
おいて、ＳＡＭＰＬＥ信号は比較的低い周波数の矩形波
信号から成るようにＮ分周回路１６によって基準信号Ｆ
Rから導出される。ここに例示した実施例において、Ｓ
ＡＭＰＬＥ信号の各１サイクルは１つのサンプリング間
隔を定め、或るサンプリング間隔の終りと次のサンプリ
ング間隔の始めはＳＡＭＰＬＥ信号の立上がりに対応す
る。検出器信号ＦS、基準信号ＦR及びＳＡＭＰＬＥ信号
の代表的な波形は図４に示されている。基準信号ＦRか
らＳＡＭＰＬＥ信号を導出する必要はないこと、またＳ
ＡＭＰＬＥ信号は一般的に検出器信号ＦSと基準信号ＦR
の両方に同期せず且つ図４に示した矩形波以外の波形で
も良いことが理解される。
【０００８】図２には、計数回路１０の好ましい実施例
が示されており、これはゲート回路３０、検出器信号計
数回路３２及び基準信号計数回路３４を備える。検出器
信号ＦSはゲート回路３０及び検出器信号計数回路３２
に入力される。同様に、基準信号ＦRはゲート回路３０
及び基準信号計数回路３４に入力される。ゲート回路３
０はまたＳＡＭＰＬＥ信号を受ける。再び図４において
周期Ｔ1はＳＡＭＰＬＥ信号の次々の立上がり間の期間
であると定義される。ゲート回路３０は検出器信号ＦS
と基準信号ＦRのそれぞれのサイクル数が数えられる周
期を定めるように動作する出力信号即ちゲート信号ＧＡ
ＴＥSとＧＡＴＥRを発生する。この実施例において、ゲ
ート信号ＧＡＴＥSは検出器信号ＦSの立下り時にＳＡＭ
ＰＬＥ信号の後で起こる。従って、ゲート信号ＧＡＴＥ
Sは比較的低い周波数の矩形波信号であり、周期Ｔ1とほ
ぼ同じ長さの期間を有している。しかしながら、ゲート
信号ＧＡＴＥSは検出器信号ＦSと同期するようにＳＡＭ
ＰＬＥ信号に対して時間シフトされている。同じように
ゲート信号ＧＡＴＥRは基準信号ＦRの立下り時にゲート
信号ＧＡＴＥSの後で起こる。従って、ゲート信号ＧＡ
ＴＥRは比較的低い周波数の矩形波信号であり、周期Ｔ1
とまたほぼ同じ期間を有している。しかしながら、ゲー
ト信号ＧＡＴＥRは基準信号ＦRと同期するようにＳＡＭ
ＰＬＥ信号に対して時間シフトされている。従って、ゲ
ート信号ＧＡＴＥSは周期Ｔ1とほぼ同じ長さであるが検
出器信号ＦSと同期している周期Ｔ2を定め、またゲート
信号ＧＡＴＥRは周期Ｔ1及びＴ2とほぼ同じ長さである
が基準信号ＦRと同期している周期Ｔ3を定める。特に周
期Ｔ1とＴ2は検出器信号ＦSの±１サイクル以内で同一
の長さを有し、周期Ｔ2とＴ3は基準信号ＦRの±１サイ
クル以内で同一の長さを有する。
【０００９】ゲート信号ＧＡＴＥSとＧＡＴＥRは各々、
全ゲート信号ＧＡＴＥS及びＧＡＴＥRがほぼ周期Ｔ2と
Ｔ3を定めるように動作する特徴を有している限り、１
つ以上の別々の信号でも良いし、また図４に示した波形
以外の波形でも良いことを理解されたい。
【００１０】再び図２において、検出器信号計数回路３
２は検出器信号ＦSとゲート信号ＧＡＴＥSを受け、これ
らに応答してゲート信号ＧＡＴＥSが定めた周期Ｔ2の間
に生じる検出器信号ＦSのサイクル数を数える。この実
施例において、検出器信号計数回路３２はゲート信号Ｇ
ＡＴＥSの各完全なサイクルの間に生じる検出器信号ＦS
のサイクル数を数える。ゲート信号ＧＡＴＥSの各立上
りで検出器信号ＦSのサイクル数の現在値が記憶され、
そして新しい計数が始まる。後続の周期Ｔ2の任意の時
点で、ライン３６上の出力イネーブル信号によって、検
出器信号計数回路３２が先行の周期Ｔ2における検出器
信号ＦSのサイクル数の記憶値をバス１８に出力する。
ライン３６の出力イネーブル信号はＣＰＵ２０（図１）
のような慣用手段によって供給されることができる。
【００１１】基準信号計数回路３４は検出器信号計数回
路３２と同様に動作する。ゲート信号ＧＡＴＥRによっ
て定められた各周期Ｔ3中、基準信号計数回路３４は基
準信号ＦRのサイクル数を数え、特にゲート信号ＧＡＴ
ＥRの各完全なサイクル中に生じる基準信号ＦRのサイク
ル数を数える。ゲート信号ＧＡＴＥRの各立上りにおい
て、基準信号ＦRのサイクル数の現在値が記憶され、新
計数が始められる。記憶された計数値はその後ライン３
８に出力イネーブル信号を供給することによって次の周
期Ｔ3の間のどの時点においても取り出され得る。その
ような出力イネーブル信号に応答して、基準信号計数回
路３４は先行の周期Ｔ3からの基準信号ＦRの記憶値をバ
ス１８に送る。ライン３６と３８における出力イネーブ
ル信号は同時というよりはむしろ順次生じるように調整
されている。
【００１２】図３にはこの考案の詳細な実施例が示され
ている。ゲート回路３０はフリップ・フロップ５２、５
４とインバータ５６、５８から成る。各フリップ・フロ
ップ５２と５４はＣＫ入力端子での信号の各立上りでＤ
入力端子での信号（ハイレベルまたはローレベル）をＱ
出力端子に転送するように動作する。図４を見れば分か
るように、フリップ・フロップ５２とインバータ５６の
構成によりフリップ・フロップ５２のＱ出力端子に発生
されるゲート信号ＧＡＴＥSはフリップ・フロップ５２
のＤ入力端子でのＳＡＭＰＬＥ信号に追従しようとする
が、ゲート信号ＧＡＴＥSは検出器信号ＦSの立下りでＳ
ＡＭＰＬＥ信号を追従するように変化するに過ぎない。
このような変化はインバータ５６のせいで検出器信号Ｆ
Sの立上りではなく立下りで起こる。同じようにフリッ
プ・フロップ５４とインバータ５８によってゲート信号
ＧＡＴＥRはゲート信号ＧＡＴＥSを追従するが、ゲート
信号ＧＡＴＥRは基準信号ＦRの立下りでゲート信号ＧＡ
ＴＥSを追従するように変化するに過ぎない。従ってこ
の構成の結果がＳＡＭＰＬＥ信号、ゲート信号ＧＡＴＥ
S及びＧＡＴＥRのための図４に示した波形となる。検出
器信号ＦSがＳＡＭＰＬＥ信号と同期しないから、ゲー
ト信号ＧＡＴＥSはフリップ・フロップ５２の応答時間
から検出器信号ＦSの或る完全な１サイクルまで変動し
得る可変遅延分だけＳＡＭＰＬＥ信号より遅れる。同じ
ように基準信号ＦRが検出器信号ＦSと同期しないから、
ゲート信号ＧＡＴＥRはフリップ・フロップ５４の応答
時間から検出器信号ＦRの或る完全な１サイクルまで変
動し得る可変遅延分だけゲート信号ＧＡＴＥSから遅れ
る。
【００１３】また、図３において、検出器信号計数回路
３２はカウンタ６２、ラッチ６４、初期値回路６６、Ｎ
ＡＮＤゲート６８及びフリップ・フロップ７０から成
る。検出器信号ＦSがカウンタ６２のクロック入力端子
（ＣＫ）に直接入力され、これに応答してカウンタ６２
は検出器信号ＦSの各立上りで内蔵された計数を増や
す。後述するようにカウンタ６２の累積計数値は各周期
Ｔ2の始めにラッチ６４に転送され、そしてカウンタ６
２は初期値回路６６によって再び初期設定される。後続
の周期Ｔ2の間、ライン３６の出力イネーブル信号によ
って、ラッチ６４は先行の周期Ｔ2の記憶値をバス１８
に出力する。
【００１４】ＮＡＮＤゲート６８への２つの入力はゲー
ト信号ＧＡＴＥSとフリップ・フロップ７０のＱバー出
力端子から発するライン７２での信号である。フリップ
・フロップ７０のＤ入力ＤとＣＫ入力はそれぞれゲート
信号ＧＡＴＥSと検出器信号ＦSである。検出器信号ＦS
の各立上りで、フリップ・フロップ７０の出力端子Ｑバ
ーはゲート信号ＧＡＴＥSと反対の状態（ハイレベル又
はローレベル）をとると仮定される。図４において、結
果としてゲート信号ＧＡＴＥSがハイレベルとなる前に
ＮＡＮＤゲート６８の出力信号ＬＯＡＤSはＮＡＮＤ入
力の１つであるゲート信号ＧＡＴＥSがローレベルであ
るからハイレベルとなる。ＮＡＮＤゲート６８への他入
力、つまりライン７２での信号はこの時点においてハイ
レベルである。何故ならば、検出器信号ＦSの幾つかの
ローレベルからハイレベルへの遷移はゲート信号ＧＡＴ
ＥSがローレベルとなった以後起こっているからであ
る。ゲート信号ＧＡＴＥSが周期Ｔ2の始めにハイレベル
となるときライン７２での信号は検出器信号ＦSの次の
立上りまで即ち検出器信号ＦSの半サイクルの間、ハイ
レベルのままである。この半サイクルの間、ＮＡＮＤゲ
ート６８の両入力はともにハイレベルであり、従ってＮ
ＡＮＤゲート６８の出力信号ＬＯＡＤSは図４に示され
るようにローレベルである。出力信号ＬＯＡＤSがカウ
ンタ６２のロード入力端子（ＬＤ）に入力される。カウ
ンタ６２はそのＬＤ入力がハイレベルになるとき初期値
回路６６によって指定される値をロードするように動作
する慣用の２進又は１０進のカウンタである。図３に示
した実施例において、初期値回路６６はバス７４の低次
ラインを適当な抵抗を介して高電圧に接続し、そしてバ
ス７４の全ての他のラインを低電圧に接続し、従って初
期計数＋１を供給する。従って、ゲート信号ＧＡＴＥS
がハイレベルになった後の検出器信号ＦSの半サイクル
の間、カウンタ６２には初期値＋１がロードされる。カ
ウンタ６２はそれから検出器信号ＦSがハイレベルにな
る各後続の時間中その蓄積計数を１だけ増加する。（０
というより）＋１の初期値はカウンタ６２に供給され
る。何故なら検出器信号ＦSの最初の低−高レベル遷移
は、ゲート信号ＬＯＡＤSがハイレベルとなると同時に
又はほんの少し前に、ゲート信号ＧＡＴＥSがハイレベ
ルになった後の半サイクルの間に起こる。従って検出器
信号ＦSの最初の低−高レベル遷移はカウンタ６２によ
って見過ごされる。そのようなミスカウントは初期値回
路６６によって供給された＋１の値によって埋め合わさ
れる。周期Ｔ2の終わりに、ゲート周期ＧＡＴＥSが再び
ハイレベルになるとき、ラッチ６４のＣＫ入力の低−高
レベル遷移によって、ラッチはカウンタ６２の累積計数
を記憶する。
【００１５】基準信号計数回路３４はカウンタ８２、ラ
ッチ８４、初期値回路８６、ＮＡＮＤゲート８８及びフ
リップ・フロップ９０から成る。基準信号計数回路３４
は検出器信号計数回路３２と動作が非常に似ている。基
準信号ＦRはカウンタ８２のクロック入力端子（ＣＫ）
に直接入力され、そしてカウンタ８２はこれに応答して
基準信号ＦRの各立上りで内蔵計数を増やす。後述する
ように、カウンタ８２の累積計数は各周期Ｔ3の始めに
ラッチ８４に転送され、カウンタ８２は初期値回路８６
で再び初期設定される。後続の周期Ｔ3の間、ライン３
８の出力イネーブル信号によって、ラッチ８４は先行の
周期Ｔ3の内蔵計数をバス１８に送る。
【００１６】ＮＡＮＤゲート８８への２つの入力はゲー
ト信号ＧＡＴＥRとフリップ・フロップ９０のＱバー出
力端子から発するライン９２での信号である。フリップ
・フロップ９０のＤ入力とＣＫ入力はそれぞれゲート信
号ＧＡＴＥRと基準信号ＦRである。基準信号ＦRの各立
上りでフリップ・フロップ９０の出力立上りＱバーはゲ
ート信号ＧＡＴＥRと反対の状態（ハイレベル又はロー
レベル）にあると仮定される。図４において、結果とし
て、ゲート信号ＧＡＴＥRがハイレベルになる前にＮＡ
ＮＤ入力の１つであるゲート信号ＧＡＴＥRがローレベ
ルであるからＮＡＮＤゲート８８の出力信号ＬＯＲＤR
はハイレベルである。ＮＡＮＤゲート８８への他入力、
つまりライン９２での信号はゲート信号ＧＡＴＥRが低
レベルになった以後基準信号ＦRの幾つかの低−高レベ
ル遷移が起こるので、この時点でハイレベルとなる。ゲ
ート信号ＧＡＴＥRが周期Ｔ3の始めにハイレベルになる
とき、ライン９２での信号は基準信号ＦRの次の立上り
まで、即ち基準信号ＦRの半サイクルの間ハイレベルの
ままである。この半サイクルの間、ＮＡＮＤの２つの入
力はハイレベルになり、そしてその為にＮＡＮＤゲート
８８の出力信号ＬＯＲＤRは図４に示したようにローレ
ベルである。出力信号ＬＯＲＤRはカウンタ８２のロー
ド入力端子（ＬＤ）に入力される。カウンタ８２はその
ＬＤ入力がハイレベルになるとき初期値回路８６によっ
て指定される値をロードするように動作する慣用の２進
又は１０進のカウンタである。図３の実施例において、
初期値回路８６はバス９４の低次ラインを適当な抵抗を
介して高電圧に接続し、バス９４の全ての他のラインを
低電圧に接続し、従って初期値＋１を供給する。従っ
て、ゲート信号ＧＡＴＥRがハイレベルになった後の基
準信号ＦRの半サイクルの間、カウンタ８２には初期値
＋１がロードされる。それからカウンタ８２は基準信号
ＦRがハイレベルになる次々の各期間の間、その蓄積計
数を１だけ増やし始める。ゲート信号ＧＡＴＥRがハイ
レベルになった後の、出力信号ＬＯＲＤRがハイレベル
となると同時に又はすぐ前の半サイクルの間、基準信号
ＦRの最初の低−高レベル遷移が生じるので、＋１（０
ではなく）の初期値はカウンタ８２に供給される。従っ
て検出器信号ＦRの最初の低−高レベル遷移はカウンタ
８２によって見過ごされる。そのようなミスカウントは
初期値回路８６によって供給された＋１の値で埋め合わ
される。周期Ｔ3の終わりに、ゲート信号ＧＡＴＥRが再
び高レベルになるとき、ラッチ８４のクロック入力ＣＫ
の低−高レベル遷移によってラッチ８４はカウンタ８２
の累算計数を記憶する。
【００１７】慣用の計数回路が用いられる図１の一般的
な計数装置においては、装置の分解能は一般的に多数の
サンプリング間隔に亘ってカウント数又は周波数の数を
平均することによって改善することができない。平均が
分解能を改善しないという理由は、従来の計数回路では
カウンタが固定サンプリング間隔の終りにリセットされ
るからである。検出器信号及び基準信号が非同期である
から、その結果として検出器信号及び基準信号の一部の
カウンタ数が失われる。この考案は一部のカウント数の
損失を避けるための技術を提供し、平均をとることによ
り分解能を大きく改善する。
【００１８】
【考案の効果】この考案の利点は下記の計算で例示でき
る。ｎとｍを或るサンプリング間隔の間に累積されたそ
れぞれ検出器パルス数と基準パルス数であるとしよう。
もしｆｓとｆｒがそれぞれ検出器信号ＦSと基準信号ＦR
の周波数とするなら、そのとき計測された検出器周波数
ｆｓｍは、
【００１９】 ｆｓｍ＝（ｎ／ｍ）ｆｒ ‥‥‥(1)
【００２０】で与えられる。ｆｒがｆｓより大きいとす
ると、検出器信号ＦSと基準信号ＦRの非同期関係は、各
サンプリング間隔の間、Δｍが−１から＋１の範囲であ
るｍの値における誤差或は不確定Δｍが存在する。ｆｒ
と真の検出器周波数ｆｓの関係は次のようである。
【００２１】 （ｍ＋Δｍ）／ｆｒ＝ｎ／ｆｓ ‥‥‥(2)
【００２２】式(1)と(2)から次式が得られる。
【００２３】 ｆｓｍ＝（１＋Δｍ／ｍ）ｆｓ ‥‥‥(3)
【００２４】誤差ΔｍのＫ次元のモーメントＥ｛（Δ
ｍ）k｝は
【００２５】 Ｅ｛（Δｍ）k｝＝１／２（Δｍ）kｄ（Δｍ） ‥‥‥(4)
【００２６】によって与えられる。ただし、Δｍの積分
範囲は−１から＋１までである。何故なら、Δｍは−１
から＋１の範囲において一定の確率密度を有するからで
ある。Ｅ｛Δｍ｝＝０およびＥ｛（Δｍ）2｝＝１／３
が得られた。例えば、検出器１２が加速度ａを測定する
ための加速度計であり、又、加速度ａと周波数ｆｓとの
間に線形な関係、例えば
【００２７】 ａ＝Ａ1ｆｓ＋Ａ0 ‥‥‥(5)
【００２８】のような関係があれば、そのとき、計測さ
れた加速度ａｍは
【００２９】 ａｍ＝ａ＋Δａ ‥‥‥(6)
【００３０】と書かれる。
【００３１】ここでΔａ＝Ａ1ｆｓΔｍ／ｍはサンプリ
ングによる分解能誤差である。このように分解能誤差は
ｍを大きくすることによって、即ちサンプリング期間を
長くすることによって、又は、基準周波数ｆｒを増すこ
とによって減じることができる。しかしながら、分解能
はまた幾つかのサンプル数を平均することによって改善
できる。平均が分解能を改善するという理由はこの考案
の計数回路がサンプリング間隔の間にどんな計数も損な
わなく、従って例えば或るサンプリング間隔中に数えら
れない一部の基準信号ＦRのサイクルが次のサンプリン
グ間隔中に数えられるということである。よって、一連
のサンプリング間隔の間の全計数は正しく、又、分解能
は平均によって大きく改善される。平均されるべき不特
定なサンプリング数を制限すると、式(5)によって標準
化される線形検出器用の分解能誤差はゼロとなる。何故
なら、
【００３２】 Ｅ｛ａｍ｝＝ａ＋Ａ1ｆｓ／ｍ・Ｅ｛Δｍ｝ ‥‥‥(7)
【００３３】及びＥ｛Δｍ｝＝０であるからである。加
速度と周波数の間の２次式のような非線形な関係とし
て、
【００３４】 ａ＝Ａ1ｆｓ2＋Ａ0 ‥‥‥(8)
【００３５】が挙げられ、式(6)における分解能誤差Δ
ａは
【００３６】 Δａ＝Ａ1ｆｓ2［２Δｍ／ｍ＋（Δｍ）2／ｍ2］‥‥‥(9)
【００３７】となる。何故ならＥ｛Δｍ）2｝＝１／３
であるから、不特定なサンプリング数を制限する場合の
分解能誤差は
【００３８】 Ｅ｛Δａ｝＝Ａ1ｆｓ2・１／３ｍ2 ‥‥‥(10)
【００３９】となる。最も実際的な計数装置にとって、
式(10)によって示される分解能誤差は極めて小さくな
る。
【００４０】この考案の好ましい実施例を図示して説明
したが、その変形例は当業者にとっては自明であると思
われる。従って、この考案は図示して説明した特定の実
施例に限定されるものではないし、又その真の権利範囲
及び精神は実用新案登録請求範囲を参照して決定される
べきである。
【図面の簡単な説明】
【図１】この考案に係る計数回路を含む計数装置のブロ
ック図である。
【図２】この考案に係る計数回路のブロック図である。
【図３】図２の計数回路の回路図である。
【図４】図３の計数回路のタイミング図である。
【符号の説明】
１０ 計数回路 ３０ ゲート回路 ３２ 検出器信号計数回路 ３４ 基準信号計数回路
───────────────────────────────────────────────────── フロントページの続き (72)考案者 ゴジック、アレクサンダー・エム アメリカ合衆国、ワシントン州 98125、 シアトル、ノースイースト・ワンハンド レッドフォース・ストリート 817 (56)参考文献 特公 昭50−25828（ＪＰ，Ｂ１)

Claims (5)

    (57)【実用新案登録請求の範囲】
  1. 【請求項１】 ＳＡＭＰＬＥ信号によって定められたサ
    ンプリング間隔と関係するそれぞれの時間間隔の間に生
    じる検出器信号、基準信号のサイクル数を数え、これに
    より前記基準信号の周波数に対する前記検出器信号の周
    波数の関係が決定され得る計数回路であって、 前記ＳＡＭＰＬＥ信号が直接入力されるＤ入力端子、前
    記検出器信号が第１のインバータを通して入力されるＣ
    Ｋ入力端子及び検出器ゲート信号を発生するＱ出力端子
    を有する第１のフリップ・フロップと、この第１のフリ
    ップ・フロップのＱ出力端子に接続されたＤ入力端子、
    前記基準信号が第２のインバータを通して入力されるＣ
    Ｋ入力端子及び基準ゲート信号を発生するＱ出力端子を
    有する第２のフリップ・フロップとから成るゲート回路
    を備え、 前記検出器ゲート信号は前記検出器信号に同期して開始
    し且つ終了する検出器信号時間間隔を定め、前記基準ゲ
    ート信号は前記基準信号に同期して開始し且つ終了する
    基準信号時間間隔を定め、また前記検出器信号時間間
    隔、前記基準信号時間間隔及び前記サンプリング間隔は
    互いにほぼ同じ長さであり、 前記検出器信号時間間隔中に生じる前記検出器信号のサ
    イクル数を数えるための検出器信号計数回路、及び 前記基準信号時間間隔中に生じる前記基準信号のサイク
    ル数を数えるための基準信号計数回路を更に備えた計数
    回路。
  2. 【請求項２】 前記ＳＡＭＰＬＥ信号は複数の次々の一
    定長さのサンプリング間隔を定め、前記ゲート回路、前
    記検出器信号計数回路及び前記基準信号計数回路は次々
    のサンプリング間隔の各々の間それぞれの機能を実行す
    るように動作し、もって前記検出器信号と前記基準信号
    のサイクル数が次々の各サンプリング間隔に関係する時
    間間隔中数えられる請求項１記載の計数回路。
  3. 【請求項３】 前記次々のサンプリング間隔は互いに直
    後に起こり、前記ゲート回路は、或るサンプリング間隔
    に関係する前記検出器信号時間間隔の終りが次のサンプ
    リング間隔に関係する前記検出器信号時間間隔の始めと
    一致するように、また或るサンプリング間隔に関係する
    前記基準信号時間間隔の終りが次のサンプリング間隔に
    関係する前記基準信号時間間隔の始めに一致するよう
    に、次々のサンプリング間隔中前記検出器ゲート信号及
    び前記基準ゲート信号を発生する請求項２の計数回路。
  4. 【請求項４】 前記ゲート回路は、前記検出器信号時間
    間隔を、サンプリング間隔の開始後に発生する前記検出
    器信号の最初のサイクルの開始時に始めさせ且つ前記サ
    ンプリング間隔の終了後に発生する前記検出器信号の最
    初のサイクルの開始時に終らせるように動作する請求項
    １の計数回路。
  5. 【請求項５】 前記ゲート回路は、前記基準信号時間間
    隔を、前記検出器信号時間間隔の開始後に発生する前記
    基準信号の最初のサイクルの開始時に始めさせ且つ前記
    検出器信号時間間隔の終了後に発生する前記基準信号の
    最初のサイクルの開始時に終らせるように動作する請求
    項１の計数回路。
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