JP2542876B2 - 薄膜過電圧保護装置 - Google Patents
薄膜過電圧保護装置Info
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- 239000010409 thin film Substances 0.000 title claims description 61
- 239000000463 material Substances 0.000 claims description 136
- 239000004065 semiconductor Substances 0.000 claims description 57
- 239000000758 substrate Substances 0.000 claims description 42
- 238000000034 method Methods 0.000 claims description 33
- 239000003575 carbonaceous material Substances 0.000 claims description 26
- 229910052751 metal Inorganic materials 0.000 claims description 19
- 239000002184 metal Substances 0.000 claims description 19
- 239000011810 insulating material Substances 0.000 claims description 8
- 239000007787 solid Substances 0.000 claims description 6
- 238000009826 distribution Methods 0.000 claims description 3
- 239000013078 crystal Substances 0.000 claims description 2
- 239000012528 membrane Substances 0.000 claims description 2
- 239000011819 refractory material Substances 0.000 claims 2
- 229910052798 chalcogen Inorganic materials 0.000 claims 1
- 150000001787 chalcogens Chemical group 0.000 claims 1
- 239000010410 layer Substances 0.000 description 365
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 59
- 229910052799 carbon Inorganic materials 0.000 description 59
- 239000010408 film Substances 0.000 description 47
- 230000036961 partial effect Effects 0.000 description 22
- 230000001052 transient effect Effects 0.000 description 22
- 239000004020 conductor Substances 0.000 description 17
- 230000000694 effects Effects 0.000 description 17
- 238000000151 deposition Methods 0.000 description 15
- 238000005530 etching Methods 0.000 description 15
- 229920002120 photoresistant polymer Polymers 0.000 description 15
- 238000010438 heat treatment Methods 0.000 description 13
- 238000001465 metallisation Methods 0.000 description 13
- 229910052782 aluminium Inorganic materials 0.000 description 11
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 11
- 230000004888 barrier function Effects 0.000 description 10
- 230000008901 benefit Effects 0.000 description 10
- 238000002161 passivation Methods 0.000 description 9
- 238000000059 patterning Methods 0.000 description 8
- 230000008021 deposition Effects 0.000 description 7
- 230000017525 heat dissipation Effects 0.000 description 7
- 238000004377 microelectronic Methods 0.000 description 7
- 150000004770 chalcogenides Chemical class 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 6
- 230000008569 process Effects 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 6
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 5
- 239000003795 chemical substances by application Substances 0.000 description 5
- 239000007789 gas Substances 0.000 description 5
- 229910052750 molybdenum Inorganic materials 0.000 description 5
- 239000011733 molybdenum Substances 0.000 description 5
- 238000012545 processing Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 229910003481 amorphous carbon Inorganic materials 0.000 description 4
- 238000013461 design Methods 0.000 description 4
- 239000007772 electrode material Substances 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 230000001939 inductive effect Effects 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 239000011149 active material Substances 0.000 description 3
- 230000002411 adverse Effects 0.000 description 3
- 239000012298 atmosphere Substances 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 239000005387 chalcogenide glass Substances 0.000 description 3
- 238000010276 construction Methods 0.000 description 3
- 238000011109 contamination Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 230000006378 damage Effects 0.000 description 3
- 229910003460 diamond Inorganic materials 0.000 description 3
- 239000010432 diamond Substances 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 230000002829 reductive effect Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 235000012431 wafers Nutrition 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000008020 evaporation Effects 0.000 description 2
- 238000001704 evaporation Methods 0.000 description 2
- 238000004880 explosion Methods 0.000 description 2
- 238000003780 insertion Methods 0.000 description 2
- 230000037431 insertion Effects 0.000 description 2
- 230000007774 longterm Effects 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 229910052758 niobium Inorganic materials 0.000 description 2
- 239000010955 niobium Substances 0.000 description 2
- GUCVJGMIXFAOAE-UHFFFAOYSA-N niobium atom Chemical compound [Nb] GUCVJGMIXFAOAE-UHFFFAOYSA-N 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 230000002441 reversible effect Effects 0.000 description 2
- 229910052594 sapphire Inorganic materials 0.000 description 2
- 239000010980 sapphire Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000002904 solvent Substances 0.000 description 2
- 239000010935 stainless steel Substances 0.000 description 2
- 229910001220 stainless steel Inorganic materials 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- FRWYFWZENXDZMU-UHFFFAOYSA-N 2-iodoquinoline Chemical compound C1=CC=CC2=NC(I)=CC=C21 FRWYFWZENXDZMU-UHFFFAOYSA-N 0.000 description 1
- 241000555745 Sciuridae Species 0.000 description 1
- BUGBHKTXTAQXES-UHFFFAOYSA-N Selenium Chemical compound [Se] BUGBHKTXTAQXES-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- NINIDFKCEFEMDL-UHFFFAOYSA-N Sulfur Chemical compound [S] NINIDFKCEFEMDL-UHFFFAOYSA-N 0.000 description 1
- UCKMPCXJQFINFW-UHFFFAOYSA-N Sulphide Chemical compound [S-2] UCKMPCXJQFINFW-UHFFFAOYSA-N 0.000 description 1
- 229910001080 W alloy Inorganic materials 0.000 description 1
- 238000002679 ablation Methods 0.000 description 1
- 230000003044 adaptive effect Effects 0.000 description 1
- BNPSSFBOAGDEEL-UHFFFAOYSA-N albuterol sulfate Chemical compound OS(O)(=O)=O.CC(C)(C)NCC(O)C1=CC=C(O)C(CO)=C1.CC(C)(C)NCC(O)C1=CC=C(O)C(CO)=C1 BNPSSFBOAGDEEL-UHFFFAOYSA-N 0.000 description 1
- WYTGDNHDOZPMIW-RCBQFDQVSA-N alstonine Natural products C1=CC2=C3C=CC=CC3=NC2=C2N1C[C@H]1[C@H](C)OC=C(C(=O)OC)[C@H]1C2 WYTGDNHDOZPMIW-RCBQFDQVSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 239000002194 amorphous carbon material Substances 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- LTPBRCUWZOMYOC-UHFFFAOYSA-N beryllium oxide Inorganic materials O=[Be] LTPBRCUWZOMYOC-UHFFFAOYSA-N 0.000 description 1
- 210000004556 brain Anatomy 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000003518 caustics Substances 0.000 description 1
- 230000000739 chaotic effect Effects 0.000 description 1
- 229910052729 chemical element Inorganic materials 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 210000001520 comb Anatomy 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000001627 detrimental effect Effects 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000009429 electrical wiring Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000005674 electromagnetic induction Effects 0.000 description 1
- 238000001017 electron-beam sputter deposition Methods 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 238000003912 environmental pollution Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000005350 fused silica glass Substances 0.000 description 1
- 239000010439 graphite Substances 0.000 description 1
- 229910002804 graphite Inorganic materials 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000001755 magnetron sputter deposition Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000006911 nucleation Effects 0.000 description 1
- 238000010899 nucleation Methods 0.000 description 1
- 239000003921 oil Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 239000012071 phase Substances 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 239000000843 powder Substances 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000013341 scale-up Methods 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 229910052711 selenium Inorganic materials 0.000 description 1
- 239000011669 selenium Substances 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 238000004513 sizing Methods 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 241000894007 species Species 0.000 description 1
- 238000001228 spectrum Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 229910052717 sulfur Inorganic materials 0.000 description 1
- 239000011593 sulfur Substances 0.000 description 1
- 239000013589 supplement Substances 0.000 description 1
- 230000002459 sustained effect Effects 0.000 description 1
- XGZGDYQRJKMWNM-UHFFFAOYSA-N tantalum tungsten Chemical compound [Ta][W][Ta] XGZGDYQRJKMWNM-UHFFFAOYSA-N 0.000 description 1
- 230000008685 targeting Effects 0.000 description 1
- 229910052714 tellurium Inorganic materials 0.000 description 1
- PORWMNRCUJJQNO-UHFFFAOYSA-N tellurium atom Chemical compound [Te] PORWMNRCUJJQNO-UHFFFAOYSA-N 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 238000002207 thermal evaporation Methods 0.000 description 1
- 230000008646 thermal stress Effects 0.000 description 1
- 230000008719 thickening Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000011144 upstream manufacturing Methods 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
- 238000000927 vapour-phase epitaxy Methods 0.000 description 1
- 210000002268 wool Anatomy 0.000 description 1
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-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
- H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
- H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage
- H02H9/044—Physical layout, materials not provided for elsewhere
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/061—Shaping switching materials
- H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/823—Device geometry adapted for essentially horizontal current flow, e.g. bridge type devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/841—Electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Description
【発明の詳細な説明】 発明の技術分野 本発明は固体過電圧保護装置、詳細には実質的に非晶
質の閾値切換え材料を用いて高速の過渡電流を抑制する
薄膜半導体装置および構造に係わる。
質の閾値切換え材料を用いて高速の過渡電流を抑制する
薄膜半導体装置および構造に係わる。
発明の背景 電子回路を過電圧、特に過渡的過電圧状態から保護す
る必要性は周知となつている。ほとんどの電子部品は、
それに対してある限度までの電圧印加に耐えるようにし
か設計されておらず、それより高い電圧が印加されると
損傷を初め重度の悪影響を受ける。
る必要性は周知となつている。ほとんどの電子部品は、
それに対してある限度までの電圧印加に耐えるようにし
か設計されておらず、それより高い電圧が印加されると
損傷を初め重度の悪影響を受ける。
過渡的過電圧は雷、静電放電（ESD）、電磁誘導（EM
I）等、多くの原因から生じる。回路部品の故障も、他
の回路部品に過電圧を印加する原因となる。誘導サージ
も過渡的過電圧を生じる原因の１つである。
I）等、多くの原因から生じる。回路部品の故障も、他
の回路部品に過電圧を印加する原因となる。誘導サージ
も過渡的過電圧を生じる原因の１つである。
雷、ESDおよび誘導サージは何れも非常に高速の過渡
的過電圧を生じ得る。例えば運転中の115ボルトのモー
タを停止させた時は、1000ボルトにも達する高い誘導サ
ージが生じる場合がある。冬の乾燥した日に人がウール
製敷物の上を歩いた時に生じるような静電放電でも、容
易に何万ボルトもの帯電を生じることができる。このよ
うな静電放電に伴う電流は比較的小さいのが普通である
が、誘導サージと同様に多くの形式の超小型電子回路を
破壊するに十分な力をもつ。雷によつて生じる過渡的過
電圧は、落雷により何万から何十万ボルトで大量の電流
を放出することがある。EMIによつて、雷がメガヘルツ
およびそれ以上の周波数域で高電圧の過渡電流を発生す
る場合がある。
的過電圧を生じ得る。例えば運転中の115ボルトのモー
タを停止させた時は、1000ボルトにも達する高い誘導サ
ージが生じる場合がある。冬の乾燥した日に人がウール
製敷物の上を歩いた時に生じるような静電放電でも、容
易に何万ボルトもの帯電を生じることができる。このよ
うな静電放電に伴う電流は比較的小さいのが普通である
が、誘導サージと同様に多くの形式の超小型電子回路を
破壊するに十分な力をもつ。雷によつて生じる過渡的過
電圧は、落雷により何万から何十万ボルトで大量の電流
を放出することがある。EMIによつて、雷がメガヘルツ
およびそれ以上の周波数域で高電圧の過渡電流を発生す
る場合がある。
比較的小さい過電圧を対象とする従来の手段には分流
キヤパシタ、ブレーンダウンダイオード、バリスタ、誘
電コイル等がある。ツエナーダイオードのようなブレー
クダウンダイオードは、一定の閾値電圧を超えて逆バイ
アスされると大電流を導通する。ほとんど全ての過電圧
保護装置がそうであるように、このようなダイオードも
保護しようとする回路素子の手前、即ち「上流側」ある
いはそれと並列に配設して、回路素子に印加される過電
圧を中性線、直流共通線、シヤシまたは大地などの放電
路に分路する働きをさせる。しかしダイオード自体が恒
久的損傷を受けないようにするには、処理できる過電圧
に限度がある。
キヤパシタ、ブレーンダウンダイオード、バリスタ、誘
電コイル等がある。ツエナーダイオードのようなブレー
クダウンダイオードは、一定の閾値電圧を超えて逆バイ
アスされると大電流を導通する。ほとんど全ての過電圧
保護装置がそうであるように、このようなダイオードも
保護しようとする回路素子の手前、即ち「上流側」ある
いはそれと並列に配設して、回路素子に印加される過電
圧を中性線、直流共通線、シヤシまたは大地などの放電
路に分路する働きをさせる。しかしダイオード自体が恒
久的損傷を受けないようにするには、処理できる過電圧
に限度がある。
バリスタは圧縮粉末で構成されるのが普通であるが、
ツエナーダイオードに似た働きをし、低電圧時には高い
インピーダンスを、高電圧時には比較的低いインピーダ
ンスを与える。バリスタがツエナーダイオードと明らか
に異なる点は、バリスタの電流特性が非対称ではなく対
称形であり、従つて両方向で過電圧の防止効果を与える
ところにある。
ツエナーダイオードに似た働きをし、低電圧時には高い
インピーダンスを、高電圧時には比較的低いインピーダ
ンスを与える。バリスタがツエナーダイオードと明らか
に異なる点は、バリスタの電流特性が非対称ではなく対
称形であり、従つて両方向で過電圧の防止効果を与える
ところにある。
誘電コイルまたはチヨークは低周波数または静電過電
圧から回路を保護することはできないが、大きいインピ
ーダンスを示して高速の電圧過渡電流を濾過する傾向が
ある。これらの機器は高周波信号に対しても高いインピ
ーダンスを示すので、高周波過電圧から高周波回路を保
護するのには適さない。誘電チヨークには、通常の場合
比較的かさばつて高価であるという欠点もある。
圧から回路を保護することはできないが、大きいインピ
ーダンスを示して高速の電圧過渡電流を濾過する傾向が
ある。これらの機器は高周波信号に対しても高いインピ
ーダンスを示すので、高周波過電圧から高周波回路を保
護するのには適さない。誘電チヨークには、通常の場合
比較的かさばつて高価であるという欠点もある。
火花ギヤツプも高電力装置と関連して用いる過電圧保
護手段の１つであり、最近になつてプリント回路基板等
に用いる小型のものが開発されている。火花ギヤツプは
２つの対向電極を有し、所望の絶縁破壊電圧またはスパ
ーキング電圧を有する空気のような非導電性ガスで分離
したもので構成される。過電圧が火花ギヤツプ間に印加
されると、非導電性ガスがイオン化して、電極間に比較
的低抵抗の通路を形成する。火花ギヤツプには有利な用
途があることも事実だが、固体装置ではないために、ま
た小型化してもまだかなり大型であることが多いため、
固体回路装置への使用には余り適さないのが普通であ
る。また火花ギヤツプの動作の所要時間が、非常に高速
の過渡電流から十分に保護するには遅過ぎる。
護手段の１つであり、最近になつてプリント回路基板等
に用いる小型のものが開発されている。火花ギヤツプは
２つの対向電極を有し、所望の絶縁破壊電圧またはスパ
ーキング電圧を有する空気のような非導電性ガスで分離
したもので構成される。過電圧が火花ギヤツプ間に印加
されると、非導電性ガスがイオン化して、電極間に比較
的低抵抗の通路を形成する。火花ギヤツプには有利な用
途があることも事実だが、固体装置ではないために、ま
た小型化してもまだかなり大型であることが多いため、
固体回路装置への使用には余り適さないのが普通であ
る。また火花ギヤツプの動作の所要時間が、非常に高速
の過渡電流から十分に保護するには遅過ぎる。
バリスタ、誘電コイルおよび火花ギヤツプは何れも同
じ欠点、即ちそれぞれに必要な構成方法で超小型電子装
置に取込むのが容易でないという欠点を有する。
じ欠点、即ちそれぞれに必要な構成方法で超小型電子装
置に取込むのが容易でないという欠点を有する。
幾つかの形式の集積回路、例えばCMOS等は、プリント
回路基板上のそれより大型の回路に挿入する前に特に静
電気を受け易いことで知られている。またCMOS回路自体
は、特に任意の電力の処理をできないのが普通であるた
め、チツプのある部分をこのような保護機能専用に使つ
てオンチツプ保護手段を設けるのは困難である上高価に
もつく。従つて、あらゆる形式の超小型電子回路の中に
その集積部分として容易に組込めかつその回路を常時保
護し得る超高速および／または大電力保護装置が強く求
められている。
回路基板上のそれより大型の回路に挿入する前に特に静
電気を受け易いことで知られている。またCMOS回路自体
は、特に任意の電力の処理をできないのが普通であるた
め、チツプのある部分をこのような保護機能専用に使つ
てオンチツプ保護手段を設けるのは困難である上高価に
もつく。従つて、あらゆる形式の超小型電子回路の中に
その集積部分として容易に組込めかつその回路を常時保
護し得る超高速および／または大電力保護装置が強く求
められている。
核時代の到来により、新たなそして非常に脅威的な過
電圧過渡電流源として核電磁パルスまたは「EMP」とし
て知られる現象が登場するようになつた。EMPは、核爆
発から生じるγ線が、上層大気中の空気分子と衝突する
ことによつて散乱されるコンプトン電子によつて生み出
されるものである。地球の大気圏の最上部近い高度で核
装置を爆発させたとすると、そこから発生する大量のEM
Pは何百、何千マイル離れた導体内に大電流を誘電して
それらの導体に接続されている、あるいはそれらの導体
を含む電子機器を破壊するだけの強度をもつことが理論
的に証明されている。
電圧過渡電流源として核電磁パルスまたは「EMP」とし
て知られる現象が登場するようになつた。EMPは、核爆
発から生じるγ線が、上層大気中の空気分子と衝突する
ことによつて散乱されるコンプトン電子によつて生み出
されるものである。地球の大気圏の最上部近い高度で核
装置を爆発させたとすると、そこから発生する大量のEM
Pは何百、何千マイル離れた導体内に大電流を誘電して
それらの導体に接続されている、あるいはそれらの導体
を含む電子機器を破壊するだけの強度をもつことが理論
的に証明されている。
EMPは特に防御の困難なものであるが、それは次の３
つの理由による。（１）立上り時間が極めて速い（２）
予想される強度（３）遍在的に存在する、即ち適当なフ
アラデー遮蔽体で封入していない相当の長さを有する導
体は、全てアンテナとして作用し、EMPによる激しい電
気的過渡現象を受ける。推定によると、EMPはほぼ１ナ
ノセカンド以内で極めて高い過電圧を生じ、わずか約10
ナノセカンドでピーク場に達した後、約１マイクロセカ
ンドで次第に下降する。１メガトンの弾頭が上層大気に
おいて爆発して生じるピーク場は、50,000ボルト/mの高
さになる場合がある。EMPの性質および従来の過電圧保
護装置がEMPに対する防御に不適当であることに関する
詳細は、“Electromagnetic pulses:potential cripple
r",IEEE SPectrum,pp.41〜46（1981年５月）にその記載
がある。
つの理由による。（１）立上り時間が極めて速い（２）
予想される強度（３）遍在的に存在する、即ち適当なフ
アラデー遮蔽体で封入していない相当の長さを有する導
体は、全てアンテナとして作用し、EMPによる激しい電
気的過渡現象を受ける。推定によると、EMPはほぼ１ナ
ノセカンド以内で極めて高い過電圧を生じ、わずか約10
ナノセカンドでピーク場に達した後、約１マイクロセカ
ンドで次第に下降する。１メガトンの弾頭が上層大気に
おいて爆発して生じるピーク場は、50,000ボルト/mの高
さになる場合がある。EMPの性質および従来の過電圧保
護装置がEMPに対する防御に不適当であることに関する
詳細は、“Electromagnetic pulses:potential cripple
r",IEEE SPectrum,pp.41〜46（1981年５月）にその記載
がある。
ほとんどの従来形固体過電圧保護装置は、動作速度が
遅すぎたりその電力処理能力に限界があるため、非常に
近い所での落雷やEMPによる影響に対して十分な防御が
できない。落雷やEMPは、過渡現象を受ける集積回路の
正常な動作電圧を２桁から３桁上回る大きさの過電圧を
生じる場合があり、これが巨大な電流サージとなつてほ
とんどあらゆる形式の固体半導体保護装置を破壊し得る
ためである。このようなパルスの含有エネルギーが大き
くなるに従つて問題も重大になり、極めて頑丈でアンペ
ア容量の高い過電圧保護装置を、望ましくは集積回路レ
ベルで組入れて超小型電子回路に達するどのような過渡
現象でも処理できるようにせねばならなくなる。超小型
電子回路素子が小型化するに従つて、より小さいエネル
ギーで小型装置が損傷を受けるため、問題もそれに伴な
つて難かしくなる。新たな問題を未然に防ぐには、過電
圧保護装置を保護しようとする電子回路の一部として挿
入または内蔵させる場合には、回路内で過渡の挿入損失
を生じたり、相当量の容量を加えて切換え速度の低下や
帯域幅の減少を招いてはならない。
遅すぎたりその電力処理能力に限界があるため、非常に
近い所での落雷やEMPによる影響に対して十分な防御が
できない。落雷やEMPは、過渡現象を受ける集積回路の
正常な動作電圧を２桁から３桁上回る大きさの過電圧を
生じる場合があり、これが巨大な電流サージとなつてほ
とんどあらゆる形式の固体半導体保護装置を破壊し得る
ためである。このようなパルスの含有エネルギーが大き
くなるに従つて問題も重大になり、極めて頑丈でアンペ
ア容量の高い過電圧保護装置を、望ましくは集積回路レ
ベルで組入れて超小型電子回路に達するどのような過渡
現象でも処理できるようにせねばならなくなる。超小型
電子回路素子が小型化するに従つて、より小さいエネル
ギーで小型装置が損傷を受けるため、問題もそれに伴な
つて難かしくなる。新たな問題を未然に防ぐには、過電
圧保護装置を保護しようとする電子回路の一部として挿
入または内蔵させる場合には、回路内で過渡の挿入損失
を生じたり、相当量の容量を加えて切換え速度の低下や
帯域幅の減少を招いてはならない。
長時間高電位を維持して非常に高速の過渡電流を抑制
する用途に使用される過電圧保護装置の一形式として、
1960年代にS.R.Ovshinskyが最初に発明、発表した形式
のオボニツク閾値切換え装置がある。特にS.R.Ovshinsk
yの米国特許第3,171591号（1966）および第3,343,043号
（1967）が教示しているように、この形式の閾値切換え
装置は過渡適誘電パルス等のサージ抑制装置として使用
するのに適する。このようなスイツチは、少なくとも19
68年から150ピコセカンド以下の切換え速度を有するこ
とが知られていた。例えばS.R.Ovshinsky著、「無秩序
構造における可逆的電気切換え現象」、Physical Revie
w Letters、Vol.21、NO.20、p.1450（Ｃ）（1968年11月
11日）を参照されたい。
する用途に使用される過電圧保護装置の一形式として、
1960年代にS.R.Ovshinskyが最初に発明、発表した形式
のオボニツク閾値切換え装置がある。特にS.R.Ovshinsk
yの米国特許第3,171591号（1966）および第3,343,043号
（1967）が教示しているように、この形式の閾値切換え
装置は過渡適誘電パルス等のサージ抑制装置として使用
するのに適する。このようなスイツチは、少なくとも19
68年から150ピコセカンド以下の切換え速度を有するこ
とが知られていた。例えばS.R.Ovshinsky著、「無秩序
構造における可逆的電気切換え現象」、Physical Revie
w Letters、Vol.21、NO.20、p.1450（Ｃ）（1968年11月
11日）を参照されたい。
R.Callarotti et al.,著、「薄膜カルコゲニドガラス
装置による電送線の保護」、Thin Solid Films、Vol.9
0、pp.379〜384（1982）では、カルコゲニドガラス薄膜
から成るオボニツク閾値スイツチが、伝送線をEMPから
保護するのに好適であると示唆している。この見解を裏
付けるべく詳細な数学的分析もそこで行なつている。
装置による電送線の保護」、Thin Solid Films、Vol.9
0、pp.379〜384（1982）では、カルコゲニドガラス薄膜
から成るオボニツク閾値スイツチが、伝送線をEMPから
保護するのに好適であると示唆している。この見解を裏
付けるべく詳細な数学的分析もそこで行なつている。
本発明の譲受人に譲渡されているG.Cheroff他の1984
年10月30日付米国特許出願第666,582号では、オボニツ
ク閾値切換え材料を用いた過電圧保護装置が幾つか提案
されている。これらの装置は、過渡電流をコセクタのケ
ーシングに分流する通路を構成するオボニツク閾値スイ
ツチを備える各種コネクタと、上層配線層の上にオボニ
ツク閾値材料の薄膜を積層して上層配線層を形成する全
ての導体に保護を与えるようにした積層回路およびプリ
ント回路基板とを含む。このような装置は、EMP、ESDそ
の他の高電圧過渡電流に対する防御に使用することを目
的とする。
年10月30日付米国特許出願第666,582号では、オボニツ
ク閾値切換え材料を用いた過電圧保護装置が幾つか提案
されている。これらの装置は、過渡電流をコセクタのケ
ーシングに分流する通路を構成するオボニツク閾値スイ
ツチを備える各種コネクタと、上層配線層の上にオボニ
ツク閾値材料の薄膜を積層して上層配線層を形成する全
ての導体に保護を与えるようにした積層回路およびプリ
ント回路基板とを含む。このような装置は、EMP、ESDそ
の他の高電圧過渡電流に対する防御に使用することを目
的とする。
オボニツク閾値切換え装置とは、ここで使用する目的
では、閾値電圧と最小保持電流とを含む双安定特性を有
する切換え装置と概略的に説明できる。より明確には、
この装置は半導体材料とその半導体材料と接する少なく
とも１対の電極とを含み、半導体材料が閾値電圧値と高
い電気抵抗を有して該材料を通過する電流を実質的に遮
断する遮断状態を構成し、また閾値電圧値以上の電圧に
応答して高い電気抵抗が両電極間の少なくとも一方の通
路において非常に急速に低下して、前記高い電気抵抗の
何桁分も低い値となる。これによつて、半導体材料に電
流を導通させる導通状態または通路が生まれる。この導
通状態または通路は、少なくとも最小保持電流が装置内
部の通路を流れ続けている限り維持される。電流がこの
最小電流値以下まで降下すると、装置は直ちに高抵抗遮
断状態に戻る。閾値スイツチの閾電圧値近辺で測定する
と、導通状態にある時の閾値スイツチの半導体材料での
電圧降下は、高抵抗遮断状態にある時の半導体材料での
電圧降下のごく一部分に過ぎない。
では、閾値電圧と最小保持電流とを含む双安定特性を有
する切換え装置と概略的に説明できる。より明確には、
この装置は半導体材料とその半導体材料と接する少なく
とも１対の電極とを含み、半導体材料が閾値電圧値と高
い電気抵抗を有して該材料を通過する電流を実質的に遮
断する遮断状態を構成し、また閾値電圧値以上の電圧に
応答して高い電気抵抗が両電極間の少なくとも一方の通
路において非常に急速に低下して、前記高い電気抵抗の
何桁分も低い値となる。これによつて、半導体材料に電
流を導通させる導通状態または通路が生まれる。この導
通状態または通路は、少なくとも最小保持電流が装置内
部の通路を流れ続けている限り維持される。電流がこの
最小電流値以下まで降下すると、装置は直ちに高抵抗遮
断状態に戻る。閾値スイツチの閾電圧値近辺で測定する
と、導通状態にある時の閾値スイツチの半導体材料での
電圧降下は、高抵抗遮断状態にある時の半導体材料での
電圧降下のごく一部分に過ぎない。
各種化学元素を適当な割合と方法で組合わせ、多くの
異なる組合わせをとると、上記のような閾値切換え作用
をもつ半導体材料を製造できることが証明された。最も
普通に用いられているのは、Te39As36Si17Ge7P1のよう
なカルコゲニドガラスである。このような材料およびそ
れを用いて構成した閾値切換え装置については、下に列
記した米国特許の中に記載されている。なおこれらの特
許は全て本発明の譲受人に譲渡されており、その内容も
全て本明細書中に含まれるものとする。
異なる組合わせをとると、上記のような閾値切換え作用
をもつ半導体材料を製造できることが証明された。最も
普通に用いられているのは、Te39As36Si17Ge7P1のよう
なカルコゲニドガラスである。このような材料およびそ
れを用いて構成した閾値切換え装置については、下に列
記した米国特許の中に記載されている。なおこれらの特
許は全て本発明の譲受人に譲渡されており、その内容も
全て本明細書中に含まれるものとする。
3,271,591 3,571,671 3,343,034 3,571,672 3,571,669 3,588,638 3,571,670 3,611,063 閾値スイツチは２つの端末装置として構成されるのが
普通であり、多くの構成方法がこれまでに示されてい
る。その１つとして、１対の電極の金属製指状部または
櫛形部を相互に差込んだ状態で配設する方法がある（S.
R.Ovshinskyの米国特許第3,271,591号第７図参照）。こ
のような装置は対称的な電流・電圧（Ｉ−Ｖ）特性を呈
するため、一般に交流用途に利用されている。これらの
装置はアンビポーラー装置、即ち導電路内の電流が正孔
と電子の両方から成る装置であり、電流密度を非常に高
くすることができる。適当に駆動すれば、閾値スイツチ
の切換え速度をナノセカンド域およびそれ以下まで高速
にすることができ、優れたサージ抑制装置となる。一般
に閾値スイツチは好適には非晶質半導体材料の薄膜で構
成されるため、半導電性ガラスとして説明することもで
きる。閾値スイツチにはこれ以外にも、例えばS.R.Ovsh
inskyの米国特許第3,715,634号に記載されているものを
含めて多くの形式がある。２つの端末閾値装置は一旦ON
にすると、装置を流れる電流を所要時間に亘りその最小
保持電流以下に下げておかない限りOFFにできない。ま
たその所要時間は１マイクロセカンドをかなり下回るの
が普通である。
普通であり、多くの構成方法がこれまでに示されてい
る。その１つとして、１対の電極の金属製指状部または
櫛形部を相互に差込んだ状態で配設する方法がある（S.
R.Ovshinskyの米国特許第3,271,591号第７図参照）。こ
のような装置は対称的な電流・電圧（Ｉ−Ｖ）特性を呈
するため、一般に交流用途に利用されている。これらの
装置はアンビポーラー装置、即ち導電路内の電流が正孔
と電子の両方から成る装置であり、電流密度を非常に高
くすることができる。適当に駆動すれば、閾値スイツチ
の切換え速度をナノセカンド域およびそれ以下まで高速
にすることができ、優れたサージ抑制装置となる。一般
に閾値スイツチは好適には非晶質半導体材料の薄膜で構
成されるため、半導電性ガラスとして説明することもで
きる。閾値スイツチにはこれ以外にも、例えばS.R.Ovsh
inskyの米国特許第3,715,634号に記載されているものを
含めて多くの形式がある。２つの端末閾値装置は一旦ON
にすると、装置を流れる電流を所要時間に亘りその最小
保持電流以下に下げておかない限りOFFにできない。ま
たその所要時間は１マイクロセカンドをかなり下回るの
が普通である。
上に挙げた特許および特許出願は、色々な用途に使用
されるオボニツク閾値切換え装置の効果的構造および構
成を開示しているが、高電力、超高速用途にこのような
装置を使用するためにその構造を最適化する方法につい
ては何ら開示しない。特に、閾値切換え材料において電
流が局部的に集中すると、それと接触している材料また
は電極を融解する程の密度に達することが知られている
が、このような電流の局部集中を防止する方法について
も前記の文献は何ら開示しない。また集積閾値切換え装
置の大きさを拡大して、数百ミリアンペアを超える５ア
ンペア、10アンペアまたはそれ以上と過渡電流を確実に
処理できるようにする方法についても教示していない。
されるオボニツク閾値切換え装置の効果的構造および構
成を開示しているが、高電力、超高速用途にこのような
装置を使用するためにその構造を最適化する方法につい
ては何ら開示しない。特に、閾値切換え材料において電
流が局部的に集中すると、それと接触している材料また
は電極を融解する程の密度に達することが知られている
が、このような電流の局部集中を防止する方法について
も前記の文献は何ら開示しない。また集積閾値切換え装
置の大きさを拡大して、数百ミリアンペアを超える５ア
ンペア、10アンペアまたはそれ以上と過渡電流を確実に
処理できるようにする方法についても教示していない。
発明の要旨 本発明の目的は下記の利点の少なくとも幾つかを有す
る過電圧保護装置または機器を提供することである。
（１）比較的大きな電流を処理するように大型化でき
る。（２）熱効率の高い設計であり、非常に大きな過電
圧によつて生まれる電流の分流による熱を放散できる。
（３）使用時の挿入損失が最小であり、微小キヤパシタ
ンスを有する。（４）閾値切換え材料を通つて流れる電
流を分流する電流路を多数有し、信頼性を高めるためこ
れらの電流路への余分の相互接続も含む。（５）非常に
高速の動作が可能である。（６）使用時のインダクタン
スが最小であり、高速動作を助ける。
る過電圧保護装置または機器を提供することである。
（１）比較的大きな電流を処理するように大型化でき
る。（２）熱効率の高い設計であり、非常に大きな過電
圧によつて生まれる電流の分流による熱を放散できる。
（３）使用時の挿入損失が最小であり、微小キヤパシタ
ンスを有する。（４）閾値切換え材料を通つて流れる電
流を分流する電流路を多数有し、信頼性を高めるためこ
れらの電流路への余分の相互接続も含む。（５）非常に
高速の動作が可能である。（６）使用時のインダクタン
スが最小であり、高速動作を助ける。
本発明のもう１つの重要な目的は、フイラメント電流
を１つまたはそれ以上の選定の導電チヤネルの中に閉じ
込めることのできる過電圧装置の構造を提供し、かつ大
きい過渡電流の処理およびそれによつて生じる熱の放散
に適する構成を得る手段として提供することである。
を１つまたはそれ以上の選定の導電チヤネルの中に閉じ
込めることのできる過電圧装置の構造を提供し、かつ大
きい過渡電流の処理およびそれによつて生じる熱の放散
に適する構成を得る手段として提供することである。
上記の目的に照らして本発明が一つに提供するのは、
間隔をあけて配設された複数の電極と該電極間に配設さ
れている閾値切換え材料とを含んで成り、前記閾値切換
え材料が（１）第１呼称レベルより低い動作電圧では該
材料を通過する電流を実質的に遮断する高電気抵抗を有
し、（２）前記呼称電圧レベルより高い過電圧において
は電流を導通させる低電気抵抗を有する固体過電圧保護
装置である。この装置の改良点は、前記電極間の前記閾
値切換え材料に実質的に均等距離の細長い電流導電路を
設ける手段を含み、該電流導電路が電流の流れの方向に
対して横方向の前記材料の細長い断面領域に限定されて
いることから成る。この断面領域は、該材料の大きい方
の寸法に沿う有効長さを該材料の最大有効幅の少なくと
も約10倍とする。このようにして、過電圧と関連して該
閾値切換え材料を通つて流れ得る比較的大きい電流を前
記細長い領域全体に分配する。
間隔をあけて配設された複数の電極と該電極間に配設さ
れている閾値切換え材料とを含んで成り、前記閾値切換
え材料が（１）第１呼称レベルより低い動作電圧では該
材料を通過する電流を実質的に遮断する高電気抵抗を有
し、（２）前記呼称電圧レベルより高い過電圧において
は電流を導通させる低電気抵抗を有する固体過電圧保護
装置である。この装置の改良点は、前記電極間の前記閾
値切換え材料に実質的に均等距離の細長い電流導電路を
設ける手段を含み、該電流導電路が電流の流れの方向に
対して横方向の前記材料の細長い断面領域に限定されて
いることから成る。この断面領域は、該材料の大きい方
の寸法に沿う有効長さを該材料の最大有効幅の少なくと
も約10倍とする。このようにして、過電圧と関連して該
閾値切換え材料を通つて流れ得る比較的大きい電流を前
記細長い領域全体に分配する。
本発明装置の電極は、各々が閾値切換え材料と隣接し
かつこれと電気的に密接に接触する細長い表面部分を有
する。２つの対面電極（閾値切換え材料によつて分離さ
れる）の細長い表面部分が相互に等間隔に配置されてお
り、それによつて電極間に実質的に均等距離の細長い電
流導電路を形成している。
かつこれと電気的に密接に接触する細長い表面部分を有
する。２つの対面電極（閾値切換え材料によつて分離さ
れる）の細長い表面部分が相互に等間隔に配置されてお
り、それによつて電極間に実質的に均等距離の細長い電
流導電路を形成している。
本発明の装置ではまた、前記閾値切換え材料の下に熱
伝導性の高い基板も配設されている。基板は導電性金属
を絶縁層で被覆したもので形成してもよいし、絶縁性材
料で形成してもよい。
伝導性の高い基板も配設されている。基板は導電性金属
を絶縁層で被覆したもので形成してもよいし、絶縁性材
料で形成してもよい。
本発明の過電圧保護装置の閾値切換え材料を通る電流
導電路は垂直、水平、斜行の何れにしてもよい。電極の
少なくとも１つと閾値切換え材料をパターン化してメサ
構造を形成する。別の構成方法として、本発明の過電圧
保護装置にその中に前記閾値切換え材料の少なくとも一
部分を延設する開口部を備えた絶縁材料層を設け、前記
電極の１つを実質的に前記開口部内に配設し、別の前記
電極を前記開口部内の前記閾値切換え材料部分の上方に
配設し、かくして該装置内に電流導電路を形成した際
に、該導電路が前記電極部分間で前記開口部内に配設さ
れた前記閾値切換え材料部分を通つて垂直に延びるよう
になし得る。
導電路は垂直、水平、斜行の何れにしてもよい。電極の
少なくとも１つと閾値切換え材料をパターン化してメサ
構造を形成する。別の構成方法として、本発明の過電圧
保護装置にその中に前記閾値切換え材料の少なくとも一
部分を延設する開口部を備えた絶縁材料層を設け、前記
電極の１つを実質的に前記開口部内に配設し、別の前記
電極を前記開口部内の前記閾値切換え材料部分の上方に
配設し、かくして該装置内に電流導電路を形成した際
に、該導電路が前記電極部分間で前記開口部内に配設さ
れた前記閾値切換え材料部分を通つて垂直に延びるよう
になし得る。
本発明の装置はまた、電極の少なくとも１つを薄膜導
電材料層から形成し、該導電材料層をパターン化して予
定角度で相互に間隔をあけて配設される複数の電気的相
互接続を設けるようにしてもよい。このようなパターン
化電極形成層は例えば共通の中心節部において相互接続
される少なくとも３つの脚部を含み、その各々を中心節
部から外へ向かつて、他の２つの脚部と異なる方向に延
設する。パターン化層が複数の共通節部を含み、これら
を前記脚部の少なくとも１つで相互接続することもでき
る。
電材料層から形成し、該導電材料層をパターン化して予
定角度で相互に間隔をあけて配設される複数の電気的相
互接続を設けるようにしてもよい。このようなパターン
化電極形成層は例えば共通の中心節部において相互接続
される少なくとも３つの脚部を含み、その各々を中心節
部から外へ向かつて、他の２つの脚部と異なる方向に延
設する。パターン化層が複数の共通節部を含み、これら
を前記脚部の少なくとも１つで相互接続することもでき
る。
本発明の各種装置においては、前記閾値切換え材料の
少なくとも一部分に該材料に印加される電圧が一定の閾
値電圧を超えた時に高抵抗から低抵抗に変化して、閾値
電圧より実質的に低いある最小維持電圧が該材料の両端
に保持されている限り低抵抗状態を維持する特性を持た
せるのが望ましい。このようなオボニツク閾値切換え材
料の特性は、過電圧保護装置内部の熱発生を最小化する
と共に過電圧を非常に低レベルに固定する働きをするた
め、これによつて本発明の装置は高電圧遷移電流の処理
に理想的なものとなる。
少なくとも一部分に該材料に印加される電圧が一定の閾
値電圧を超えた時に高抵抗から低抵抗に変化して、閾値
電圧より実質的に低いある最小維持電圧が該材料の両端
に保持されている限り低抵抗状態を維持する特性を持た
せるのが望ましい。このようなオボニツク閾値切換え材
料の特性は、過電圧保護装置内部の熱発生を最小化する
と共に過電圧を非常に低レベルに固定する働きをするた
め、これによつて本発明の装置は高電圧遷移電流の処理
に理想的なものとなる。
添付図面を参照しながら以下の説明および特許請求の
範囲を読むことにより、本発明の上記以外の面、目的、
特徴および利点についても明らかとなろう。
範囲を読むことにより、本発明の上記以外の面、目的、
特徴および利点についても明らかとなろう。
好適実施態様 第１〜12図は本発明による数種の電気装置の側断面図
であり、いずれの装置も高速過渡電流を抑制する過電圧
保護装置として構成し得る。これらの装置は高電力過電
圧保護装置として特に好適である場合が多く、それは熱
効率の高い設計であるため、高い過渡的過電圧はもちろ
ん、中程度の持続的過電圧を処理する際に生じ得る熱を
制御し、かつ高速に放散することができるからである。
第13〜16図は本発明電気装置に関する種々の可能性ある
平面図を幾つか示し、事実上その全てが熱伝導の高い基
板および／または電極に対して装置内で生成された熱を
効率的に分配し、そこにおいて無害に放熱することがで
きる。
であり、いずれの装置も高速過渡電流を抑制する過電圧
保護装置として構成し得る。これらの装置は高電力過電
圧保護装置として特に好適である場合が多く、それは熱
効率の高い設計であるため、高い過渡的過電圧はもちろ
ん、中程度の持続的過電圧を処理する際に生じ得る熱を
制御し、かつ高速に放散することができるからである。
第13〜16図は本発明電気装置に関する種々の可能性ある
平面図を幾つか示し、事実上その全てが熱伝導の高い基
板および／または電極に対して装置内で生成された熱を
効率的に分配し、そこにおいて無害に放熱することがで
きる。
第１〜12図に示した本発明の好適実施態様は電流搬送
式固体半導体装置であり、複数の金属電極層と、電極と
関連する複数の薄膜炭素材料層と、該薄膜炭素材料層と
電気的に密接に接触した半導体材料またはその層とを備
えている。各電極がそれぞれの薄膜炭素材料層と電気的
に密接に接触しており、１つの電極に流入した電流が、
その炭素材料層を通り半導体材料を通過して第２の炭素
材料層に入り、そこから第２電極に入る。（好ましい方
法ではないが、本発明の装置は炭素膜無しでも構成する
ことができる。但しこの場合は半導体層と接触する電極
層がその半導体材料と完全に適合性であることを条件と
する。） 本発明と同時に本出願人の出願した米国特許出願第93
6,552号、「非晶質炭素電極を有する薄膜電気装置およ
びその製造方法」が、第１〜8B図の主題に関する色々な
特徴を開示し、広義的に特許請求していることも特筆に
値する。
式固体半導体装置であり、複数の金属電極層と、電極と
関連する複数の薄膜炭素材料層と、該薄膜炭素材料層と
電気的に密接に接触した半導体材料またはその層とを備
えている。各電極がそれぞれの薄膜炭素材料層と電気的
に密接に接触しており、１つの電極に流入した電流が、
その炭素材料層を通り半導体材料を通過して第２の炭素
材料層に入り、そこから第２電極に入る。（好ましい方
法ではないが、本発明の装置は炭素膜無しでも構成する
ことができる。但しこの場合は半導体層と接触する電極
層がその半導体材料と完全に適合性であることを条件と
する。） 本発明と同時に本出願人の出願した米国特許出願第93
6,552号、「非晶質炭素電極を有する薄膜電気装置およ
びその製造方法」が、第１〜8B図の主題に関する色々な
特徴を開示し、広義的に特許請求していることも特筆に
値する。
第１〜8B図には本発明による幾つかの電気装置が示さ
れており、その全体が複数の電極と、電極と関連する複
数の炭素材料薄膜と、炭素材料薄膜と電気的に密接に接
触する半導体材料またはその層とを有する電流搬送式固
体半導体装置である。各電極がそれぞれの炭素材料薄膜
と電気的に密接に接触しているため、１つの電極に流入
した電流は、それに関連する炭素材料層を通つて半導体
材料を通過し、第２の炭素材料層に入つた後にそこから
第２電極に入る。
れており、その全体が複数の電極と、電極と関連する複
数の炭素材料薄膜と、炭素材料薄膜と電気的に密接に接
触する半導体材料またはその層とを有する電流搬送式固
体半導体装置である。各電極がそれぞれの炭素材料薄膜
と電気的に密接に接触しているため、１つの電極に流入
した電流は、それに関連する炭素材料層を通つて半導体
材料を通過し、第２の炭素材料層に入つた後にそこから
第２電極に入る。
まず第１図を参照すると、本発明の電気装置30が示さ
れている。装置30は好適には閾値切換え装置であり、炭
素材料から成る１対の導電膜を半導体または活性材料か
ら成る中央層と上下の金属電極との間に配設して障壁層
としている。各炭素材料膜は、それに隣接する電極の一
部分とみなすことができる。装置30は基板32上に形成す
る。基板32は装置の用途に応じて導電性でも絶縁性でも
よい。導電性基板の材料として適当なものにステンレス
鋼、銅およびアルミニウムがあり、絶縁性基板に適当な
材料としてガラス、結晶シリコンおよび結晶サフアイヤ
のウエーハを挙げることができる。基板32上に電極材料
領域または層34、炭素材料膜36、半導体または活性材料
またはその層38、上部炭素材料領域または膜40、上部金
属電極42が順次堆積される。
れている。装置30は好適には閾値切換え装置であり、炭
素材料から成る１対の導電膜を半導体または活性材料か
ら成る中央層と上下の金属電極との間に配設して障壁層
としている。各炭素材料膜は、それに隣接する電極の一
部分とみなすことができる。装置30は基板32上に形成す
る。基板32は装置の用途に応じて導電性でも絶縁性でも
よい。導電性基板の材料として適当なものにステンレス
鋼、銅およびアルミニウムがあり、絶縁性基板に適当な
材料としてガラス、結晶シリコンおよび結晶サフアイヤ
のウエーハを挙げることができる。基板32上に電極材料
領域または層34、炭素材料膜36、半導体または活性材料
またはその層38、上部炭素材料領域または膜40、上部金
属電極42が順次堆積される。
電極34,42はモリブデンで形成するのが好適である
が、その他の任意高導電性材料、好適には高融点で層38
の半導体材料に関して不活性のタンタル、ニオブ、タン
グステン、モリブデン、タンタル・タングステン合金等
の材料で形成することができる。膜36,40は導電性の非
単結晶で、相安定性で、非切換えの炭素材料である。薄
膜36は界面44において電極34と、かつ界面46において半
導体材料層38と電気的に密接に接触する。炭素材料薄膜
40は界面48において半導体層38と、膜40と電極42間の界
面50において上部電極42と電気的に密接に接触する。電
極層34,42はスパツタリング、蒸発法、気相成長法等の
適当な従来技術を用いて堆積することができる。好適に
は、電極層を堆積する表面の温度を十分に低く維持して
非晶質膜として形成し、原子が堆積面と接触すると同時
に凝縮してほぼ無秩序状態または非晶質状態となるよう
にする。
が、その他の任意高導電性材料、好適には高融点で層38
の半導体材料に関して不活性のタンタル、ニオブ、タン
グステン、モリブデン、タンタル・タングステン合金等
の材料で形成することができる。膜36,40は導電性の非
単結晶で、相安定性で、非切換えの炭素材料である。薄
膜36は界面44において電極34と、かつ界面46において半
導体材料層38と電気的に密接に接触する。炭素材料薄膜
40は界面48において半導体層38と、膜40と電極42間の界
面50において上部電極42と電気的に密接に接触する。電
極層34,42はスパツタリング、蒸発法、気相成長法等の
適当な従来技術を用いて堆積することができる。好適に
は、電極層を堆積する表面の温度を十分に低く維持して
非晶質膜として形成し、原子が堆積面と接触すると同時
に凝縮してほぼ無秩序状態または非晶質状態となるよう
にする。
炭素材料膜36,40は、直流マグネトロンスパツタリン
グを用いて堆積するのが望ましい。典型的なパラメータ
を挙げると、基板温度約100℃、圧力0.5パスカル、堆積
速度200〜300Å／分、ソースとターゲツト間距離約6cm
である。以上の条件下で獲得される炭素材料膜は、均等
に非晶質（ａ−炭素）となる。好適には純粋炭素ソース
を用いて、結果的に得られる膜が実質的に純粋な炭素と
なるようにする。ここで使用する純粋炭素ソースとは、
少なくとも99.9％の炭素、望ましくは99.99％以上の純
粋炭素から成る素材源を意味する。このような条件下で
非晶質炭素がスパツタされた場合、形成される炭素膜の
抵抗率は約0.25Ωcmと低くなる。
グを用いて堆積するのが望ましい。典型的なパラメータ
を挙げると、基板温度約100℃、圧力0.5パスカル、堆積
速度200〜300Å／分、ソースとターゲツト間距離約6cm
である。以上の条件下で獲得される炭素材料膜は、均等
に非晶質（ａ−炭素）となる。好適には純粋炭素ソース
を用いて、結果的に得られる膜が実質的に純粋な炭素と
なるようにする。ここで使用する純粋炭素ソースとは、
少なくとも99.9％の炭素、望ましくは99.99％以上の純
粋炭素から成る素材源を意味する。このような条件下で
非晶質炭素がスパツタされた場合、形成される炭素膜の
抵抗率は約0.25Ωcmと低くなる。
このような実質的に非晶質の炭素から成る導電性薄膜
をスパツタする方法、およびこのような膜の電気的と構
造的特性に関しては、N.Savvides著、「ダイヤモンド状
非晶質炭素膜における４重から３重遷移：光学的，電気
的特性の研究」,Journal of Applied Physics,Vol.58,N
o.1,pp.518−521（1985年７月）に詳細な記載があり、
その内容は本明細書中に含まれる。
をスパツタする方法、およびこのような膜の電気的と構
造的特性に関しては、N.Savvides著、「ダイヤモンド状
非晶質炭素膜における４重から３重遷移：光学的，電気
的特性の研究」,Journal of Applied Physics,Vol.58,N
o.1,pp.518−521（1985年７月）に詳細な記載があり、
その内容は本明細書中に含まれる。
層38の閾値切換え材料またはその他の活性材料は、当
業者に周知の適当な従来技術を用いて堆積することがで
きる。第１図の装置の層38（およびその他の図に示した
装置の活性層）として好適な閾値切換え材料は、硫黄、
セレニウム、テルル等のカルコゲニド元素を１種または
それ以上含む非晶質半導体材料膜である。（但し、過電
圧防御用、電圧クランプ用、または他の電子関係用途に
有効な切換え挙動を示す任意の種類の半導体材料が本発
明装置に使用できる。
業者に周知の適当な従来技術を用いて堆積することがで
きる。第１図の装置の層38（およびその他の図に示した
装置の活性層）として好適な閾値切換え材料は、硫黄、
セレニウム、テルル等のカルコゲニド元素を１種または
それ以上含む非晶質半導体材料膜である。（但し、過電
圧防御用、電圧クランプ用、または他の電子関係用途に
有効な切換え挙動を示す任意の種類の半導体材料が本発
明装置に使用できる。
装置30を薄膜閾値切換え装置として使用する場合の、
装置30の層34〜42に好適な組成を下表Ｉに示す。表Ｉは
第１図およびその他の図の閾値切換え装置に関する、材
料の好適例と厚さの範囲を列記したものである。標本と
して構成、試験を行なつた装置の典型的厚さも示してい
る。厚さの単位はオングストロームである。
装置30の層34〜42に好適な組成を下表Ｉに示す。表Ｉは
第１図およびその他の図の閾値切換え装置に関する、材
料の好適例と厚さの範囲を列記したものである。標本と
して構成、試験を行なつた装置の典型的厚さも示してい
る。厚さの単位はオングストロームである。
装置30を製造する際に、基板32を部分真空下に連続的
に保持しながら層34〜42を逐次堆積するのが非常に好適
である。これによつて各層間に極めて清浄な界面を形成
できるようになり、空気、水蒸気、塵埃といつた異物が
相当程度に界面を汚染する可能性を大幅に減少すること
ができる。これによつて界面44〜50の優れた物理的結合
性を確保できるだけでなく、各層間に高品質の電気的界
面を形成することも可能にする。このように清浄な界面
は、装置の電子的反復性および長時間安定度に悪影響を
及ぼす局部加熱効果および望ましくない半導体材料の局
部結晶化における核形成部位を大幅に低減するのを助け
ると考えられる。
に保持しながら層34〜42を逐次堆積するのが非常に好適
である。これによつて各層間に極めて清浄な界面を形成
できるようになり、空気、水蒸気、塵埃といつた異物が
相当程度に界面を汚染する可能性を大幅に減少すること
ができる。これによつて界面44〜50の優れた物理的結合
性を確保できるだけでなく、各層間に高品質の電気的界
面を形成することも可能にする。このように清浄な界面
は、装置の電子的反復性および長時間安定度に悪影響を
及ぼす局部加熱効果および望ましくない半導体材料の局
部結晶化における核形成部位を大幅に低減するのを助け
ると考えられる。
表Ｉに示したように、装置30の層34〜42は薄膜とする
のが好適である。ここで使用する「薄膜」という用語
は、一般に５ミクロン未満の厚さを有する膜を指す。但
し、当業者には理解されるように用途によつては本発明
の実施態様に関して示した膜厚を大きくして、層の中の
少なくとも幾つか、例えば半導体層38または電極層34、
42を５ミクロン以上の厚さにし得る。
のが好適である。ここで使用する「薄膜」という用語
は、一般に５ミクロン未満の厚さを有する膜を指す。但
し、当業者には理解されるように用途によつては本発明
の実施態様に関して示した膜厚を大きくして、層の中の
少なくとも幾つか、例えば半導体層38または電極層34、
42を５ミクロン以上の厚さにし得る。
半導体膜（層38）の厚さは所要の特定閾電圧（VTH）
と関係し、当技術分野で周知の方法で調整することがで
きる。平均的には、表Ｉに挙げた閾値形半導体材料の閾
電圧が、導電路１ミクロン当り約15ボルトになる。従つ
て第１図に示したような垂直形閾値装置において８〜９
ボルト程度の閾電圧を達成するためには、層38の厚さを
ほぼ5,200〜6,000Åにする。
と関係し、当技術分野で周知の方法で調整することがで
きる。平均的には、表Ｉに挙げた閾値形半導体材料の閾
電圧が、導電路１ミクロン当り約15ボルトになる。従つ
て第１図に示したような垂直形閾値装置において８〜９
ボルト程度の閾電圧を達成するためには、層38の厚さを
ほぼ5,200〜6,000Åにする。
第１図の構造を含め本発明の構造で使用する各種薄膜
の厚さは、関係技術分野で周知の幾つかの技術のうち任
意のものを使つて容易に制御し得る。当業者であれば、
半導体層38の厚さを加減するだけで装置30の閾電圧を高
くも低くもできることは容易に理解されよう。
の厚さは、関係技術分野で周知の幾つかの技術のうち任
意のものを使つて容易に制御し得る。当業者であれば、
半導体層38の厚さを加減するだけで装置30の閾電圧を高
くも低くもできることは容易に理解されよう。
電気装置30の動作時は、第１電極から出た電流が第１
炭素層の少なくとも一部分を通過し、半導体材料の少な
くともフイラメント路またはフイラメント部分を通つた
後第２炭素膜から第２電極に至る。電流は抵抗の最も小
さい経路をとり、それは抵抗率の均等な材料を通る最短
ルートまたはより直接的なルートであるはずであるた
め、第１図の炭素薄膜36、40および半導体層38の導電路
は実質的に垂直になるはずである。
炭素層の少なくとも一部分を通過し、半導体材料の少な
くともフイラメント路またはフイラメント部分を通つた
後第２炭素膜から第２電極に至る。電流は抵抗の最も小
さい経路をとり、それは抵抗率の均等な材料を通る最短
ルートまたはより直接的なルートであるはずであるた
め、第１図の炭素薄膜36、40および半導体層38の導電路
は実質的に垂直になるはずである。
第１図に示した基本的な装置構造が多くの用途で有効
であることは明らかであるが、用途によつては第１図の
多層構造のうち幾つかの層あるいは全部の層を、第２図
と第３図に例示したようなメサ構造にする方が望ましい
場合がある。
であることは明らかであるが、用途によつては第１図の
多層構造のうち幾つかの層あるいは全部の層を、第２図
と第３図に例示したようなメサ構造にする方が望ましい
場合がある。
第２図は共通基板32上に２つのメサ構造62、64を設け
た薄膜構造60を示す。メサ構造62、64はそれぞれ上部電
極に接続される配線66、68を備えている。これら２つの
メサ構造62、64が電極を共有する２つ別個の閾値切換装
置を構成する。全体としての構造60は、従来のリソグラ
フイー技術やエツチング技術を適宜に用いて第１図の多
層構造30を適当にパターン化して構成することができ
る。構造60は共通電極34と炭素材料から成る共通膜36を
含む。特定的には、層38、40を第２図に示すように、別
個の組層381,401,421と382,402,422に分けるようにパタ
ーン化してメサ構造62,64を形成する。層38〜42のパタ
ーン化後、絶縁層70を全構造上に堆積する。絶縁層70は
酸化シリコーン素（SixOy）、窒化シリコン（SixOy）、
好適にはシリコンオキシニトリド（SiOxNy）のような薄
膜絶縁材料を堆積して形成できる。層70の膜厚は層38〜
42の結合膜厚にも一部関連して約0.3〜2.5ミクロンの範
囲内とするが、表Ｉに示した層38〜42の典型的膜厚に関
しては約0.6ミクロンが好適である。層70の堆積後、従
来のホトリソグラフイー技術やエツチング技術を用いて
メサ構造62,64の上に開口部または引出し部72,74をそれ
ぞれ形成する。その後構造60の全面に上部金属化層を形
成した後、パターン化してメサ構造62,64へつながる個
々の導電線66,68を設け、メサ構造を別個の電気装置と
してアクセスできるようにする。配線66,68の他、層34
を同一基板上に接続されている他の薄膜装置や端子パツ
ド（不図示）に接続することにより、閾値切換え装置6
2,64への接続を容易に行なうことができる。構造60の各
種薄膜層のエツチングは、関連技術分野で周知の適当な
エツチング剤を用いて、湿式または乾式のいずれで行な
つてもよい。
た薄膜構造60を示す。メサ構造62、64はそれぞれ上部電
極に接続される配線66、68を備えている。これら２つの
メサ構造62、64が電極を共有する２つ別個の閾値切換装
置を構成する。全体としての構造60は、従来のリソグラ
フイー技術やエツチング技術を適宜に用いて第１図の多
層構造30を適当にパターン化して構成することができ
る。構造60は共通電極34と炭素材料から成る共通膜36を
含む。特定的には、層38、40を第２図に示すように、別
個の組層381,401,421と382,402,422に分けるようにパタ
ーン化してメサ構造62,64を形成する。層38〜42のパタ
ーン化後、絶縁層70を全構造上に堆積する。絶縁層70は
酸化シリコーン素（SixOy）、窒化シリコン（SixOy）、
好適にはシリコンオキシニトリド（SiOxNy）のような薄
膜絶縁材料を堆積して形成できる。層70の膜厚は層38〜
42の結合膜厚にも一部関連して約0.3〜2.5ミクロンの範
囲内とするが、表Ｉに示した層38〜42の典型的膜厚に関
しては約0.6ミクロンが好適である。層70の堆積後、従
来のホトリソグラフイー技術やエツチング技術を用いて
メサ構造62,64の上に開口部または引出し部72,74をそれ
ぞれ形成する。その後構造60の全面に上部金属化層を形
成した後、パターン化してメサ構造62,64へつながる個
々の導電線66,68を設け、メサ構造を別個の電気装置と
してアクセスできるようにする。配線66,68の他、層34
を同一基板上に接続されている他の薄膜装置や端子パツ
ド（不図示）に接続することにより、閾値切換え装置6
2,64への接続を容易に行なうことができる。構造60の各
種薄膜層のエツチングは、関連技術分野で周知の適当な
エツチング剤を用いて、湿式または乾式のいずれで行な
つてもよい。
第３図は２つのメサ構造82,84を含む薄膜構造80を示
しており、メサ構造82,84の層は第２図のメサ構造より
さらにパターン化されている。詳細には、層34が部分的
にエツチング除去されて、それぞれメサ構造82,84の導
電パツド341,342を形成している。これらのパツドが下
部電極の働きをする。同様に薄膜炭素層36も図示のよう
に361と362の部分を残してエツチング除去されている。
その他の処理工程は第２図に関連して説明したのと同様
に行なつて、それぞれ層38,40,42から成る別個部分を形
成する。メサ構造82の下部電極341が左へ延設されて、
部分86に接点が設けられる。下部電極342も同様にスペ
ースの許す任意の方向に延設して、電気的接点を形成で
きる。このようにメサ構造82,84においては両電極層、
両炭素膜層および半導体層がパターン化されて、完全に
分離された閾値切換え装置を形成している。必要であれ
ば、配線66,68としてパターン化して図示されている上
部金属化層を接続部分90によって相互接続することもで
きる。接続部分90は配線66,68と同時にパターン形成す
ることができる。このように必要に応じて２つの装置6
6,68を並列に接続して電流搬送容量を大きくしたり、そ
の他の回路目的を達成することが可能である。
しており、メサ構造82,84の層は第２図のメサ構造より
さらにパターン化されている。詳細には、層34が部分的
にエツチング除去されて、それぞれメサ構造82,84の導
電パツド341,342を形成している。これらのパツドが下
部電極の働きをする。同様に薄膜炭素層36も図示のよう
に361と362の部分を残してエツチング除去されている。
その他の処理工程は第２図に関連して説明したのと同様
に行なつて、それぞれ層38,40,42から成る別個部分を形
成する。メサ構造82の下部電極341が左へ延設されて、
部分86に接点が設けられる。下部電極342も同様にスペ
ースの許す任意の方向に延設して、電気的接点を形成で
きる。このようにメサ構造82,84においては両電極層、
両炭素膜層および半導体層がパターン化されて、完全に
分離された閾値切換え装置を形成している。必要であれ
ば、配線66,68としてパターン化して図示されている上
部金属化層を接続部分90によって相互接続することもで
きる。接続部分90は配線66,68と同時にパターン形成す
ることができる。このように必要に応じて２つの装置6
6,68を並列に接続して電流搬送容量を大きくしたり、そ
の他の回路目的を達成することが可能である。
第4A図の薄膜構造100は、本発明によるさらに別の垂
直形実施態様である。構造100は前出の層34〜42の他に
さらに２つの層、即ち開口部または貫通孔104を有する
絶縁層102と、該絶縁層102の上に堆積される非常に薄い
炭素膜層106とを備えることを特徴とする。層102および
106は図示のように薄膜炭素層36と半導体層38との間に
挟まれている。開口部104の水平長108は任意の長さ、例
えば10ミクロン、５ミクロンまたはそれ以下にできる。
絶縁層102の膜厚は1,000〜10,000Åの間かあるいはそれ
以上でもよいが、2,400〜6,000Åが好適である。必要で
あれば導電性の高い上部金属化層110を設けて電極42の
アンペア容量を大きくしたり、放熱効果を高めることも
できる。この時上部金属化層110は、アルミニウムによ
り膜厚0.5ミクロンから2.0ミクロン程度に形成し、上部
電極42と電気的に密接に接触させるのが好適である。第
4B図の装置と何様に、第4A図の構造100も必要に応じ
て、開口部104の左上縁部112と右上縁部114の外側で各
種層を短距離（２〜10ミクロン程度）エツチングするだ
けでメサ構造をパターン形成することができる。
直形実施態様である。構造100は前出の層34〜42の他に
さらに２つの層、即ち開口部または貫通孔104を有する
絶縁層102と、該絶縁層102の上に堆積される非常に薄い
炭素膜層106とを備えることを特徴とする。層102および
106は図示のように薄膜炭素層36と半導体層38との間に
挟まれている。開口部104の水平長108は任意の長さ、例
えば10ミクロン、５ミクロンまたはそれ以下にできる。
絶縁層102の膜厚は1,000〜10,000Åの間かあるいはそれ
以上でもよいが、2,400〜6,000Åが好適である。必要で
あれば導電性の高い上部金属化層110を設けて電極42の
アンペア容量を大きくしたり、放熱効果を高めることも
できる。この時上部金属化層110は、アルミニウムによ
り膜厚0.5ミクロンから2.0ミクロン程度に形成し、上部
電極42と電気的に密接に接触させるのが好適である。第
4B図の装置と何様に、第4A図の構造100も必要に応じ
て、開口部104の左上縁部112と右上縁部114の外側で各
種層を短距離（２〜10ミクロン程度）エツチングするだ
けでメサ構造をパターン形成することができる。
第4B図に示したメサ構造118も第4A図の基本的構造100
と同じ構造を用いて形成されるが、異なる点として層42
の堆積を行なう前に図示のように層106,38および40をパ
ターン化する。層42を堆積すると、層42はパターン化し
た層106,38,40によつて形成されるメサ構造の上に積層
されてさらにそれを超えて延び、キヤツプ層または不活
性化層を構成して層106,38,40が悪い環境条件に晒され
ることのないよう気密封止する働きをする。その後好適
にはアルミニウムから成る上部金属化層110を堆積し、
必要に応じて導体として適当な形状にパターン化でき
る。
と同じ構造を用いて形成されるが、異なる点として層42
の堆積を行なう前に図示のように層106,38および40をパ
ターン化する。層42を堆積すると、層42はパターン化し
た層106,38,40によつて形成されるメサ構造の上に積層
されてさらにそれを超えて延び、キヤツプ層または不活
性化層を構成して層106,38,40が悪い環境条件に晒され
ることのないよう気密封止する働きをする。その後好適
にはアルミニウムから成る上部金属化層110を堆積し、
必要に応じて導体として適当な形状にパターン化でき
る。
構造100および118を製造するには、まず層34,36,102
を好適には連続的部分真空下で順次堆積する。その後で
絶縁層102の上にホトレジスト層を堆積して露光、現像
を行ない、層102に開口部104を形成する際に適当なマス
クを形成する。次に適当な溶剤またはドライエツチング
剤を用い、層102をエツチングして開口部104を形成す
る。その後ホトレジストマスクを除去する。半導体材料
と下部電極34との間に結合性の高い界面を確保すべく、
部分真空を設定し、次に基板32を連続的に部分真空下に
置いたままで層106,38,40,42を順次堆積する。層106,3
8,40の堆積時には、適当な大きさの開口部を有する金属
マスクをその開口部の中心が開口部104の上に来るよう
に位置決めし、この金属マスクを通して堆積を行なうの
が望ましい。必要であれば層42も、やや大きい開口部を
有する別の金属マスクをその中心が開口部104の上方に
来るように位置決めし、これを介して堆積することがで
きる。層106,38,40の堆積をマスクを介して行なうこと
により、表面状態を悪くするなど活性層38を汚染する恐
れのあるエツチング剤やホトレジスト材料に活性層38を
晒す必要がなくなる。
を好適には連続的部分真空下で順次堆積する。その後で
絶縁層102の上にホトレジスト層を堆積して露光、現像
を行ない、層102に開口部104を形成する際に適当なマス
クを形成する。次に適当な溶剤またはドライエツチング
剤を用い、層102をエツチングして開口部104を形成す
る。その後ホトレジストマスクを除去する。半導体材料
と下部電極34との間に結合性の高い界面を確保すべく、
部分真空を設定し、次に基板32を連続的に部分真空下に
置いたままで層106,38,40,42を順次堆積する。層106,3
8,40の堆積時には、適当な大きさの開口部を有する金属
マスクをその開口部の中心が開口部104の上に来るよう
に位置決めし、この金属マスクを通して堆積を行なうの
が望ましい。必要であれば層42も、やや大きい開口部を
有する別の金属マスクをその中心が開口部104の上方に
来るように位置決めし、これを介して堆積することがで
きる。層106,38,40の堆積をマスクを介して行なうこと
により、表面状態を悪くするなど活性層38を汚染する恐
れのあるエツチング剤やホトレジスト材料に活性層38を
晒す必要がなくなる。
層106の膜厚は30〜300Åの範囲とするが、60〜200Å
が望ましく、60〜100Åが最も望ましい。半導体層また
は活性層38を堆積する前に層106を堆積することによつ
て、少なくとも２つの利点が生まれる。まず層106を層3
6と同じ材料で形成した場合は、またそれが非常に望ま
しいが、層間の界面における電子効果または干渉がほと
んど無く、また２つの層間の機械的結合が非常に良くな
ると共に抵抗のごく小さい電気的接続関係が生ずる。第
二には、その後活性層38を層106の上部表面上に堆積で
きることで、これは層106,38および40の堆積中に部分真
空を維持することによつてまだ新鮮で非汚染の状態に層
106（堆積直後であるため）があるためである。この方
法により、活性層38と障壁層106,40との間の界面が外気
に晒されて汚染したり欠陥を生じるのを実質的に防止で
きる。
が望ましく、60〜100Åが最も望ましい。半導体層また
は活性層38を堆積する前に層106を堆積することによつ
て、少なくとも２つの利点が生まれる。まず層106を層3
6と同じ材料で形成した場合は、またそれが非常に望ま
しいが、層間の界面における電子効果または干渉がほと
んど無く、また２つの層間の機械的結合が非常に良くな
ると共に抵抗のごく小さい電気的接続関係が生ずる。第
二には、その後活性層38を層106の上部表面上に堆積で
きることで、これは層106,38および40の堆積中に部分真
空を維持することによつてまだ新鮮で非汚染の状態に層
106（堆積直後であるため）があるためである。この方
法により、活性層38と障壁層106,40との間の界面が外気
に晒されて汚染したり欠陥を生じるのを実質的に防止で
きる。
第4B図の装置においては、絶縁層102が第4A図の対応
層102より相当厚くなつている。例えば層106,38および4
0の膜厚の総和を6,600Åとすると、第4A図の絶縁層102
の膜厚は6,500Å、望ましくはそれよりやや厚い程度、
例えば8,000〜12,000Åに形成することができる。また
第4B図の開口部104を構成する絶縁層102′の側壁または
側面は、第4A図の開口部104を構成する側壁よりさらに
垂直に近くする。このような急傾斜または実質的に垂直
の側壁は、関係技術分野で周知の反応性イオンエツチン
グのような異方性ドライエツチング法により形成でき
る。絶縁層を厚くし、側壁を急峻にしたことによつて、
層106,38および40の中心部分は絶縁層102の上にある層1
06,38および40の外側部分より実質的に下方にある開口
部104の中に位置し、ために活性層38の電流を流すこと
のできる有効断面積を開口部の断面積に物理的に限定で
きるようになる。これによつて構造を流れるリーク電流
を制御し、電気装置のオフ抵抗の予測性を高め得る。ま
た活性層38の中心部分を、前記開口部内に有効に気密防
止することも可能になる。
層102より相当厚くなつている。例えば層106,38および4
0の膜厚の総和を6,600Åとすると、第4A図の絶縁層102
の膜厚は6,500Å、望ましくはそれよりやや厚い程度、
例えば8,000〜12,000Åに形成することができる。また
第4B図の開口部104を構成する絶縁層102′の側壁または
側面は、第4A図の開口部104を構成する側壁よりさらに
垂直に近くする。このような急傾斜または実質的に垂直
の側壁は、関係技術分野で周知の反応性イオンエツチン
グのような異方性ドライエツチング法により形成でき
る。絶縁層を厚くし、側壁を急峻にしたことによつて、
層106,38および40の中心部分は絶縁層102の上にある層1
06,38および40の外側部分より実質的に下方にある開口
部104の中に位置し、ために活性層38の電流を流すこと
のできる有効断面積を開口部の断面積に物理的に限定で
きるようになる。これによつて構造を流れるリーク電流
を制御し、電気装置のオフ抵抗の予測性を高め得る。ま
た活性層38の中心部分を、前記開口部内に有効に気密防
止することも可能になる。
第4C図に示した電気装置124も第4B図の構造118と同じ
方法で構成されるが、異なる点は開口部104′を形成す
る絶縁層102の１つまたはそれ以上の表面部分から構成
される表面が、傾斜面部分126,127として示されている
事実上の傾斜側壁を有する点である。傾斜側壁の形成
は、例えば適当な従来の湿式エツチング剤を用いて絶縁
層102の中心部分を等方性エツチングで除去して実施す
ることができ、その結果、当業者に周知のようにアーチ
状のエツチング面を得る。別の方法としてエツチングす
る層に対して垂直方向に粒子を衝撃させるドライエツチ
ング法や、反応性ガス種による全方向での化学エツチン
グを用いて第4C図に示す表面部分126,127のような傾斜
面を形成することもできる。例えば反応性イオンエツチ
ングを用いる時は、陰極基板間のバイアス電圧、圧力お
よびガス流速を調整して垂直対水平エツチング比を制御
することで所望の傾斜度を得て、開口104′の傾斜側壁
を形成できる。層38の水平面から測定した平均傾斜角は
堆積する材料によつても異なるが、約30度から約70度の
間、望ましくは約35度から約55度、例えば45度である。
方法で構成されるが、異なる点は開口部104′を形成す
る絶縁層102の１つまたはそれ以上の表面部分から構成
される表面が、傾斜面部分126,127として示されている
事実上の傾斜側壁を有する点である。傾斜側壁の形成
は、例えば適当な従来の湿式エツチング剤を用いて絶縁
層102の中心部分を等方性エツチングで除去して実施す
ることができ、その結果、当業者に周知のようにアーチ
状のエツチング面を得る。別の方法としてエツチングす
る層に対して垂直方向に粒子を衝撃させるドライエツチ
ング法や、反応性ガス種による全方向での化学エツチン
グを用いて第4C図に示す表面部分126,127のような傾斜
面を形成することもできる。例えば反応性イオンエツチ
ングを用いる時は、陰極基板間のバイアス電圧、圧力お
よびガス流速を調整して垂直対水平エツチング比を制御
することで所望の傾斜度を得て、開口104′の傾斜側壁
を形成できる。層38の水平面から測定した平均傾斜角は
堆積する材料によつても異なるが、約30度から約70度の
間、望ましくは約35度から約55度、例えば45度である。
第4C図に示した構造124は、第4A図と第4B図の構造を
超える利点を少なくとも１つ有する。即ち実質的に段差
の問題が無いという利点である。層102のように膜厚が
ほぼ5,500Åの絶縁層に直径が数ミクロンで実質的に垂
直の側壁を有する円形開口部を設けた場合、半導体層ま
たは活性層38がその中に均等に堆積されるとは限らない
という事例が観察された。これはおそらく孔や張出しと
いつた段差問題によると考えられる。このような不均等
性により、絶縁層102の開口部内の活性層38の膜厚に生
じる変動は、第4B図の場合と同じかそれ以上に深刻であ
る。このような膜厚の変動やその他の段差問題がある
と、閾電圧値といつた活性層の主要な電気特性に変動を
生じる結果となる。側壁を傾斜させると段差の問題を実
質的に無くすことができ、このことは均等性の高い装置
特性を獲得する上で大きな助けとなるはずである。さら
に後述するように、開口部の最小有効断面積が直径108
によつて決定されるため、構造124と同じ直径108を有す
る開口部に関して予期される以上のリーク電流を構造12
4が示すことはない。
超える利点を少なくとも１つ有する。即ち実質的に段差
の問題が無いという利点である。層102のように膜厚が
ほぼ5,500Åの絶縁層に直径が数ミクロンで実質的に垂
直の側壁を有する円形開口部を設けた場合、半導体層ま
たは活性層38がその中に均等に堆積されるとは限らない
という事例が観察された。これはおそらく孔や張出しと
いつた段差問題によると考えられる。このような不均等
性により、絶縁層102の開口部内の活性層38の膜厚に生
じる変動は、第4B図の場合と同じかそれ以上に深刻であ
る。このような膜厚の変動やその他の段差問題がある
と、閾電圧値といつた活性層の主要な電気特性に変動を
生じる結果となる。側壁を傾斜させると段差の問題を実
質的に無くすことができ、このことは均等性の高い装置
特性を獲得する上で大きな助けとなるはずである。さら
に後述するように、開口部の最小有効断面積が直径108
によつて決定されるため、構造124と同じ直径108を有す
る開口部に関して予期される以上のリーク電流を構造12
4が示すことはない。
必要に応じて第4C図の構造から炭素障壁層36,106,40
を省略し、電極層34,40を直接活性層38と接触させるこ
ともできる。層106を使用し、しかも装置124の有効断面
積を開口部の最小部分（即ち開口部底部）の面積と実質
的に等しく保ちたい場合は、層106はできるだけ薄くす
ると共に抵抗率を十分高く形成して、傾斜面部分126,12
7に沿つての抵抗のような層106の横方向抵抗が正常動作
条件下で装置を流れるリーク電力に実質的に加わること
のないようにする必要がある。これによつて付加的リー
ク電流源としての層106の傾斜部分を有効に排除するこ
とができる。上述の純粋な非晶質炭素材料は、スパツタ
リングの電力密度を調整するだけでほとんど任意の抵抗
率を与えながら容易に堆積させ得る。その他、活性層38
に関して実質的に不活性、かつ適当な抵抗率をもつ（ま
たはもつように変更できる）障壁層材料として当業者に
周知のものを、層106の炭素材料の代わりに使用するこ
ともできる。
を省略し、電極層34,40を直接活性層38と接触させるこ
ともできる。層106を使用し、しかも装置124の有効断面
積を開口部の最小部分（即ち開口部底部）の面積と実質
的に等しく保ちたい場合は、層106はできるだけ薄くす
ると共に抵抗率を十分高く形成して、傾斜面部分126,12
7に沿つての抵抗のような層106の横方向抵抗が正常動作
条件下で装置を流れるリーク電力に実質的に加わること
のないようにする必要がある。これによつて付加的リー
ク電流源としての層106の傾斜部分を有効に排除するこ
とができる。上述の純粋な非晶質炭素材料は、スパツタ
リングの電力密度を調整するだけでほとんど任意の抵抗
率を与えながら容易に堆積させ得る。その他、活性層38
に関して実質的に不活性、かつ適当な抵抗率をもつ（ま
たはもつように変更できる）障壁層材料として当業者に
周知のものを、層106の炭素材料の代わりに使用するこ
ともできる。
第4C図の構造は、直径10ミクロン未満の開口部または
孔、特に直径約１ミクロンから５ミクロンまでの孔を有
するメモリセルに特に好適と考えられる。第4A〜4C図の
構造は３つの炭素層36,106,40を使用しているが、必要
に応じて層36を省略して層106と電極層34を直接接触さ
せることもできる。層36を省略した場合は、層106の膜
厚をやや大きくして200〜500Åまたはそれ以上にするの
が望ましい。
孔、特に直径約１ミクロンから５ミクロンまでの孔を有
するメモリセルに特に好適と考えられる。第4A〜4C図の
構造は３つの炭素層36,106,40を使用しているが、必要
に応じて層36を省略して層106と電極層34を直接接触さ
せることもできる。層36を省略した場合は、層106の膜
厚をやや大きくして200〜500Åまたはそれ以上にするの
が望ましい。
第5A図と5B図の薄膜構造146は、本発明による電気装
置の別の実施態様を示しており、垂直導電路147が上部
電極と下部電極の間の第5A図でクロスハッチ線で示す領
域にのみ存在する。装置146は絶縁表面を有するもので
あれば任意の基板32上に構成することができ、金属電極
層34および薄膜炭素層36から成る下部電極と、閾値切換
え材料から成る活性層と、薄膜炭素層40および金属電極
層42から成る上部電極とを含み、その全部を好適にはパ
ターン化し、図示のように操作的配設される。装置146
の中央活性部分は、下にある各種の層、特に層38に関し
て比較的不活性の絶縁性材料から成るパツシベーシヨン
層148によつて完全封入または気密封止されている。導
電路147の断面積は、下部電極の指状部分151と上部電極
の指状部分152との長さ方向の重なり部149と横方向の重
なり部150の大きさによつて決定される。図示の実施態
様では、横方向重なり部150が小型指状部分151の幅と等
しくなつている。上下の電極は、装置146の中心領域か
ら離れた個所にもより大きな接触部分153,154を各々含
んでおり、その部分で装置への相互接続が行なわれる。
必要であれば接触パツド部157,158（一部図示）を備え
るさらに大型の接触電極155,156を設けて、はんだ付け
その他の簡単な接合技術を用いて装置への電気的接続を
行なえるようにしてもよい。発明者らの作製した装置14
6の試作品では、表面に酸化シリコン層を熱成長させた
単結晶シリコンウエーハの上に各層を表IIに表示したよ
うに形成した。
置の別の実施態様を示しており、垂直導電路147が上部
電極と下部電極の間の第5A図でクロスハッチ線で示す領
域にのみ存在する。装置146は絶縁表面を有するもので
あれば任意の基板32上に構成することができ、金属電極
層34および薄膜炭素層36から成る下部電極と、閾値切換
え材料から成る活性層と、薄膜炭素層40および金属電極
層42から成る上部電極とを含み、その全部を好適にはパ
ターン化し、図示のように操作的配設される。装置146
の中央活性部分は、下にある各種の層、特に層38に関し
て比較的不活性の絶縁性材料から成るパツシベーシヨン
層148によつて完全封入または気密封止されている。導
電路147の断面積は、下部電極の指状部分151と上部電極
の指状部分152との長さ方向の重なり部149と横方向の重
なり部150の大きさによつて決定される。図示の実施態
様では、横方向重なり部150が小型指状部分151の幅と等
しくなつている。上下の電極は、装置146の中心領域か
ら離れた個所にもより大きな接触部分153,154を各々含
んでおり、その部分で装置への相互接続が行なわれる。
必要であれば接触パツド部157,158（一部図示）を備え
るさらに大型の接触電極155,156を設けて、はんだ付け
その他の簡単な接合技術を用いて装置への電気的接続を
行なえるようにしてもよい。発明者らの作製した装置14
6の試作品では、表面に酸化シリコン層を熱成長させた
単結晶シリコンウエーハの上に各層を表IIに表示したよ
うに形成した。
基板上に数百個の装置を同時に形成した後、采の目に
切つて個別装置とし、DO−18パツケージに挿入して試験
を行なつた。試作装置146は動作温度100℃〜150℃でも
優れた長期直流安定性を示した。このように試作装置が
成功を収めたのは、非晶質薄膜炭素を障壁層として用い
て活性層38の形態の安定化を助けるようにしたこと、装
置146の中心領域を連続的部分真空において構成、密封
したことによるものと考える。
切つて個別装置とし、DO−18パツケージに挿入して試験
を行なつた。試作装置146は動作温度100℃〜150℃でも
優れた長期直流安定性を示した。このように試作装置が
成功を収めたのは、非晶質薄膜炭素を障壁層として用い
て活性層38の形態の安定化を助けるようにしたこと、装
置146の中心領域を連続的部分真空において構成、密封
したことによるものと考える。
装置146の試作品を構成する際に発明者らのとつた好
適方法では、基板32を従来のウエツトエツチングを用い
て浄化した後真空蒸着室内に配置し、真空室を減圧して
各種の方向性電子ビームスパツタリングや熱蒸発工程に
必要な真空レベルを達成した。層34〜42と層148は、堆
積する１つまたは複数の層に所望の輪郭線に合わせた開
口部をそれぞれ有する４つの金属マスクをパターン化に
用いて、その開口部を通じて図示のように順次堆積し
た。各マスクを必要なだけ基板に近接させ、注意深く整
合した。部分真空を連続的に維持しながら、下部電極金
属層34と炭素層36を第１マスクを介して堆積し、活性層
38を第２マスクを介してスパツタ形成し、上部炭素膜層
40と上部電極金属層42を第３マスクを介して堆積し、第
４マスクを介してパツシベーシヨン層148をスパツタ形
成した。第5B図は開口部159aを有する第４マスクの一部
159が、基板32に関して整合された状態を概略的に示
す。４種のマスクと基板との垂直距離は、適宜20〜50ミ
クロン程度の範囲内とした。第5B図の６つの垂直矢印
は、材料148が第４マスクの開口部159aを通つて堆積さ
れる時に該材料が基板32に対して垂直に移動する相対的
方向を示す。本発明者らの使用した金属マスクでは開口
部の最小寸法を25ミクロン程度としたが、これは第5A図
の寸法149に相当する。マスクを介するスパツタリング
または蒸発で材料のの堆積を行なう技術は以前から関係
技術分野で周知であるため、ここでは詳細な説明を要し
ない。層38は空気、水蒸気や従来の湿式または乾式のホ
トリソグラフイーパターン化技術に伴う腐食剤や処理ガ
ス、流出液、残留物に晒されると表面状態、リーク経路
（特に側面および縁部に沿つて）等の汚染関連の欠陥が
生じるが、上述の装置146の製造方法によると、層38が
これらの汚染源にそれほど晒されず、清浄な状態で堆積
してその状態を維持できる。
適方法では、基板32を従来のウエツトエツチングを用い
て浄化した後真空蒸着室内に配置し、真空室を減圧して
各種の方向性電子ビームスパツタリングや熱蒸発工程に
必要な真空レベルを達成した。層34〜42と層148は、堆
積する１つまたは複数の層に所望の輪郭線に合わせた開
口部をそれぞれ有する４つの金属マスクをパターン化に
用いて、その開口部を通じて図示のように順次堆積し
た。各マスクを必要なだけ基板に近接させ、注意深く整
合した。部分真空を連続的に維持しながら、下部電極金
属層34と炭素層36を第１マスクを介して堆積し、活性層
38を第２マスクを介してスパツタ形成し、上部炭素膜層
40と上部電極金属層42を第３マスクを介して堆積し、第
４マスクを介してパツシベーシヨン層148をスパツタ形
成した。第5B図は開口部159aを有する第４マスクの一部
159が、基板32に関して整合された状態を概略的に示
す。４種のマスクと基板との垂直距離は、適宜20〜50ミ
クロン程度の範囲内とした。第5B図の６つの垂直矢印
は、材料148が第４マスクの開口部159aを通つて堆積さ
れる時に該材料が基板32に対して垂直に移動する相対的
方向を示す。本発明者らの使用した金属マスクでは開口
部の最小寸法を25ミクロン程度としたが、これは第5A図
の寸法149に相当する。マスクを介するスパツタリング
または蒸発で材料のの堆積を行なう技術は以前から関係
技術分野で周知であるため、ここでは詳細な説明を要し
ない。層38は空気、水蒸気や従来の湿式または乾式のホ
トリソグラフイーパターン化技術に伴う腐食剤や処理ガ
ス、流出液、残留物に晒されると表面状態、リーク経路
（特に側面および縁部に沿つて）等の汚染関連の欠陥が
生じるが、上述の装置146の製造方法によると、層38が
これらの汚染源にそれほど晒されず、清浄な状態で堆積
してその状態を維持できる。
第６図の構造130は、本発明の電気装置の水平形実施
態様である。水平形装置がこれまでの図に示した垂直形
構造に優る利点の１つに層の数が少なくて済み、従つて
製造工程数が少なくても済むことがある。しかし水平形
装置は、１つの電極の垂直方向の上にもう１つの電極を
配設する典型的な垂直形構造に比べて大きな面積を要す
る。図示の基板32′は導電性材料、好適には熱伝導性の
高い銅や金属合金のような金属で形成して装置130の動
作中に発生する熱の放散を助けるようにする。層132は
電気的絶縁性材料、例えば比較的熱伝導特性の優れてい
る堆積ダイヤモンド、シリコンオキシニトリド、酸化ベ
リリウム、アルミナ、スパツタした石英等で形成し、半
導体38からヒートシンクとして作用する基板32′まで比
較的効率的な熱伝導が行なわれるようにする。層132の
膜厚は100〜500Å、あるいはそれ以上が好適である。所
要膜厚は、層132に関して選択する絶縁性材料の静電特
性の他に、動作中に基板32′と半導体層38との間に生じ
る電位差によつても決まる。
態様である。水平形装置がこれまでの図に示した垂直形
構造に優る利点の１つに層の数が少なくて済み、従つて
製造工程数が少なくても済むことがある。しかし水平形
装置は、１つの電極の垂直方向の上にもう１つの電極を
配設する典型的な垂直形構造に比べて大きな面積を要す
る。図示の基板32′は導電性材料、好適には熱伝導性の
高い銅や金属合金のような金属で形成して装置130の動
作中に発生する熱の放散を助けるようにする。層132は
電気的絶縁性材料、例えば比較的熱伝導特性の優れてい
る堆積ダイヤモンド、シリコンオキシニトリド、酸化ベ
リリウム、アルミナ、スパツタした石英等で形成し、半
導体38からヒートシンクとして作用する基板32′まで比
較的効率的な熱伝導が行なわれるようにする。層132の
膜厚は100〜500Å、あるいはそれ以上が好適である。所
要膜厚は、層132に関して選択する絶縁性材料の静電特
性の他に、動作中に基板32′と半導体層38との間に生じ
る電位差によつても決まる。
構造130は、第１および第２電極42a,42bと、これらの
２つの電極に関連する第１および第２炭素膜40a,40bを
含む。動作時には、一方の電極、例えば電極42aに流入
した電流がそれに関連する炭素膜40aを通り、次に半導
体層38を水平方向に通つた後に第２電極42bと関連する
第２炭素膜40bを垂直方向に通過する。層38が非晶質カ
ルコゲニド半導体材料で形成されている場合，層38が層
を流れる高電流密度の電流、またはフイラメント電流や
プラズマ様導電電流を支持できるようにするためには、
その膜厚を0.5ミクロンからなる２ミクロン程度、ある
いはそれ以上にする必要がある。
２つの電極に関連する第１および第２炭素膜40a,40bを
含む。動作時には、一方の電極、例えば電極42aに流入
した電流がそれに関連する炭素膜40aを通り、次に半導
体層38を水平方向に通つた後に第２電極42bと関連する
第２炭素膜40bを垂直方向に通過する。層38が非晶質カ
ルコゲニド半導体材料で形成されている場合，層38が層
を流れる高電流密度の電流、またはフイラメント電流や
プラズマ様導電電流を支持できるようにするためには、
その膜厚を0.5ミクロンからなる２ミクロン程度、ある
いはそれ以上にする必要がある。
構造130は下記のように構成することができる。基板3
2′を洗浄後、絶縁体層132を堆積し、必要であればさら
にアニールしてその誘電品質を高める。その後部分真空
を連続的に維持する中で半導体層38、薄膜炭素層40、電
極層42を順次堆積する。次に適当なリソグラフイー技術
とエツチング技術を用いて、図示のように電極層42と薄
膜炭素層40をエツチングする。全面に適当なホトレジス
トを塗布した後、適当にパターン化して半導体層38の中
心部分138はエツチングを受けず、一方で半導体層38の
その他の部分は電極42a,42bの下の部分を除いて適当な
エツチング剤によりエツチング除去されるようにする。
パターン化に用いたホトレジストを除去した後、絶縁性
材料から成る層70を堆積し、かつパターン化して上部金
属化層と電極42a,42bとを電気的に接触させる電極引出
し部140,142を形成する。その後は上部金属層を図示の
ようにパターン化して配線144,145とする。必要に応じ
て上部金属化層の膜厚をかなり厚く、例えば1.0〜2.5ミ
クロンまたはそれ以上として、熱が構造130から逃げる
さらに別の経路を設けるのを助けることもできる。
2′を洗浄後、絶縁体層132を堆積し、必要であればさら
にアニールしてその誘電品質を高める。その後部分真空
を連続的に維持する中で半導体層38、薄膜炭素層40、電
極層42を順次堆積する。次に適当なリソグラフイー技術
とエツチング技術を用いて、図示のように電極層42と薄
膜炭素層40をエツチングする。全面に適当なホトレジス
トを塗布した後、適当にパターン化して半導体層38の中
心部分138はエツチングを受けず、一方で半導体層38の
その他の部分は電極42a,42bの下の部分を除いて適当な
エツチング剤によりエツチング除去されるようにする。
パターン化に用いたホトレジストを除去した後、絶縁性
材料から成る層70を堆積し、かつパターン化して上部金
属化層と電極42a,42bとを電気的に接触させる電極引出
し部140,142を形成する。その後は上部金属層を図示の
ようにパターン化して配線144,145とする。必要に応じ
て上部金属化層の膜厚をかなり厚く、例えば1.0〜2.5ミ
クロンまたはそれ以上として、熱が構造130から逃げる
さらに別の経路を設けるのを助けることもできる。
第７図に示した薄膜構造160は本発明の別の実施態様
であり、閾値切換え装置として使用するのに好適であ
る。構造160は、２つの電極間に点線162でその大体の方
向を示すように実質的に斜行する電流導電路を含むこと
を特徴とするが、これについては後述する。構造160
は、電流導電路の近傍に傾斜面または斜行面166を設け
たパターン化絶縁層164を含む。第１電極34aとそれに関
連する炭素膜層36aが、パターン化絶縁層164の上に配設
される。第２電極34bとそれに関連する炭素膜層36bは、
絶縁層164の傾斜面166に隣接する基板32上に配設され
る。電極34aと34bは相互に距離をおいて配設されてお
り、これらの電極に関連する炭素膜層36aと36bも相互に
距離をおいて配設される。炭素層36aの部分170と炭素層
36bの部分172とが、それらの薄膜炭素層の各部の中で最
も接近している部分であり、かつ相互に斜めに間隔をあ
けて位置する。半導体層38が薄膜炭素層36a,36bの中に
堆積され、かつ少なくとも該炭素層36a,36bの最も近接
する部分170と172の間に延びてその間に電流導電路を形
成する。この電流導電路の長さは、絶縁層164の高さ174
および層164の傾斜面166と基板32間の角度176によつて
大部分決定される。従つて電流導電路132の長さは、絶
縁層164の膜厚174と角度176を調整することにより容易
に制御できる。半導体材料38の劣化を防ぐために、図示
のようにパターン化半導体層38を封入するパツシベーシ
ヨン層72を構造160に設けるのが好適である。構造160の
半導体装置に対する接続は、それぞれ電極34a,34bの伸
長部分または伸長路184a,184bで行ない得る。
であり、閾値切換え装置として使用するのに好適であ
る。構造160は、２つの電極間に点線162でその大体の方
向を示すように実質的に斜行する電流導電路を含むこと
を特徴とするが、これについては後述する。構造160
は、電流導電路の近傍に傾斜面または斜行面166を設け
たパターン化絶縁層164を含む。第１電極34aとそれに関
連する炭素膜層36aが、パターン化絶縁層164の上に配設
される。第２電極34bとそれに関連する炭素膜層36bは、
絶縁層164の傾斜面166に隣接する基板32上に配設され
る。電極34aと34bは相互に距離をおいて配設されてお
り、これらの電極に関連する炭素膜層36aと36bも相互に
距離をおいて配設される。炭素層36aの部分170と炭素層
36bの部分172とが、それらの薄膜炭素層の各部の中で最
も接近している部分であり、かつ相互に斜めに間隔をあ
けて位置する。半導体層38が薄膜炭素層36a,36bの中に
堆積され、かつ少なくとも該炭素層36a,36bの最も近接
する部分170と172の間に延びてその間に電流導電路を形
成する。この電流導電路の長さは、絶縁層164の高さ174
および層164の傾斜面166と基板32間の角度176によつて
大部分決定される。従つて電流導電路132の長さは、絶
縁層164の膜厚174と角度176を調整することにより容易
に制御できる。半導体材料38の劣化を防ぐために、図示
のようにパターン化半導体層38を封入するパツシベーシ
ヨン層72を構造160に設けるのが好適である。構造160の
半導体装置に対する接続は、それぞれ電極34a,34bの伸
長部分または伸長路184a,184bで行ない得る。
第７図に示した構造160の好適な製造方法を、第8A図
および第8B図の部分的に構成した構造で示す。第8A図の
部分構成構造190を得るためには、絶縁性材料層164を基
板32上に堆積し、全面にホトレジスト層を堆積した後パ
ターン化して、続いて行なわれるエツチング工程に必要
なマスクを形成する。次に層164に適当な異方性ドライ
エツチングを行なつて層164の右半分を除去すると共
に、傾斜面166を残す。このドライエツチング工程の異
方性を制御することにより、角度176を45度から90度程
度の急峻なものとする。その後ホトレジストマスクを除
去する。次に電極層34を基板32およびパターン化絶縁層
164上に矢印192で示すように方向性スパツタ形成して、
絶縁層164上部および基板32の表面部分193上に電極材料
を堆積する。この時傾斜面166の上に電極材料が堆積さ
れても大した量ではない。
および第8B図の部分的に構成した構造で示す。第8A図の
部分構成構造190を得るためには、絶縁性材料層164を基
板32上に堆積し、全面にホトレジスト層を堆積した後パ
ターン化して、続いて行なわれるエツチング工程に必要
なマスクを形成する。次に層164に適当な異方性ドライ
エツチングを行なつて層164の右半分を除去すると共
に、傾斜面166を残す。このドライエツチング工程の異
方性を制御することにより、角度176を45度から90度程
度の急峻なものとする。その後ホトレジストマスクを除
去する。次に電極層34を基板32およびパターン化絶縁層
164上に矢印192で示すように方向性スパツタ形成して、
絶縁層164上部および基板32の表面部分193上に電極材料
を堆積する。この時傾斜面166の上に電極材料が堆積さ
れても大した量ではない。
第8B図の部分構成構造200は、電極層34の形成後の幾
つかの処理段階を示す。まずホトレジスト材料層202を
堆積し、パターン化して、図示のように電極層34a,34b
にマスク202a,202bを形成する。その後電極層34a,34bを
等方性ウエツトエツチングして第７図に示す角部分194
a,194bを除去することにより、空間204,206で示すよう
に電極層34a,34bを傾斜面166から少し後退させる。次に
ホトレジスト膜202aおよび202bを除去する。次に部分真
空下で、第７図で示した電極層34の堆積時に用いたよう
な角度で、炭素電極層36a,36bの電極34a,34b上に対する
方向性スパツタリングを行なう。このような方法では、
傾斜面166の上に堆積される炭素材料が実質的に皆無で
ある。その後も真空を維持したままで、半導体層38を炭
素電極層36a,36bの上に堆積する。次に半導体層38をパ
ターン化して側面208a,208bを形成する。薄膜炭素層36
a,36bも図示のようにパターン化することができる。以
上２回のパターン化工程で電極部分184a,184bを露出す
る。その後パツシベーシヨン層72を堆積し、図示のよう
にパターン化して再び電極34a,34bの伸長部分184a,184b
を露出する。必要に応じて炭素層36、半導体層38、パツ
シベーシヨン層72のパターン化を前記真空の中で、第4B
図に関連して説明したように、開口部を設けた金属マス
クを介して各層を堆積する方法で行なうことができる。
つかの処理段階を示す。まずホトレジスト材料層202を
堆積し、パターン化して、図示のように電極層34a,34b
にマスク202a,202bを形成する。その後電極層34a,34bを
等方性ウエツトエツチングして第７図に示す角部分194
a,194bを除去することにより、空間204,206で示すよう
に電極層34a,34bを傾斜面166から少し後退させる。次に
ホトレジスト膜202aおよび202bを除去する。次に部分真
空下で、第７図で示した電極層34の堆積時に用いたよう
な角度で、炭素電極層36a,36bの電極34a,34b上に対する
方向性スパツタリングを行なう。このような方法では、
傾斜面166の上に堆積される炭素材料が実質的に皆無で
ある。その後も真空を維持したままで、半導体層38を炭
素電極層36a,36bの上に堆積する。次に半導体層38をパ
ターン化して側面208a,208bを形成する。薄膜炭素層36
a,36bも図示のようにパターン化することができる。以
上２回のパターン化工程で電極部分184a,184bを露出す
る。その後パツシベーシヨン層72を堆積し、図示のよう
にパターン化して再び電極34a,34bの伸長部分184a,184b
を露出する。必要に応じて炭素層36、半導体層38、パツ
シベーシヨン層72のパターン化を前記真空の中で、第4B
図に関連して説明したように、開口部を設けた金属マス
クを介して各層を堆積する方法で行なうことができる。
第5A図を除いて第１〜８図は本発明の構造の平面図を
示していないが、当業者であれば図示の構造を種々な大
きさや形状で形成できることは容易に理解できよう。例
えば第４図の絶縁層の開口部は円形、正方形、長方形な
ど任意の形状にすることができる。同様に第５図の電極
間距離も適宜調整できる。
示していないが、当業者であれば図示の構造を種々な大
きさや形状で形成できることは容易に理解できよう。例
えば第４図の絶縁層の開口部は円形、正方形、長方形な
ど任意の形状にすることができる。同様に第５図の電極
間距離も適宜調整できる。
第９図は本発明の全薄膜過電圧保護装置220の好適実
施態様を示し、この装置は多重斜行電流導電路を有する
ことで装置内の局部加熱集中を減少し信頼性を向上して
いる。構造220の好適な構成方法を示したのが第10図と
第11図である。第７図の構造と同様、構造220の構成に
おいても薄膜炭素層は１層堆積するだけでよい。構造22
0の基板は熱伝導性の非常に高いものが望ましく、任意
の材料または材料の組合わせで形成することができる。
例えば銅基板32′を用いて、これを第５図の実施態様の
ように絶縁層132で被覆する。絶縁層132の上に下部電極
層34を形成し、これを薄膜炭素層36で被覆する。絶縁層
222とモリブデンのような導電性電極形成層224を層36上
に順次堆積した後、パターン化ホトレジスト層229とド
ライエツチング技術を用いて第10図に示すようにパター
ン化して、構造226,228のような複数のメサ構造を間隔
をあけて形成する。メサ構造226,228はそれぞれ層222お
よび224から成るパターン化電極222a,224aおよび222b,2
24bを含む。隣接するメサ構造の間にチヤネル230のよう
なチヤネルが、メサ構造226,228の対向側面とメサ構造
間にある層36の部分とで形成される。ホトレジスト229
を除去した後、残されたパターン化電極層224を層224の
みを攻撃する溶剤を用いてウエツトエツチングし、第９
図に示すセグメント224a,224bのような縮小電極を獲得
する。
施態様を示し、この装置は多重斜行電流導電路を有する
ことで装置内の局部加熱集中を減少し信頼性を向上して
いる。構造220の好適な構成方法を示したのが第10図と
第11図である。第７図の構造と同様、構造220の構成に
おいても薄膜炭素層は１層堆積するだけでよい。構造22
0の基板は熱伝導性の非常に高いものが望ましく、任意
の材料または材料の組合わせで形成することができる。
例えば銅基板32′を用いて、これを第５図の実施態様の
ように絶縁層132で被覆する。絶縁層132の上に下部電極
層34を形成し、これを薄膜炭素層36で被覆する。絶縁層
222とモリブデンのような導電性電極形成層224を層36上
に順次堆積した後、パターン化ホトレジスト層229とド
ライエツチング技術を用いて第10図に示すようにパター
ン化して、構造226,228のような複数のメサ構造を間隔
をあけて形成する。メサ構造226,228はそれぞれ層222お
よび224から成るパターン化電極222a,224aおよび222b,2
24bを含む。隣接するメサ構造の間にチヤネル230のよう
なチヤネルが、メサ構造226,228の対向側面とメサ構造
間にある層36の部分とで形成される。ホトレジスト229
を除去した後、残されたパターン化電極層224を層224の
みを攻撃する溶剤を用いてウエツトエツチングし、第９
図に示すセグメント224a,224bのような縮小電極を獲得
する。
次に例えば膜厚60〜200Åの薄膜炭素材料層232を、メ
サ構造およびチヤネルの上に堆積する。この場合、層23
2の選定部分は第11図のチヤネル230内に層部分232′と
して示されるようにチヤネルの底部を被覆して終端し、
232″のようなその他の部分はメサ構造上部で終端する
ように堆積する。その後、閾値切換え材料層38を層232
の不連続部分の上に堆積し、チヤネル230内に部分38aと
して示されるように実質的にチヤネルを埋める。
サ構造およびチヤネルの上に堆積する。この場合、層23
2の選定部分は第11図のチヤネル230内に層部分232′と
して示されるようにチヤネルの底部を被覆して終端し、
232″のようなその他の部分はメサ構造上部で終端する
ように堆積する。その後、閾値切換え材料層38を層232
の不連続部分の上に堆積し、チヤネル230内に部分38aと
して示されるように実質的にチヤネルを埋める。
次に第２ホトレジスト層233を第11図に示すように堆
積、パターン化して層38,232のエツチングに備える。層
232,38を次にパターン化して、メサ構造の上の第11図の
点線238の間に開口部を形成する。第９図に示すよう
に、これによつてメサ構造の上に残される232aおよび23
2bのような層232の部分は、チヤネル230近傍のメサ構造
226,228の上部に位置決めされる。次に絶縁層240を堆積
した後、第９図に示すようにパターン化して、メサ構造
の上に246および248のような電極引出し部を設け、続い
て好適にはアルミニウムスパツタリングで形成する上部
金属化層242と層224から形成される224a,224bのような
上部パターン化電極との間で電気的接触が該引出し部を
介して行なわれるようにする。層242は図示のようにパ
ターン化して、層34とそれとの間の漂遊キヤパシタンス
を小さくするのが望ましい。このようにパターン化した
後は、層242は各メサ構造226,228の上にセグメント242
a,242bのようなパターン化部分を含み、これらが有効に
それぞれ下にある装置の上部電極となる。層242はま
た、メサ構造上の各部を電気的に相互接続する図示のよ
うな配線242c,242dも含むのが望ましい。層242はアルミ
ニウムスパツタリングで形成するのが好適であり、アル
ミニウムは導電率および熱伝導率が高いこと、低価格で
あること、その他の半導体工程および材料と両立性をも
つ等の理由で好んで使用される。しかし他の十分な伝導
性を有する材料を層242として用いてもよい。アルミニ
ウムが層38内に拡散するのを防止するために、絶縁層24
0をシリコーンオキシニトリドのような材料で形成し、
その膜厚をアルミニウムが層242から層38へ侵入するの
を防止できる程度にする必要がある。
積、パターン化して層38,232のエツチングに備える。層
232,38を次にパターン化して、メサ構造の上の第11図の
点線238の間に開口部を形成する。第９図に示すよう
に、これによつてメサ構造の上に残される232aおよび23
2bのような層232の部分は、チヤネル230近傍のメサ構造
226,228の上部に位置決めされる。次に絶縁層240を堆積
した後、第９図に示すようにパターン化して、メサ構造
の上に246および248のような電極引出し部を設け、続い
て好適にはアルミニウムスパツタリングで形成する上部
金属化層242と層224から形成される224a,224bのような
上部パターン化電極との間で電気的接触が該引出し部を
介して行なわれるようにする。層242は図示のようにパ
ターン化して、層34とそれとの間の漂遊キヤパシタンス
を小さくするのが望ましい。このようにパターン化した
後は、層242は各メサ構造226,228の上にセグメント242
a,242bのようなパターン化部分を含み、これらが有効に
それぞれ下にある装置の上部電極となる。層242はま
た、メサ構造上の各部を電気的に相互接続する図示のよ
うな配線242c,242dも含むのが望ましい。層242はアルミ
ニウムスパツタリングで形成するのが好適であり、アル
ミニウムは導電率および熱伝導率が高いこと、低価格で
あること、その他の半導体工程および材料と両立性をも
つ等の理由で好んで使用される。しかし他の十分な伝導
性を有する材料を層242として用いてもよい。アルミニ
ウムが層38内に拡散するのを防止するために、絶縁層24
0をシリコーンオキシニトリドのような材料で形成し、
その膜厚をアルミニウムが層242から層38へ侵入するの
を防止できる程度にする必要がある。
構造220を動作させる場合は、接触パツドへのダウン
ボンデイング法のような従来技術を用いて層242および3
4に高品質の電気的接続を行ない、構造220を過電圧状態
から保護しようとする回路または回路素子の両端に、あ
るいはそれと並列に接続する。これによつて、層224か
ら形成される上部電極とそれに関連する232aのような薄
膜炭素層224とが１つの電位になり、一方で下部電極層3
4とチヤネル226底部にある薄膜炭素層部分232′のよう
な下部電極と関連する薄膜炭素層36とが別の電位にな
る。炭素層232aおよび232′、または232bおよび232′の
両端での電圧がその間にある切換え層38の閾電圧を超え
ると、点線250a,250bで示す炭素電極層224a,224bの間に
電流フイラメントが生じる。こうしてチヤネル230内
に、２つのフイラメント電流導電路が形成されることに
なる。炭素電極層232a,232bは炭素電極層232′に関して
斜交しており異なる方向を向いているため、電流フイラ
メント250a,250bがチヤネル230の中心部分内部まで広が
ることはなく、点線250a,250bで示すようにチヤネルの
縁に沿つて制限されるはずである。
ボンデイング法のような従来技術を用いて層242および3
4に高品質の電気的接続を行ない、構造220を過電圧状態
から保護しようとする回路または回路素子の両端に、あ
るいはそれと並列に接続する。これによつて、層224か
ら形成される上部電極とそれに関連する232aのような薄
膜炭素層224とが１つの電位になり、一方で下部電極層3
4とチヤネル226底部にある薄膜炭素層部分232′のよう
な下部電極と関連する薄膜炭素層36とが別の電位にな
る。炭素層232aおよび232′、または232bおよび232′の
両端での電圧がその間にある切換え層38の閾電圧を超え
ると、点線250a,250bで示す炭素電極層224a,224bの間に
電流フイラメントが生じる。こうしてチヤネル230内
に、２つのフイラメント電流導電路が形成されることに
なる。炭素電極層232a,232bは炭素電極層232′に関して
斜交しており異なる方向を向いているため、電流フイラ
メント250a,250bがチヤネル230の中心部分内部まで広が
ることはなく、点線250a,250bで示すようにチヤネルの
縁に沿つて制限されるはずである。
第９図の装置の各種層の膜厚は、例えば第4A図の装置
について示した膜厚とほぼ同じにすることができる。好
適には、メサ構造の構成に使用する絶縁層222を十分厚
くすると共に炭素層224を十分に薄くして、そのためチ
ヤネル230のようなチヤネルの底面と絶縁層上面との間
に相当の高さ方向差がつくようにし、第11図に示したよ
うに炭素層の上部分と下部分を分断できるようにする。
について示した膜厚とほぼ同じにすることができる。好
適には、メサ構造の構成に使用する絶縁層222を十分厚
くすると共に炭素層224を十分に薄くして、そのためチ
ヤネル230のようなチヤネルの底面と絶縁層上面との間
に相当の高さ方向差がつくようにし、第11図に示したよ
うに炭素層の上部分と下部分を分断できるようにする。
第12図に示した構造260は本発明の別の実施態様であ
り、第９図の構造220と同様の方法で構成するが、上部
電極がその下部電極と重なつていないために電極間キヤ
パシタンスが小さい。第12図の基板262は電気的に絶縁
性で熱伝導性の基板であり、非晶質ダイヤモンド、サフ
アイヤ、溶融石英、あるいは単結晶ケイ素等を堆積して
形成できる。非晶質ダイヤモンド堆積物は熱伝導率が高
いため、特に好適である。絶縁層222を基板262の上に直
接堆積し、ホトレジスト技術を用いてパターン化してメ
サ構造222a,222bを形成すると共に、その間にチヤネル2
70を設ける。パターン化メサ構造上にパターン化ホトレ
ジストを残したままで、アルミニウムのような高導電性
電極材料膜272を絶縁層222より実質的に小さい膜厚で全
面に堆積する。その後ホトレジストを除去し、チヤネル
内に残つている層272の部分を等方性ウエツトエツチン
グにより強く攻撃して図示のようにパターン化する。こ
れによつてメサ構造38の上部側壁にアルミニウムが残ら
ないようにすることができる。
り、第９図の構造220と同様の方法で構成するが、上部
電極がその下部電極と重なつていないために電極間キヤ
パシタンスが小さい。第12図の基板262は電気的に絶縁
性で熱伝導性の基板であり、非晶質ダイヤモンド、サフ
アイヤ、溶融石英、あるいは単結晶ケイ素等を堆積して
形成できる。非晶質ダイヤモンド堆積物は熱伝導率が高
いため、特に好適である。絶縁層222を基板262の上に直
接堆積し、ホトレジスト技術を用いてパターン化してメ
サ構造222a,222bを形成すると共に、その間にチヤネル2
70を設ける。パターン化メサ構造上にパターン化ホトレ
ジストを残したままで、アルミニウムのような高導電性
電極材料膜272を絶縁層222より実質的に小さい膜厚で全
面に堆積する。その後ホトレジストを除去し、チヤネル
内に残つている層272の部分を等方性ウエツトエツチン
グにより強く攻撃して図示のようにパターン化する。こ
れによつてメサ構造38の上部側壁にアルミニウムが残ら
ないようにすることができる。
次にパターン化層222および272の上に電極形成層224
を堆積し、続いて等方性ウエツトエツチングを行なつて
第12図に示すように小型化する。これによつて絶縁層部
分222aと222bの上部にセグメント224aと224bがそれぞれ
残る一方、セグメント224′はチヤネル270内で層222の
上面より実質的に下に位置するようになる。このような
高低差とエツチングとによつて、上部電極セグメント22
4a,224bと下部電極セグメント224b′とを物理的にも電
気的にも分離することができる。その後薄膜炭素層232
を堆積して、上下の電極の障壁層とする。ここから後の
構造260の処理方法は、第11図の構造220の同様の層また
は部分と実質的に同じである。第12図が示すように、必
要でなければパターン化した上部金属化層セグメント24
2a,242bを相互接続しなくてもよい。第11図および第12
図の構造の重要な利点は、層の数を少なくできると共に
整合許容度の非常に大きい整合マスクで形成できる点に
ある。
を堆積し、続いて等方性ウエツトエツチングを行なつて
第12図に示すように小型化する。これによつて絶縁層部
分222aと222bの上部にセグメント224aと224bがそれぞれ
残る一方、セグメント224′はチヤネル270内で層222の
上面より実質的に下に位置するようになる。このような
高低差とエツチングとによつて、上部電極セグメント22
4a,224bと下部電極セグメント224b′とを物理的にも電
気的にも分離することができる。その後薄膜炭素層232
を堆積して、上下の電極の障壁層とする。ここから後の
構造260の処理方法は、第11図の構造220の同様の層また
は部分と実質的に同じである。第12図が示すように、必
要でなければパターン化した上部金属化層セグメント24
2a,242bを相互接続しなくてもよい。第11図および第12
図の構造の重要な利点は、層の数を少なくできると共に
整合許容度の非常に大きい整合マスクで形成できる点に
ある。
本発明の過電圧保護装置の上部電極および／または下
部電極と密接に熱接触するように相当の質量の熱伝導性
材料を設けて、特に高エネルギー用途での装置の動作中
に発生し得る熱を最大限に放散できるようにするのが望
ましい。これによつて、ひどい場合には局部ホツトスポ
ツトに隣接する閾値切換え材料または電極形成層の融蝕
を生じることもある局部的熱集中の防止を助ける。当業
者には明らかなように、比較的膜厚が大きく熱伝導率の
高い膜厚の大きい上部金属化層（パターン化されている
か連続層であるかを問わず）も熱の放散に大きく貢献す
る。用途によつては本発明装置の片側、例えば基板側に
このような熱放散手段を設けるだけでよい場合もある。
しかし好適には、電流フィラメントの形成され得る半導
体38の部分に近い全ての電極面にこのような放熱手段を
設けるのが望ましい。層38に使用する閾値切換え材料の
電流密度が、例えば100A/cm2以上と高い場合は特にその
ことが言える。
部電極と密接に熱接触するように相当の質量の熱伝導性
材料を設けて、特に高エネルギー用途での装置の動作中
に発生し得る熱を最大限に放散できるようにするのが望
ましい。これによつて、ひどい場合には局部ホツトスポ
ツトに隣接する閾値切換え材料または電極形成層の融蝕
を生じることもある局部的熱集中の防止を助ける。当業
者には明らかなように、比較的膜厚が大きく熱伝導率の
高い膜厚の大きい上部金属化層（パターン化されている
か連続層であるかを問わず）も熱の放散に大きく貢献す
る。用途によつては本発明装置の片側、例えば基板側に
このような熱放散手段を設けるだけでよい場合もある。
しかし好適には、電流フィラメントの形成され得る半導
体38の部分に近い全ての電極面にこのような放熱手段を
設けるのが望ましい。層38に使用する閾値切換え材料の
電流密度が、例えば100A/cm2以上と高い場合は特にその
ことが言える。
オボニツク閾値切換え材料は、２×104A/cm2程度の極
めて高い電流密度を有する。この半導体材料は丈夫で輻
射性が強くかなりの量の加熱効果に耐えるが、半導体材
料との接触は抵抗加熱効果により不確実になる。この点
に関して、このようなオボニツク切換え材料を用いて形
成した閾値切換え装置の両端で圧力降下が生じるのは、
ほとんどの場合装置を強く駆動している時に接触間で生
ずることが注目された。一般には、この形式の過電圧保
護装置の閾値切換え材料の両端に生じる電圧降下は10分
の１ボルト程度に過ぎず、フイラメント長に多少関連す
る。これはオボニツク閾値切換え材料における電流伝導
のメカニズムが電子と正孔両方のプラズマであり、ここ
では一旦開始するとプラズマを維持するのに要する臨界
保持電圧または電界以上では電流に対する抵抗がほとん
ど見られないためである。
めて高い電流密度を有する。この半導体材料は丈夫で輻
射性が強くかなりの量の加熱効果に耐えるが、半導体材
料との接触は抵抗加熱効果により不確実になる。この点
に関して、このようなオボニツク切換え材料を用いて形
成した閾値切換え装置の両端で圧力降下が生じるのは、
ほとんどの場合装置を強く駆動している時に接触間で生
ずることが注目された。一般には、この形式の過電圧保
護装置の閾値切換え材料の両端に生じる電圧降下は10分
の１ボルト程度に過ぎず、フイラメント長に多少関連す
る。これはオボニツク閾値切換え材料における電流伝導
のメカニズムが電子と正孔両方のプラズマであり、ここ
では一旦開始するとプラズマを維持するのに要する臨界
保持電圧または電界以上では電流に対する抵抗がほとん
ど見られないためである。
オボニツク切換え材料はこのように電流搬送能力が高
いため、高電力装置にこのような材料を使用する場合
は、電極における抵抗加熱効果を最小にすることに注意
を払う必要があると考えられる。そうしないと厳しい動
作条件下では抵抗加熱効果による装置の劣化や破壊を生
じるためである。抵抗加熱効果の最小化は、薄膜炭素お
よび／またはモリブデンのような障壁層材料、即ちアル
ミニウム等の好適金属導体より抵抗の高い材料の膜厚を
最小化すると共にその断面積を最大化することで一部達
成できる。
いため、高電力装置にこのような材料を使用する場合
は、電極における抵抗加熱効果を最小にすることに注意
を払う必要があると考えられる。そうしないと厳しい動
作条件下では抵抗加熱効果による装置の劣化や破壊を生
じるためである。抵抗加熱効果の最小化は、薄膜炭素お
よび／またはモリブデンのような障壁層材料、即ちアル
ミニウム等の好適金属導体より抵抗の高い材料の膜厚を
最小化すると共にその断面積を最大化することで一部達
成できる。
第13〜16図は、局部加熱効果の集中に対する防御機能
を備えた本発明の過電圧保護装置の平面図である。これ
らの実施態様は、従来の閾値切換え装置に優る重要な利
点が少なくとも４つある。第一に本発明装置は局部加熱
効果の集中を防止することができ、それは閾値切換え材
料の導電フイラメントの断面の最大幅を所定の許容限度
まで、例えば25ミクロン、15ミクロン、あるいは５ミク
ロン以下まで小さくすると共に長さは幅の５倍、10倍、
20倍、50倍あるいはそれ以上にすることによる。第二は
本発明装置では比較的大表面積に亘つて電流路を分散す
ることで、それによりヒートシンクとして熱伝導率の高
い材料を実質的質量使用できて、切換え材料内のフイラ
メント電流路から熱を無害に分散するのを助けることが
可能になる。第三は本発明装置は大型化して高電力の過
渡電流を処理することができる。第四は本発明装置は装
置の各種活性部分に対して余分の活性部分、余分の相互
接続および電極を設ける。このような冗長性を与えるこ
とによつて、装置内の活性部分またはその電極や相互接
続の１つまたはそれ以上が熱応力によつて開路した場合
でも、過電圧防御装置の機能を保つことができる。従つ
て本発明の装置は多重落雷やEMPにより発生するような
超高電流、高速過渡電流を繰返し受けても十分に耐え得
る。
を備えた本発明の過電圧保護装置の平面図である。これ
らの実施態様は、従来の閾値切換え装置に優る重要な利
点が少なくとも４つある。第一に本発明装置は局部加熱
効果の集中を防止することができ、それは閾値切換え材
料の導電フイラメントの断面の最大幅を所定の許容限度
まで、例えば25ミクロン、15ミクロン、あるいは５ミク
ロン以下まで小さくすると共に長さは幅の５倍、10倍、
20倍、50倍あるいはそれ以上にすることによる。第二は
本発明装置では比較的大表面積に亘つて電流路を分散す
ることで、それによりヒートシンクとして熱伝導率の高
い材料を実質的質量使用できて、切換え材料内のフイラ
メント電流路から熱を無害に分散するのを助けることが
可能になる。第三は本発明装置は大型化して高電力の過
渡電流を処理することができる。第四は本発明装置は装
置の各種活性部分に対して余分の活性部分、余分の相互
接続および電極を設ける。このような冗長性を与えるこ
とによつて、装置内の活性部分またはその電極や相互接
続の１つまたはそれ以上が熱応力によつて開路した場合
でも、過電圧防御装置の機能を保つことができる。従つ
て本発明の装置は多重落雷やEMPにより発生するような
超高電流、高速過渡電流を繰返し受けても十分に耐え得
る。
第13図の部分平面図に示す本発明の電気装置280は、
櫛形電極の間に非水平方向に伸びる電流電路を配設した
形式のものである。第12図の薄膜構造260を用いて、電
気装置280を構成することができる。特に第13図の12−1
2線に沿つて取つた部分断面図は、第12図に示したよう
になるだろう。構造280は上部金属化層をパターン化し
た上部電極242を有しており、上部電極は指状部242a,24
2bのように共通接続部242cから延びる指状部分を複数個
備えている。共通接続部242cに接続されて前記指状部と
反対方向に伸びるのが部分242dであり、この部分を接触
パツド（不図示）のような接続手段まで延設して上部電
極242への電気接続を行なうことができる。下部電極272
も同様に、絶縁層222のメサ構造パターンの間のチヤネ
ル内に設けられる指状部分272a,272bと、指状部を相互
接続する共通基部272cと、下部電極に電気的接続を行な
う接続パツド部272d（一部図示）とを備えている。第13
図に示すように、上部電極層242はパターン化絶縁層222
の上に形成するのが好適であり、下部パターン化電極層
272は絶縁層222の側壁によつて形成されるチヤネル270
のようなチヤネル間に該チヤネルに隣接して形成するの
が好適である。
櫛形電極の間に非水平方向に伸びる電流電路を配設した
形式のものである。第12図の薄膜構造260を用いて、電
気装置280を構成することができる。特に第13図の12−1
2線に沿つて取つた部分断面図は、第12図に示したよう
になるだろう。構造280は上部金属化層をパターン化し
た上部電極242を有しており、上部電極は指状部242a,24
2bのように共通接続部242cから延びる指状部分を複数個
備えている。共通接続部242cに接続されて前記指状部と
反対方向に伸びるのが部分242dであり、この部分を接触
パツド（不図示）のような接続手段まで延設して上部電
極242への電気接続を行なうことができる。下部電極272
も同様に、絶縁層222のメサ構造パターンの間のチヤネ
ル内に設けられる指状部分272a,272bと、指状部を相互
接続する共通基部272cと、下部電極に電気的接続を行な
う接続パツド部272d（一部図示）とを備えている。第13
図に示すように、上部電極層242はパターン化絶縁層222
の上に形成するのが好適であり、下部パターン化電極層
272は絶縁層222の側壁によつて形成されるチヤネル270
のようなチヤネル間に該チヤネルに隣接して形成するの
が好適である。
絶縁メサ構造222aと222b間のチヤネル270の幅284のよ
うなチヤネル幅は、例えば５〜50ミクロンまたはそれ以
上と熱放散を有効に行なえる大きさにする必要がある。
チヤネル幅が大きくなるに従がつて、電気装置の単位面
積当りで放散される平均熱量が小さくなる。それに伴な
つて電極層272の幅も大きくなるため、アンペア容量が
増えて抵抗加熱効果が低減される。
うなチヤネル幅は、例えば５〜50ミクロンまたはそれ以
上と熱放散を有効に行なえる大きさにする必要がある。
チヤネル幅が大きくなるに従がつて、電気装置の単位面
積当りで放散される平均熱量が小さくなる。それに伴な
つて電極層272の幅も大きくなるため、アンペア容量が
増えて抵抗加熱効果が低減される。
電気装置280は、第９図の薄膜構造220を用いて構成す
ることができる。この場合の下部電極層は、第13図の層
272のように別個の指状部を備える構成ではなく、上部
電極層242の下一帯に存在する一体平面状に構成するこ
とになる。（必要に応じ上部電極242もパターン化しな
いまま残して、インダクタンスの最小化、および電流搬
送能力と熱放散能力の最大化を図ることも可能であ
る。）第13図では限定された大きさの指状部を数個しか
示していないが、櫛形指状部の長さ286および数を必要
なだけ大きくして装置280の電流容量を増大できること
は理解されよう。
ることができる。この場合の下部電極層は、第13図の層
272のように別個の指状部を備える構成ではなく、上部
電極層242の下一帯に存在する一体平面状に構成するこ
とになる。（必要に応じ上部電極242もパターン化しな
いまま残して、インダクタンスの最小化、および電流搬
送能力と熱放散能力の最大化を図ることも可能であ
る。）第13図では限定された大きさの指状部を数個しか
示していないが、櫛形指状部の長さ286および数を必要
なだけ大きくして装置280の電流容量を増大できること
は理解されよう。
装置280の使用時、電極層242、272の何れか一方を保
護したい導体または電気装置に接続する一方、他方の電
極層を直流共通線または大地のような放電路に接続し
て、他方の導体に印加される過電圧による電流をその放
電路に無害に分流できるようにする。上部電極242と下
部電極272との間に設けられる装置280の伸長形電流導電
路288全体の大体の場所を点描して示す。電流導電路288
は、横部分と縦部分289〜299を連続して形成される。動
作時、過電圧が上部電極と下部電極の間の一帯に実質的
に瞬間的に印加され、導電路288内の閾値切換え材料38
部全部をオン状態に切換わる状態にする。こうして少な
くとも１点（その目的で任意に選択する）、例えば部分
295の点300がオン状態に切換わつて電流フイラメントを
形成する。電流フイラメントは導電路288に沿つて302お
よび304の方向に急速に拡がり、遂には伸長フイラメン
トが過電圧状態で生成される最大電流に相当する大きさ
になる。例えば伸長フイラメントは、一定量の電流を処
理するのに導電路288の部分294、296の点306,308まで拡
張するだけでよい場合もあるが、電流が十分に強いと導
電路288の全長に亘つてフイラメントが拡大することも
ある。導電路288に沿つてフイラメントが成長または伝
搬する速度は、どのような過渡過電圧が印加されても対
応できる程度に速くなるものと考えられ、ほとんど光速
に及ぶこともある。
護したい導体または電気装置に接続する一方、他方の電
極層を直流共通線または大地のような放電路に接続し
て、他方の導体に印加される過電圧による電流をその放
電路に無害に分流できるようにする。上部電極242と下
部電極272との間に設けられる装置280の伸長形電流導電
路288全体の大体の場所を点描して示す。電流導電路288
は、横部分と縦部分289〜299を連続して形成される。動
作時、過電圧が上部電極と下部電極の間の一帯に実質的
に瞬間的に印加され、導電路288内の閾値切換え材料38
部全部をオン状態に切換わる状態にする。こうして少な
くとも１点（その目的で任意に選択する）、例えば部分
295の点300がオン状態に切換わつて電流フイラメントを
形成する。電流フイラメントは導電路288に沿つて302お
よび304の方向に急速に拡がり、遂には伸長フイラメン
トが過電圧状態で生成される最大電流に相当する大きさ
になる。例えば伸長フイラメントは、一定量の電流を処
理するのに導電路288の部分294、296の点306,308まで拡
張するだけでよい場合もあるが、電流が十分に強いと導
電路288の全長に亘つてフイラメントが拡大することも
ある。導電路288に沿つてフイラメントが成長または伝
搬する速度は、どのような過渡過電圧が印加されても対
応できる程度に速くなるものと考えられ、ほとんど光速
に及ぶこともある。
第９図の装置を考慮して以上の動作の理解をさらに深
めることができる。第９図に示した薄膜炭素層232′と2
32a間のフイラメント導電路250aは、拡張するに従がつ
てメサ構造226の周囲に沿つて成長し、装置306の受ける
過電圧状態によつてどのような電流が加わつてもそれを
処理できるようになる。それと同様に、第９図に示した
メサ構造228と関連するフイラメント導電路250bも必要
なだけ拡張して、必要であればメサ構造の周囲を実質的
に一周する。しかしチヤネル230の幅が十分であると仮
定すると、フイラメント導電路250aは直接的にチヤネル
を横切つて導電路250bまで拡張することはなく、またそ
の反応の場合もない。
めることができる。第９図に示した薄膜炭素層232′と2
32a間のフイラメント導電路250aは、拡張するに従がつ
てメサ構造226の周囲に沿つて成長し、装置306の受ける
過電圧状態によつてどのような電流が加わつてもそれを
処理できるようになる。それと同様に、第９図に示した
メサ構造228と関連するフイラメント導電路250bも必要
なだけ拡張して、必要であればメサ構造の周囲を実質的
に一周する。しかしチヤネル230の幅が十分であると仮
定すると、フイラメント導電路250aは直接的にチヤネル
を横切つて導電路250bまで拡張することはなく、またそ
の反応の場合もない。
装置280の個々の指状部とそれに関連する各種層は、
第９〜13図に開示しているように薄膜層を連続的に堆
積、パターン化して同時に形成するのが望ましい。従つ
て導電路288の個々の部分289〜299は、事実上同じ電流
・電圧特性をもつようにする必要がある。これは切換え
材料の層38に隣接しかつこれと電気的に密接に接触する
導電路288の各部の上部電極と下部電極の細長い表面部
分が、物理的には他者の細長い表面部分から長さ方向に
沿つて等距離の間隔をあけて配され、かつ動作的にも他
者の細長い表面部分に関して配設されることになり、従
つてその間を流れる電流に非常に均等な距離を与えるた
めである。この点に関しては第13図に示したように、横
部分289,291,293,295,297および水平部分290,292,294,2
96,298をそれぞれ接続する導電路288の角に丸味をつけ
ることにより、直角の角部に関連して生じてその部分の
電流・電圧特性を変更することもある高電界効果を防止
するのが望ましい。またアンペア容量を大きくしたい時
にも、薄膜の材料を基板262の同一の大面積上に全部同
時にパターン化する方法をとるため、指状部の形成数を
増やす際に特にコストが増大することはない。導電路28
8のような電流導電路の多重部分を電流・電圧特性を密
に整合させて一体形成することにより、電流路の一部分
が大きい過渡電流を一手に処理しようとして破壊される
代わりに導電路の種々の部分で過渡電流を比較的等分に
分担処理するようになる。
第９〜13図に開示しているように薄膜層を連続的に堆
積、パターン化して同時に形成するのが望ましい。従つ
て導電路288の個々の部分289〜299は、事実上同じ電流
・電圧特性をもつようにする必要がある。これは切換え
材料の層38に隣接しかつこれと電気的に密接に接触する
導電路288の各部の上部電極と下部電極の細長い表面部
分が、物理的には他者の細長い表面部分から長さ方向に
沿つて等距離の間隔をあけて配され、かつ動作的にも他
者の細長い表面部分に関して配設されることになり、従
つてその間を流れる電流に非常に均等な距離を与えるた
めである。この点に関しては第13図に示したように、横
部分289,291,293,295,297および水平部分290,292,294,2
96,298をそれぞれ接続する導電路288の角に丸味をつけ
ることにより、直角の角部に関連して生じてその部分の
電流・電圧特性を変更することもある高電界効果を防止
するのが望ましい。またアンペア容量を大きくしたい時
にも、薄膜の材料を基板262の同一の大面積上に全部同
時にパターン化する方法をとるため、指状部の形成数を
増やす際に特にコストが増大することはない。導電路28
8のような電流導電路の多重部分を電流・電圧特性を密
に整合させて一体形成することにより、電流路の一部分
が大きい過渡電流を一手に処理しようとして破壊される
代わりに導電路の種々の部分で過渡電流を比較的等分に
分担処理するようになる。
第14図は本発明によるさらに別の過電圧保護装置380
を示す平面図である。この装置は第１〜12図に示した幾
つかの構造を用いて実施することができるが、ここでは
第4B図の構造118を用いて構成したものとして説明す
る。装置380は、第14図に示すような大型の矩形平面状
下部電極34と、図示のように十文形にパターン化した電
極層42および上部金属化層110から成る上部電極とを含
む。上部電極は破線で示す中心節部381と４つの脚部382
〜385とを含み、脚部はそれぞれ共通の中心節部382から
図示のように半径方向外側に向かつて延びている。第16
図の４′−４′線に沿つて脚部385の断面をとると、第4
B図の構造118と同様になり、絶縁層102の細長い開口部1
04で形成されるチヤネル104を有する。脚部385のチヤネ
ル104の幅は２〜25ミクロンであるが、２〜10ミクロン
が好適である。個々の脚部382〜385の長さは、脚部385
のチヤネル104のようなチヤネルの幅の10倍にするのが
好適であり、20〜100倍あるいはそれ以上にすることも
できる。装置380のチヤネルまたは電流路は、破線で示
すように中心節部を通つて脚部382〜384の下に延び、小
形の十字パターンを形成する。
を示す平面図である。この装置は第１〜12図に示した幾
つかの構造を用いて実施することができるが、ここでは
第4B図の構造118を用いて構成したものとして説明す
る。装置380は、第14図に示すような大型の矩形平面状
下部電極34と、図示のように十文形にパターン化した電
極層42および上部金属化層110から成る上部電極とを含
む。上部電極は破線で示す中心節部381と４つの脚部382
〜385とを含み、脚部はそれぞれ共通の中心節部382から
図示のように半径方向外側に向かつて延びている。第16
図の４′−４′線に沿つて脚部385の断面をとると、第4
B図の構造118と同様になり、絶縁層102の細長い開口部1
04で形成されるチヤネル104を有する。脚部385のチヤネ
ル104の幅は２〜25ミクロンであるが、２〜10ミクロン
が好適である。個々の脚部382〜385の長さは、脚部385
のチヤネル104のようなチヤネルの幅の10倍にするのが
好適であり、20〜100倍あるいはそれ以上にすることも
できる。装置380のチヤネルまたは電流路は、破線で示
すように中心節部を通つて脚部382〜384の下に延び、小
形の十字パターンを形成する。
装置380の動作時、比較的小さい過電圧が装置に印加
されると、装置380は例えば脚部384のチヤネル390内の
点または位置388で導電を開始する。電流が増すに従が
つて、電流フイラメントがあらゆる方向に拡大して脚部
384の下方にある閾値切換え材料のチヤネル390の幅を埋
めて位置388の両側に隣接するチヤネル側壁と急速に接
触し、さらには矢印392,393で示すようにチヤネルに沿
つて縦方向に拡張を続ける。拡張する電流フイラメント
が点または位置396に達すると、今度は矢印398,400,402
で示す３つの直交方向に拡張を続ける態勢となる。この
ように拡張電流フイラメントが、脚部382,383,385下部
の閾値切換え材料で埋めたチヤネルの中に分岐または分
割される。電流フイラメントがこれら別個のチヤネルの
中に拡張することによつて、単に２つの大型の平形電極
の間で両側に大型の平形閾値切換え材料を配設しただけ
の閾値装置に比べてはるかに大きい面積に電流を分布で
きるようになる。従つて平形構成の場合にその最大有効
寸法を基本的に限定すると考えられる局部加熱効果の集
中は、装置380により実質的あるいは完全に防止され
る。
されると、装置380は例えば脚部384のチヤネル390内の
点または位置388で導電を開始する。電流が増すに従が
つて、電流フイラメントがあらゆる方向に拡大して脚部
384の下方にある閾値切換え材料のチヤネル390の幅を埋
めて位置388の両側に隣接するチヤネル側壁と急速に接
触し、さらには矢印392,393で示すようにチヤネルに沿
つて縦方向に拡張を続ける。拡張する電流フイラメント
が点または位置396に達すると、今度は矢印398,400,402
で示す３つの直交方向に拡張を続ける態勢となる。この
ように拡張電流フイラメントが、脚部382,383,385下部
の閾値切換え材料で埋めたチヤネルの中に分岐または分
割される。電流フイラメントがこれら別個のチヤネルの
中に拡張することによつて、単に２つの大型の平形電極
の間で両側に大型の平形閾値切換え材料を配設しただけ
の閾値装置に比べてはるかに大きい面積に電流を分布で
きるようになる。従つて平形構成の場合にその最大有効
寸法を基本的に限定すると考えられる局部加熱効果の集
中は、装置380により実質的あるいは完全に防止され
る。
次に第15図を参照すると、過電圧保護装置420が平面
図で示されている。装置420は上部電極層422と連続平面
状の下部電極層424を含み、何れも図示のようにパター
ン化されている。上部電極422に接触パツド部426と、該
接触パツド426から上部パターン化電極層422の主要部へ
と続く余分の相互接続線427,428が設けられる。上部金
属層422は中心節部431〜438を含んでおり、そこから少
なくとも３つの直交方向に外に向かつて脚部が延設され
る。脚部には水平部441〜449と垂直脚部451〜458が含ま
れる。中心節部431〜438と脚部441〜458とで、相互に直
交する複数の水平線と複数の垂直線から成る長方形構成
の非常に導電性の高いグリツドが形成されており、過電
圧状態による電流をかなり広い領域に配分する。この相
互接続グリツドが上部電極層422に対し、その下にある
任意の特定導電点に達する余分の導電路を構成してい
る。
図で示されている。装置420は上部電極層422と連続平面
状の下部電極層424を含み、何れも図示のようにパター
ン化されている。上部電極422に接触パツド部426と、該
接触パツド426から上部パターン化電極層422の主要部へ
と続く余分の相互接続線427,428が設けられる。上部金
属層422は中心節部431〜438を含んでおり、そこから少
なくとも３つの直交方向に外に向かつて脚部が延設され
る。脚部には水平部441〜449と垂直脚部451〜458が含ま
れる。中心節部431〜438と脚部441〜458とで、相互に直
交する複数の水平線と複数の垂直線から成る長方形構成
の非常に導電性の高いグリツドが形成されており、過電
圧状態による電流をかなり広い領域に配分する。この相
互接続グリツドが上部電極層422に対し、その下にある
任意の特定導電点に達する余分の導電路を構成してい
る。
第15図に示した装置420は、第１〜12図に示した幾つ
かの構造を用いて実施できる。例えば第１図の構造を用
いて、第１図の下部電極層34を下部電極424として作用
させ、第１図の上部電極層42を第15図に示した上部電極
層422を形成するようにパターン化することができる。
このような実施態様においては、閾値切換え材料層38は
電流路各部の近傍でパターン化される必要が無くなる
が、必要に応じてパターン化することもできる。薄膜炭
素材料から成る上部層40についても、その膜厚により抵
抗率が比較的高くなるが、あるいは選定の堆積工程のパ
ラメータを調整してその抵抗率を比較的高くすることが
できるため、層38と同じことが言える。層38および40を
図示のように連続的（即ちパターン化しない）にした場
合でも、パターン化層422の脚部および節部の下にある
伸長形電流導電路の幅は、上部電極のパターン化領域の
縁部から１ミクロンないし数ミクロン離れた個所の電圧
および／または電流により脚部および節部直下の領域に
実質的に限定され、これは任意の閾値切換え材料の抵抗
を低くするのに必要な導電プロセスを維持するのに不十
分である。上部炭素層40をパターン化しない利点の１つ
に、後続の処理工程においてパツシベーシヨン層を形成
するまでの間層38を汚染から保護するのを助けるという
ことがある。
かの構造を用いて実施できる。例えば第１図の構造を用
いて、第１図の下部電極層34を下部電極424として作用
させ、第１図の上部電極層42を第15図に示した上部電極
層422を形成するようにパターン化することができる。
このような実施態様においては、閾値切換え材料層38は
電流路各部の近傍でパターン化される必要が無くなる
が、必要に応じてパターン化することもできる。薄膜炭
素材料から成る上部層40についても、その膜厚により抵
抗率が比較的高くなるが、あるいは選定の堆積工程のパ
ラメータを調整してその抵抗率を比較的高くすることが
できるため、層38と同じことが言える。層38および40を
図示のように連続的（即ちパターン化しない）にした場
合でも、パターン化層422の脚部および節部の下にある
伸長形電流導電路の幅は、上部電極のパターン化領域の
縁部から１ミクロンないし数ミクロン離れた個所の電圧
および／または電流により脚部および節部直下の領域に
実質的に限定され、これは任意の閾値切換え材料の抵抗
を低くするのに必要な導電プロセスを維持するのに不十
分である。上部炭素層40をパターン化しない利点の１つ
に、後続の処理工程においてパツシベーシヨン層を形成
するまでの間層38を汚染から保護するのを助けるという
ことがある。
電流の配分（および装置の動作中に生成される熱の分
配）をより効率的にするために、電極層422の上に比較
的厚いアルミニウム層を設け、必要であれば層422と同
様にパターン化するのが望ましい。
配）をより効率的にするために、電極層422の上に比較
的厚いアルミニウム層を設け、必要であれば層422と同
様にパターン化するのが望ましい。
装置420の脚部の幅と長さを適当な大きさにすること
により、局部加熱効果の集中を実質的に防止あるいは排
除できる。第15図の実施態様の脚部の長さは、脚部の幅
の少なくとも５倍、好適には10倍または20倍、あるいは
それ以上にするのが望ましい。従つて、例えば脚部の幅
を10ミクロンとすると、脚部441,444,451および452によ
つて包囲される第15図上部左隅の矩形領域460は、100ミ
クロン×100ミクロン、または200ミクロン×200ミクロ
ンあるいはそれ以上となる。
により、局部加熱効果の集中を実質的に防止あるいは排
除できる。第15図の実施態様の脚部の長さは、脚部の幅
の少なくとも５倍、好適には10倍または20倍、あるいは
それ以上にするのが望ましい。従つて、例えば脚部の幅
を10ミクロンとすると、脚部441,444,451および452によ
つて包囲される第15図上部左隅の矩形領域460は、100ミ
クロン×100ミクロン、または200ミクロン×200ミクロ
ンあるいはそれ以上となる。
第16図は本発明による過電圧保護装置のさらに別の実
施態様を示す。第16図の装置480は、ほぼ矩形の電極482
にパターン化されている上部金属化層と、下部電極484
と、両電極の間に配設される閾値切換え材料から成る蛇
行状導電チヤネル486とを有する。装置480は第１〜12図
に断面を示した幾つかの構造を用いて実施できる。例え
ば第4A図の装置を用いて、装置480を実施する場合、絶
縁層102をパターン化して開口部102が第16図の点線で示
すような蛇行状チヤネル486を形成するようにするだけ
でよい。他の実施態様と同様、第16図の装置も電流導電
路または閾値材料を電極層パターン482の下の領域に好
適に限定することによつて、装置を動作させた時に有害
な局部加熱効果を防止するという利点を有する。
施態様を示す。第16図の装置480は、ほぼ矩形の電極482
にパターン化されている上部金属化層と、下部電極484
と、両電極の間に配設される閾値切換え材料から成る蛇
行状導電チヤネル486とを有する。装置480は第１〜12図
に断面を示した幾つかの構造を用いて実施できる。例え
ば第4A図の装置を用いて、装置480を実施する場合、絶
縁層102をパターン化して開口部102が第16図の点線で示
すような蛇行状チヤネル486を形成するようにするだけ
でよい。他の実施態様と同様、第16図の装置も電流導電
路または閾値材料を電極層パターン482の下の領域に好
適に限定することによつて、装置を動作させた時に有害
な局部加熱効果を防止するという利点を有する。
本発明の過電圧保護装置に関して使用できる多様な構
成は、それらが小型であること、またほぼ平面状である
ことと相俟つて、抵抗、キヤパシタンスおよびインダク
タンスを制御することによつて所定のインピーダンスを
もつ装置として任意に構成できる。必要に応じてキヤパ
シタンスおよび／またはインダクタンスを図示の複数の
実施態様に関連して指摘したように最小化できる。その
ため本発明の装置は適当な大きさとすることで、大キヤ
パシタンスの排除を要する超小型電子回路用途に関連し
て使用するのに非常に適した装置となる。同様に本発明
の装置は、そのインダクタンス値が非常に低いことを考
えた場合、超高速動作に非常に適する装置でもある。こ
の点に関して、本発明の装置への電気配線は屈曲部や角
の数を最小にして、過電圧保護装置の見掛けインダクタ
ンスを不必要に大きくしないのが望ましい。
成は、それらが小型であること、またほぼ平面状である
ことと相俟つて、抵抗、キヤパシタンスおよびインダク
タンスを制御することによつて所定のインピーダンスを
もつ装置として任意に構成できる。必要に応じてキヤパ
シタンスおよび／またはインダクタンスを図示の複数の
実施態様に関連して指摘したように最小化できる。その
ため本発明の装置は適当な大きさとすることで、大キヤ
パシタンスの排除を要する超小型電子回路用途に関連し
て使用するのに非常に適した装置となる。同様に本発明
の装置は、そのインダクタンス値が非常に低いことを考
えた場合、超高速動作に非常に適する装置でもある。こ
の点に関して、本発明の装置への電気配線は屈曲部や角
の数を最小にして、過電圧保護装置の見掛けインダクタ
ンスを不必要に大きくしないのが望ましい。
本発明の各種実施態様に関する以上の説明は、全て閾
値切換え材料と第１図の電極層34,42のようなより導電
性の高い電極層との間に２つの薄膜炭素層を障壁層とし
て含んでいた。このような薄膜炭素層の使用が好ましい
のは、過電圧保護装置を長期間に亘つて高安定性を有す
る装置にしたい場合である。特に、S.R.Ovshinskyの発
明による非晶質カルコゲニド切換え材料を用いた薄膜閾
値切換え装置を直流用途で用いた時に、薄膜炭素層は優
れた障壁層として機能すると考えられる。しかし、この
ような閾値切換え材料を用いながら薄膜炭素障壁層を用
いない過電圧保護装置でも、特に交流用途に関しては十
分に機能することが周知となつている。従つて本発明に
よる過電圧保護装置は全て、薄膜炭素層なしでも形成で
きると理解されるべきである。このような実施態様にお
いては、第１図の層34,42のような電極層が直接に閾値
切換え材料と接触することになる。
値切換え材料と第１図の電極層34,42のようなより導電
性の高い電極層との間に２つの薄膜炭素層を障壁層とし
て含んでいた。このような薄膜炭素層の使用が好ましい
のは、過電圧保護装置を長期間に亘つて高安定性を有す
る装置にしたい場合である。特に、S.R.Ovshinskyの発
明による非晶質カルコゲニド切換え材料を用いた薄膜閾
値切換え装置を直流用途で用いた時に、薄膜炭素層は優
れた障壁層として機能すると考えられる。しかし、この
ような閾値切換え材料を用いながら薄膜炭素障壁層を用
いない過電圧保護装置でも、特に交流用途に関しては十
分に機能することが周知となつている。従つて本発明に
よる過電圧保護装置は全て、薄膜炭素層なしでも形成で
きると理解されるべきである。このような実施態様にお
いては、第１図の層34,42のような電極層が直接に閾値
切換え材料と接触することになる。
本発明の実施態様に使用する材料としては、非晶質カ
ルコゲニド閾値切換え材料が好適であるが、本発明の装
置の中に堆積その他の方法で適当に組入れ得る材料であ
ればその他任意の閾値切換え材料を使用してもよい。
ルコゲニド閾値切換え材料が好適であるが、本発明の装
置の中に堆積その他の方法で適当に組入れ得る材料であ
ればその他任意の閾値切換え材料を使用してもよい。
図示の閾値切換え装置の中間電極層、例えば第１図の
電極層34,42を形成するのに好適な材料として、上の説
明では実質的に非晶質のモリブデンを挙げたが、閾値切
換え材料および装置内に使用されるその他の材料と適合
性をもつことを条件にその他の導電性材料を幾つでも使
用できる。例えば、非晶質カルコゲニド閾値切換え材料
で構成した過電圧保護装置の場合、タンタル、黒鉛、ニ
オブ、耐熱金属酸化物、炭化物、硫化物等で形成した電
極層を用いることができる。好適には、このような材料
を真空技術を用いて実質的に無秩序の略非晶質状態に堆
積して、非晶質カルコゲニド半導体材料が前記の材料の
電極と接触状態から結晶質状状態になろうとする傾向を
無くすとよい。
電極層34,42を形成するのに好適な材料として、上の説
明では実質的に非晶質のモリブデンを挙げたが、閾値切
換え材料および装置内に使用されるその他の材料と適合
性をもつことを条件にその他の導電性材料を幾つでも使
用できる。例えば、非晶質カルコゲニド閾値切換え材料
で構成した過電圧保護装置の場合、タンタル、黒鉛、ニ
オブ、耐熱金属酸化物、炭化物、硫化物等で形成した電
極層を用いることができる。好適には、このような材料
を真空技術を用いて実質的に無秩序の略非晶質状態に堆
積して、非晶質カルコゲニド半導体材料が前記の材料の
電極と接触状態から結晶質状状態になろうとする傾向を
無くすとよい。
図示の本発明の各実施態様において、任意の絶縁性材
料から成るパツシベーシヨン層を構造全面に堆積して環
境汚染からの保護および／または他の装置や回路との電
気的接触事故を防止することができ、またそうするのが
望ましい。このパツシベーシヨン層の材料としては熱伝
導性の良い材料が好適で、それでヒートシンクを該パツ
シベーシヨン層と物理的に密接に接触させて配置して熱
放散能力を高めることが可能になる。アルミニウムまた
は銀のデイスクか薄いシート、または適当なシリコンベ
ースの液体または合成油材料等をヒートシンクとして使
用できる。これらのヒートシンクの構成以外に適当な構
成についても、過渡過電圧保護装置の設計に携わる当業
者には周知であるため、ここではこれ以上の説明を要し
ないと考える。
料から成るパツシベーシヨン層を構造全面に堆積して環
境汚染からの保護および／または他の装置や回路との電
気的接触事故を防止することができ、またそうするのが
望ましい。このパツシベーシヨン層の材料としては熱伝
導性の良い材料が好適で、それでヒートシンクを該パツ
シベーシヨン層と物理的に密接に接触させて配置して熱
放散能力を高めることが可能になる。アルミニウムまた
は銀のデイスクか薄いシート、または適当なシリコンベ
ースの液体または合成油材料等をヒートシンクとして使
用できる。これらのヒートシンクの構成以外に適当な構
成についても、過渡過電圧保護装置の設計に携わる当業
者には周知であるため、ここではこれ以上の説明を要し
ないと考える。
本発明の各過電圧保護装置は、既存の超小型電子回路
の上に直接堆積して接続することにより、その上の導体
または回路に対して過電圧保護を与えるようにできる。
本発明の薄膜装置は１つの集積回路（IC）チツプ上、ま
たはICチツプを多数含む結晶質ウエーハ上に数十個から
数千個単位で同時に形成することができる。このため本
発明の装置は、チツプ製造業者がICチツプの一体部分と
して経済的に製造することもできる。別の方法として、
数十個ないし数百個あるいはそれ以上の本発明装置を１
つの大面積（例えば100〜1000cm2）基板、例えば絶縁性
材料、合成プラスチツクのウエブ材料、またはガラスか
ら成る薄膜層を備えた（または備えない）ステンレス鋼
薄板の上に集積固体装置製造用の回分加工法を用いて同
時に大量生産することもできる。この場合、その後に基
板を采の目に切つて装置群または個々の装置に分け、１
つまたはそれ以上を小形容器またはチツプキヤリヤに従
来の方法で実装して、個別の装置として電子産業での使
用に灯し得る。このようなパツケージに従来のヒートシ
ンクをさらに設けて、パツケージ装置の放熱能力を高め
ることもできる。前出の米国特許出願第666,582号に開
示されているように、このような装置を容易に電気コネ
クタ等の中に組込めるような特別のパツケージ設計とす
ることもできる。
の上に直接堆積して接続することにより、その上の導体
または回路に対して過電圧保護を与えるようにできる。
本発明の薄膜装置は１つの集積回路（IC）チツプ上、ま
たはICチツプを多数含む結晶質ウエーハ上に数十個から
数千個単位で同時に形成することができる。このため本
発明の装置は、チツプ製造業者がICチツプの一体部分と
して経済的に製造することもできる。別の方法として、
数十個ないし数百個あるいはそれ以上の本発明装置を１
つの大面積（例えば100〜1000cm2）基板、例えば絶縁性
材料、合成プラスチツクのウエブ材料、またはガラスか
ら成る薄膜層を備えた（または備えない）ステンレス鋼
薄板の上に集積固体装置製造用の回分加工法を用いて同
時に大量生産することもできる。この場合、その後に基
板を采の目に切つて装置群または個々の装置に分け、１
つまたはそれ以上を小形容器またはチツプキヤリヤに従
来の方法で実装して、個別の装置として電子産業での使
用に灯し得る。このようなパツケージに従来のヒートシ
ンクをさらに設けて、パツケージ装置の放熱能力を高め
ることもできる。前出の米国特許出願第666,582号に開
示されているように、このような装置を容易に電気コネ
クタ等の中に組込めるような特別のパツケージ設計とす
ることもできる。
以上、本発明の幾つかの好適実施態様に関して説明し
て来たが、当業者であれば本発明を説明する目的で選択
した好適実施態様に対して色々な変更または補足を行な
うことができ、それも本発明の主旨および目的から逸脱
するものではないと理解されるべきである。例えば本発
明の構造の１種類またはそれ以上を、全薄膜電子アレー
または結晶質／薄膜混合電子アレーに組入れて、その中
の固体回路部品を保護させることもできる。この場合、
薄膜電極層34は下部電極形成層の上に配設してもよい
し、あるいは下部電極形成層に代えることもでき、下部
電極形成層はその下にある薄膜構造または結晶質構造の
上または中に構成されるダイオード、絶縁装置、その他
のアドレス手段の一部も形成する。特許請求の範囲の中
で使用している「電極」または「電極層」という用語
は、このような電極形成層も含むものとする。従つて本
発明は以上に特定的に説明した以外にも、特許請求の範
囲の中で色々な方法で実施できると理解されるべきであ
る。
て来たが、当業者であれば本発明を説明する目的で選択
した好適実施態様に対して色々な変更または補足を行な
うことができ、それも本発明の主旨および目的から逸脱
するものではないと理解されるべきである。例えば本発
明の構造の１種類またはそれ以上を、全薄膜電子アレー
または結晶質／薄膜混合電子アレーに組入れて、その中
の固体回路部品を保護させることもできる。この場合、
薄膜電極層34は下部電極形成層の上に配設してもよい
し、あるいは下部電極形成層に代えることもでき、下部
電極形成層はその下にある薄膜構造または結晶質構造の
上または中に構成されるダイオード、絶縁装置、その他
のアドレス手段の一部も形成する。特許請求の範囲の中
で使用している「電極」または「電極層」という用語
は、このような電極形成層も含むものとする。従つて本
発明は以上に特定的に説明した以外にも、特許請求の範
囲の中で色々な方法で実施できると理解されるべきであ
る。
第１図は本発明の電気装置の断面を示す部分側面図、第
２図は本発明の２つの電気装置の断面を示す部分側面図
で、各装置が共通下部電極の上にメサ構造を備えている
図、第３図は本発明の別のメサ構造を有する２装置の部
分側面図で、２つのメサ構造が相互に電気的に絶縁され
ている図、第4A、4B、4C図も本発明の電気装置の部分側
面図であり、絶縁層の開口部を貫通して垂直導電路が形
成されている図、第5A図は完全に封入した活性領域を有
する本発明の電気装置の別の実施態様を示す部分平面図
で、第5B図は第5A図の5B−5B線に沿つて取つた拡大断面
側面図、第６図は水平に構成した本発明電気装置の側断
面図、第７図は斜行導電路を有する本発明電気装置の側
面図、第8A図と第8B図は構成方法を示すため第６図の装
置を部分的に構成した状態で示す側面図、第９図は斜行
導電路を有する本発明電気装置の部分側面図、第10図と
第11図は第９図の装置の部分的構成段階をそれぞれ示す
側面図、第10図は第９図と同様の本発明電気装置の部分
側面図で、しかも該装置の方がキヤパシタンスが小さい
図、第13図は櫛形電極を備えた本発明電気装置の部分平
面図、第14図は本発明の別の実施態様を示す平面図を、
拡張電流フイラメントの分岐方法を示す図、第15図は余
分の電極相互接続を有する本発明のさらに別の実施態様
を示す平面図、第16図は蛇行状導電チヤネルを備えた本
発明電気装置の平面図である。 30……過電圧保護装置、32……基板、34,42……電極、3
6,40……炭素材料膜、38……半導体層。
２図は本発明の２つの電気装置の断面を示す部分側面図
で、各装置が共通下部電極の上にメサ構造を備えている
図、第３図は本発明の別のメサ構造を有する２装置の部
分側面図で、２つのメサ構造が相互に電気的に絶縁され
ている図、第4A、4B、4C図も本発明の電気装置の部分側
面図であり、絶縁層の開口部を貫通して垂直導電路が形
成されている図、第5A図は完全に封入した活性領域を有
する本発明の電気装置の別の実施態様を示す部分平面図
で、第5B図は第5A図の5B−5B線に沿つて取つた拡大断面
側面図、第６図は水平に構成した本発明電気装置の側断
面図、第７図は斜行導電路を有する本発明電気装置の側
面図、第8A図と第8B図は構成方法を示すため第６図の装
置を部分的に構成した状態で示す側面図、第９図は斜行
導電路を有する本発明電気装置の部分側面図、第10図と
第11図は第９図の装置の部分的構成段階をそれぞれ示す
側面図、第10図は第９図と同様の本発明電気装置の部分
側面図で、しかも該装置の方がキヤパシタンスが小さい
図、第13図は櫛形電極を備えた本発明電気装置の部分平
面図、第14図は本発明の別の実施態様を示す平面図を、
拡張電流フイラメントの分岐方法を示す図、第15図は余
分の電極相互接続を有する本発明のさらに別の実施態様
を示す平面図、第16図は蛇行状導電チヤネルを備えた本
発明電気装置の平面図である。 30……過電圧保護装置、32……基板、34,42……電極、3
6,40……炭素材料膜、38……半導体層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 スタンフオード・アール・オブシンスキ ー アメリカ合衆国、ミシガン・48013、ブ ルームフイールド・ヒルズ、スクウイレ ル・ロード・2700
Claims (14)
- 【請求項１】間隔をあけて配設された複数の電極と該電
極間に配設されている閾値切換え材料とを含んで成り、
前記閾値切換え材料が第１呼称電圧レベルより低い動作
電圧では該材料を通過する電流を実質的に遮断する高電
気抵抗と、前記呼称電圧レベルより高い過電圧において
は電流を導通させる低電気抵抗とを有する固体過電圧保
護装置であつて、 前記電極間の前記閾値切換え材料の細長い断面領域を通
つて電流の流れに対して横方向に実質的に等距離の細長
い電流導電路が設けられており、前記閾値切換え材料の
断面領域の大きい方の寸法に沿う有効長さを前記領域の
最大有効幅の少なくとも約10倍とすることにより、過電
圧と関連して該閾値切換え材料を流れ得る比較的大きい
電流を前記細長い領域全体に分配できるように構成され
ていることを特徴とする装置。 - 【請求項２】両電極の前記細長い領域と関連する２つの
表面部分が同一平面にない、特許請求の範囲第１項に記
載の装置。 - 【請求項３】前記閾値切換え材料の下に熱伝導性の高い
基板をさらに設けて成る、特許請求の範囲第１項に記載
の装置。 - 【請求項４】前記基板が電気的に絶縁性の表面を有して
おり、それにより前記電極層と前記基板との間の電流を
実質的に阻止する、特許請求の範囲第３項に記載の装
置。 - 【請求項５】前記基板が導電性金属で形成されている、
特許請求の範囲第４項に記載の装置。 - 【請求項６】前記閾値切換え材料が少なくとも１種類の
カルコゲンを含む実質的に非晶質の半導体材料である、
特許請求の範囲第１項に記載の装置。 - 【請求項７】前記複数の電極の各々が、前記閾値切換え
材料と密接な電気的接触をしている導電性、非単結晶、
相安定性の非切換え炭素材料の膜を含む特許請求の範囲
第１項に記載の装置。 - 【請求項８】前記電極の各々が薄膜耐熱材料を含む、特
許請求の範囲第１項に記載の装置。 - 【請求項９】前記耐熱材料が閾値切換え材料と直接接触
している、特許請求の範囲第８項に記載の装置。 - 【請求項１０】前記装置内の前記複数電極間に前記電流
導電路を形成する際に、該導電路が前記閾値切換え材料
を実質的に垂直に通るように前記薄膜材料を順次積層し
て構成する、特許請求の範囲第１項に記載の装置。 - 【請求項１１】前記電極が相互に実質的に水平方向に間
隔をあけて配設されており、前記電流導電路を形成した
際に該導電路が前記閾値切換え材料内を実質的に水平に
通るように前記材料の少なくとも一部分を概ね前記層間
に延設して成る、特許請求の範囲第１項に記載の装置。 - 【請求項１２】前記電極の１つの第１部分が、別の前記
電極の最寄の非絶縁部分の上に該非絶縁部分に関して水
平に配設されており、さらに前記装置内に前記電流導電
路を形成した際に該導電路が前記両電極層の前記部分の
間で前記閾値切換え材料内を実質的に斜めに通るように
前記閾値切換え材料が前記両部分の間に配設されてい
る、特許請求の範囲第１項に記載の装置。 - 【請求項１３】前記電極の少なくとも１つと前記閾値切
換え材料がパターン化されてメサ構造を形成して成る、
特許請求の範囲第１項に記載の装置。 - 【請求項１４】細長い開口部を有しており、その中に前
記閾値切換え材料の少なくとも一部分が延設される絶縁
材料層をさらに含んでなり、前記電極の１つが実質的に
前記開口部内に配設されており、 別の前記電極が前記開口部内の前記閾値切換え材料の前
記部分の上に配設されており、 前記電流導電路を前記装置内に形成した際に、該導電路
が前記電極部分の間で前記開口部に配設された前記閾値
切換え材料部分を通つて実質的に垂直に延びるように構
成されている、特許請求の範囲第１項に記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US936553 | 1986-11-26 | ||
| US06/936,553 US4809044A (en) | 1986-08-22 | 1986-11-26 | Thin film overvoltage protection devices |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63150980A JPS63150980A (ja) | 1988-06-23 |
| JP2542876B2 true JP2542876B2 (ja) | 1996-10-09 |
Family
ID=25468797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62298876A Expired - Lifetime JP2542876B2 (ja) | 1986-11-26 | 1987-11-26 | 薄膜過電圧保護装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4809044A (ja) |
| EP (1) | EP0269224A3 (ja) |
| JP (1) | JP2542876B2 (ja) |
| CA (1) | CA1262290A (ja) |
Families Citing this family (130)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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- 1987-09-11 CA CA000546694A patent/CA1262290A/en not_active Expired
- 1987-10-01 EP EP87308722A patent/EP0269224A3/en not_active Withdrawn
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| Publication number | Publication date |
|---|---|
| EP0269224A2 (en) | 1988-06-01 |
| EP0269224A3 (en) | 1989-10-11 |
| CA1262290A (en) | 1989-10-10 |
| US4809044A (en) | 1989-02-28 |
| JPS63150980A (ja) | 1988-06-23 |
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Legal Events
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|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
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