JP2538888B2

JP2538888B2 - デジタル信号復調装置

Info

Publication number: JP2538888B2
Application number: JP61230688A
Authority: JP
Inventors: 石川　　達也
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1986-09-29
Filing date: 1986-09-29
Publication date: 1996-10-02
Anticipated expiration: 2011-10-02
Also published as: JPS6384348A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、Ｍ相、Ｎ相（M,Mは整数）又は離散的ア
ナログ位相を有する位相変調波が時分割多重される伝送
方式におけるデジタル信号復調装置に関する。

（従来の技術） QPSK（４相PSK）等のデジタル伝送方式をさらに発展
させた伝送方式として、例えば、QPSK信号とＮ相PSK信
号とを時分割多重して伝送する方式が考えられている。
この方式は、必要に応じてことなる伝送品質のチャンネ
ルを同時に確保できるため柔軟なシステムを実現できる
利点がある。

その一例として、公表特許公報（特開昭60−500192
号）「信号エンコ−ディング−デコ−ディング装置」に
記載されたものがある。この装置は、QPSKと128相PSKの
時分割多重信号を伝送及び復調する装置として開示され
ている。

上記のような位相変調波を復調するには、第２図に示
すような復調器が用いられる。

入力端子１に供給されるQPSKと128相PSKの時分割多重
信号は、検波器２、３に供給される。検波器２では、局
部発振器16からの出力をそのまま用いた検波が行われる
（以下この検波出力を同相検波出力と言う）。検波器３
では、局部発振器16の出力を）90゜移相器17で移相した
キャリアを用いて検波処理が行われる（以下この検波出
力を直交検波出力と言う）。これらの検波出力は、入力
変調波の位相をθとした場合、局部発振器16の位相が入
力の絶対位相に一致していれば、それぞれcosθ、sinθ
なる電圧値を有している。故に、これらの値を用いて tan^-1 sinθ/cosθを計算すると、入力変調波の位相θ
が得られ位相復調が可能である。

第２図の装置では、各検波出力を、夫々低減フィルタ
４、５を介して取出し、アナログデジタル変換器（以下
A/D変換器と記す）６、７を用いてデジタル化してい
る。そして、QPSKデコーダ９にてこれらの最上位ビット
（MSB）を用いて象限情報を検出し、またアークタンジ
ェント回路（以下tan^-1回路と記す）８にて、MSBを除く
データを用いて０゜〜90゜の位相情報を得ている。

tan^-1回路８はROMにより構成され tan^-1 sinθ/cosθの計算データを記憶したメモリであ
る。

そしてA/D変換器6,7のMSBは、後述するように位相補
正された後、QPS復調出力になると同時に、128相位相変
調信号の復調の際に、位相象限情報として０゜〜90゜位
相情報の復調処理用として用いられる。128相PSKデコー
ダ18は、128相PSKの変調波が入力されているとき、tan
^-1回路８からの位相情報（０゜〜90゜）と２ビット加算
器11からの位相象限情報とから128相PSK復調信号を作成
して出力する。

次に、前記検波器２、３にて用いるキャリアを再生す
るための手段を説明する。

tan^-1回路８からは、０゜〜90゜位相情報がデジタル
データとして出力されており、かつQPSK信号の位相は例
えば、45゜、135゜、225゜、315゜（絶対基準に対して
の位相）と規定されている。したがって、各位相象限の
区別をしないとすると、上記の45゜、135゜、225゜、31
5゜QPSK情報は、tan^-1回路８では、45゜位相復調出力と
して得られる筈である。このことを利用して、QPSK信号
を受信しているときに、tan^-1回路８の出力が45゜デー
タとして得られるように、前記局部発振器16を制御して
やればよい。具体的には、同期確立された状態において
は、位相同期フィードバック選択回路13により、QPSK信
号に対応する信号（45゜情報）のみを抽出し、これをデ
ジタルアナログ変換器（以下D/A変換器と記す）14でア
ナログ信号に変換し、低域フィルタ15を介して局部発振
器16に制御信号として供給する。

次にクロック再生について説明する。

上記したようなキャリア再生動作は、デジタル位相復
調器を用いた例であり、アナログデジタル変換器及びそ
の他のデジタル回路を動作させるためには、予めこれら
の回路に用いるクロックを再生しておく必要がある。即
ち、前述の再生キャリアが入力に非同期であったとして
も正確なクロックを再生しておかなければならない。こ
れを実現するためには、第２図に示すように、直交検波
出力（sinθ）及び同期検波出力（cosθ）の両方を２乗
して加算することにより、再生キャリアと入力間の周波
数離調に起因する上記検波出力に現れる不要な変調を除
去しておけば良い。これは２乗回路22、23、加算回路21
により実現される。そして、加算回路21の出力である２
倍波成分を抽出してクロック再生位相同期回路19を動作
させている。

次に同期検出、及びQPSK復調出力の位相補正について
説明する。

アナログデジタル変換器６、７のMSBを用いて検出す
るQPSKデコーダ９は、例えば第３図に示すような論理で
象限情報を検出し、線形に変換する。いわゆるグレイ符
号をストレートバイナリー符号に変換する。

ここで局発位相（局部発振器16及び90゜位相器17の出
力信号の位相）は、各象限においてQPSK位相が45゜にな
るように制御されているが、象限の区別は行なっていな
いため、90゜ごとに４つの状態のどこにあるのかはわか
らない。故に上記のQPSK復調出力も不安定となるが、こ
れを防ぐために、入力信号中に特定の基準パターンを挿
入し、この基準パターンを検出できるようにしておけば
局発位相が４つのどの位相にあっても現在の局発位相が
どのようにずれているかを判別できる。

上記の判別を行なう回路は、QPSKデコーダ９に接続さ
れた基準パターン検出器10である。この判別結果に応じ
て、前述のストレートバイナリー符号に変換されたQPSK
デコーダ９の出力に補正値を加算してやれば、局発位相
自体を補正しなくても、２ビット加算器11からは正しい
QPSK信号を得ることができる。なおこの基準パターンの
挿入位置を特定のところに決めておけばこれを同期タイ
ミングとして用いることができる。

先の公表特許公報においては、基準パターンは時分割
多重の切り替わるタイミングを示す同期タイミングとし
て用いられている。

更に基準パターン検出器10の出力はヒステリシス特性
を有する同期保護回路12に供給され、この回路の出力が
同期フラッグ、同期タイミングとして利用される。この
同期フラッグ、同期タイミングは、先に述べた位相同期
フィードバック選択回路13に供給され、キャリア引込み
用のデータ導入タイミングとして用いられる。

（発明が解決しようとする問題点）上記の装置では、クロック再生が事前に確立された場
合でも、キャリア再生の初期状態、即ち入力と局部発振
器の初期周波数差をなくし、両者の位相差を所定の値に
引込む過程において以下のような問題がある。

キャリア再生に用いることができる入力は、QPSK信号
の部分だけであり、QPSK以外の128層PSKは、キャリア再
生に関して妨害信号となる。

即ち、事前にQPSK信号のタイミングと128相PSK信号の
タイミングを知っていないと、128相PSK信号の位相が０
゜〜360゜に均一に分布していない限り、この128相PSK
信号をランダム雑音と見なすことはできないためにキャ
リア再生動作の性能が入力に依存するようになってしま
う。

上記QPSK信号と128相PSK信号を区別するためには、前
記基準パターンをキャリアの非同時（周波数離調も含
む）状態で検出しなければならない。即ち、初期周波数
差、初期位相差、基準パターンの長さ、C/Nの条件によ
っては、基準パターンの検出が困難となる場合が有る。
このようになると、キャリア再生が正常に引込みを実現
できなくなる。

そこで、この発明は、キャリア再生動作の入力依存
性、及び不安定性を除去し、確実なキャリア再生（引込
み）動作を実現するデジタル信号復調装置を提供するこ
とを目的とする。

［発明の構成］（問題点を解決するための手段）この発明では、キャリア再生のための同期タイミング
を得るのに、同期信号（QPSK信号）と多相位相信号を遅
延検波し、その出力により送信されている特定の基準パ
ターンを検出し、この検出に応じてキャリア再生のため
の同期タイミングを得るもので有る。そして、ここで得
られた同期タイミングを用いて、キャリア発生部の同期
情報取込みタイミングとするものである。

（作用）上記の手段により、各入力シンボル（QPSK信号による
同期信号）間の相対位相差のみでデータ位相を検出する
ので、キャリアが入力に対して非同期状態であっても、
キャリアの初期周波数差があってもかつ初期位相差があ
っても、これに影響されず確実な基準パターンの検出が
可能となる。また、基準パターンの長さにも影響を受け
ることがない。よって、基準パターンの検出が正確であ
れば、キャリア引込みも確実で迅速なものとすることが
できる。

（実施例）以下この発明の実施例を図面を参照して説明する。

第１図はこの発明の一実施例であり、第２図に示した
従来のものとは、一点鎖線で囲む部分が異なる。従っ
て、第２図の回路と同じ部分には同一符号を付して、異
なる部分を中心に説明する。即ちQPSKデコーダ９の出力
は、２ビット加算器11、位相誤差検出器28、第２のデコ
ーダ24に供給される。

第２のデコーダ24には、tan^-1回路８の出力も供給さ
れる。第２のデコーダ24は、入力を２の補数符号に変換
する回路であって、具体的には第４図に示すように、QP
SKデコーダ９の１ビットをインバータ241で反転する回
路である。

次に第２のデコーダ24の出力は、デジタル遅延検波器
25に供給される。今、tan^-1回路８の出力を６ビットと
すると、このデジタル遅延検波器25には、第２のデコー
ダ24からの入力も合わせると、合計８ビットの入力が有
ることになる。

デジタル遅延検波検波器25は、第５図に示すように、
８ビットのラッチ回路251〜258と、８ビット全加算器25
A、25Bから構成される。このデジタル遅延検波器25の出
力のキャリーを除く上位２ビットを見ると、前後の８ビ
ットデータの位相差を示すことになる。つまり、デジタ
ル遅延検波器25に入力する先行のデータは、ラッチ回路
251〜258により１クロック分ラッチされるから、全加算
器25A、25Bでは、後続のデータと加算されることにな
る。

ここで、全加算器25A、25Bの出力は、各シンボル（基
準位相を示すQPSK信号）に応じて、第６図に示すように
なる。今、時分割多重の切り替わるタイミングを示す基
準パターンが、低C/N時の誤り率を低減するために、２
相変調（45゜と225゜により表わされるパターンもしく
は135゜と315゜により表わされるパターン）であるもの
とすると、各シンボル間の位相差は、０゜か又は180゜
である。したがって全加算器25A、25BのMSB側の２ビッ
トを見れば、その位相変化を検出できることになる。

つまり、上位の２ビットを、排他的論理和回路で構成
されるデータ識別回路26に供給すれば、この回路から０
または１の識別信号が得られる。位相変化が±90゜以内
であれば入力シンボルの位相変化は０と判断され、±90
゜以上であれば入力シンボルの位相変化は１との判定出
力が得られる。第６図の縦の線の領域は位相変化が±90
゜以内、横の線領域は±90゜以上の判定領域を示してい
る。データ識別回路26の出力は、基準パターンが送られ
ている時以外には、伝送信号に応答した判定出力となる
から、０、１の変化はランダムとなる。

そして基準パターンが送られているときには送信側と
受信側とで予め定められている所定の０と１の変化パタ
ーンである基準パターンとなる。そして基準パターンで
あることは後述するような基準パターン検出器27のシフ
トレジスタによりデコーダ内で作成された基準パターン
と比較され基準パターンか否かが検出される。

従って、データ識別回路26の出力を、基準パターン検
出器27に供給し、例えばシフトレジスタを用いたパター
ン検出を行なえば、基準パターンが伝送されてきたとき
に検出信号が得られる。この基準パターン検出信号は、
ヒステリシス特性を有した同期保護回路12に供給され、
この回路の出力が同期タイミングとして利用される。

この同期タイミングは、先にも説明したように、伝送
されてくる同期信号（基準位相を示すデータ）を抽出す
るタイミング信号として、位相同期フィードバック選択
回路13に供給される。

上記したようにこの発明では、デジタル遅延検波手段
を用いて、基準パターンの検出許容範囲を拡大して、シ
ステムの初期状態において入力と、再生キャリアの周波
数的なずれが生じていても、該基準パターンを確実に検
出することができる。よって、基準パターンが検出され
れば、同期引込みも迅速で安定なものとなる。

従来のシステムでは、基準パターンを検出するのに、
絶対位相状態が不安定のまま検出を行なっており、90゜
づつの不安定位相に対応して４つのパターンを用意して
いた。そして、これらと入力とのマッチングを調べるこ
とで基準パターンを検出していた。これに対し本実施例
では、基準パターン検出に関しては、デジタル遅延検波
手段を用いており不安定位相に対しては何等問題を生じ
ることがなく、用意する基準パターンも１種類で充分で
ある。但し、QPSK復調出力を得るときには、絶対位相が
必要であるから本システムでは、入力信号の中に特定の
長さの固定位相の情報を含めて送信するようにしてお
き、受信側ではこれを用いて絶対位相を知るようにはか
られている。

第７図は、再生キャリアと上記固定位相（例えば45゜
情報とする）とを位相比較して位相差を検出し、QPSK復
調出力が正規なものとなるように補正する回路である。

第７図の回路の動作を第８図の説明図と共に説明す
る。上記の固定位相情報（45゜情報）と再生キャリア位
相が第８図のように０゜、＋90゜、＋180゜、＋270゜と
ずれている場合、QPSKデコーダ９の出力9a、9bは同図に
示すようになる。この出力9a、9bは、位相誤差検出器28
に供給される。位相誤差検出器28は、インバータ281、2
82、アンド回路AND1〜AND4、カウンタC1〜C4、位相補正
値発生回路283、オア回路284、ラッチ回路285により構
成されている。

アンド回路AND1〜AND4は、それぞれ、QPSKデコーダ９
の出力を利用して、夫々入力と再生キャリアのずれ０
゜、90゜、180゜、270゜を検出し、検出出力を対応する
カウンタC1〜C4のクロック入力に供給する。このカウン
タC1〜C4のうち、最も速く所定値に達した系が位相誤差
判定出力とされるかまたは、カウンタの計数内容から多
数決論理により、位相誤差が決定される。なおカウンタ
は、上記固定位相情報が送られてくる直前にリセットさ
れる。次に、位相誤差が判明すれば、その誤差を補正し
て正規の位相を示すQPSK復調信号を作ることができる。
この補正を行なう回路が位相補正値発生回路283であ
り、第８図に示すように位相ずれに応じてQPSK復調出力
を０、０にするための補正値を出力する。この出力はラ
ッチ回路285を介して２ビット加算器11に供給される。
ラッチ回路285は、次の連続パターンである固定位相（4
5゜）情報が送られてくるまでこの値を保持し、次の固
定情報が送られてくるとこれに従ってラッチ内容を更新
する。これにより、最終的なQPSK復調出力は、正規の絶
対位相を示す信号として出力される。

［発明の効果］以上説明したように、この発明は、キャリア再生動作
の入力依存性、及び不安定性を除去し、確実なキャリア
再生（引込み）動作を実現するデジタル信号復調装置を
提供できる。この発明によると、C/Nの良い状態では、
シンボルレートの1/4の周波数離調が有っても動作可能
であり、初期位相差およびキャリア再生には寄与しない
128相PSK信号の性質には何等影響されることなく、確実
に同期引込み動作を得ることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図、第２図
は従来のデジタル信号復調装置を示す図、第３図は第２
図のデコーダの判定取決めを説明する説明図、第４図は
第１図の第２デコーダを示す回路図、第５図は第１図の
デジタル遅延検波器を示す回路図、第６図はデジタル検
波器の出力データを説明するための説明図、第７図は第
１図の位相誤差検出器の具体例を示す図、第８図は第７
図の回路の動作を説明するのに示した動作説明図であ
る。２、３……検波器、４、５、15……低域フィルタ、６、
７……アナログデジタル変換器、８……tan^-1回路、９
……QPSKデコーダ、11……２ビット加算器、12……同期
保護回路、13……位相同期フィードバック選択回路、14
……デジタルアナログ変換器、16……局部発振器、24…
…第２デコーダ、25……デジタル遅延検波器、26……デ
ータ識別回路、27……基準パターン検出器、28……位相
誤差検出器。

Claims

(57)【特許請求の範囲】

【請求項１】Ｍ（Ｍは４より大きい整数）相及び４相の
多値デジタル変調信号が時分割多重され、前記４相の多
値デジタル変調信号中に予め定められた前記時分割多重
の切り替わるタイミングを得るための同期信号および絶
対位相を得るための固定位相の情報が少なくとも含まれ
た伝送形態の変調波を受信復調する復調装置であって、 90゜位相のずれた２つのキャリアを発振する局部発振器
と、前記キャリアにより前記変調波を直交検波する直交検波
手段と、前記直交検波手段の出力を２乗して加算した値に応じ、
前記復調装置のデジタル回路に用いるクロックを再生す
るクロック再生手段と、前記直交検波手段の出力から前記変調波の位相角θを求
める位相復調手段と、前記直交検波手段の出力から前記変調波の存在する象限
に応じた象限判定信号を出力する象限判定手段と、前記象限判定手段から前記固定位相の情報を抽出する固
定位相情報抽出手段と、この固定位相情報抽出手段の出力と前記象限判定手段の
出力とを加算し位相象限情報を出力する４相復調手段
と、前記位相角θおよび前記位相象限情報からＭ相の多値デ
ジタル復調信号を出力するＭ相復調手段と、前記位相角θおよび象限判定信号と１クロック前のこれ
ら信号とを加算することにより１クロック間の位相差を
遅延検波する遅延検波手段と、この遅延検波した位相差と１クロック前の位相差とを比
較することにより１クロック間の位相変化を識別する識
別手段と、この識別された位相変化パターンと前記復調装置内で作
成した前記同期信号に応じたパターンとを比較すること
により前記同期信号を検出する同期信号検出手段と、前記検出された同期信号により４相の多値デジタル変調
信号が多重されているときにのみ前記位相角θが45゜の
データとなるように前記局部発振器を制御する制御手段
とを備えたことを特徴とするデジタル信号復調装置。
【請求項２】前記多値デジタル変調信号は、PSK信号で
あることを特徴とする特許請求の範囲第１項記載のデジ
タル信号復調装置。