JP2538664B2 - Method for manufacturing semiconductor device - Google Patents

Method for manufacturing semiconductor device

Info

Publication number
JP2538664B2
JP2538664B2 JP1048229A JP4822989A JP2538664B2 JP 2538664 B2 JP2538664 B2 JP 2538664B2 JP 1048229 A JP1048229 A JP 1048229A JP 4822989 A JP4822989 A JP 4822989A JP 2538664 B2 JP2538664 B2 JP 2538664B2
Authority
JP
Japan
Prior art keywords
film
tungsten
gate electrode
semiconductor device
stress
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP1048229A
Other languages
Japanese (ja)
Other versions
JPH02228034A (en
Inventor
秀明 松橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP1048229A priority Critical patent/JP2538664B2/en
Publication of JPH02228034A publication Critical patent/JPH02228034A/en
Application granted granted Critical
Publication of JP2538664B2 publication Critical patent/JP2538664B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Description

【発明の詳細な説明】 (産業上の利用分野) この発明は、ゲート電極をタングステン膜で構成した
半導体装置の製造方法に関するもので、特に、当該半導
体装置を製造する際に加えられる高温熱処理により当該
半導体装置の特性劣化のうちのタングステン膜に起因る
特性劣化を低減出来る半導体装置の製造方法に関するも
のである。
Description: TECHNICAL FIELD The present invention relates to a method for manufacturing a semiconductor device in which a gate electrode is formed of a tungsten film, and particularly, a high temperature heat treatment applied when manufacturing the semiconductor device. The present invention relates to a method for manufacturing a semiconductor device that can reduce the characteristic deterioration of the semiconductor device due to a tungsten film.

(従来の技術) ゲート電極を有する半導体装置としては、例えば、半
導体メモリやマイクロプロセッサ等のLSIを構築するう
えの重要なデバイスとして知られる、MOS(Metal Oxide
Semiconductor)型FET(Field Effect Transistor)が
ある。
(Prior Art) As a semiconductor device having a gate electrode, for example, a MOS (Metal Oxide) known as an important device for constructing an LSI such as a semiconductor memory or a microprocessor is known.
Semiconductor) type FET (Field Effect Transistor).

このようなMOS型FETのゲート電極材料としては、一般
には、多結晶シリコン(以下、ポリシリコンと称す
る。)が用いられていた。その理由は、ポリシリコン
が、良好な被エッチング性、良好な酸化特性、化学的安
定性、優れたステップカバレージ性(下地段差にかかわ
らず均一な膜厚で下地を被覆する性質)を具えているか
らであった。
Polycrystalline silicon (hereinafter referred to as polysilicon) is generally used as the gate electrode material of such a MOS FET. The reason is that polysilicon has good etchability, good oxidation characteristics, chemical stability, and excellent step coverage (the property of covering the underlayer with a uniform film thickness regardless of the underlying step). It was from.

しかし、LSIの高集積化、高速化が進むにつれ、ゲー
ト電極を含む配線の抵抗に起因する信号遅延時間の増加
が、問題になっている。そこで、最近では、ゲート電極
材料にポリシリコンの変わりに高融点金属とシリコンと
の合金(シリサイド)及びポリシリコンが用いられ、ゲ
ート電極の構造は、シリサイド/ポリシリコンの2層構
造とされている。しかし、今後、LSIの高集積化がさら
に進むと、この構成では要求を満足出来なくなるので、
より低抵抗なゲート電極材料が必要になる。
However, as the integration and speed of LSIs have increased, the increase in signal delay time due to the resistance of the wiring including the gate electrode has become a problem. Therefore, recently, instead of polysilicon, an alloy (silicide) of a refractory metal and silicon and polysilicon are used as the gate electrode material, and the structure of the gate electrode is a two-layer structure of silicide / polysilicon. . However, in the future, as the integration density of LSIs further increases, this configuration will not be able to meet the requirements.
A gate electrode material having lower resistance is required.

このような要求を満たすゲート電極材料としてタング
ステンが考えられる。第5図(A)〜(C)は、ゲート
電極にタングステンを用いた従来のMOS型FETの構造と、
このゲート電極の形成方法とを説明するための図であ
り、ゲート電極形成工程に着目し断面図を以って概略的
に示した工程図である。
Tungsten can be considered as a gate electrode material satisfying such requirements. FIGS. 5A to 5C show the structure of a conventional MOS FET using tungsten for the gate electrode,
It is a figure for explaining this forming method of a gate electrode, and is a process drawing roughly shown by a sectional view paying attention to a gate electrode forming process.

先ず、シリコン基板11に素子分離のためのフィールド
酸化膜13が公知の方法により形成され、次いで、このシ
リコン基板11に例えば熱酸化法により膜厚が例えば150
Å程度のゲート絶縁膜用のシリコン酸化膜15(以下、ゲ
ートシリコン酸化膜15と称する)。が形成される(第5
図(A))。
First, a field oxide film 13 for element isolation is formed on a silicon substrate 11 by a known method, and then a film thickness of, for example, 150 is formed on the silicon substrate 11 by, for example, a thermal oxidation method.
Å Silicon oxide film 15 for gate insulating film (hereinafter referred to as gate silicon oxide film 15). Are formed (fifth
(A).

次に、スパッタ法、CVD法或いはEB(エレクトロンビ
ーム)蒸着法等の好適な方法により、ゲートシリコン酸
化膜15上に、タングステン膜で構成されるゲート電極を
得るために、膜厚が例えば3000Å程度のタングステン
(W)素材膜17が形成される(第5図(B))。
Next, in order to obtain a gate electrode composed of a tungsten film on the gate silicon oxide film 15 by a suitable method such as a sputtering method, a CVD method or an EB (electron beam) vapor deposition method, the film thickness is, for example, about 3000 Å The tungsten (W) material film 17 is formed (FIG. 5 (B)).

次に、このタングステン素材膜17上にゲート電極をパ
ターニングするためのマスクになるレジストパタン(図
示せず)が形成され、このレジストパタンをマスクとし
タングステン素材膜17の不用部分がエッチングされ、タ
ングステン膜を用いたゲート電極17aが形成される(第
5図(C))。その後、ソース領域、ドレイン領域等の
形成がなされMOS型FETが形成される。しかし、ここでは
ソース領域等の形成手順の説明は省略する。
Next, a resist pattern (not shown) serving as a mask for patterning the gate electrode is formed on the tungsten material film 17, and an unnecessary portion of the tungsten material film 17 is etched using the resist pattern as a mask. A gate electrode 17a is formed by using (FIG. 5 (C)). After that, a source region, a drain region and the like are formed to form a MOS type FET. However, description of the procedure for forming the source region and the like is omitted here.

ここで、スパッタ法によりタングステン素材膜を形成
した場合、文献(アイイーイーイー トランザクション
ズ オン エレクトロンデバイセズ(IEEE TRANSACTION
S ON ELECTRON DEVICES)ED−34(3)(1987.3)pp.60
7〜613)に開示されているように、成膜後のタングステ
ン素材膜の内部応力は、スパッタ時のAr(アルゴン)ガ
ス圧により変化する。第6図は、その様子を示した図で
あり、上述の文献から引用した図であり、タングステン
素材膜の内部応力のアルゴンガス圧依存性を示した特性
曲線図である。
Here, in the case where a tungsten material film is formed by the sputtering method, a document (IEEE TRANSACTIONS on Electron Devices (IEEE TRANSACTION)
S ON ELECTRON DEVICES) ED-34 (3) (1987.3) pp.60
7-613), the internal stress of the deposited tungsten material film changes depending on the Ar (argon) gas pressure during sputtering. FIG. 6 is a diagram showing such a state, a diagram cited from the above-mentioned document, and a characteristic curve diagram showing the argon gas pressure dependency of the internal stress of the tungsten material film.

さらに、上述の文献によれば、MOS型FETのゲート電極
をタングステン膜で構成した場合、このタングステン膜
の内部応力の大きさは、界面順位の形成に関係し、ホッ
トキャリアによるgmの劣化に関係すると云う。
Further, according to the above-mentioned document, when the gate electrode of the MOS-type FET is composed of a tungsten film, the magnitude of the internal stress of this tungsten film is related to the formation of the interface order, and it is possible to reduce g m due to hot carriers. It is said to be related.

従って、これを回避するため、上述の文献には、MOS
型FETの作製に当たり、タングステン素材膜を成膜した
後(第5図(B)の状態)に、このタングステン素材膜
に対し900〜1100℃の温度で熱処理(以下、アニールと
称することもある)を行なう方法が提案されている。こ
のアニールによりタングステン素材膜の内部応力は減少
し4×109dyne/cm2程度の引張応力になることが示され
ている。また、このようなアニールを行なったタングス
テン素材膜をパターニングしゲート電極としたMOS型FET
では、gmの劣化等は起こらないと云う。
Therefore, in order to avoid this, in the above-mentioned literature, MOS
After forming a tungsten material film (the state shown in FIG. 5B) in manufacturing a type FET, the tungsten material film is heat-treated at a temperature of 900 to 1100 ° C. (hereinafter, also referred to as annealing). A method of doing is proposed. It has been shown that this annealing reduces the internal stress of the tungsten material film to a tensile stress of about 4 × 10 9 dyne / cm 2 . In addition, a MOS type FET that patterned the annealed tungsten material film and used it as a gate electrode
Then, it is said that the deterioration of g m does not occur.

さらにこの文献によれば、タングステン素材膜は、そ
の成膜後であってアニール前の内部応力が1.5×1010dyn
e/cm2程度の圧縮応力を示すもので良いとされている。
その理由は、当初から低応力のタングステン素材膜を成
膜するためには比較的高いアルゴンガス圧にしなければ
ならず、このような条件で形成されたタングステン素材
膜は多量の酸素が混入したものとなるのでエッチング形
状が悪化するという欠点が出、これを回避するためであ
った。タングステン素材膜を成膜後の内部応力が高い
(圧縮応力が高い)ものとしても、上記文献の方法によ
ればアニールにより内部応力の低減が図れるので問題と
ならない訳である。
Further, according to this document, the tungsten material film has an internal stress of 1.5 × 10 10 dyn after the film formation and before annealing.
It is said that a material exhibiting a compressive stress of about e / cm 2 is acceptable.
The reason is that in order to form a low-stress tungsten material film from the beginning, a relatively high argon gas pressure must be used, and a tungsten material film formed under such conditions contains a large amount of oxygen. Therefore, there is a drawback that the etching shape is deteriorated, and this is to avoid this. Even if the internal stress after forming the tungsten material film is high (the compressive stress is high), there is no problem because the internal stress can be reduced by annealing according to the method of the above document.

(発明が解決しようとする課題) しかしながら、この出願に係る発明者の詳細な実験
(後述する)によれば、スパッタ法により形成したタン
グステン素材膜であって成膜後で熱処理前に(as−depo
時に)高い圧縮応力を有しているタングステン素材膜の
場合、これパターニングしゲート電極としMOS構造のキ
ャパシタを構成しこのキャパシタを1000℃程度の温度で
熱処理すると、固定電荷密度及び界面準位密度が急激に
増加してしまうという問題点、即ちMOS特性が劣化する
という問題点があった。
(Problems to be Solved by the Invention) However, according to a detailed experiment (which will be described later) of the inventor of the present application, a tungsten material film formed by a sputtering method is formed after film formation and before heat treatment (as- depo
(In some cases) In the case of a tungsten material film having a high compressive stress, patterning this to form a MOS electrode capacitor and heat treating this capacitor at a temperature of about 1000 ° C. will result in a fixed charge density and an interface state density. However, there is a problem in that it increases rapidly, that is, the MOS characteristics deteriorate.

第7図及び第8図は上記実験結果を示した特性曲線図
であり、第7図は固定電荷密度について、第8図は界面
準位密度についてのものである。両図において、▽印の
データは熱処理温度が1000℃のときのもの、×印のデー
タは熱処理温度が900℃のときのものである。なお、両
図共に、MOS型のキャパシタの一方の電極(ゲート電極
に相当する)を得るためのタングステン素材膜をスパッ
タ法により形成する際に、RFパワーを一定にしアルガン
ガス圧を5,12,20mmTorrに変化させることにより、成膜
後でアニール前のタングステン素材膜の内部応力がそれ
ぞれ、−3.2×109dyne/cm2、−10.5×109dyne/cm2、−1
4.3×109dyne/cm2(いずれも圧縮応力)のタングステン
素材膜を成膜し、これらを用いてMOS型のキャパシタを
形成し、これに対し900℃或いは1000℃の温度で窒素雰
囲気で30分間の熱処理をした後各々の、固定電荷密度
と、界面準位密度とをそれぞれ測定し、この測定で得た
データを整理して得たものである。
FIG. 7 and FIG. 8 are characteristic curve diagrams showing the above experimental results, FIG. 7 shows fixed charge density, and FIG. 8 shows interface state density. In both figures, the data marked with ▽ are for the heat treatment temperature of 1000 ° C, and the data marked with × are for the heat treatment temperature of 900 ° C. In both figures, when the tungsten material film for obtaining one electrode (corresponding to the gate electrode) of the MOS type capacitor is formed by the sputtering method, the RF power is kept constant and the Argan gas pressure is set to 5, 12, By changing to 20 mmTorr, the internal stress of the tungsten material film after film formation and before annealing was −3.2 × 10 9 dyne / cm 2 , −10.5 × 10 9 dyne / cm 2 , −1, respectively.
A tungsten material film of 4.3 × 10 9 dyne / cm 2 (both of which is compressive stress) is formed, and a MOS type capacitor is formed using these films. After the heat treatment for 1 minute, the fixed charge density and the interface state density of each were measured, and the data obtained by this measurement was arranged and obtained.

圧縮応力の高いタングステン膜を用いて構成したMOS
構造のMOS特性が、上述したように劣化するとなると、
このようなタングステン膜を用いてゲート電極を構成し
た半導体装置例えばMOS型FETでは、その製造工程中の種
々のアニールによりMOS特性が劣化(変動)し易いこと
になるので、所望の特性のMO型FETを製造するうえで非
常に問題になる。
MOS composed of tungsten film with high compressive stress
If the MOS characteristics of the structure deteriorate as described above,
In a semiconductor device having a gate electrode formed of such a tungsten film, for example, a MOS type FET, the MOS characteristics are likely to deteriorate (change) due to various annealing during the manufacturing process. It is very problematic in manufacturing FET.

ここで、このような問題点を解決するため、従来技術
の項で説明したように、スパッタ時のアルゴンガス圧を
高くし内部応力の小さいタングステン素材膜を形成する
ことも考えられる。しかし、先に説明したように、この
ような条件で形成されたタングステン素材膜は多量の酸
素を含むものとなるエッチング形状が悪化するという問
題点が生じてしまう。
Here, in order to solve such a problem, it may be possible to increase the argon gas pressure during sputtering to form a tungsten material film having a small internal stress, as described in the section of the prior art. However, as described above, the tungsten material film formed under such conditions contains a large amount of oxygen, which causes a problem that the etching shape deteriorates.

この発明はこのような点に鑑みなされたものであり、
従ってこの発明の目的は、上述した問題点を解決し、当
該半導体装置の特性劣化のうちのゲート電極を構成する
タングステン膜に起因する劣化を低減出来る半導体装置
の製造方法を提供することにある。
The present invention has been made in view of such points,
Therefore, an object of the present invention is to solve the above-mentioned problems and to provide a method of manufacturing a semiconductor device capable of reducing the deterioration of the characteristics of the semiconductor device due to the tungsten film forming the gate electrode.

(課題を解決するための手段) この目的の達成を図るため、この出願に係る発明者は
鋭意研究を重ねた。その結果、WF6とH2とを原料ガスと
するCVD法或いはWF6とSiH4とを原料ガスとするCVD法に
より形成したタングステン膜をゲート電極としたMOS構
造のキャパシタが、固定電荷密度、界面準位密度とも実
用に耐え得る低い値を示すことを見出した。これらの事
実うのうち、WF6とH2とを原料ガスとするCVD法によるも
のについては、この出願の発明者に係る文献a(Japane
se Journal of Applied Physics(ジャパニーズ ジャ
ーナル オブ アプライド フィジックス),Vol.27,N
o.11,Nov,1988.L2161−L2163)の特にFig.4やTable.1に
発表している。
(Means for Solving the Problem) In order to achieve this object, the inventor of the present application has conducted extensive research. As a result, a MOS structure capacitor having a gate electrode of a tungsten film formed by a CVD method using WF 6 and H 2 as a source gas or a CVD method using WF 6 and SiH 4 as a source gas has a fixed charge density, It was found that the interface state density also shows a low value that can be practically used. Among these facts, regarding the CVD method using WF 6 and H 2 as raw material gases, the reference a (Japane
se Journal of Applied Physics, Vol.27, N
o.11, Nov, 1988.L2161-L2163), especially in Fig. 4 and Table 1.

このような事実からして、ゲータ電極形成用のタング
ステン素材膜を、WF6とH2とを原料ガスとするCVD法或い
はWF6とSiH4とを原料ガスとするCVD法により、ウエハ
(実際はシリコン酸化膜)上に形成し、このタングステ
ン膜(以下、CVDタングステン膜ともいう。)をゲート
電極の形状にパターニングすれば良いと考えられる。し
かし、単にそのような方法では、以下の様な改善すべき
点があることも、この出願に係る発明者の詳細な研究で
分かった。すなわち、このCVDタングステン膜はシリコ
ン酸化膜との密着性が弱い場合が生じ易いため後の製造
プロセス中で剥離する場合があることから、製品レベル
の半導体装置を製造するとした場合、この点の改良も必
要になるのである。
From these facts, the tungsten material film for forming the gate electrode is formed on the wafer (actually, by the CVD method using WF 6 and H 2 as the source gas or the CVD method using WF 6 and SiH 4 as the source gas. It is considered that the tungsten film (hereinafter, also referred to as a CVD tungsten film) may be formed on a silicon oxide film and patterned into the shape of the gate electrode. However, it was also found in the detailed study of the inventor of the present application that there are the following points to be improved merely by such a method. In other words, since this CVD tungsten film is likely to have weak adhesion with the silicon oxide film, it may be peeled off during the subsequent manufacturing process. Will also be needed.

そこで、ウエハ上に先ずスパッタ法によりタングステ
ン膜を形成し、その上に上記CVD法によるタングステン
膜を形成する方法を試みようとした。スパッタ法により
形成されるタングステン膜(以下、スパッタテングステ
ン膜ともいう。)は、シリコン酸化膜に対し実用的な密
着性を示すと考えられ、また、このスパッタタングステ
ン膜上にCVDタングステン膜を形成するとした場合両者
はタングステン同士であるので実用的な密着性を示すと
考えられるからである。しかしその際、スパッタタング
ステン膜のas−depo時(成膜後で熱処理前)の応力と、
これらスパッタタングステン膜およびCVDタングステン
膜で構成される2層膜のas−depo時の応力とを考慮する
必要があることも、この出願に係る発明者の研究により
分かった。すなわち、例えばこの出願の発明者に係る上
記の文献aのL2161右欄後半およびFig.1には、WF6とH2
とを原料ガスとするCVD法により形成したCVDタングステ
ン膜のas−depo時の内部応力は、実用的な成膜条件下で
はほとんどの場合、引張応力を示す(最大5×109dyne/
cm2程度であるが引張応力を示す)ことが示されてい
る。このことからして、スパッタタングステン膜および
CVDタングステン膜で構成される2層膜のas−depo時の
内部応力が、このCVDタングステン膜単体のas−depo時
の内部応力より大きくなること、すなわちさらに大きな
引張応力を示すようになることは好ましくないといえ
る。経験的にいって、内部応力が大きくなることは種々
の不具合をもたらすことが多いからである。そうならな
いようにするためには、第1層として用いるスパッタタ
ングステン膜をそれが圧縮応力を示すような成膜条件で
形成すれば良いと考えられる。スパッタタングステン膜
とCVDタングステン膜のそれぞれの内部応力が反対方向
となるので、CVDタングステン膜が示している引張応力
をいま以上に大きくすることはないからである。ただ
し、スパッタタングステン膜をそれが圧縮応力を示すよ
うに形成するといえど2層膜のas−depo時の内部応力が
過度の圧縮応力を示すようになっては、やはり固定電荷
密度、界面準位密度が大きくなってしまい、問題が生じ
る。後述する実験結果からして、2層膜のas−depo時の
圧縮応力が5×109dyne/cm2以下となるようにするのが
良い。このようなことから、スパッタタングステン膜の
および2層膜のそれぞれas−depo時の内部応力の制御が
必要といえる。そして、2層膜の内部応力の制御は、後
述の実験結果からも明らかなように、スパッタタングス
テン膜とCVDタングステン膜との膜厚比を変えることに
より出来ることも分かった。
Therefore, an attempt was made to first form a tungsten film on a wafer by a sputtering method and then form a tungsten film on the wafer by the CVD method. A tungsten film formed by the sputtering method (hereinafter also referred to as a sputtered tungsten film) is considered to have practical adhesion to a silicon oxide film, and a CVD tungsten film is formed on this sputtered tungsten film. In that case, it is considered that the two are tungsten and therefore exhibit practical adhesion. However, at that time, the stress during as-depo of the sputtered tungsten film (after film formation and before heat treatment)
It was also found from the research by the inventor of this application that it is necessary to consider the stress at the time of as-depo of the two-layer film composed of the sputtered tungsten film and the CVD tungsten film. That is, for example, in the latter half of the right column of L2161 and Fig. 1 of the above-mentioned document a relating to the inventor of this application, WF 6 and H 2
The internal stress at the time of as-depo of the CVD tungsten film formed by the CVD method using and as the source gas shows tensile stress in most cases under practical film forming conditions (maximum 5 × 10 9 dyne /
It shows that the tensile stress is about cm 2 ). From this, the sputtered tungsten film and
The internal stress at the time of as-depo of the two-layer film composed of the CVD tungsten film is larger than the internal stress at the time of as-depo of this CVD tungsten film alone, that is, the tensile stress becomes larger. It can be said that it is not preferable. This is because, empirically, a large internal stress often causes various problems. In order to prevent this from happening, it is considered that the sputtered tungsten film used as the first layer should be formed under the film forming conditions such that it exhibits compressive stress. Since the internal stresses of the sputtered tungsten film and the CVD tungsten film are in the opposite directions, the tensile stress shown by the CVD tungsten film will not be increased more than now. However, even if the sputtered tungsten film is formed so as to exhibit a compressive stress, if the internal stress at the time of as-depo of the two-layer film shows an excessive compressive stress, the fixed charge density and the interface state are still required. The density increases, which causes a problem. From the experimental results described later, it is preferable that the compressive stress of the two-layer film during as-depo be 5 × 10 9 dyne / cm 2 or less. Therefore, it can be said that it is necessary to control the internal stress of the sputtered tungsten film and the two-layer film during as-depo. It was also found that the internal stress of the two-layer film can be controlled by changing the film thickness ratio between the sputtered tungsten film and the CVD tungsten film, as is clear from the experimental results described later.

従って、この発明によれば、ゲート電極にタングステ
ン膜を用いている半導体装置を製造するに当たり、 下地上に第一のタングステン素材膜を、成膜後であっ
て当該半導体装置の製造に際する後工程での熱処理を受
ける前(as−depo時)の該第一のタングステン素材膜の
内部応力が圧縮応力となるような成膜条件のスパッタ法
により形成する工程と、 該第一のタングステン素材膜上に第二のタングステン
素材膜を、WF6とH2とを原料ガスとするCVD法、或いはWF
6とSiH4とを原料ガスとするCVD法により形成する工程
と、 これら第一及び第二の素材膜をパターニングしてゲー
ト電極を形成する工程とを含むと共に、 前記第一及び第二の素材膜形成時には、これら素材膜
で構成される2層膜のas−depo時の内部応力が引張応力
或いは5×109dyne/cm2以下の圧縮応力となるようにこ
れら素材膜の膜厚比を変えること を特徴とする。
Therefore, according to the present invention, in manufacturing a semiconductor device using a tungsten film for the gate electrode, after the first tungsten material film is formed on the lower surface, and after the manufacturing of the semiconductor device is performed. Forming the first tungsten material film by a sputtering method under film forming conditions such that the internal stress of the first tungsten material film before being subjected to the heat treatment in the step (at the time of as-depo) becomes a compressive stress; A second tungsten material film is formed on the upper surface by a CVD method using WF 6 and H 2 as source gases, or WF 6.
And a step of forming a gate electrode by patterning these first and second material films with a CVD method using 6 and SiH 4 as source gases, and the first and second materials At the time of film formation, the film thickness ratio of these material films is adjusted so that the internal stress at the time of as-depo of the two-layer film composed of these material films becomes tensile stress or compressive stress of 5 × 10 9 dyne / cm 2 or less. It is characterized by changing.

(作用) この発明の半導体装置の製造方法によれば、スパッタ
法により形成された第一のタングステン素材膜および所
定の原料ガスを用いたCVD法により形成された第二のタ
ングステン素材膜から成る2層膜であってas−depo時の
内部応力が所定範囲の2層膜で構成されたゲート電極を
有する半導体装置中間体が得られる。この中間体は、下
地とゲート電極との密着性を確保出来、かつ、後の製造
工程で高温熱処理を受けても、固定電荷密度の増加を防
止でき、界面準位密度の増加を防止出来るものである。
ここで、スパッタ法で形成する第一のタングステン素材
膜の役割の一つは、第二のタングステン膜(CVDタング
ステン膜)がas−depo時に示す引張応力をそれ以上大き
くしないことである。そのため、第一のタングステン素
材膜は、as−depo時に圧縮応力を示しさえすれば良いと
いえ厳密な圧縮応力値を示すように成膜されるものであ
る必要はない。したがって、第一のタングステン素材膜
の成膜条件はゆるくて済む。また、2層膜のsa−depo時
の膜応力もかなり広い範囲であるから、第一および第二
のタングステン膜の膜厚比の制御も容易である。よっ
て、この中間体は簡易に得られる。
(Function) According to the method of manufacturing a semiconductor device of the present invention, the first tungsten material film formed by the sputtering method and the second tungsten material film formed by the CVD method using a predetermined source gas are used. A semiconductor device intermediate having a gate electrode composed of a two-layer film which is a layer film and has an internal stress at as-depo within a predetermined range can be obtained. This intermediate can secure the adhesion between the underlayer and the gate electrode, and can prevent the increase of the fixed charge density and the interface level density even when subjected to the high temperature heat treatment in the subsequent manufacturing process. Is.
Here, one of the roles of the first tungsten material film formed by the sputtering method is to prevent the second tungsten film (CVD tungsten film) from further increasing the tensile stress at the time of as-depo. Therefore, the first tungsten material film does not have to be formed so as to exhibit a strict compressive stress value although it is sufficient to exhibit a compressive stress at the time of as-depo. Therefore, the conditions for forming the first tungsten material film can be relaxed. Further, since the film stress of the two-layer film at the time of sa-depo is in a considerably wide range, it is easy to control the film thickness ratio of the first and second tungsten films. Therefore, this intermediate is easily obtained.

(実施例) 以下、図面を参照してこの発明の半導体装置の製造方
法の実施例につき説明する。
(Embodiment) An embodiment of a method for manufacturing a semiconductor device of the present invention will be described below with reference to the drawings.

なお、各実施例は、第一及び第二タングステン膜から
成る2層膜を一方の電極(ゲート電極を想定)としたMO
S構造のキャパシタを、第一及び第二タングステン膜の
膜厚比を変えて種々作製し、これらキャパシタに熱処理
を施し、その後固定電荷密度及び界面準位密度をそれぞ
れ測定し、その結果からこの発明の半導体装置の製造方
法の効果につき示したものである。
In each of the examples, the MO film in which the two-layer film composed of the first and second tungsten films was used as one electrode (assuming a gate electrode)
Various S-structure capacitors were produced by changing the film thickness ratio of the first and second tungsten films, and these capacitors were heat-treated, and then the fixed charge density and the interface state density were measured, respectively, It shows the effect of the method of manufacturing a semiconductor device.

予備実験 この発明の実施例の説明の前に、この発明の説明に供
する以下に説明するような予備実験を行なった。第2図
はその説明に供する図であり、シリコン基板21上に素子
分離領域23を形成し、さらにこのシリコン基板21にゲー
トシリコン酸化膜25を形成し、そのゲートシリコン酸化
膜25上に第一のタングステン素材膜としてのスパッタ法
により形成したタングステン膜(以下、スパッタタング
ステン膜と略称することもある)27、第二のタングステ
ン素材膜としてのCVD法により形成したタングステン膜
(以下、CVDタングステン膜と略称することもある)29
とをこの順に形成した試料の要部断面図である。
Preliminary Experiment Prior to the description of the embodiments of the present invention, a preliminary experiment as described below for explaining the present invention was conducted. FIG. 2 is a diagram used for the explanation. An element isolation region 23 is formed on a silicon substrate 21, a gate silicon oxide film 25 is further formed on the silicon substrate 21, and a first silicon oxide film 25 is formed on the gate silicon oxide film 25. The tungsten film formed by the sputtering method as the tungsten material film (hereinafter, also referred to as sputtered tungsten film) 27, the tungsten film formed by the CVD method as the second tungsten material film (hereinafter referred to as the CVD tungsten film) (Also abbreviated) 29
FIG. 4 is a cross-sectional view of a main part of a sample in which and are formed in this order.

実際には、ゲートシリコン酸化膜25までの形成がなさ
れたシリコン基板を多数用意し、これらシリコン基板を
4つの群に分け、第一群のシリコン基板のゲートシリコ
ン酸化膜上には膜厚が500Åのスパッタタングステン膜2
7を形成し、第二群のシリコン基板のゲートシリコン酸
化膜上には膜厚が1500Åのスパッタタングステン膜27を
形成し、第三群のシリコン基板のゲートシリコン酸化膜
上には膜厚が2500Åのスパッタタングステン膜27を形成
し、第四群のシリコン基板のゲートシリコン酸化膜上に
は膜厚が3000Åのスパッタタングステン膜27を形成し
た。そして、第一群〜第三群の各シリコン基板のスパッ
タタングステン膜27上には、この膜27との総和が3000Å
となるように、CVDタングステン膜29をそれぞれ形成し
た。
Actually, a large number of silicon substrates having the gate silicon oxide film 25 formed are prepared, these silicon substrates are divided into four groups, and the film thickness is 500Å on the gate silicon oxide film of the first group of silicon substrates. Sputtered tungsten film 2
7 is formed, a sputtered tungsten film 27 with a film thickness of 1500 Å is formed on the gate silicon oxide film of the second group of silicon substrates, and a film thickness of 2500 Å is formed on the gate silicon oxide film of the third group of silicon substrates. The sputtered tungsten film 27 was formed, and the sputtered tungsten film 27 having a film thickness of 3000 Å was formed on the gate silicon oxide film on the silicon substrate of the fourth group. Then, on the sputtered tungsten film 27 on each of the silicon substrates of the first to third groups, the sum of the film 27 and the sputtered tungsten film 27 is 3000Å.
The CVD tungsten film 29 was formed so that

なお、上記各スパッタタングステン膜27は、この場
合、スパッタ装置の成膜室をアルゴンガス導入前に2.0
×10-7Torrまで真空引きした後、この成膜室にアルゴン
ガスをアルゴンガス圧が5mmTorrとなるように導入し、R
Fパワーは2KW(RFパワー密度で4W/cm2)とした条件で形
成した。また、上記各CVDタングステン膜29は、原料ガ
スとしてWF6とH2とを用いWF6ガスの分圧を4Paとし、H2
ガスの分圧を100Paとし、基板(スパッタタングステン
付きシリコン基板)の温度を400℃とした条件で形成し
た。このような条件で形成したスパッタタングステン膜
及びCVDタングステン膜それぞれの、as−depo時の内部
応力は、スパッタタングステン膜のものが1.4×1010dyn
e/cm2(圧縮)であり、CVDタングステン膜のものが0.5
×1010dyne/cm2(引張)であることが分かった。なお、
内部応力の測定は、成膜後の基板の反りをフラットネス
テスターで測定し、その結果から求めた(以下同様)。
また、スパッタタングステン膜27及びCVDタングステン
膜29で構成された2層膜の内部応力も同様な方法により
求めた。
In this case, each sputtered tungsten film 27 has a thickness of 2.0% before the argon gas is introduced into the film forming chamber of the sputtering device.
After evacuating to × 10 -7 Torr, argon gas was introduced into this film formation chamber so that the argon gas pressure was 5 mmTorr, and R
The F power was formed under the condition of 2 KW (RF power density was 4 W / cm 2 ). Further, each of CVD tungsten film 29, the partial pressure of WF 6 gas using the WF 6 and H 2 as the raw material gas was 4 Pa, H 2
The partial pressure of the gas was 100 Pa, and the temperature of the substrate (silicon substrate with sputtered tungsten) was 400 ° C. The internal stress at the time of as-depo of the sputtered tungsten film and the CVD tungsten film formed under such conditions is 1.4 × 10 10 dyn for the sputtered tungsten film.
e / cm 2 (compressed), 0.5 for CVD tungsten film
It was found to be × 10 10 dyne / cm 2 (tensile). In addition,
The internal stress was measured by measuring the warp of the substrate after film formation with a flat nest tester and obtaining the result (the same applies hereinafter).
The internal stress of the two-layer film composed of the sputtered tungsten film 27 and the CVD tungsten film 29 was also obtained by the same method.

次に、上記2層膜中のスパッタタングステン膜27の膜
厚を横軸にとり、2層膜の内部応力を縦軸にとり、スパ
ッタタングステン膜27の膜圧と、2層膜の内部応力との
関係を調べたところ、第3図に示すような結果となっ
た。第3図からも理解できるように、スパッタタングス
テン膜及びCVDタングステン膜で構成される2層膜の内
部応力は、両者の膜厚比を変えることにより、圧縮応力
から引張応力まで任意に制御出来ることが分った。
Next, the thickness of the sputtered tungsten film 27 in the two-layer film is plotted on the horizontal axis and the internal stress of the two-layer film is plotted on the vertical axis, and the relationship between the film pressure of the sputtered tungsten film 27 and the internal stress of the two-layer film is shown. The results are shown in FIG. As can be understood from FIG. 3, the internal stress of the two-layer film composed of the sputtered tungsten film and the CVD tungsten film can be arbitrarily controlled from compressive stress to tensile stress by changing the film thickness ratio of the two. I understood.

キャパシタ作製手順の説明 次に、実施例の説明に供するMOS型のキャパシタの作
製手順につき説明する。MOS型のキャパシタは、1枚の
シリコン基板に多数作り込む。第1図(A)〜(E)
は、その説明に供する製造工程図であり、製造工程中の
主な工程におけるキャパシタの様子を、シリコン基板内
の多数のMOS型キャパシタのうちの2個に着目し断面図
を以って示したものである。しかしながら、これら図
は、この発明が理解出来る程度に概略的に示してあるに
すぎず、従って、各構成成分の寸法、形状、各構成成分
間の寸法比も概略的であり、この発明が図示例のみに限
定されるものではないことは理解されたい。
Description of Capacitor Manufacturing Procedure Next, a description will be given of a manufacturing procedure of a MOS type capacitor used in the description of the embodiment. Many MOS capacitors are built on a single silicon substrate. Figure 1 (A) ~ (E)
3A to 3D are manufacturing process diagrams used for the description, showing the state of the capacitor in the main process of the manufacturing process with a cross-sectional view focusing on two of a large number of MOS capacitors in the silicon substrate. It is a thing. However, these figures are only schematically shown to the extent that the present invention can be understood, and therefore the dimensions and shapes of the respective constituents and the dimensional ratios between the respective constituents are also schematic. It should be understood that the examples are not limiting.

先ず、この実施例ではシリコン基板を4×n枚(nは
正の整数)用意した。そして、公知の技術により、それ
ぞれのシリコン基板21に素子分離のためのフィルード酸
化膜23を形成し、さらに熱酸化法により膜厚が800Å程
度のゲート絶縁膜としてのシリコン酸化膜25(以下、ゲ
ートシリコン酸化膜コン膜25と称する。)を形成した
(第1図(A))。
First, in this example, 4 × n silicon substrates (n is a positive integer) were prepared. Then, a field oxide film 23 for element isolation is formed on each silicon substrate 21 by a known technique, and a silicon oxide film 25 (hereinafter referred to as a gate oxide film) as a gate insulating film having a film thickness of about 800 Å is formed by a thermal oxidation method. A silicon oxide film contact film 25) was formed (FIG. 1 (A)).

次に、固定電荷密度を求めることが出来るようにする
ため、ゲートシリコン酸化膜が形成されたシリコン基板
21をフッ化水素酸にはじから浸漬してゆき、1枚のシリ
コン基板内に膜厚の異なるゲートシリコン酸化膜25a,25
bを形成した(第1図(B))。
Next, a silicon substrate on which a gate silicon oxide film is formed so that the fixed charge density can be obtained.
21 is soaked in hydrofluoric acid, and gate silicon oxide films 25a, 25a of different thickness are formed on one silicon substrate.
b was formed (FIG. 1 (B)).

次に、4×n枚のシリコン基板をn枚づつ4つの群に
分ける。そして、第一群の各シリコン基板のゲートシリ
コン酸化膜25a,25b上に、スパッタ法により膜厚が500Å
のスパッタタングステン膜27をそれぞれ形成した。ま
た、第二群の各シリコン基板のゲートシリコン酸化膜25
a,25b上に、スパッタ法により膜厚が1500Åのスパッタ
タングステン膜27をそれぞれ形成した。また、第三群の
各シリコン基板のゲートシリコン酸化膜25a,25b上に、
スパッタ法により膜厚が2500Åのスパッタタングステン
膜27をそれぞれ形成した。また、第四群のシリコン基板
のゲートシリコン酸化膜25a,25b上に、スパッタ法によ
り膜厚が3000Åのスパッタタングステン膜27をそれぞれ
形成した(第1図(C))。なお、これらスパッタタン
グステン膜27は、上述した予備実験の試料の作製時の成
膜条件と同様な条件で作製した。
Next, the 4 × n silicon substrates are divided into four groups of n each. Then, on the gate silicon oxide films 25a and 25b of each silicon substrate of the first group, a film thickness of 500 Å is formed by the sputtering method.
The sputtered tungsten film 27 of was formed respectively. In addition, the gate silicon oxide film 25 of each silicon substrate of the second group
A sputtered tungsten film 27 having a film thickness of 1500Å was formed on each of a and 25b by a sputtering method. Further, on the gate silicon oxide films 25a, 25b of each silicon substrate of the third group,
A sputtered tungsten film 27 having a thickness of 2500 Å was formed by the sputter method. Further, a sputtered tungsten film 27 having a film thickness of 3000 Å was formed on each of the gate silicon oxide films 25a and 25b of the fourth group of silicon substrates by the sputtering method (FIG. 1 (C)). The sputtered tungsten film 27 was formed under the same conditions as the film forming conditions at the time of preparing the sample for the preliminary experiment described above.

次に、CVD法によりかつ上述した予備実験の試料の作
製時と同様な成膜条件により、第一群〜第三群のキャパ
シタ作製用シリコン基板のスパッタタングステン膜27上
にCVDタングステン膜29を、スパッタタングステン膜及
びCVDタングステン膜のそれぞれの膜厚の総和が3000Å
となるように、それぞれ形成した(第1図(D))。な
お、第四群のキャパシタ作製用シリコン基板上には、CV
Dタングステン膜は形成しない。
Next, the CVD tungsten film 29 is formed on the sputtered tungsten film 27 of the silicon substrate for capacitor production of the first to third groups by the CVD method and under the same film forming conditions as in the preparation of the sample of the preliminary experiment described above. The total thickness of sputtered tungsten film and CVD tungsten film is 3000Å
Were formed so as to be as follows (FIG. 1 (D)). In addition, on the silicon substrate for capacitor fabrication of the fourth group, CV
D Tungsten film is not formed.

次に、第一〜第四群の各シリコン基板のCVDタングス
テン膜29上に、後に行なう高温熱処理の際にタングステ
ン膜が酸化するのを防ぐために、低温(400℃)の常圧C
VD法により膜厚が2000Å程度のシリコン酸化膜(図示せ
ず)をそれぞれ形成し、次いで、これら各試料に対しア
ニール炉を用い1000℃の温度でN2雰囲気中で30分間の熱
処理を共に行なった。
Next, on the CVD tungsten film 29 of each of the first to fourth groups of silicon substrates, in order to prevent the tungsten film from being oxidized during the high temperature heat treatment to be performed later, a low temperature (400 ° C.) normal pressure C
A silicon oxide film (not shown) having a film thickness of about 2000 Å is formed by the VD method, and then each of these samples is annealed at a temperature of 1000 ° C. in a N 2 atmosphere for 30 minutes together. It was

次に、これら各試料のシリコン酸化膜(図示せず)上
にゲート電極をパターニングするためのレジストパタン
(図示せず)をそれぞれ形成した。次いで、このレジス
トパタンをマスクとしシリコン酸化膜(図示せず)、CV
Dタングステン膜29及びスパッタタングステン膜27の不
要部分を各試料毎にそれぞれ除去し、その後、残存して
いるシリコン酸化膜の部分をフッ化水素酸により除去し
た。この結果、第一のタングステン素材膜27の残存部分
から成る第一のタングステン膜27aと、第二のタングス
テン素材膜29の残存部分から成る第一のタングステン膜
29aとの2層膜で構成されたゲート電極31を有するMOS型
キャパシタ33を得た(第3図(E))。
Next, a resist pattern (not shown) for patterning the gate electrode was formed on the silicon oxide film (not shown) of each of these samples. Then, using this resist pattern as a mask, a silicon oxide film (not shown), CV
Unnecessary portions of the D tungsten film 29 and the sputtered tungsten film 27 were removed for each sample, and then the remaining silicon oxide film portion was removed by hydrofluoric acid. As a result, the first tungsten film 27a made of the remaining portion of the first tungsten material film 27 and the first tungsten film made of the remaining portion of the second tungsten material film 29.
A MOS capacitor 33 having a gate electrode 31 composed of a two-layer film with 29a was obtained (FIG. 3 (E)).

固定電荷密度の測定 次に、上述のように作製したMOS型のキャパシタを具
える各試料を用い、以下に説明するような手順により固
定電荷密度Nfを求めた。
Measurement of Fixed Charge Density Next, the fixed charge density N f was obtained by the procedure described below using each sample including the MOS type capacitor manufactured as described above.

各試料毎に、各試料上に形成された多数のMOS型キャ
パシタのうちの複数の所定位置のキャパシタの、ゲート
シリコン酸化膜の膜厚(各キャパシタのゲート酸化シリ
コン膜は、第1図(B)に25a,25bで示すように異なっ
ている。)tと、そのキャパシタのフラットバンド電圧
VFBとを公知の方法で測定し、縦軸にVFB、横軸にtをと
り各値をプロットした直線(図示せず)の傾きから、固
定電荷密度Nfを求めた。
For each sample, the film thickness of the gate silicon oxide film of the capacitors at a plurality of predetermined positions among the numerous MOS capacitors formed on each sample (the gate silicon oxide film of each capacitor is shown in FIG. ) Is different as shown by 25a and 25b.) T and the flat band voltage of the capacitor
V FB was measured by a known method, and the fixed charge density N f was obtained from the slope of a straight line (not shown) in which each value was plotted with V FB on the vertical axis and t on the horizontal axis.

界面準位密度の測定 また、上述のように作製したMOS型のキャパシタを具
える各試料のゲートシリコン酸化膜の膜厚が200Åのキ
ャパシタを用い、公知のクワシスタティックCV法(Quas
i−Static CV法)により、各試料毎の界面準位密度Dit
をそれぞれ求めた。
Measurement of interface state density In addition, using a capacitor with a gate silicon oxide film thickness of 200 Å of each sample including the MOS-type capacitor fabricated as described above, the known quasistatic CV method (Quas
i-Static by CV method), the interface state density D it for each sample
Respectively asked.

考察 次に、上述のようにして作製したMOS型のキャパシタ
を有する各試料の、第一及び第二タングステン膜27a,29
aから成るゲート電極31のスパッタタングステン膜の膜
厚を、第2図に示した2層膜中のタングステン膜の膜厚
に当てはめて、該ゲート電極31を構成している2層膜の
as−depo時の内部応力を類推した。そして、この内部応
力が、各試料に対し熱処理(この場合は上記した1000℃
の温度による熱処理)をした後に測定した固定電荷密度
Nf及び界面準位密度Ditにどのように影響するかを考察
した。
Discussion Next, the first and second tungsten films 27a, 29 of each sample having the MOS type capacitor manufactured as described above are
The thickness of the sputtered tungsten film of the gate electrode 31 made of a is applied to the thickness of the tungsten film in the two-layer film shown in FIG.
The internal stress at as-depo was estimated by analogy. Then, this internal stress is applied to each sample by heat treatment (in this case, the above 1000 ° C.
Fixed charge density measured after heat treatment at the temperature
The influence on N f and interface state density D it was considered.

第4図(A)及び(B)は、この説明に供する図であ
り、第4図(A)は、横軸に上記内部応力をとり、縦軸
に上記固定電荷密度をとり、それらデータをプロットし
て示した特性曲線図、第4図(B)は、横軸に上記内部
応力をとり、縦軸に上記界面準位密度をとり、それらデ
ータをプロットして示した特性曲線図である。
FIGS. 4 (A) and 4 (B) are diagrams used for this explanation, and FIG. 4 (A) shows the internal stress on the horizontal axis and the fixed charge density on the vertical axis. The plotted characteristic curve diagram, FIG. 4 (B), is a characteristic curve diagram in which the internal stress is plotted on the horizontal axis and the interface state density is plotted on the vertical axis, and these data are plotted. .

第4図(A)から理解できるように、スパッタタング
ステン膜のみでゲート電極を構成したMOS型キャパシタ
(第4図(A)中の内部応力が14.2×109dyne/cm2の圧
縮応力のところもの)の場合は固定電荷密度は大きくな
る。しかし、スパッタタングステン膜及びCVDタングス
テン膜で構成した2層膜の内部応力が5×109dyne/cm2
以下の圧縮応力を示す2層膜、或いは引張応力を示す2
層膜をゲート電極としたMOS型キャパシタでは、固定電
荷密度はNf小さな値となり、ゲート電極をポリシリコン
で構成した場合のキャパシタの固定電荷密度と同等にな
ることが分った。
As can be understood from FIG. 4 (A), a MOS type capacitor having a gate electrode composed only of a sputtered tungsten film (where internal stress is 14.2 × 10 9 dyne / cm 2 in compressive stress in FIG. 4 (A)) In the case of the one), the fixed charge density becomes large. However, the internal stress of the two-layer film composed of sputtered tungsten film and CVD tungsten film is 5 × 10 9 dyne / cm 2
Two-layer film showing the following compressive stress or 2 showing tensile stress
It has been found that the fixed charge density of the MOS type capacitor having the layer film as the gate electrode is a small value of N f , which is equal to the fixed charge density of the capacitor when the gate electrode is made of polysilicon.

また、第4図(B)から理解出来るように、界面準位
密度についても固定電荷密度と同様な傾向であり、スパ
ッタタングステン膜及びCVDタングステン膜で構成した
2層膜の内部応力が5×109dyne/cm2以下の圧縮応力を
示す2層膜或いは引張応力を示す2層膜をゲート電極と
したMOS型キャパシタでは、界面準位密度Ditは、小さな
値となり、ゲート電極をポリシリコンで構成した場合の
キャパシタの界面準位密度と同等になることが分った。
Further, as can be understood from FIG. 4B, the interface state density has the same tendency as the fixed charge density, and the internal stress of the two-layer film composed of the sputtered tungsten film and the CVD tungsten film is 5 × 10 5. In a MOS capacitor having a gate electrode of a two-layer film showing a compressive stress of 9 dyne / cm 2 or less or a two-layer film showing a tensile stress, the interface state density D it becomes a small value and the gate electrode is made of polysilicon. It has been found that the interface state density of the capacitor is the same as that of the structure.

この結果から、互いに逆向きの内部応力を持ちそれぞ
れが比較的大きな内部応力を持つスパッタタングステン
素材膜と、CVDタングステン素材膜とを、これら素材膜
で構成される2層膜の内部応力が引張応力或いは5×10
9dyne/cm2以下の圧縮応力となるような膜厚比に成膜
し、この2層膜をパターニングして得た2層構造のタン
グステン膜から成るゲート電極を具える半導体装置は、
この半導体装置の製造中の熱処理後においても固定電荷
密度及び界面準位蜜共に小さい値を示す。従って、安定
なMOS特性を持つ半導体装置を得ることが出来る。
From this result, the sputtered tungsten material film and the CVD tungsten material film, which have mutually opposite internal stresses and have relatively large internal stresses, respectively, and the internal stress of the two-layer film composed of these material films is the tensile stress. Or 5 × 10
A semiconductor device having a gate electrode made of a tungsten film having a two-layer structure obtained by patterning this two-layer film is formed to have a film thickness ratio that provides a compressive stress of 9 dyne / cm 2 or less.
Both the fixed charge density and the interface state density are small even after the heat treatment during the manufacture of this semiconductor device. Therefore, a semiconductor device having stable MOS characteristics can be obtained.

(発明の効果) 上述した説明からも明らかなように、この発明の半導
体装置の製造方法によれば、スパッタ法により形成され
た第一のタングステン素材膜および所定の原料ガスを用
いたCVD法により形成された第二のタングステン素材膜
から成る2層膜であってas−depo時の内部応力が所定範
囲の2層膜で構成されたゲート電極を有する半導体装置
中間体を容易に得ることが出来る。この中間体における
第一の素材膜部分は2層膜の応力制御に寄与すると共に
ゲート電極と下地との密着性をも確保する。そしてこの
中間体は、当該半導体装置の製造時に例え高温熱処理が
あっても、固定電荷密度の増加、界面準位密度の増加と
いったMOS特性の変動を低減出来るので、所望のMOS特性
を示す半導体装置を提供することが出来る。
(Effects of the Invention) As is apparent from the above description, according to the method for manufacturing a semiconductor device of the present invention, the first tungsten material film formed by the sputtering method and the CVD method using a predetermined source gas are used. It is possible to easily obtain a semiconductor device intermediate body having a gate electrode composed of a two-layer film formed of the second tungsten material film and having an internal stress at as-depo within a predetermined range. . The first material film portion in this intermediate body contributes to the stress control of the two-layer film and also secures the adhesion between the gate electrode and the base. This intermediate body can reduce fluctuations in MOS characteristics such as an increase in fixed charge density and an interface state density even if high-temperature heat treatment is performed during manufacturing of the semiconductor device, so that a semiconductor device exhibiting desired MOS characteristics can be obtained. Can be provided.

【図面の簡単な説明】[Brief description of drawings]

第1図(A)〜(E)は、この発明の説明に供する図で
あり、MOS型のキャパシタの製作手順を示す工程図、 第2図は、この発明の説明に供する図であり、予備実験
の試料の要部断面図、 第3図は、この発明の説明に供する図であり、2層膜中
のスパッタタングステン膜厚と、2層膜のas−depo時の
内部応力との関係を示す図、 第4図(A)及び(B)は、この発明の説明に供する
図、 第5図(A)〜(C)は、従来技術の説明に供する図で
あり、タングステン膜をゲート電極としたMOS型FETのゲ
ート電極形成工程の説明に供する工程図、 第6図は、スパッタタングステン膜の内部応力のアルゴ
ンガス圧依存性を示す図、 第7図は、従来の構造における固定電荷密度の熱処理に
よる変動のas−depo時の内部応力依存性を示す図、 第8図は、従来の構造における界面準位密度の熱処理に
よる変動のas−depo時の内部応力依存性を示す図であ
る。 21……シリコン基板、23……フィールド酸化膜 25……ゲートシリコン酸化膜 25a,25b……膜厚の異なるゲートシリコン酸化膜 27……第一のタングステン素材膜(スパッタタングステ
ン膜) 27a……第一のタングステン膜 29……第二のタングステン素材膜(CVDタングステン
膜) 29a……第一のタングステン膜 31……ゲート電極 33……MOS型のキャパシタ。
FIGS. 1 (A) to 1 (E) are diagrams for explaining the present invention, process drawings showing a manufacturing procedure of a MOS type capacitor, and FIG. 2 are diagrams for explaining the present invention. FIG. 3 is a cross-sectional view of an essential part of an experimental sample, and FIG. 3 is a diagram for explaining the present invention, showing the relationship between the sputtered tungsten film thickness in a two-layer film and the internal stress of the two-layer film during as-depo. 4A and 4B are diagrams for explaining the present invention, and FIGS. 5A to 5C are diagrams for explaining the conventional technique, in which a tungsten film is used as a gate electrode. 6 is a diagram showing the dependence of the internal stress of the sputtered tungsten film on the argon gas pressure, and FIG. 7 is a fixed charge density in the conventional structure. Fig. 8 shows the internal stress dependence of the variation due to the heat treatment at the time of as-depo. It is a figure which shows the internal stress dependence at the time of as-depo of the variation by the heat treatment of the interface state density in a structure. 21 ... Silicon substrate, 23 ... Field oxide film 25 ... Gate silicon oxide film 25a, 25b ... Gate silicon oxide film with different film thickness 27 ... First tungsten material film (sputtered tungsten film) 27a. First tungsten film 29 …… Second tungsten material film (CVD tungsten film) 29a …… First tungsten film 31 …… Gate electrode 33 …… MOS type capacitor.

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−149173(JP,A) 特開 昭53−71576(JP,A) 特開 昭60−126839(JP,A) 特開 昭62−217419(JP,A) 特開 平2−228032(JP,A) 特開 昭63−84154(JP,A) 特公 平6−1768(JP,B2) 1987年春季第34回応用物理学関係連合 講演会講演予稿集28p−N−8 JJAP,Vol.27,No.11,N ov,1988,pp.L2161−L2163 ─────────────────────────────────────────────────── ─── Continuation of the front page (56) Reference JP-A-60-149173 (JP, A) JP-A-53-71576 (JP, A) JP-A-60-126839 (JP, A) JP-A-62-1 217419 (JP, A) JP-A-2-228032 (JP, A) JP-A-63-84154 (JP, A) JP-B 6-1768 (JP, B2) Spring 1987 34th Applied Physics Association Lecture Lecture Proceedings 28p-N-8 JJAP, Vol. 27, No. 11, Nov, 1988, pp. L2161-L2163

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】ゲート電極にタングステン膜を用いている
半導体装置を製造するに当たり、 下地上に第一のタングステン素材膜を、成膜後であって
当該半導体装置の製造に際する後工程での熱処理を受け
る前(as−depo時)の該第一のタングステン素材膜の内
部応力が圧縮応力となるような成膜条件のスパッタ法に
より形成する工程と、 該第一のタングステン素材膜上に第二のタングステン素
材膜を、WF6とH2とを原料ガスとするCVD法、或いはWF6
とSiH4とを原料ガスとするCVD法により形成する工程
と、 これら第一及び第二の素材膜をパターニングしてゲート
電極を形成する工程とを含むと共に、 前記第一及び第二の素材膜形成時には、これら素材膜で
構成される2層膜のas−depo時の内部応力が引張応力或
いは5×109dyne/cm2以下の圧縮応力となるようにこれ
ら素材膜の膜厚比を変えること を特徴とする半導体装置の製造方法。
1. When manufacturing a semiconductor device using a tungsten film for a gate electrode, a first tungsten material film is formed on a lower surface in a post-process after manufacturing the semiconductor device. A step of forming by a sputtering method under a film forming condition such that the internal stress of the first tungsten material film before being subjected to heat treatment (at the time of as-depo) becomes a compressive stress; The second tungsten material film is formed by the CVD method using WF 6 and H 2 as source gases, or WF 6
And a step of forming a gate electrode by patterning these first and second material films with a CVD method using SiH 4 and SiH 4 as a source gas, and the first and second material films At the time of formation, the film thickness ratio of these material films is changed so that the internal stress at the time of as-depo of the two-layer film composed of these material films becomes tensile stress or compressive stress of 5 × 10 9 dyne / cm 2 or less. A method of manufacturing a semiconductor device, comprising:
JP1048229A 1989-02-28 1989-02-28 Method for manufacturing semiconductor device Expired - Fee Related JP2538664B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP1048229A JP2538664B2 (en) 1989-02-28 1989-02-28 Method for manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1048229A JP2538664B2 (en) 1989-02-28 1989-02-28 Method for manufacturing semiconductor device

Publications (2)

Publication Number Publication Date
JPH02228034A JPH02228034A (en) 1990-09-11
JP2538664B2 true JP2538664B2 (en) 1996-09-25

Family

ID=12797606

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1048229A Expired - Fee Related JP2538664B2 (en) 1989-02-28 1989-02-28 Method for manufacturing semiconductor device

Country Status (1)

Country Link
JP (1) JP2538664B2 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3115818B2 (en) * 1996-03-21 2000-12-11 株式会社日立製作所 Semiconductor integrated circuit device

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5823929B2 (en) * 1976-12-07 1983-05-18 松下電器産業株式会社 Manufacturing method of semiconductor device
JPS60149173A (en) * 1984-01-17 1985-08-06 Hitachi Ltd Manufacture of compound semiconductor device
JPH061768B2 (en) * 1987-10-05 1994-01-05 日本電気株式会社 Membrane manufacturing method

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
1987年春季第34回応用物理学関係連合講演会講演予稿集28p−N−8
JJAP,Vol.27,No.11,Nov,1988,pp.L2161−L2163

Also Published As

Publication number Publication date
JPH02228034A (en) 1990-09-11

Similar Documents

Publication Publication Date Title
JP3092659B2 (en) Thin film capacitor and method of manufacturing the same
JP5247059B2 (en) Method for manufacturing an integrated circuit capacitor using a tantalum pentoxide layer
US4959745A (en) Capacitor and method for producing the same
JP3127348B2 (en) Manufacturing method of semiconductor device using tungsten film having uneven surface shape
JPH05110014A (en) Manufacture of semiconductor device
US5444006A (en) Method of manufacturing a capacitor in a semiconductor memory device
JPS60153158A (en) Manufacture of semiconductor device
US5714402A (en) Method for fabricating a capacitor of a semiconductor device and the structure of the same
JPH07235526A (en) Method of forming rugged polisilicon film and polycrystalline silicon film
US5444011A (en) Method for forming a thin film capacitive memory deivce with a high dielectric constant
JPH06177324A (en) Ic chip including capacitor provided with small voltage coefficient and its manufacture
US4873203A (en) Method for formation of insulation film on silicon buried in trench
JP2538664B2 (en) Method for manufacturing semiconductor device
RU2113034C1 (en) Semiconductor device possessing double-layer silicide structure and its manufacturing technique
JP2830705B2 (en) Method for manufacturing semiconductor device
JPH0621390A (en) Manufacture of semiconductor device
JP2739593B2 (en) Semiconductor device manufacturing method
JPH07263573A (en) Semiconductor device and manufacture thereof
JP3420098B2 (en) Method for manufacturing semiconductor device
JPH0256965A (en) Semiconductor device
JPH09191092A (en) Manufacture of polycrystalline silicon film and manufacture of capacitor of semiconductor device using the same
JPS61135156A (en) Semiconductor device and manufacture thereof
JPS63260052A (en) Semiconductor device and its manufacture
JPS59188957A (en) Manufacture of capacitor for semiconductor device
JPH0778991A (en) Semiconductor device and fabrication thereof

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080708

Year of fee payment: 12

LAPS Cancellation because of no payment of annual fees