JP2536945Y2 - スイッチング・レギュレータ - Google Patents

Description

【考案の詳細な説明】 〔産業上の利用分野〕 本考案は、スイッチング・レギュレータに関し、特に
パワーMOSトランジスタを用いた一次側制御による他励
方式スイッチング・レギュレータの過負荷保護回路に関
する。

〔従来の技術〕

この種のスイッチング・レギュレータの過負荷保護の
一つに従来間欠発振制御方式がある。この従来の間欠発
振制御方式は過負荷電流を積分回路で検出し、これがし
きい値電圧に達した時点でパワーMOSトランジスタの発
振を一時的に停止させ、過電流による破壊を防止するも
のである。

〔考案が解決しようとする課題〕

しかしながら、上述した従来方式の保護回路は、積分
回路を構成するコンデンサが半導体集積回路装置の外付
部品となるので、外付部品点数を１個増加させ信頼性を
低下させるという欠点がある。

本考案の目的は、従来の間欠発振制御方式の過負荷保
護回路の外付部品増加による信頼性低下の問題点を解決
したスイッチング・レギュレータを提供することであ
る。

〔課題を解決するための手段〕

本考案によれば、スイッチング・レギュレータは、主
回路が、三角波発振回路と、前記三角波発振回路の出力
を該発振回路の発振周波数に同期して任意のパルス幅を
もつパルス出力に変換するコンパレータと、前記コンパ
レータの出力パルスで入力制御される論理ゲート回路
と、前記論理ゲート回路の出力で駆動されるパワーMOS
トランジスタとから構成され、また前記主回路のパワー
MOSトランジスタに対する過電流保護回路が、前記パワ
ーMOSトランジスタの過電流検出用抵抗と、前記過電流
検出用抵抗の両端電圧のしきい値を超える過電流電圧に
応答してトリガパルスを発生するシュミットトリガ回路
と、前記シュミットトリガ回路のトリガパルスでセット
され前記論理ゲート回路の出力を“L"レベルに設定する
フリップフロップと、前記三角波発振回路の三角波出力
を常時パルス整形し前記フリップフロップのリセット入
力とする過電流制御回路で構成されることを含んで構成
される。また、この際前記波形整形回路とフリップフロ
ップとの間に該波形整形回路の出力パルスを常時カウン
トし、キャリーアウト出力で該フリップフロップをリセ
ットすると共に、前記シュミットトリガ回路のトリガ発
生と共に、該トリガパルスでリセットされる任意ビット
構成のカウンタ回路が挿入されると、より一層好ましい
構成のものとなる。

〔作用〕

本考案によれば、過電流保護回路が、従来のアナログ
回路に代え積分回路の不要なロジック回路で構成され
る。従って、全てを一つの集積回路内に収容できるの
で、従来必要とされた外付けコンデンサを不要とするこ
とができる。

〔実施例〕

以下、図面を参照して本考案を詳細に説明する。

第１図は本考案の一実施例を示すスイッチング・レギ
ュレータのブロック回路図である。本実施例によれば、
本考案が最も一般的なパワーMOSトランジスタを用いた
一次側制御他励方式のスイッチング・レギュレータに実
施された場合が示される。すなわち、本実施例のスイッ
チング・レギュレータは、出力トランス1,パワーMOSト
ランジスタ2,トーテムポール回路3,PWMコンパレータ４
および三角波発振回路５から構成される従来と同じ主回
路に、パワーMOSトランジスタ２の間欠発振制御回路を
構成する、電流検出用抵抗6,シュミットトリガ回路7,フ
リップフロップ8,カウンタ回路９および波形整形回路10
からなる過電流保護回路が付加される。

ここで、この間欠発振制御回路はつぎの通り動作す
る。まず、何らかの要因で過負荷状態になり、パワーMO
Sトランジスタ２に過大電流が流れたとすると、過電流
検出用抵抗６の両端電圧がシュミットトリガ回路７のし
きい値電圧を越え、次段のリップフロップ８をセットす
る。このフリップフロップ８のセット出力でトーテムポ
ール回路３の出力が“L"レベルとなるので、パワーMOS
トランジスタ２はオフ状態となる。このパワーMOSトラ
ンジスタ２のオフ状態はこのまま継続されるので、この
時点以降、過電流は流れない。他方、三角波発振回路５
は予め設定された周波数で発振動作を継続しており、MO
Sトランジスタ２がオフ状態とされた以後も波形整形回
路10を通して得られた方形波がカウンタ回路９により計
数されつづけている。従って、このカウントが規定数に
達しキャリーアウト出力がフリップフロップ８のリセッ
ト端子に印加されると、パワーMOSトランジスタ２はオ
ン状態となり再び発振動作を開始する。過電流が再び流
れる場合は、上記の一連の動作が繰返されるので、パワ
ーMOSトランジスタは間欠発振動作となり、過電流によ
る破壊からまぬがれることができる。

第２図（ａ），（ｂ）は上記実施例におけるカウンタ
回路の動作を説明するタイミングチャート図である。こ
のタイミングチャートから明らかなように、カウンタ回
路のビット構成によって、間欠発振のオンデューティは
異なる。例えば、３ビットカウンタの場合は12.5％,4ビ
ットカウンタの場合は6.25％となる。このようにカウン
タ回路のビット構成が定まるとデューティは固定される
が、元来間欠発振させる目的は、MOSトランジスタ２に
対する通電デューティを低下させることにあって、精度
が要求されるものではないので、４ビット程度の構成で
あれば充分実用に供することが可能である。

第２図は本考案の他の実施例を示すスイッチング・レ
ギュレータのブロック回路図である。本実施例によれ
ば、前実施例からカウンタを削除して回路構成を簡略化
した場合が示される。この実施例では、間欠発振のオン
デューティは最大50％程度となるが、実用上特に問題と
なることはない。

〔考案の効果〕

以上詳細に説明したように、本考案によれば、過電流
保護回路の間欠発振制御部がロジック構成されるので、
従来アナログ構成のため必要とされた外付けコンデンサ
を回路から取り除くことができる。従って、装置全体の
組立作業効率および信頼性の向上が可能である。

【図面の簡単な説明】

第１図は本考案の一実施例を示すスイッチング・レギュ
レータのブロック回路図、第２図（ａ），（ｂ）は上記
実施例におけるカウンタ回路の動作を説明するタイミン
グチャート図、第３図は本考案の他の実施例を示すスイ
ッチング・レギュレータのブロック回路図である。 １……出力トランス、２……パワーMOSトランジスタ、
３……トーテムポール回路、４……PWMコンパレータ、
５……三角波発振回路、６……過電流検出用抵抗、７…
…シュミットトリガ回路、８……フリップフロップ、９
……カウンタ回路、10……波形整形回路。

Claims (1)

(57)【実用新案登録請求の範囲】
1. 【請求項１】主回路が三角波発振回路と、前記三角波発
   振回路の出力を前記発振回路の発振周波数に同期して任
   意のパルス幅をもつパルス出力に変換するコンパレータ
   と、前記コンパレータの出力パルスで入力制御される論
   理ゲート回路と、前記論理ゲート回路の出力で駆動され
   るパワーMOSトランジスタとから構成され、前記主回路
   のパワーMOSトランジスタに対する過電流保護回路が、
   前記パワーMOSトランジスタの過電流検出用抵抗と、前
   記過電流検出用抵抗の両端電圧のしきい値を超える過電
   流電圧に応答してトリガパルスを発生するシュミットト
   リガ回路と、前記シュミットトリガ回路のトリガパルス
   でセットされ前記論理ゲート回路の出力を“L"レベルに
   設定するフリップフロップと、前記三角波発振回路の三
   角波出力を常時パルス整形し前記フリップフロップのリ
   セット入力とする波形整形回路と、前記波形整形回路と
   フリップフロップとの間に前記波形整形回路の出力パル
   スを常時カウントし、キャリーアウト出力で前記フリッ
   プフロップをリセットすると共に、前記シュミットトリ
   ガ回路のトリガ発生と共に、前記トリガパルスでリセッ
   トされる任意ビット構成のカウンタ回路が挿入されるこ
   とを特徴とするスイッチング・レギュレータ。