JP2534891B2 - 半導体デバイス用チップトレイ及びコンテナ - Google Patents
半導体デバイス用チップトレイ及びコンテナInfo
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- JP2534891B2 JP2534891B2 JP63113769A JP11376988A JP2534891B2 JP 2534891 B2 JP2534891 B2 JP 2534891B2 JP 63113769 A JP63113769 A JP 63113769A JP 11376988 A JP11376988 A JP 11376988A JP 2534891 B2 JP2534891 B2 JP 2534891B2
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- container
- chip tray
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- chip
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- Manufacture Of Macromolecular Shaped Articles (AREA)
- Compositions Of Macromolecular Compounds (AREA)
- Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、静電気消散性と帯電防止性を有する半導体
デバイス用チップトレー及びコンテナに係わり、更に詳
しくは静電気放電（ESD）により悪影響を受けるIC用チ
ップトレー及びウエハの輸送用コンテナに関する。
デバイス用チップトレー及びコンテナに係わり、更に詳
しくは静電気放電（ESD）により悪影響を受けるIC用チ
ップトレー及びウエハの輸送用コンテナに関する。
様々な用途に使用されている合成樹脂は、その体積固
有抵抗率が1015Ωcm程度と非常に高く、そのため電荷が
移動できず高電位に帯電するので、静電気によって塵や
埃が吸引され、製品へ不純物、異物として混入汚染する
問題が高度な清浄性を要求されるクリーンルーム内で起
こったり、またエレクトロニクス産業に於いては集積回
路（IC,LSI等）の高集積化に伴い、合成樹脂成形品に生
じた静電気から放電される静電気パルスによりIC等が誤
動作したり、半導体デバイスそのものが破壊される問題
があった。その為、従来静電気が問題となる電子回路を
形成したシリコンウエハ及びそれを切断して樹脂でモー
ルドする以前のICチップを製造、搬送する工程で使用す
るトレー、コンテナ等に於いては、導電性カーボンブラ
ック又はカーボン繊維を充填してその体積固有抵抗値を
下げて帯電防止を図っていたが、カーボンブラック又は
カーボ繊維が合成樹脂から剥がれて微細な回路部分に付
着して回路の短絡が生じたり、また汚染の原因ともなる
ばかりでなく、カーボンブラック等を使用した合成樹脂
成形品は、黒色しか製造できないといった着色に関する
制約もあった。
有抵抗率が1015Ωcm程度と非常に高く、そのため電荷が
移動できず高電位に帯電するので、静電気によって塵や
埃が吸引され、製品へ不純物、異物として混入汚染する
問題が高度な清浄性を要求されるクリーンルーム内で起
こったり、またエレクトロニクス産業に於いては集積回
路（IC,LSI等）の高集積化に伴い、合成樹脂成形品に生
じた静電気から放電される静電気パルスによりIC等が誤
動作したり、半導体デバイスそのものが破壊される問題
があった。その為、従来静電気が問題となる電子回路を
形成したシリコンウエハ及びそれを切断して樹脂でモー
ルドする以前のICチップを製造、搬送する工程で使用す
るトレー、コンテナ等に於いては、導電性カーボンブラ
ック又はカーボン繊維を充填してその体積固有抵抗値を
下げて帯電防止を図っていたが、カーボンブラック又は
カーボ繊維が合成樹脂から剥がれて微細な回路部分に付
着して回路の短絡が生じたり、また汚染の原因ともなる
ばかりでなく、カーボンブラック等を使用した合成樹脂
成形品は、黒色しか製造できないといった着色に関する
制約もあった。
本発明が前述の状況に鑑み、解決しようとするところ
は、特に静電気に対する問題が顕著である電子回路を形
成したシリコンウエハ及びICチップを製造、搬送する工
程で使用するコンテナ、チップトレーの体積固有抵抗値
を、局在した電荷の緩和時間を短くして静電気消散性を
有する程度に低く設定し且つ外部環境の電位変化の影響
を受けない程度に高く設定するとともに、成形性を向上
させ、着色可能でしかも帯電防止効果が半永久的に持続
する半導体デバイス用チップトレー及びコンテナを提供
する点にある。
は、特に静電気に対する問題が顕著である電子回路を形
成したシリコンウエハ及びICチップを製造、搬送する工
程で使用するコンテナ、チップトレーの体積固有抵抗値
を、局在した電荷の緩和時間を短くして静電気消散性を
有する程度に低く設定し且つ外部環境の電位変化の影響
を受けない程度に高く設定するとともに、成形性を向上
させ、着色可能でしかも帯電防止効果が半永久的に持続
する半導体デバイス用チップトレー及びコンテナを提供
する点にある。
本発明は、前述の問題解決の為に、帯電防止剤として
３〜20重量％の酸化第二錫の粉末と、分散剤として30〜
50重量％の酸化チタンの粉末とを合成樹脂中に分散して
成形し、体積固有抵抗率を105〜108Ωcmに設定してなる
半導体デバイス用チップトレー及びコンテナを構成し
た。
３〜20重量％の酸化第二錫の粉末と、分散剤として30〜
50重量％の酸化チタンの粉末とを合成樹脂中に分散して
成形し、体積固有抵抗率を105〜108Ωcmに設定してなる
半導体デバイス用チップトレー及びコンテナを構成し
た。
また、前記帯電防止剤として酸化第二錫を５〜７重量
％、前記分散剤として酸化チタンを35〜45重量％充填し
て体積固有抵抗率を106〜107Ωcmに設定してなることが
より好ましい。
％、前記分散剤として酸化チタンを35〜45重量％充填し
て体積固有抵抗率を106〜107Ωcmに設定してなることが
より好ましい。
また、前記帯電防止剤として酸化第二錫を５〜７重量
％、前記分散剤として酸化チタンを35〜45重量％、並び
にタルクを10〜20重量％充填して体積固有抵抗率を106
〜107Ωcmに設定してなることも好ましい。
％、前記分散剤として酸化チタンを35〜45重量％、並び
にタルクを10〜20重量％充填して体積固有抵抗率を106
〜107Ωcmに設定してなることも好ましい。
また、前記合成樹脂としてポリプロピレン、ポリエチ
レン、ポリスチレン、ポリアミド、アクリロニトリル・
ブタジエン・スチレン共重合体樹脂、ポリカーボネー
ト、ポリフェニレンサルファイド、ポリブチルテレフタ
レート、ポリエチレンテレフタレート、変性ポリフェニ
レンオキサイドの内から選ばれた合成樹脂を用いてなる
のである。
レン、ポリスチレン、ポリアミド、アクリロニトリル・
ブタジエン・スチレン共重合体樹脂、ポリカーボネー
ト、ポリフェニレンサルファイド、ポリブチルテレフタ
レート、ポリエチレンテレフタレート、変性ポリフェニ
レンオキサイドの内から選ばれた合成樹脂を用いてなる
のである。
以上の如き内容からなる本発明の半導体デバイス用チ
ップトレー及びコンテナは、体積固有抵抗率の高い合成
樹脂に、帯電防止剤として３〜20重量％の酸化第二錫の
粉末を充填することにより成形品の体積固有抵抗率を下
げて電荷の緩和時間を短くするとともに、外部環境の電
位変化の影響を受けない程度に高く設定し、つまり体積
固有抵抗率を105〜108Ωcmに設定し、また分散剤として
30〜50重量％の酸化チタンの粉末を添加することによ
り、前記帯電防止剤の合成樹脂への分散性を良くして成
形性の向上並びに導電性の帯電防止剤の剥がれ落ち防止
を図れるばかりでなく、他の色への着色も可能となした
ものである。
ップトレー及びコンテナは、体積固有抵抗率の高い合成
樹脂に、帯電防止剤として３〜20重量％の酸化第二錫の
粉末を充填することにより成形品の体積固有抵抗率を下
げて電荷の緩和時間を短くするとともに、外部環境の電
位変化の影響を受けない程度に高く設定し、つまり体積
固有抵抗率を105〜108Ωcmに設定し、また分散剤として
30〜50重量％の酸化チタンの粉末を添加することによ
り、前記帯電防止剤の合成樹脂への分散性を良くして成
形性の向上並びに導電性の帯電防止剤の剥がれ落ち防止
を図れるばかりでなく、他の色への着色も可能となした
ものである。
このように半導体デバイス用チップトレー及びコンテ
ナの体積固有抵抗率を105〜108Ωcmに設定する意味は、
通常のシリコン半導体のICチップの体積固有抵抗率は、
105〜106Ωcm程度であるので、該シリコン半導体を収容
する前記コンテナ、チップトレーの体積固有抵抗率をそ
の値に略一致させれば、たとえ帯電したとしてもICチッ
プとチップトレーの電位は略等しくなり、ICチップとチ
ップトレー間での放電の発生を防止できるからである。
ナの体積固有抵抗率を105〜108Ωcmに設定する意味は、
通常のシリコン半導体のICチップの体積固有抵抗率は、
105〜106Ωcm程度であるので、該シリコン半導体を収容
する前記コンテナ、チップトレーの体積固有抵抗率をそ
の値に略一致させれば、たとえ帯電したとしてもICチッ
プとチップトレーの電位は略等しくなり、ICチップとチ
ップトレー間での放電の発生を防止できるからである。
電気抵抗値が1015Ωcmと非常に高い合成樹脂は、異な
る物体の接触、分離及び摩擦によって合成樹脂外部から
の電子の移動又は内部からの電子の移動により容易に帯
電し易いものであり、その静電気の電位は高いもので優
に１万Ｖを越え、放電の際の衝撃は凄まじく、電子装置
の誤動作はもとより電子デバイスの破壊にもつながるも
のである。特に、近年の半導体デバイスの微細化、高集
積化は目覚ましく、静電気放電（ESD）の問題は深刻な
問題として露呈しており、例えば各種記憶素子として多
用されているMOS（Metal−Oxide−Semiconductor）型IC
では、静電破壊電圧は非常に低く100V程度であり、静電
気対策は不可欠のものとなっている。
る物体の接触、分離及び摩擦によって合成樹脂外部から
の電子の移動又は内部からの電子の移動により容易に帯
電し易いものであり、その静電気の電位は高いもので優
に１万Ｖを越え、放電の際の衝撃は凄まじく、電子装置
の誤動作はもとより電子デバイスの破壊にもつながるも
のである。特に、近年の半導体デバイスの微細化、高集
積化は目覚ましく、静電気放電（ESD）の問題は深刻な
問題として露呈しており、例えば各種記憶素子として多
用されているMOS（Metal−Oxide−Semiconductor）型IC
では、静電破壊電圧は非常に低く100V程度であり、静電
気対策は不可欠のものとなっている。
本発明の半導体デバイス用チップトレー及びコンテナ
は、体積電気抵抗率の高い合成樹脂に、導電性を有する
酸化第二錫（SnO2）の粉末からなる帯電防止剤を充填す
ることにより合成樹脂の体積固有抵抗率を下げて、該成
形品中での電子の移動を可能となして電荷の緩和時間を
短くするとともに、該成形品に接触若しくは近接する他
の物体等の外部環境の電位変化の影響を受けない程度に
高く設定し、また酸化チタン（TiO）の粉末からなる比
重の小さい分散剤を添加することにより、前記帯電防止
剤の合成樹脂への分散性を良くして成形性の向上並びに
体積固有抵抗値の均一化を図っている。尚、前記分散剤
には適宜バインダーを付着させておき前記帯電防止剤の
分散性を高めることも可能である。そして、前記帯電防
止剤と分散剤を充填することにより、前記合成樹脂成形
品の体積固有抵抗値を105〜108Ωcmに設定し、具体的に
は合成樹脂に帯電防止剤として酸化第二錫の球形の粉末
を３〜20重量％並びに分散剤として酸化チタンの粉末を
30〜50重量％添加し、その成形品の体積固有抵抗を105
〜108Ωcmに設定すれば、静電気が問題になる広い用途
に使用できるものである。
は、体積電気抵抗率の高い合成樹脂に、導電性を有する
酸化第二錫（SnO2）の粉末からなる帯電防止剤を充填す
ることにより合成樹脂の体積固有抵抗率を下げて、該成
形品中での電子の移動を可能となして電荷の緩和時間を
短くするとともに、該成形品に接触若しくは近接する他
の物体等の外部環境の電位変化の影響を受けない程度に
高く設定し、また酸化チタン（TiO）の粉末からなる比
重の小さい分散剤を添加することにより、前記帯電防止
剤の合成樹脂への分散性を良くして成形性の向上並びに
体積固有抵抗値の均一化を図っている。尚、前記分散剤
には適宜バインダーを付着させておき前記帯電防止剤の
分散性を高めることも可能である。そして、前記帯電防
止剤と分散剤を充填することにより、前記合成樹脂成形
品の体積固有抵抗値を105〜108Ωcmに設定し、具体的に
は合成樹脂に帯電防止剤として酸化第二錫の球形の粉末
を３〜20重量％並びに分散剤として酸化チタンの粉末を
30〜50重量％添加し、その成形品の体積固有抵抗を105
〜108Ωcmに設定すれば、静電気が問題になる広い用途
に使用できるものである。
また、電子回路を形成したシリコンウエハ及びICチッ
プを製造、搬送する工程で使用するコンテナ、トレーに
於いては、酸化第二錫を５〜７重量％、酸化チタンを35
〜45重量％充填し、体積固有抵抗率を106〜107Ωcmに設
定すればより良好な結果を得るものである。更に、酸化
第二錫と酸化チタンの合成樹脂への分散性を更によくす
る為にタルクを適宜添加し、前記同様に酸化第二錫を５
〜７重量％、前記分散剤として酸化チタンを35〜45重量
％充填するとともに、タルクを10〜20重量％充填して体
積固有抵抗率を106〜107Ωcmに設定する。尚、通常のシ
リコン半導体のICチップの体積固有抵抗率は、105〜106
Ωcm程度であるので、該シリコン半導体を収容する前記
コンテナ、トレーの体積固有抵抗率をその値に略一致さ
せれば、たとえ帯電したとしてもICチップとトレーの電
位は略等しくなり、ICチップとトレー間での放電の発生
を防止できる。
プを製造、搬送する工程で使用するコンテナ、トレーに
於いては、酸化第二錫を５〜７重量％、酸化チタンを35
〜45重量％充填し、体積固有抵抗率を106〜107Ωcmに設
定すればより良好な結果を得るものである。更に、酸化
第二錫と酸化チタンの合成樹脂への分散性を更によくす
る為にタルクを適宜添加し、前記同様に酸化第二錫を５
〜７重量％、前記分散剤として酸化チタンを35〜45重量
％充填するとともに、タルクを10〜20重量％充填して体
積固有抵抗率を106〜107Ωcmに設定する。尚、通常のシ
リコン半導体のICチップの体積固有抵抗率は、105〜106
Ωcm程度であるので、該シリコン半導体を収容する前記
コンテナ、トレーの体積固有抵抗率をその値に略一致さ
せれば、たとえ帯電したとしてもICチップとトレーの電
位は略等しくなり、ICチップとトレー間での放電の発生
を防止できる。
以上のように、半導体デバイス用チップトレー及びコ
ンテナ等の合成樹脂成形品の体積固有抵抗率の上限値、
下限値は、該成形品を取り巻く周囲の環境及び収容する
製品の体積固有抵抗率によって最適に設定されるべきも
のであり、個々の用途に応じて前記帯電防止剤及び分散
剤の充填量を調整することで前記範囲内に設定するので
ある。このように、帯電防止剤及び分散剤を合成樹脂に
充填して静電気の発生並びに電荷（電子）の移動可能な
レベルまで体積固有抵抗率を低下させるのであるが、あ
まり抵抗値を下げ過ぎると帯電体（人体等）からの静電
気の放電による影響を受けたり（静電気シールド性）、
電気機器のハウジング等に用いる場合は感電の危険性も
あるため、最低でも抵抗値が105Ωcm以上が望ましいの
である。
ンテナ等の合成樹脂成形品の体積固有抵抗率の上限値、
下限値は、該成形品を取り巻く周囲の環境及び収容する
製品の体積固有抵抗率によって最適に設定されるべきも
のであり、個々の用途に応じて前記帯電防止剤及び分散
剤の充填量を調整することで前記範囲内に設定するので
ある。このように、帯電防止剤及び分散剤を合成樹脂に
充填して静電気の発生並びに電荷（電子）の移動可能な
レベルまで体積固有抵抗率を低下させるのであるが、あ
まり抵抗値を下げ過ぎると帯電体（人体等）からの静電
気の放電による影響を受けたり（静電気シールド性）、
電気機器のハウジング等に用いる場合は感電の危険性も
あるため、最低でも抵抗値が105Ωcm以上が望ましいの
である。
本発明で使用する合成樹脂としては、ポリプロピレン
（PP）、ポリエチレン（PE）、ポリスチレン（PS）、ポ
リアミド（PA）、アクリロニトリル・ブタジエン・スチ
レン共重合体樹脂（ABS）、ポリカーボネート（PC）、
ポリフェレンサルファイド（PPS）、ポリブチレンテフ
タレート（PBT）、ポリエチレンテレフタレート（PE
T）、変性ポリフェニレンオキサイド（PPO）等の各種合
成樹脂を採用し得るものである。
（PP）、ポリエチレン（PE）、ポリスチレン（PS）、ポ
リアミド（PA）、アクリロニトリル・ブタジエン・スチ
レン共重合体樹脂（ABS）、ポリカーボネート（PC）、
ポリフェレンサルファイド（PPS）、ポリブチレンテフ
タレート（PBT）、ポリエチレンテレフタレート（PE
T）、変性ポリフェニレンオキサイド（PPO）等の各種合
成樹脂を採用し得るものである。
次に、本発明の第１実施例としてICチップのトレーを
第１〜３図に示す。第１図はチップトレー１の平面図、
第２図は底面図、第３図は断面図を示してある。チップ
トレー１は、上面に周囲を枠体２を残して格子状の突条
3,…により、ICチップ（図示しない）を収容する多数の
凹部4,…を区画形成したもので、前記枠体２の外周には
段部５を設けて保持縁６を形成している。また、下面に
於いては、周囲の前記保持縁６の内方に前記枠体２が嵌
合し得る連続した凹所７を形成し、該凹所７内に位置す
る下面には微小な格子状のスペーサー8,…を突設してい
る。更に、前記保持縁６の一つの角に切欠９を設けて、
該チップトレー１の向きを設定し易いようになしてい
る。このように構成したチップトレー１は、上下方向に
複数個か重ねることができるものであり、即ち下方のチ
ップトレー１の枠体２を上方のチップトレー１の凹所７
内に嵌合し、下方のチップトレー１の前記段部５の上方
のチップトレー１の保持縁６を位置させるのである。そ
して、下方のチップトレー１の凹部４内に収容されたIC
チップは、上方のチップトレー１の下面のスペーサー8,
…により上面を支持され、ICチップの前記凹部４からの
飛び出し、ガタつきを防止している。また、上下に重ね
たチップトレー1,…の切欠9,…の位置を一致させて、IC
チップの向きを同一に設定し、その後のICの製造工程に
於いて向きを揃える手間をなくしている。
第１〜３図に示す。第１図はチップトレー１の平面図、
第２図は底面図、第３図は断面図を示してある。チップ
トレー１は、上面に周囲を枠体２を残して格子状の突条
3,…により、ICチップ（図示しない）を収容する多数の
凹部4,…を区画形成したもので、前記枠体２の外周には
段部５を設けて保持縁６を形成している。また、下面に
於いては、周囲の前記保持縁６の内方に前記枠体２が嵌
合し得る連続した凹所７を形成し、該凹所７内に位置す
る下面には微小な格子状のスペーサー8,…を突設してい
る。更に、前記保持縁６の一つの角に切欠９を設けて、
該チップトレー１の向きを設定し易いようになしてい
る。このように構成したチップトレー１は、上下方向に
複数個か重ねることができるものであり、即ち下方のチ
ップトレー１の枠体２を上方のチップトレー１の凹所７
内に嵌合し、下方のチップトレー１の前記段部５の上方
のチップトレー１の保持縁６を位置させるのである。そ
して、下方のチップトレー１の凹部４内に収容されたIC
チップは、上方のチップトレー１の下面のスペーサー8,
…により上面を支持され、ICチップの前記凹部４からの
飛び出し、ガタつきを防止している。また、上下に重ね
たチップトレー1,…の切欠9,…の位置を一致させて、IC
チップの向きを同一に設定し、その後のICの製造工程に
於いて向きを揃える手間をなくしている。
次に、具体的なチップトレー１の成形品について述べ
れば、ポリプロピレン（PP）に、帯電防止剤として酸化
第二錫（SnO2）の粉末を６重量％、分散剤として酸化チ
タン（TiO2,ルチル）の粉末を40重量％、並びにタルク
（Mg3Si4O10（OH）２）を14重量％充填して上記の形状
に成形した多数のチップトレー1,…の群から無作為に50
個抜き取り、その体積固有抵抗率を測定した。測定条件
は、室温22℃、湿度50HRであり、前記チップトレー１の
下面に銅板を敷き、該銅板と第１図に示した二ケ所の凹
部4,4（図中a,bで示している）内に注いだ水銀との間の
それぞれの電気抵抗値をメガオーム計（絶縁抵抗計）で
測定した。測定点ａは、金型に合成樹脂を注入する際の
注ぎ口に位置する前記切欠９の近傍の凹部４であり、測
定点ｂは、測定点ａから最も離れた対角位置の凹部４で
ある。測定点ａの体積固有抵抗率は、最小2.5×106Ωc
m,最大6.5×106Ωcmであり、平均は4.1×106Ωcmであっ
た。また、測定点ｂの体積固有抵抗率は、最小3.0×106
Ωcm,最大1.5×107Ωcmであり、平均は5.4×106Ωcmで
あった。このように、各成形品でのばらつきは少なく許
容し得るものであるとともに、測定点ａと測定点ｂとの
差も極めて小さく前記帯電防止剤が極めて均一に分散さ
れていることが分かる。
れば、ポリプロピレン（PP）に、帯電防止剤として酸化
第二錫（SnO2）の粉末を６重量％、分散剤として酸化チ
タン（TiO2,ルチル）の粉末を40重量％、並びにタルク
（Mg3Si4O10（OH）２）を14重量％充填して上記の形状
に成形した多数のチップトレー1,…の群から無作為に50
個抜き取り、その体積固有抵抗率を測定した。測定条件
は、室温22℃、湿度50HRであり、前記チップトレー１の
下面に銅板を敷き、該銅板と第１図に示した二ケ所の凹
部4,4（図中a,bで示している）内に注いだ水銀との間の
それぞれの電気抵抗値をメガオーム計（絶縁抵抗計）で
測定した。測定点ａは、金型に合成樹脂を注入する際の
注ぎ口に位置する前記切欠９の近傍の凹部４であり、測
定点ｂは、測定点ａから最も離れた対角位置の凹部４で
ある。測定点ａの体積固有抵抗率は、最小2.5×106Ωc
m,最大6.5×106Ωcmであり、平均は4.1×106Ωcmであっ
た。また、測定点ｂの体積固有抵抗率は、最小3.0×106
Ωcm,最大1.5×107Ωcmであり、平均は5.4×106Ωcmで
あった。このように、各成形品でのばらつきは少なく許
容し得るものであるとともに、測定点ａと測定点ｂとの
差も極めて小さく前記帯電防止剤が極めて均一に分散さ
れていることが分かる。
また、本発明の第２実施例として第４〜６図に示した
コンテナ10は、シリコン、ゲルマニウム、ガリウム−砒
素等の半導体ウエハを輸送する場合や洗浄する場合に使
用するもので、本実施例では容器本体11と上蓋12から構
成されている。該容器本体11は、対面する一対の側面1
3,13の下部を内方へ傾斜させて斜面14,14を形成し、該
側面13と斜面14とでウエハ15を内接するとともに、該側
面13と斜面14の内面に沿って多数の保持片16,…を一定
間隔で縦列並設し、隣接する該保持片16,16間の凹所17
に前記ウエハ15の周縁部を当接支持するようになしてい
る。そして、前記容器本体11の周囲上縁に水平に形成し
たリブ17の対向する一対の上面に係合孔18,18を形成
し、上蓋12に下設した爪19,19を該係合孔18,18に係合さ
せて容器本体11の上面を閉鎖する。また、該上蓋12の下
面には、前記容器本体11に係合させた場合に、該容器本
体11に収容されたウエハ15,…の上縁部を弾性的に当接
保持できるように、断面略ハ字形の押圧片20を下設して
いる。尚、第６図に示したように、容器本体11の係合孔
18,18に上蓋12の爪19,19を係合して、容器本体11に上蓋
12を抜け止め装着するものであるが、上蓋12を外す場合
には、図示したものでは外向きの係合段部を有する前記
爪19を容器本体11側に曲げることにより係合孔18から抜
き、容易に容器本体11から外すことができる。
コンテナ10は、シリコン、ゲルマニウム、ガリウム−砒
素等の半導体ウエハを輸送する場合や洗浄する場合に使
用するもので、本実施例では容器本体11と上蓋12から構
成されている。該容器本体11は、対面する一対の側面1
3,13の下部を内方へ傾斜させて斜面14,14を形成し、該
側面13と斜面14とでウエハ15を内接するとともに、該側
面13と斜面14の内面に沿って多数の保持片16,…を一定
間隔で縦列並設し、隣接する該保持片16,16間の凹所17
に前記ウエハ15の周縁部を当接支持するようになしてい
る。そして、前記容器本体11の周囲上縁に水平に形成し
たリブ17の対向する一対の上面に係合孔18,18を形成
し、上蓋12に下設した爪19,19を該係合孔18,18に係合さ
せて容器本体11の上面を閉鎖する。また、該上蓋12の下
面には、前記容器本体11に係合させた場合に、該容器本
体11に収容されたウエハ15,…の上縁部を弾性的に当接
保持できるように、断面略ハ字形の押圧片20を下設して
いる。尚、第６図に示したように、容器本体11の係合孔
18,18に上蓋12の爪19,19を係合して、容器本体11に上蓋
12を抜け止め装着するものであるが、上蓋12を外す場合
には、図示したものでは外向きの係合段部を有する前記
爪19を容器本体11側に曲げることにより係合孔18から抜
き、容易に容器本体11から外すことができる。
ここで、当該コンテナ10は、本実施例で示した輸送用
のもの以外に洗浄用のものがあり、その場合には容器本
体11の下面及び側面に洗浄液が十分流入できる開口を適
宜設けて構成する。
のもの以外に洗浄用のものがあり、その場合には容器本
体11の下面及び側面に洗浄液が十分流入できる開口を適
宜設けて構成する。
以上述べたコンテナ10は、前記チップトレー１と同様
に体積固有抵抗率を最適に調節した合成樹脂で成形し、
ウエハ15に形成した電子回路が静電気により損傷しない
ようになすとともに、コンテナ10から導電性の異物がウ
エハ15に付着して回路の短絡が生じないようになしてい
る。
に体積固有抵抗率を最適に調節した合成樹脂で成形し、
ウエハ15に形成した電子回路が静電気により損傷しない
ようになすとともに、コンテナ10から導電性の異物がウ
エハ15に付着して回路の短絡が生じないようになしてい
る。
尚、本発明は半導体デバイス用チップトレー及びコン
テナに関するものであるが、その技術的思想はチップト
レーやコンテナに限るものではなく、極度の清浄性を要
求されるクリーンルーム内で使用される合成樹脂成形品
を適用することができ、エレクトロニクス産業分野はも
とより、バイオテクノロジー産業分野、医用分野に於い
ても有用なものである。
テナに関するものであるが、その技術的思想はチップト
レーやコンテナに限るものではなく、極度の清浄性を要
求されるクリーンルーム内で使用される合成樹脂成形品
を適用することができ、エレクトロニクス産業分野はも
とより、バイオテクノロジー産業分野、医用分野に於い
ても有用なものである。
以上にしてなる本発明の半導体デバイス用チップトレ
ー及びコンテナによれば、帯電防止剤として３〜20重量
％の酸化第二錫の粉末と、分散剤として30〜50重量％の
酸化チタンの粉末とを合成樹脂中に分散して成形し、体
積固有抵抗率を105〜108Ωcmに設定してなるので、前記
の導電性を有する帯電防止剤を適量充填することにより
成形品の体積固有抵抗率を下げて電荷の緩和時間を短く
し且つ外部環境の電位変化の影響を受けない程度に高く
設定することができ、また前記比重の比較的小さい分散
剤を適量添加することにより、前記帯電防止剤の合成樹
脂への分散性を良くして成形性の向上を図ることがで
き、それにより成形品中の前記帯電防止剤が均一になる
ので体積固有抵抗率のばらつきが少なくなり、更に成形
品の外面、特に裏面に帯電防止剤が集中することがなく
なり、そのため裏面からの導電性の帯電防止剤の剥がれ
落ちを防止することができ、ICチップの汚染並びに回路
の短絡といった問題もなくなる。つまり、通常のシリコ
ン半導体のICチップの体積固有抵抗率は、105〜106Ωcm
程度であるので、該シリコン半導体を収容する前記コン
テナ、チップトレーの体積固有抵抗率をその値に略一致
させれば、たとえ帯電したとしてもICチップとチップト
レーの電位は略等しくなり、ICチップとチップトレー間
での放電の発生を防止できるのである。
ー及びコンテナによれば、帯電防止剤として３〜20重量
％の酸化第二錫の粉末と、分散剤として30〜50重量％の
酸化チタンの粉末とを合成樹脂中に分散して成形し、体
積固有抵抗率を105〜108Ωcmに設定してなるので、前記
の導電性を有する帯電防止剤を適量充填することにより
成形品の体積固有抵抗率を下げて電荷の緩和時間を短く
し且つ外部環境の電位変化の影響を受けない程度に高く
設定することができ、また前記比重の比較的小さい分散
剤を適量添加することにより、前記帯電防止剤の合成樹
脂への分散性を良くして成形性の向上を図ることがで
き、それにより成形品中の前記帯電防止剤が均一になる
ので体積固有抵抗率のばらつきが少なくなり、更に成形
品の外面、特に裏面に帯電防止剤が集中することがなく
なり、そのため裏面からの導電性の帯電防止剤の剥がれ
落ちを防止することができ、ICチップの汚染並びに回路
の短絡といった問題もなくなる。つまり、通常のシリコ
ン半導体のICチップの体積固有抵抗率は、105〜106Ωcm
程度であるので、該シリコン半導体を収容する前記コン
テナ、チップトレーの体積固有抵抗率をその値に略一致
させれば、たとえ帯電したとしてもICチップとチップト
レーの電位は略等しくなり、ICチップとチップトレー間
での放電の発生を防止できるのである。
その上前記帯電防止剤及び分散剤を充填した合成樹脂
の色は比較的薄いので、他の着色料を適宜配合すること
により容易に所望の色に着色することができて、ICチッ
プの種類による色分けが可能となるものである。
の色は比較的薄いので、他の着色料を適宜配合すること
により容易に所望の色に着色することができて、ICチッ
プの種類による色分けが可能となるものである。
第１図は本発明の第１実施例であるチップトレーの平面
図、第２図は第１図の底面図、第３図は第１図の横断面
図、第４図は本発明の第２実施例であるコンテナの全体
斜視図、第５図はウエハを収容したコンテナの縦断側面
図、第６図はコンテナの容器本体と上蓋の係合部を示す
部分断面図である。 1:チップトレー、2:枠体、3:突条、 4:凹部、5:段部、6:保持縁、 7:凹所、8:スペーサー、9:切欠、 10:コンテナ、11:容器本体、12:上蓋、 13:側面、14:斜面、15:ウエハ、 16:保持片、17:リブ、18:係合孔、 19:爪、20:押圧片。
図、第２図は第１図の底面図、第３図は第１図の横断面
図、第４図は本発明の第２実施例であるコンテナの全体
斜視図、第５図はウエハを収容したコンテナの縦断側面
図、第６図はコンテナの容器本体と上蓋の係合部を示す
部分断面図である。 1:チップトレー、2:枠体、3:突条、 4:凹部、5:段部、6:保持縁、 7:凹所、8:スペーサー、9:切欠、 10:コンテナ、11:容器本体、12:上蓋、 13:側面、14:斜面、15:ウエハ、 16:保持片、17:リブ、18:係合孔、 19:爪、20:押圧片。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/68 Ｈ０１Ｌ 21/68 Ｔ
Claims (4)
- 【請求項１】帯電防止剤として３〜20重量％の酸化第二
錫の粉末と、分散剤として30〜50重量％の酸化チタンの
粉末とを合成樹脂中に分散して成形し、体積固有抵抗率
を105〜108Ωcmに設定してなることを特徴とする半導体
デバイス用チップトレー及びコンテナ。 - 【請求項２】前記帯電防止剤として酸化第二錫を５〜７
重量％、前記分散剤として酸化チタンを35〜45重量％充
填して体積固有抵抗率を106〜107Ωcmに設定してなる特
許請求の範囲第１項記載の半導体デバイス用チップトレ
ー及びコンテナ。 - 【請求項３】前記帯電防止剤として酸化第二錫を５〜７
重量％、前記分散剤として酸化チタンを35〜45重量％、
並びにタルクを10〜20重量％充填して体積固有抵抗率を
106〜107Ωcmに設定してなる特許請求の範囲第１項記載
の半導体デバイス用チップトレー及びコンテナ。 - 【請求項４】前記合成樹脂としてポリプロピレン、ポリ
エチレン、ポリスチレン、ポリアミド、アクリロニトリ
ル・ブタジエン・スチレン共重合体樹脂、ポリカーボネ
ート、ポリフェニレンサルファイド、ポリブチルテレフ
タレート、ポリエチレンテレフタレート、変性ポリフェ
ニレンオキサイドの内から選ばれた合成樹脂を用いてな
る特許請求の範囲第１項記載の半導体デバイス用チップ
トレー及びコンテナ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63113769A JP2534891B2 (ja) | 1987-06-03 | 1988-05-10 | 半導体デバイス用チップトレイ及びコンテナ |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13937787 | 1987-06-03 | ||
| JP62-139377 | 1987-06-03 | ||
| JP63113769A JP2534891B2 (ja) | 1987-06-03 | 1988-05-10 | 半導体デバイス用チップトレイ及びコンテナ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01113466A JPH01113466A (ja) | 1989-05-02 |
| JP2534891B2 true JP2534891B2 (ja) | 1996-09-18 |
Family
ID=26452695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63113769A Expired - Lifetime JP2534891B2 (ja) | 1987-06-03 | 1988-05-10 | 半導体デバイス用チップトレイ及びコンテナ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2534891B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101204030B1 (ko) | 2010-08-06 | 2012-11-23 | (주)대원산업 | 반도체칩 트레이용 수지 조성물 및 이를 기본 재료로 포함하는 반도체칩 트레이 |
| KR101299032B1 (ko) * | 2010-08-06 | 2013-08-27 | (주)대원산업 | 반도체칩 트레이용 수지 조성물 및 이를 기본 재료로 포함하는 반도체칩 트레이 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2540960B2 (ja) * | 1989-11-28 | 1996-10-09 | 日本電気株式会社 | 半導体素子用チップトレ― |
| JP2551058Y2 (ja) * | 1990-07-06 | 1997-10-22 | ソニー 株式会社 | クリーンルーム用ディスク収納容器 |
| US6532142B1 (en) * | 1996-05-09 | 2003-03-11 | Masaaki Imano | Electrification preventing implement and electrification preventing method |
| JP3916342B2 (ja) * | 1999-04-20 | 2007-05-16 | 信越ポリマー株式会社 | 基板収納容器 |
| WO2024095441A1 (ja) * | 2022-11-04 | 2024-05-10 | キオクシア株式会社 | 半導体ウエハ搬送容器及びその製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5839175B2 (ja) * | 1977-01-26 | 1983-08-27 | ユニチカ株式会社 | 制電性合成重合体組成物 |
| JPS5931537B2 (ja) * | 1979-08-04 | 1984-08-02 | 三菱製紙株式会社 | フイルム状溶融押出し物の製法 |
| JPS599802A (ja) * | 1982-07-07 | 1984-01-19 | 松下電器産業株式会社 | 電導性組成物の製造方法 |
-
1988
- 1988-05-10 JP JP63113769A patent/JP2534891B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101204030B1 (ko) | 2010-08-06 | 2012-11-23 | (주)대원산업 | 반도체칩 트레이용 수지 조성물 및 이를 기본 재료로 포함하는 반도체칩 트레이 |
| KR101299032B1 (ko) * | 2010-08-06 | 2013-08-27 | (주)대원산업 | 반도체칩 트레이용 수지 조성물 및 이를 기본 재료로 포함하는 반도체칩 트레이 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01113466A (ja) | 1989-05-02 |
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