JP2534429B2 - ゲルマニウム層を有する局部相互接続及びその製造方法 - Google Patents
ゲルマニウム層を有する局部相互接続及びその製造方法Info
- Publication number
- JP2534429B2 JP2534429B2 JP5019801A JP1980193A JP2534429B2 JP 2534429 B2 JP2534429 B2 JP 2534429B2 JP 5019801 A JP5019801 A JP 5019801A JP 1980193 A JP1980193 A JP 1980193A JP 2534429 B2 JP2534429 B2 JP 2534429B2
- Authority
- JP
- Japan
- Prior art keywords
- conductive layer
- contact
- layer
- germanium
- local interconnect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53271—Conductive materials containing semiconductor material, e.g. polysilicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/058—Ge germanium
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体の製造に関する
ものであり、さらに詳細には、半導体基板上のデバイス
間の電気的接続を形成することに関するものである。
ものであり、さらに詳細には、半導体基板上のデバイス
間の電気的接続を形成することに関するものである。
【０００２】
【従来の技術】多数の回路を含むチップを設計し、製造
しようとする努力の結果、デバイスが水平方向にも垂直
方向にも小型化されるようになった。しかし、この小型
化または縮小により、接点および相互接続に使用する工
程および材料に、新たな要件が課されるようになった。
たとえば、電界効果トランジスタ（ＦＥＴ）デバイスで
は、デバイスの速度を高め、シリコン・チップの単位面
積当りのデバイスの数を増大するために、ゲート長なら
びにソース拡散領域とドレイン拡散領域の深さがますま
す縮小されている。すでに、ゲート長はサブミクロンの
範囲になり、拡散領域は０．１ミクロンの範囲になって
いる。したがって、拡散領域への接点および相互接続を
形成するのに使用する工程および材料が、これらと反応
せず、拡散領域の特性の劣化を引き起こさないものでな
ければならないということが重要になってきた。多数の
可能な回路の配線を行うための好ましい手法は、特に相
互に近接したデバイスを接続するとき、配線段を利用す
ることであった。このように近接して設けられたデバイ
スは、短い導電性ストラップによって接続され、この配
線は局部相互接続と呼ぶのが適切である。デバイスの開
口に接触する局部相互接続が、デバイスとの良好な電気
的接触を行い、同時に信頼性があることが重要である。
ＦＥＴと同様に、バイポーラ・デバイスの寸法も縮小さ
れてきた。ベース幅の垂直方向の寸法は、１０００Å未
満であり、接点開口の寸法もサブミクロンの範囲であ
る。最新のバイポーラ・デバイスの場合、エミッタおよ
び外因性ベース接点上にポリシリコン層を使用すること
により、デバイス領域への直接の接触が避けられてい
る。これにより、反応性の問題は軽減される。しかし、
ポリシリコンと局部相互接続材料との間の電気的接触抵
抗を低くすることが依然として必要である。
しようとする努力の結果、デバイスが水平方向にも垂直
方向にも小型化されるようになった。しかし、この小型
化または縮小により、接点および相互接続に使用する工
程および材料に、新たな要件が課されるようになった。
たとえば、電界効果トランジスタ（ＦＥＴ）デバイスで
は、デバイスの速度を高め、シリコン・チップの単位面
積当りのデバイスの数を増大するために、ゲート長なら
びにソース拡散領域とドレイン拡散領域の深さがますま
す縮小されている。すでに、ゲート長はサブミクロンの
範囲になり、拡散領域は０．１ミクロンの範囲になって
いる。したがって、拡散領域への接点および相互接続を
形成するのに使用する工程および材料が、これらと反応
せず、拡散領域の特性の劣化を引き起こさないものでな
ければならないということが重要になってきた。多数の
可能な回路の配線を行うための好ましい手法は、特に相
互に近接したデバイスを接続するとき、配線段を利用す
ることであった。このように近接して設けられたデバイ
スは、短い導電性ストラップによって接続され、この配
線は局部相互接続と呼ぶのが適切である。デバイスの開
口に接触する局部相互接続が、デバイスとの良好な電気
的接触を行い、同時に信頼性があることが重要である。
ＦＥＴと同様に、バイポーラ・デバイスの寸法も縮小さ
れてきた。ベース幅の垂直方向の寸法は、１０００Å未
満であり、接点開口の寸法もサブミクロンの範囲であ
る。最新のバイポーラ・デバイスの場合、エミッタおよ
び外因性ベース接点上にポリシリコン層を使用すること
により、デバイス領域への直接の接触が避けられてい
る。これにより、反応性の問題は軽減される。しかし、
ポリシリコンと局部相互接続材料との間の電気的接触抵
抗を低くすることが依然として必要である。
【０００３】高集積度の回路に対するもう１つの要件
は、「部分的に覆われた」接点、すなわち相互接続スト
ラップが接点用開口の一部分だけを覆う設計が使用でき
ることである。部分的に覆われた接点が使用できること
になると、接点とストラップの交差面積が減少するた
め、良好な電気的接触を得ることが困難になる。代表的
な「部分的に覆われた」接点の設計を図１に示す。図１
を参照すると、接点開口１０は、相互接続ストラップ２
０の幅より大きい。ストラップ２０は、図示した以外の
形でも開口１０と交差することができるが、いずれの場
合も接点用開口の面積がストラップ２０によって完全に
覆われることはない。部分的に覆われた接点を使用する
ことの利点は、線および空間用に許容される最小のフィ
ーチャが使用できることであり、これにより高密度の配
線が可能になり、より多くのデバイスの配線が実現され
る。
は、「部分的に覆われた」接点、すなわち相互接続スト
ラップが接点用開口の一部分だけを覆う設計が使用でき
ることである。部分的に覆われた接点が使用できること
になると、接点とストラップの交差面積が減少するた
め、良好な電気的接触を得ることが困難になる。代表的
な「部分的に覆われた」接点の設計を図１に示す。図１
を参照すると、接点開口１０は、相互接続ストラップ２
０の幅より大きい。ストラップ２０は、図示した以外の
形でも開口１０と交差することができるが、いずれの場
合も接点用開口の面積がストラップ２０によって完全に
覆われることはない。部分的に覆われた接点を使用する
ことの利点は、線および空間用に許容される最小のフィ
ーチャが使用できることであり、これにより高密度の配
線が可能になり、より多くのデバイスの配線が実現され
る。
【０００４】通常、局部相互接続は非平坦面上で行わ
れ、したがって、レジスト・マスクの下を除く全ての部
分から不必要な材料を除去するために、相互接続材料の
著しいオーバーエッチングが必要である。重要なこと
は、デバイスの形状による皮膜の厚みのばらつきであ
り、そのために不完全にエッチングされた残渣を生じる
ことがある。この残渣は、隣接する接点または相互接続
間で短絡を引き起こし、収率の低下をもたらす可能性が
ある。
れ、したがって、レジスト・マスクの下を除く全ての部
分から不必要な材料を除去するために、相互接続材料の
著しいオーバーエッチングが必要である。重要なこと
は、デバイスの形状による皮膜の厚みのばらつきであ
り、そのために不完全にエッチングされた残渣を生じる
ことがある。この残渣は、隣接する接点または相互接続
間で短絡を引き起こし、収率の低下をもたらす可能性が
ある。
【０００５】局部相互接続の工程および材料の重要な要
件は、部分的に覆われた接点の設計が使用できること、
オーバーエッチングが行えること、シリコンとの良好な
電気的接触、およびデバイスの接点領域と反応しないこ
とである。
件は、部分的に覆われた接点の設計が使用できること、
オーバーエッチングが行えること、シリコンとの良好な
電気的接触、およびデバイスの接点領域と反応しないこ
とである。
【０００６】局部相互接続の現況技術は、上記の目的を
達成しようと試みているが、通常、これらの目標のいく
つかを満たすには不十分である。このことについては、
下記の従来の技術の考察の所で示す。図２は、林田他
（IEEE VMIC Conference Proceedings、1991年6月、p.3
32）に開示される、ＦＥＴデバイスおよび得られる相互
接続構造の断面図を示す。林田他の論文は、本明細書で
は論じない周知の方法で形成したソース５５およびドレ
イン５６（Ｎ+型）領域とゲート構造４５を有するＦＥ
Ｔデバイスを含む、シリコン基板２５を開示している。
ソース領域およびドレイン領域に対応する接点用開口４
６、４６^を形成した後、薄い酸化シリコン層５０
（「バリア酸化物」とも称する）を、露出したシリコン
表面上の接点用開口の所に成長させる。図２はさらに、
凹んだデバイス分離酸化物３５も示している。レジスト
・パターン（図示せず）を使用し、下のバリア酸化物層
５０をエッチ・ストップとして使用して、ポリシリコン
の相互接続皮膜をブランケット付着させ、エッチングし
て、配線３０を形成する。続いて、他のエッチング工程
により、ポリシリコンの下以外の接点領域からバリア酸
化物を除去し、図に示すようにポリシリコン・ストラッ
プ３０の下に酸化シリコン層５０^を残す。酸化シリコ
ン層５０^は、ポリシリコン・ストラップ３０を接点か
ら電気的に絶縁する。ポリシリコンは、ソースまたはド
レインへの接点開口領域を部分的に覆うだけである。こ
の時点で、表面全体にブランケット・チタン層４０を付
着させる。適当に加熱することにより、チタン皮膜が接
点表面上のシリコン、ならびにポリシリコンの上面およ
び側壁と反応して、ケイ化チタンを生成する。未反応の
チタンは、後でデバイス表面から除去する。しかし、バ
リア酸化物５０^の側壁では、ケイ化物は形成されな
い。酸化シリコン層５０^の側壁の上のケイ化チタンの
リンクは、主としてポリシリコン３０の側壁から、およ
び酸化シリコン層５０^に隣接するシリコン接点の表面
４６からのケイ化物の過成長によって生じる。酸化シリ
コン層５０^の側壁の上を走るこのケイ化チタンのリン
クが、ポリシリコン・ストラップとシリコン接点との間
の架橋の弱い部分である。さらに、ストラップの材料
が、接点の所でドーピングしたシリコンと反応しないと
いう要件が達成されていない。リー（Lee）他（IEDM 19
88 Proceedings、pp.450〜453）は、林田の方法とは幾
分異なる方法を用いている。加工工程は、フィールド酸
化物をエッチ・ストップとして使用して接点上のポリシ
リコンをエッチングする所までは同一である。この時点
で、リー他の方法では、フィールド酸化物をエッチング
し、タングステン（Ｗ）を接点およびポリシリコン・ス
トラップのシリコンの上に選択的に付着し、選択的Ｗ層
でフィールド酸化物の段をまたぐ電気的ブリッジを形成
する。Ｗは薄い酸化物層の側壁上で核形成しないので、
皮膜の架橋は、ポリシリコンの側壁および接点シリコン
表面上で核形成する粒子の過成長によるものである。信
頼性のある架橋を形成するためのＷ皮膜の完全性が、こ
の方法の主要な関心事である。これら両方の方法の主な
欠点は、デバイス接点のポリシリコンの下の部分が使用
されず、接触抵抗が高くなる可能性があることである。
さらに、この面積の縮小度が、リソグラフィおよび工程
の許容差によって変化する可能性が高い。最悪の場合に
は、この面積の縮小が、小さな接点の場合、許容できな
いほどになることもある。第３の方法（タン（Tang）
他、ＩＥＤＭ Proceedings、ｐ．５９０、１９８５年）
では、ケイ化チタンをエッチ・ストップ層として使用し
て接点領域をケイ化し、窒化チタン皮膜をエッチングし
て、局部相互接続を形成している。この方法の主な欠点
は、接点をケイ化する必要があることで、これは浅い拡
散には望ましくない。これらの方法は全て、著しい欠点
があり、前記の目的には適合しないことは明白である。
特に半導体基板上の局部相互接続に関しては、部分的に
重なり合った接点を形成することが可能で、表面形状を
有するデバイス上で歩留りを上げるためのオーバーエッ
チングが可能であり、シリコンへの電気的接触が良好
（低抵抗）で、接点の所でシリコンと反応してデバイス
接点を劣化させることのない方法を提供することが、当
技術分野で特に有用である。デバイスの劣化の問題は、
多くの将来のデバイスの場合と同様に、拡散深さが浅い
（約０．１ミクロン）場合には重大である。
達成しようと試みているが、通常、これらの目標のいく
つかを満たすには不十分である。このことについては、
下記の従来の技術の考察の所で示す。図２は、林田他
（IEEE VMIC Conference Proceedings、1991年6月、p.3
32）に開示される、ＦＥＴデバイスおよび得られる相互
接続構造の断面図を示す。林田他の論文は、本明細書で
は論じない周知の方法で形成したソース５５およびドレ
イン５６（Ｎ+型）領域とゲート構造４５を有するＦＥ
Ｔデバイスを含む、シリコン基板２５を開示している。
ソース領域およびドレイン領域に対応する接点用開口４
６、４６^を形成した後、薄い酸化シリコン層５０
（「バリア酸化物」とも称する）を、露出したシリコン
表面上の接点用開口の所に成長させる。図２はさらに、
凹んだデバイス分離酸化物３５も示している。レジスト
・パターン（図示せず）を使用し、下のバリア酸化物層
５０をエッチ・ストップとして使用して、ポリシリコン
の相互接続皮膜をブランケット付着させ、エッチングし
て、配線３０を形成する。続いて、他のエッチング工程
により、ポリシリコンの下以外の接点領域からバリア酸
化物を除去し、図に示すようにポリシリコン・ストラッ
プ３０の下に酸化シリコン層５０^を残す。酸化シリコ
ン層５０^は、ポリシリコン・ストラップ３０を接点か
ら電気的に絶縁する。ポリシリコンは、ソースまたはド
レインへの接点開口領域を部分的に覆うだけである。こ
の時点で、表面全体にブランケット・チタン層４０を付
着させる。適当に加熱することにより、チタン皮膜が接
点表面上のシリコン、ならびにポリシリコンの上面およ
び側壁と反応して、ケイ化チタンを生成する。未反応の
チタンは、後でデバイス表面から除去する。しかし、バ
リア酸化物５０^の側壁では、ケイ化物は形成されな
い。酸化シリコン層５０^の側壁の上のケイ化チタンの
リンクは、主としてポリシリコン３０の側壁から、およ
び酸化シリコン層５０^に隣接するシリコン接点の表面
４６からのケイ化物の過成長によって生じる。酸化シリ
コン層５０^の側壁の上を走るこのケイ化チタンのリン
クが、ポリシリコン・ストラップとシリコン接点との間
の架橋の弱い部分である。さらに、ストラップの材料
が、接点の所でドーピングしたシリコンと反応しないと
いう要件が達成されていない。リー（Lee）他（IEDM 19
88 Proceedings、pp.450〜453）は、林田の方法とは幾
分異なる方法を用いている。加工工程は、フィールド酸
化物をエッチ・ストップとして使用して接点上のポリシ
リコンをエッチングする所までは同一である。この時点
で、リー他の方法では、フィールド酸化物をエッチング
し、タングステン（Ｗ）を接点およびポリシリコン・ス
トラップのシリコンの上に選択的に付着し、選択的Ｗ層
でフィールド酸化物の段をまたぐ電気的ブリッジを形成
する。Ｗは薄い酸化物層の側壁上で核形成しないので、
皮膜の架橋は、ポリシリコンの側壁および接点シリコン
表面上で核形成する粒子の過成長によるものである。信
頼性のある架橋を形成するためのＷ皮膜の完全性が、こ
の方法の主要な関心事である。これら両方の方法の主な
欠点は、デバイス接点のポリシリコンの下の部分が使用
されず、接触抵抗が高くなる可能性があることである。
さらに、この面積の縮小度が、リソグラフィおよび工程
の許容差によって変化する可能性が高い。最悪の場合に
は、この面積の縮小が、小さな接点の場合、許容できな
いほどになることもある。第３の方法（タン（Tang）
他、ＩＥＤＭ Proceedings、ｐ．５９０、１９８５年）
では、ケイ化チタンをエッチ・ストップ層として使用し
て接点領域をケイ化し、窒化チタン皮膜をエッチングし
て、局部相互接続を形成している。この方法の主な欠点
は、接点をケイ化する必要があることで、これは浅い拡
散には望ましくない。これらの方法は全て、著しい欠点
があり、前記の目的には適合しないことは明白である。
特に半導体基板上の局部相互接続に関しては、部分的に
重なり合った接点を形成することが可能で、表面形状を
有するデバイス上で歩留りを上げるためのオーバーエッ
チングが可能であり、シリコンへの電気的接触が良好
（低抵抗）で、接点の所でシリコンと反応してデバイス
接点を劣化させることのない方法を提供することが、当
技術分野で特に有用である。デバイスの劣化の問題は、
多くの将来のデバイスの場合と同様に、拡散深さが浅い
（約０．１ミクロン）場合には重大である。
【０００７】
【発明が解決しようとする課題】本発明の一目的は、表
面が平坦でないデバイス上に局部相互接続を形成するた
めの、歩留りの高い製造方法を提供することにある。
面が平坦でないデバイス上に局部相互接続を形成するた
めの、歩留りの高い製造方法を提供することにある。
【０００８】本発明の他の目的は、改善された配線を得
るために、無境界接点が使用できる方法を提供すること
にある。
るために、無境界接点が使用できる方法を提供すること
にある。
【０００９】本発明の他の目的は、下層のシリコンを損
傷させずに、局部相互接続材料のオーバーエッチングを
可能にしながら、上記の方法を提供することにある。
傷させずに、局部相互接続材料のオーバーエッチングを
可能にしながら、上記の方法を提供することにある。
【００１０】本発明の他の目的は、接触するデバイスの
劣化が最小になる相互接続の方法を提供することにあ
る。
劣化が最小になる相互接続の方法を提供することにあ
る。
【００１１】本発明の他の目的は、バイポーラ・トラン
ジスタおよびＦＥＴの製造に適合する、上記の方法を提
供することにある。
ジスタおよびＦＥＴの製造に適合する、上記の方法を提
供することにある。
【００１２】
【課題を解決するための手段】上記の目的は、半導体基
板上のデバイスの局部相互接続を行う本発明の方法によ
って達成される。基板上の複数のデバイスへの接点開口
を画定する。ゲルマニウムのブランケット層を基板上に
付着させた後、このゲルマニウム層の上面に導電材料の
ブランケット層を付着させる。まず導電層をゲルマニウ
ム層までエッチングする。次に、このゲルマニウム層
を、導電層およびデバイス接点に対して選択的な異なる
方法でエッチングする。導電層は、ポリシリコンか、ケ
イ化物か、あるいはポリシリコンと金属またはケイ化物
皮膜との複合材料のいずれかであることが好ましい。
板上のデバイスの局部相互接続を行う本発明の方法によ
って達成される。基板上の複数のデバイスへの接点開口
を画定する。ゲルマニウムのブランケット層を基板上に
付着させた後、このゲルマニウム層の上面に導電材料の
ブランケット層を付着させる。まず導電層をゲルマニウ
ム層までエッチングする。次に、このゲルマニウム層
を、導電層およびデバイス接点に対して選択的な異なる
方法でエッチングする。導電層は、ポリシリコンか、ケ
イ化物か、あるいはポリシリコンと金属またはケイ化物
皮膜との複合材料のいずれかであることが好ましい。
【００１３】
【実施例】図３は、ソース拡散領域６４およびドレイン
拡散領域６５を有する、シリコン基板６０上のＦＥＴデ
バイスを示す。図３はさらに、これらの領域への接点開
口６６、６７も示す。ＦＥＴデバイスは、凹んだ分離酸
化物領域６２およびゲート構造６８を有する。導電性の
ポリシリコン・ストラップ７２が、ソース領域の開口６
６と接触している。図３に示す接点は、「埋込接点」と
呼ばれ、局部相互接続に使用するポリシリコン・ストラ
ップ７２、７３が、ＦＥＴデバイスのドープしたソース
領域６４およびドレイン領域６５と直接接触している。
こうした接点は、ドープした領域上のケイ化物や金属な
どの中間接点層がなく、浅い拡散領域を使用する高集積
度のＦＥＴ回路を形成するのに望ましい。バイポーラ・
デバイスの場合、接点は、エミッタ接点、ベース接点、
コレクタ接点、ショットキ・ダイオード接点または抵抗
接点とすることができる。分離酸化物領域６２は、この
図では凹んだ分離酸化物（ＲＯＩ）になっているが、浅
い分離トレンチでもよい。上記では局部相互接続ストラ
ップ７２、７３はポリシリコンであると述べたが、金属
またはケイ化物皮膜をポリシリコン皮膜上に付着させて
複合構造を形成した、複合皮膜でもよい。図３のＦＥＴ
デバイスは「部分的に覆われた」接点構造を有するが、
この構造を形成する場合は、ポリシリコン・ストラップ
７２、７３のエッチングの際にソース領域６４、ドレイ
ン領域６５もエッチングされ、特に浅い接合を有するＦ
ＥＴデバイスでは、重大な問題を生じる可能性がある。
拡散領域６５を有する、シリコン基板６０上のＦＥＴデ
バイスを示す。図３はさらに、これらの領域への接点開
口６６、６７も示す。ＦＥＴデバイスは、凹んだ分離酸
化物領域６２およびゲート構造６８を有する。導電性の
ポリシリコン・ストラップ７２が、ソース領域の開口６
６と接触している。図３に示す接点は、「埋込接点」と
呼ばれ、局部相互接続に使用するポリシリコン・ストラ
ップ７２、７３が、ＦＥＴデバイスのドープしたソース
領域６４およびドレイン領域６５と直接接触している。
こうした接点は、ドープした領域上のケイ化物や金属な
どの中間接点層がなく、浅い拡散領域を使用する高集積
度のＦＥＴ回路を形成するのに望ましい。バイポーラ・
デバイスの場合、接点は、エミッタ接点、ベース接点、
コレクタ接点、ショットキ・ダイオード接点または抵抗
接点とすることができる。分離酸化物領域６２は、この
図では凹んだ分離酸化物（ＲＯＩ）になっているが、浅
い分離トレンチでもよい。上記では局部相互接続ストラ
ップ７２、７３はポリシリコンであると述べたが、金属
またはケイ化物皮膜をポリシリコン皮膜上に付着させて
複合構造を形成した、複合皮膜でもよい。図３のＦＥＴ
デバイスは「部分的に覆われた」接点構造を有するが、
この構造を形成する場合は、ポリシリコン・ストラップ
７２、７３のエッチングの際にソース領域６４、ドレイ
ン領域６５もエッチングされ、特に浅い接合を有するＦ
ＥＴデバイスでは、重大な問題を生じる可能性がある。
【００１４】本発明は、凹んだ分離酸化物の代りに浅い
分離トレンチ構造を有するＦＥＴデバイスにも適用でき
る。図３をさらに参照すると、ソース、ドレインおよび
ゲートを有するＦＥＴデバイスは、本明細書では記載し
ない周知の方法で製造する。ソース領域およびドレイン
領域への開口６６、６７は、拡散領域の上の酸化物層に
開口をエッチングし、シリコンの表面を露出させること
によって形成する。
分離トレンチ構造を有するＦＥＴデバイスにも適用でき
る。図３をさらに参照すると、ソース、ドレインおよび
ゲートを有するＦＥＴデバイスは、本明細書では記載し
ない周知の方法で製造する。ソース領域およびドレイン
領域への開口６６、６７は、拡散領域の上の酸化物層に
開口をエッチングし、シリコンの表面を露出させること
によって形成する。
【００１５】次に図４〜図６を参照して本発明の方法を
説明する。先ず図４において、エッチング停止層として
働くゲルマニウムのブランケット層７４を基板６０の表
面全体に、図示した各種の表面に接触して連続的に付着
する。ゲルマニウムは、化学蒸着（ＣＶＤ）またはスパ
ッタリングによって付着することが好ましいが、蒸着、
イオン・ビーム付着（分子線エピタキシ（ＭＢＥ）およ
びプラズマ強化ＣＶＤを含む）などによって付着させる
こともできる。層７４は、ゲルマニウム、または３０体
積％までのシリコンを含有するゲルマニウム・シリコン
合金でもよい。シリコンをゲルマニウムに添加すると、
ゲルマニウムとシリコンの格子不整合が軽減されて、付
着層と接点シリコン表面の界面が改善される。バイポー
ラ・デバイスの場合、この接点は、トランジスタのベー
ス接点、コレクタ接点、エミッタ接点、抵抗、またはシ
ョットキ・ダイオードのいずれにすることもできる。本
発明の工程は、上記ではＦＥＴの場合について述べた
が、バイポーラ・デバイスにも同様に適用できる。さら
に、ポリシリコンの下のゲルマニウム層は、ＦＥＴデバ
イスでもバイポーラ・デバイスでも、ケイ化物や金属接
点など、シリコン以外の接点と局部相互接続を形成する
のにも使用できる。層７４の厚みは、２５０〜２０００
Åとすることができ、好ましい厚みは約５００Åであ
る。ゲルマニウム層７４は、その上に形成されるドープ
・ポリシリコン層７６からの拡散によってドープされる
ので、前もってドープされる必要はない。ゲルマニウム
層７４の上に別のブランケット層７６を付着させる。層
７６は、一次局部相互接続層である。この層は、ドーピ
ングしたポリシリコン皮膜でも、ポリシリコンとポリシ
リコンを覆う複数の導電性皮膜を組み合せた複合体でも
よい。どちらの場合も、層７４に接触する最下層はポリ
シリコンとすることが好ましく、その上の諸層は相互接
続ストラップの導電性を改善するため、Ｗ、Ｍｏ、Ｔｉ
のような金属または金属ケイ化物皮膜とすることができ
る。相互接続層の厚みは、１μｍまでの範囲とすること
ができるが、好ましい厚みは３０００〜５０００Åであ
る。層７６を構成する皮膜は、ＣＶＤ、スパッタリン
グ、蒸着、およびイオン・ビーム付着のどの既知の技法
によっても付着させることができる。層７６が複合層で
ある場合、クラッド層に必要な属性のひとつは、オーバ
ーエッチングが行えるように、ポリシリコン層に対して
ある程度の選択性がある方法でエッチング可能なことで
ある。本発明の方法に望ましい最低の選択性は、最上層
が下層より少なくとも３倍速くエッチングされることで
ある。たとえば、Ｗは、フッ化炭化水素ガスを含有する
プラズマを使用すると、シリコンに対して選択的にエッ
チングされる。
説明する。先ず図４において、エッチング停止層として
働くゲルマニウムのブランケット層７４を基板６０の表
面全体に、図示した各種の表面に接触して連続的に付着
する。ゲルマニウムは、化学蒸着（ＣＶＤ）またはスパ
ッタリングによって付着することが好ましいが、蒸着、
イオン・ビーム付着（分子線エピタキシ（ＭＢＥ）およ
びプラズマ強化ＣＶＤを含む）などによって付着させる
こともできる。層７４は、ゲルマニウム、または３０体
積％までのシリコンを含有するゲルマニウム・シリコン
合金でもよい。シリコンをゲルマニウムに添加すると、
ゲルマニウムとシリコンの格子不整合が軽減されて、付
着層と接点シリコン表面の界面が改善される。バイポー
ラ・デバイスの場合、この接点は、トランジスタのベー
ス接点、コレクタ接点、エミッタ接点、抵抗、またはシ
ョットキ・ダイオードのいずれにすることもできる。本
発明の工程は、上記ではＦＥＴの場合について述べた
が、バイポーラ・デバイスにも同様に適用できる。さら
に、ポリシリコンの下のゲルマニウム層は、ＦＥＴデバ
イスでもバイポーラ・デバイスでも、ケイ化物や金属接
点など、シリコン以外の接点と局部相互接続を形成する
のにも使用できる。層７４の厚みは、２５０〜２０００
Åとすることができ、好ましい厚みは約５００Åであ
る。ゲルマニウム層７４は、その上に形成されるドープ
・ポリシリコン層７６からの拡散によってドープされる
ので、前もってドープされる必要はない。ゲルマニウム
層７４の上に別のブランケット層７６を付着させる。層
７６は、一次局部相互接続層である。この層は、ドーピ
ングしたポリシリコン皮膜でも、ポリシリコンとポリシ
リコンを覆う複数の導電性皮膜を組み合せた複合体でも
よい。どちらの場合も、層７４に接触する最下層はポリ
シリコンとすることが好ましく、その上の諸層は相互接
続ストラップの導電性を改善するため、Ｗ、Ｍｏ、Ｔｉ
のような金属または金属ケイ化物皮膜とすることができ
る。相互接続層の厚みは、１μｍまでの範囲とすること
ができるが、好ましい厚みは３０００〜５０００Åであ
る。層７６を構成する皮膜は、ＣＶＤ、スパッタリン
グ、蒸着、およびイオン・ビーム付着のどの既知の技法
によっても付着させることができる。層７６が複合層で
ある場合、クラッド層に必要な属性のひとつは、オーバ
ーエッチングが行えるように、ポリシリコン層に対して
ある程度の選択性がある方法でエッチング可能なことで
ある。本発明の方法に望ましい最低の選択性は、最上層
が下層より少なくとも３倍速くエッチングされることで
ある。たとえば、Ｗは、フッ化炭化水素ガスを含有する
プラズマを使用すると、シリコンに対して選択的にエッ
チングされる。
【００１６】図５を参照すると、レジスト・コーティン
グを形成し、ガラス・マスクを使用してレジストを紫外
線で露光し、レジストを現像し、必要に応じてベーキン
グまたは硬化を行うなど、周知の方法によってフォトレ
ジスト・パターン層７８を形成する。レジスト・マスク
を使用して、最初に、Ｇｅのエッチ速度が非常に低いＳ
Ｆ6／Ｈ2／ＣＦ4を含有するプラズマで、図４の層７６
をエッチング（Ｇ．Ｓ．エールライン（Oehrlein）他、
ＥＣＳ Meeting Abstracts、ｐ．２１２、モントリオー
ル、１９９０年）することにより、局部相互接続をエッ
チングする。別法として、シリコンを選択的にエッチン
グし、ゲルマニウムまたは３０％までのシリコンを含有
するゲルマニウムの層で停止する溶液を使用して、シリ
コンを湿式エッチングすることもできる。水、エチレン
ジアミン、ピロカテキンの三元混合液（Ｒ．Ｍ．フィン
（Finne）およびＤ．Ｌ．クライン（Klein）、J. Elect
rochemical Soc.、１９６７年、ｐｐ．９６５〜９７
０）が、適当な溶液である。このエッチング工程の結
果、パターンを形成したポリシリコンの局部ストラップ
７６^および７６"がデバイス上に形成される。
グを形成し、ガラス・マスクを使用してレジストを紫外
線で露光し、レジストを現像し、必要に応じてベーキン
グまたは硬化を行うなど、周知の方法によってフォトレ
ジスト・パターン層７８を形成する。レジスト・マスク
を使用して、最初に、Ｇｅのエッチ速度が非常に低いＳ
Ｆ6／Ｈ2／ＣＦ4を含有するプラズマで、図４の層７６
をエッチング（Ｇ．Ｓ．エールライン（Oehrlein）他、
ＥＣＳ Meeting Abstracts、ｐ．２１２、モントリオー
ル、１９９０年）することにより、局部相互接続をエッ
チングする。別法として、シリコンを選択的にエッチン
グし、ゲルマニウムまたは３０％までのシリコンを含有
するゲルマニウムの層で停止する溶液を使用して、シリ
コンを湿式エッチングすることもできる。水、エチレン
ジアミン、ピロカテキンの三元混合液（Ｒ．Ｍ．フィン
（Finne）およびＤ．Ｌ．クライン（Klein）、J. Elect
rochemical Soc.、１９６７年、ｐｐ．９６５〜９７
０）が、適当な溶液である。このエッチング工程の結
果、パターンを形成したポリシリコンの局部ストラップ
７６^および７６"がデバイス上に形成される。
【００１７】次に図６を参照すると、層７６を十分にオ
ーバーエッチングした後、エッチ・ガスを、塩素を含有
するフッ化炭化水素、たとえばＣＦ2Ｃｌ2に切り換え
て、最下部のゲルマニウム層７４をシリコンのエッチ速
度が低くなる条件でエッチングする。別法として、シリ
コンに対して選択性を有する溶液を使用して、ゲルマニ
ウム層またはゲルマニウムの含有量が高い層の湿式エッ
チングを行ってもよい。このような溶液の例には、過酸
化水素と塩酸の混合物がある。このようにして、パター
ン付きのポリシリコン層７６^、７６"、ならびに開口の
表面６６および６７にそれぞれ接触するゲルマニウム層
７４^、７４"からなり、隣接するデバイスを接続する、
局部相互接続層が形成される。残ったレジスト層７８
は、酸素プラズマ、湿式溶媒ストリッピング、または両
者の組合せによって除去する。本明細書に記載する特定
のエッチング工程では、ポリシリコンとゲルマニウムの
二重層を使用しているが、前述のように金属またはケイ
化物層を有するポリシリコンからなる多層構造を使用す
る場合は、異なるエッチング方法も使用できる。
ーバーエッチングした後、エッチ・ガスを、塩素を含有
するフッ化炭化水素、たとえばＣＦ2Ｃｌ2に切り換え
て、最下部のゲルマニウム層７４をシリコンのエッチ速
度が低くなる条件でエッチングする。別法として、シリ
コンに対して選択性を有する溶液を使用して、ゲルマニ
ウム層またはゲルマニウムの含有量が高い層の湿式エッ
チングを行ってもよい。このような溶液の例には、過酸
化水素と塩酸の混合物がある。このようにして、パター
ン付きのポリシリコン層７６^、７６"、ならびに開口の
表面６６および６７にそれぞれ接触するゲルマニウム層
７４^、７４"からなり、隣接するデバイスを接続する、
局部相互接続層が形成される。残ったレジスト層７８
は、酸素プラズマ、湿式溶媒ストリッピング、または両
者の組合せによって除去する。本明細書に記載する特定
のエッチング工程では、ポリシリコンとゲルマニウムの
二重層を使用しているが、前述のように金属またはケイ
化物層を有するポリシリコンからなる多層構造を使用す
る場合は、異なるエッチング方法も使用できる。
【００１８】
【発明の効果】以上述べたように、本発明によれば、浅
いシリコン・デバイスへの電気的接触が良好で、接点開
口への相互接続が部分的に重複し、表面形状を有するデ
バイスの電気特性を良好にするオーバーエッチングが可
能であるという、望ましい属性を有する局部相互接続を
形成する方法が提供される。この工程は、従来の半導体
製造の装置および方法に容易に組み込むことができる。
本発明は、製造中に高信頼性の回路接続を達成する局部
相互接続の分野で特に有用である。
いシリコン・デバイスへの電気的接触が良好で、接点開
口への相互接続が部分的に重複し、表面形状を有するデ
バイスの電気特性を良好にするオーバーエッチングが可
能であるという、望ましい属性を有する局部相互接続を
形成する方法が提供される。この工程は、従来の半導体
製造の装置および方法に容易に組み込むことができる。
本発明は、製造中に高信頼性の回路接続を達成する局部
相互接続の分野で特に有用である。
【図１】部分的に重なり合った従来の接点の設計を示す
図である。
図である。
【図２】局部相互接続を有する従来のＦＥＴデバイスの
断面図である。
断面図である。
【図３】本発明によって解決する問題を説明するため
の、拡散領域（ソースおよびドレイン）への部分的に覆
われた接点を形成する局部相互接続ストラップを有する
理想的なＦＥＴデバイスを示す図である。
の、拡散領域（ソースおよびドレイン）への部分的に覆
われた接点を形成する局部相互接続ストラップを有する
理想的なＦＥＴデバイスを示す図である。
【図４】本発明による局部相互接続を形成する一連の工
程の１つを示す、ＦＥＴデバイスの断面図である。
程の１つを示す、ＦＥＴデバイスの断面図である。
【図５】本発明による局部相互接続を形成する一連の工
程の１つを示す、ＦＥＴデバイスの断面図である。
程の１つを示す、ＦＥＴデバイスの断面図である。
【図６】本発明による局部相互接続を形成する一連の工
程の１つを示す、ＦＥＴデバイスの断面図である。
程の１つを示す、ＦＥＴデバイスの断面図である。
６０ シリコン基板 ６２ 分離酸化物領域 ６４ ソース拡散領域 ６５ ドレイン拡散領域 ６６ 接点開口 ６７ 接点開口 ６８ ゲート構造 ７２ ポリシリコン・ストラップ ７３ ポリシリコン・ストラップ
フロントページの続き (56)参考文献 特開 平１−214116（ＪＰ，Ａ) 特開 昭60−245149（ＪＰ，Ａ) 特開 平２−58217（ＪＰ，Ａ) 特開 平２−166770（ＪＰ，Ａ) 特開 平２−308526（ＪＰ，Ａ) 特開 平４−225568（ＪＰ，Ａ) 特公 昭62−22271（ＪＰ，Ｂ２)
Claims (3)
- 【請求項１】複数のデバイス及び該複数のデバイス相互
間を分離する分離酸化物領域が半導体基板に設けられ、
上記デバイス相互間を接続する局部相互接続が上記分離
酸化物領域の上を延びて設けられ、該局部相互接続の一
端は一つのデバイスの接点開口内に露出されている拡散
領域の一部分に接触し、他端は他のデバイスの接点開口
内に露出されている拡散領域の一部分に接触している集
積回路の上記局部相互接続を形成する方法において、 （イ）上記分離酸化物領域及び上記複数のデバイスの接
点開口を含む上記半導体基板の全面を覆ってゲルマニウ
ムの第１導電層を付着する工程と、 （ロ）該ゲルマニウムの第１導電層の全面を覆ってドー
プ・ポリシリコンの第２導電層を全面付着する工程と、 （ハ）上記一つのデバイス及び上記他のデバイスの間の
上記分離酸化物領域の上に延び、一端が上記一つのデバ
イスの接点開口内の上記拡散領域の一部分に接触し、他
端が上記他のデバイスの接点開口内の上記拡散領域の一
部分に接触する上記局部相互接続の形状を有するマスク
・パターンを上記ドープ・ポリシリコンの第２導電層上
に形成し、上記ゲルマニウムの第１導電層を露出するま
で、上記マスク・パターンによりマスクされていない上
記ドープ・ポリシリコンの第２導電層を選択的にエッチ
ングする工程と、 （ニ）上記ドープ・ポリシリコンの第２導電層と上記デ
バイスの拡散領域とに対して選択性を有するエッチング
により、上記ドープ・ポリシリコンにより覆われていな
い上記ゲルマニウムの第１導電層を選択的にエッチング
する工程とを含む上記方法。 - 【請求項２】上記工程（ロ）が、上記ドープ・ポリシリ
コンの第２導電層を付着させた後、該ドープ・ポリシリ
コンの第２導電層の上に、ケイ化物と金属層からなるグ
ループから選択した層を付着させて複合皮膜を形成する
ことを特徴とする請求項１記載の方法。 - 【請求項３】半導体基板の表面に設けられた複数のデバ
イス及び該デバイス相互間を分離する分離酸化物領域
と、 一つのデバイス及び上記他のデバイスの間の上記分離酸
化物領域の上に延び、一端が上記一つのデバイスの接点
開口内の上記拡散領域の一部分に接触し、他端が上記他
のデバイスの接点開口内の上記拡散領域の一部分に接触
するゲルマニウムの第１導電層、並びに該ゲルマニウム
の第１導電層の上に重ねて設けられ同一のオーバーレイ
・パターンを有する第２導電層を有する局部相互接続と
を有し、上記第２導電層が金属とケイ化物からなるグル
ープから選択した層で被覆されたポリシリコン層を含む
複合層であることを特徴とする局部相互接続構造。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/842,669 US5227333A (en) | 1992-02-27 | 1992-02-27 | Local interconnection having a germanium layer |
| US842669 | 1992-02-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0684827A JPH0684827A (ja) | 1994-03-25 |
| JP2534429B2 true JP2534429B2 (ja) | 1996-09-18 |
Family
ID=25287948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5019801A Expired - Lifetime JP2534429B2 (ja) | 1992-02-27 | 1993-02-08 | ゲルマニウム層を有する局部相互接続及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5227333A (ja) |
| JP (1) | JP2534429B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7701059B1 (en) | 1997-08-21 | 2010-04-20 | Micron Technology, Inc. | Low resistance metal silicide local interconnects and a method of making |
| US6117619A (en) | 1998-01-05 | 2000-09-12 | Micron Technology, Inc. | Low temperature anti-reflective coating for IC lithography |
| DE19845792A1 (de) * | 1998-09-21 | 2000-03-23 | Inst Halbleiterphysik Gmbh | Verfahren zur Erzeugung einer amorphen oder polykristallinen Schicht auf einem Isolatorgebiet |
| US6787805B1 (en) * | 1999-06-23 | 2004-09-07 | Seiko Epson Corporation | Semiconductor device and manufacturing method |
| FR2805923B1 (fr) * | 2000-03-06 | 2002-05-24 | St Microelectronics Sa | Procede de fabrication d'un transistor bipolaire double- polysilicium auto-aligne |
| FR2805924A1 (fr) * | 2000-03-06 | 2001-09-07 | France Telecom | Procede de gravure d'une couche de silicium polycristallin et son application a la realisation d'un emetteur auto- aligne avec la base extrinseque d'un transistor bipolaire simple ou double polysilicium |
| US7800184B2 (en) * | 2006-01-09 | 2010-09-21 | International Business Machines Corporation | Integrated circuit structures with silicon germanium film incorporated as local interconnect and/or contact |
| WO2018107176A1 (en) | 2016-12-09 | 2018-06-14 | Eden Works, Inc. (Dba Edenworks) | Methods systems and apparatus for cultivating densely seeded crops |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4188710A (en) * | 1978-08-11 | 1980-02-19 | The United States Of America As Represented By The Secretary Of The Navy | Ohmic contacts for group III-V n-type semiconductors using epitaxial germanium films |
| US4593307A (en) * | 1983-06-30 | 1986-06-03 | International Business Machines Corporation | High temperature stable ohmic contact to gallium arsenide |
| JPS6441170A (en) * | 1987-08-05 | 1989-02-13 | Fuji Electric Co Ltd | Manufacture of electrode catalyzer for fuel cell |
| JPH01214116A (ja) * | 1988-02-23 | 1989-08-28 | Nec Corp | コンタクト孔埋込方法 |
| JP2719678B2 (ja) * | 1988-12-21 | 1998-02-25 | 住友電気工業株式会社 | オーミック電極及びその形成方法 |
| US4998151A (en) * | 1989-04-13 | 1991-03-05 | General Electric Company | Power field effect devices having small cell size and low contact resistance |
| JPH02308526A (ja) * | 1989-05-24 | 1990-12-21 | Hitachi Ltd | 半導体装置の製造方法 |
| US5156994A (en) * | 1990-12-21 | 1992-10-20 | Texas Instruments Incorporated | Local interconnect method and structure |
| US5124280A (en) * | 1991-01-31 | 1992-06-23 | Sgs-Thomson Microelectronics, Inc. | Local interconnect for integrated circuits |
| US5173450A (en) * | 1991-12-30 | 1992-12-22 | Texas Instruments Incorporated | Titanium silicide local interconnect process |
-
1992
- 1992-02-27 US US07/842,669 patent/US5227333A/en not_active Expired - Fee Related
-
1993
- 1993-02-08 JP JP5019801A patent/JP2534429B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5227333A (en) | 1993-07-13 |
| JPH0684827A (ja) | 1994-03-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5302539A (en) | VLSI interconnect method and structure | |
| US5313100A (en) | Multilayer interconnection structure for a semiconductor device | |
| JP3330598B2 (ja) | アンチヒューズを備えたプラグコンタクトおよびその製造方法 | |
| US6184128B1 (en) | Method using a thin resist mask for dual damascene stop layer etch | |
| US4470189A (en) | Process for making polycide structures | |
| US5838051A (en) | Tungsten policide contacts for semiconductor devices | |
| JPH04335525A (ja) | 集積回路用局所的相互接続体 | |
| JP3107047B2 (ja) | 半導体装置の製造方法 | |
| US5516726A (en) | Method of manufacturing local interconnection for semiconductors | |
| US4855252A (en) | Process for making self-aligned contacts | |
| JP2534429B2 (ja) | ゲルマニウム層を有する局部相互接続及びその製造方法 | |
| US5338702A (en) | Method for fabricating tungsten local interconnections in high density CMOS | |
| JPH10294294A (ja) | 半導体デバイスの金属配線の形成方法 | |
| JP2001176965A (ja) | 半導体装置及びその製造方法 | |
| US6841467B2 (en) | Method for producing semiconductor device | |
| US11158536B2 (en) | Patterning line cuts before line patterning using sacrificial fill material | |
| JPH0750694B2 (ja) | 導電層形成方法 | |
| US5882992A (en) | Method for fabricating Tungsten local interconnections in high density CMOS circuits | |
| US5510653A (en) | Semiconductor device including silicon ladder resin layer | |
| EP0120918B1 (en) | An aluminum-metal silicide interconnect structure for integrated circuits and method of manufacture thereof | |
| JP3212929B2 (ja) | 半導体装置の製造方法 | |
| US6228735B1 (en) | Method of fabricating thin-film transistor | |
| US5136361A (en) | Stratified interconnect structure for integrated circuits | |
| KR100270593B1 (ko) | 부분 중첩 상호 접속 구조 및 그 제조 방법 | |
| US5266835A (en) | Semiconductor structure having a barrier layer disposed within openings of a dielectric layer |