JP2532120B2 - 座標入力装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は座標入力装置、特に入力タブレット上に座標
入力部材によって入力が行なわれた入力点の座標の所定
の座標検出方式に基づき検出し、所定のホスト装置に検
出座標値を出力する座標入力装置に関するものである。

［従来の技術］ 従来より、手書きの文字、画像などをコンピュータシ
ステムなどの所定のホスト装置に入力するための座標入
力装置としてデジタイザパッドが知られている。従来で
は、対向配置された抵抗膜、電極膜を入力ペンにより接
触させて入力座標を検出する方式、あるいは圧電素子な
どを用いた振動ペンからガラス板などから構成された入
力タブレットに振動入力を行ない、入力タブレット上で
の振動伝達時間を測定することにより座標検出を行なう
方式などが知られている。

［発明が解決しようとする課題］ 従来装置では、入力された座標データはホスト装置に
転送され、種々の方法で利用される。たとえば、タブレ
ット上の座標値によりメニューの選択を行なったり、入
力された画像、文字を表示するなどの処理が行なわれる
が、さらに高度な処理として、入力された文字を認識す
る処理が知られている。

文字認識などを行なう場合には、筆記速度の情報が必
要になることがあるが、従来の座標入力装置では、入力
座標を順次出力するのみで筆記速度を検出しないから、
筆記速度情報はホスト側で入力座標値から算出しなけれ
ばならず、ホスト装置のソフトウエア的な負担が大きい
という問題があった。

また、座標入力装置からホスト装置への情報転送速度
は無限大ではなく限界があり、この転送速度により座標
入力間隔が制限されるため、ホスト側で正確な筆記速度
の検出を行なうのは不可能であった。

さらに消費電力低減などのために座標のサンプリング
速度を変化させるような座標入力装置も知られている
が、この種の装置では座標入力装置側で勝手に入力速度
を調整するためホスト側での筆記速度算定は不可能であ
った。

本発明は以上の問題に鑑みなされたもので、座標入力
速度を検出してホスト装置に転送できる座標入力装置を
提供することを主たる課題とする。

［課題を解決するための手段］ 以上の課題を解決するために、本発明においては、入
力タブレット上に座標入力部材によって入力が行われた
入力点の座標を所定の座標検出方式に基づき検出し、所
定のホスト装置に検出座標を出力する座標入力装置にお
いて、第１と第２の入力点の座標検出時間間隔を計測す
る第１の計測手段と、前記出力される出力座標の変化量
を計測する第２の計測手段と、前記第１の計測手段と、
第２の計測手段の出力結果より筆記速度を導出し、該筆
記速度を所定のホスト装置に出力する出力手段と、を有
する構成を採用した。

［作 用］ 以上の構成によれば、複数の座標値の変移量に基づき
入力部材の移動速度を検出し、この移動速度データをホ
スト装置に転送でき、ホスト側の負担が軽減できる。

［実施例］ 以下、図面に示す実施例に基づき、本発明を詳細に説
明する。

第１図は本発明を採用した座標入力装置の構成を示し
ている。図示した装置は超音波振動の入力タブレット上
での伝達時間から入力点の座標を検出するものである。

図において符号１は振動入力用の圧電素子を備えた振
動ペン、およびガラス板などの振動伝達材料から構成さ
れ、所定位置に複数の圧電素子などの振動センサを設け
た入力タブレットからなる座標入力部である。

座標入力部１の入力タブレット上に振動ペンから入力
された振動は入力タブレット上に設けられた振動センサ
により検出される。さらに入力タブレット上での伝達時
間から入力点とセンサの直線距離が算出され、この直線
距離に基づく幾何演算により入力座標値を検出する。

検出された入力座標値は、デジタルデータ信号９とし
て座標データ検出装置２に入力される。座標データ検出
装置２は座標入力が行なわれたことを検出する回路であ
り、入力座標値はこの座標データ検出装置２を介して装
置全体の動作を制御するCPU（マイクロプロセッサな
ど）４にデジタル信号10として入力される。

また、座標データ検出装置２は座標入力タイミングの
情報を持つ座標入力検出信号14をタイマー３に出力す
る。タイマ３は座標入力が行なわれた時間間隔を測定
し、その結果得られる時間情報11をCPU4に入力する。ま
た、入力座標はRC232Cポートなどから構成される通信装
置７を介してホストコンピュータ８に転送される。ホス
トコンピュータは手書き文字認識などを行なうもので、
パーソナルコンピュータあるいは他の規模のコンピュー
タシステムから構成される。

CPU4はROM5に格納された後述の制御プログラムに従っ
て動作する。その際RAM6がワークエリアとして使用され
る。

装置の動作はクロックジェネレータ15が発生する基準
クロックに同期して行なわれる。クロック16は座標入力
部１、座標データ検出装置２、CPU4、通信装置７に共通
に入力される。

次に各部の構成につき詳細に説明する。

座標入力が行なわれると、１回の入力を検出するごと
に座標入力部１は第２図に示すようなパケットデータか
らなる座標入力信号９を出力する。図において符号21は
データ先頭を示すターミネータで、この場合FF（16進
数）である。続く２バイトのデータ（X1、X0）22はＸ座
標で、所定の入力分解能に相当する距離を単位とした２
進数により表現される。さらに１バイトの00からなるタ
ーミネータを挟んでＸ座標と同じように表現された２バ
イトのＹ座標データ（Y1、Y0）が続く。

また、この後00のターミネータ26を挟んで入力ペンの
アップダウン状態を示す１バイト幅を有するフラグ24が
続く。このフラグは入力部材がダブレットに接触してい
るかどうかにより設定される。

第３図は座標データ検出装置２の構造を示している。
座標データ検出装置２は入力された第２図の座標データ
をそのままCPU4および通信装置７に出力するとともに、
シフトレジスタ31に入力する。このシフトレジスタ31は
８バイトの長さを有し、第２図の８バイトの１パケット
を収容できる。さらにこのシフトレジスタの所定位置の
バイドデータはゲートアレイなどによる一致検出回路3
4、32に入力される。一致検出回路34は第２図のターミ
ネータ21がFFになっているかどうかを判定する。また、
一致検出回路32は第２図のターミネータ26が00で、しか
もペンダウンフラグのビットパターンがペンダウン（す
なわち入力中）を示す所定のパターンになっているかど
うかを検出する。

一致検出回路34、一致検出回路32は入力されたパケッ
トデータの所定箇所が所定のビットパターンになってい
ることを確認するとハイレベルの一致検出信号をANDゲ
ート33に出力し、このゲート33を介してタイマ３に出力
される座標入力検出信号14が形成される。

第４図はタイマ３の構造を示している。タイマ３はカ
ウンタ42と、データ出力用のラッチ43を有している。座
標データ検出装置２により形成された座標入力検出信号
14はカウタ42をクリアする遅延素子41のセット端子およ
びラッチ43のクロック端子に入力される。

したがって、座標データが検出されるたびに、それま
での計時時間データが所定のビット幅を有するラッチ43
にラッチされ、座標入力間隔に相当する時間データ111
としてCPU4に出力される。また、カウンタ42は遅延素子
41によりわずかに遅れたタイミングでリセットされ、次
の計時を開始する。

次に以上の構成における動作につき第５図のフローチ
ャートを参照して説明する。第５図は第１図のROM5に格
納されたCPU4の制御プログラムを示している。この制御
では、検出された入力座標データとともに座標入力速度
をホスト装置に転送する。

座標入力処理において、座標データ検出装置２が前記
の動作により入力データを確認すると、タイマ３が計時
を開始するとともに、CPU4はまず第５図のステップS1に
おいて座標入力部１が出力した座標データをRAM6の所定
領域にバッファする。

ステップS2では第２図のパケットデータ中のフラグ24
を参照し、このフラグがペンダウン（入力中）を示す10
（16進数）のパターンになっているかどうかを判定す
る。ペンアップの場合には速度計算を行なえないので、
入力データを無視しステップS1に戻る。その際ステップ
S3において入力速度データを０にリセットする。

ステップS2が肯定された場合には、ステップS4、S5に
おいて第２図のパケットデータからそれぞれ２バイトの
Ｘ、Ｙ座標データ22、23を読み込み、x1、y1なるバッフ
ァにそれぞれ記憶する。

ステップS6では続く入力座標を読み込む。この段階で
タイマ３は入力間隔の時間データをラッチする。ステッ
プS7ではステップS2と同様にペンダウン状態を判定し、
ペンアップならばステップS3に戻る。

ステップS7が肯定された場合には、ステップS8、S9に
おいてステップS4、S5と同様に２バイトの座標データを
x2、y2なるバッファに読み込む。

続いてステップS10ではタイマ３から２つの座標入力
間隔を示す時間データｔを読みだし、ステップS11にお
いて入力速度ｖを計算し、入力座標データとともに通信
装置７を介してホストコンピュータ８に転送する。

入力速度ｖは次の式により算出できる（x1,x2,y1,y2
はバッファの内容を示す）。

なお、演算速度を向上させるため、平方根演算を省略
してデータ出力を行なってもよい。

また、第６図は得られた座標入力速度ｖをホストコン
ピュータ８に転送する際のパケット構成を示している。
第６図において符号61は第２図と全く同様に構成された
入力座標データで、その後に00のターミネータ63を介し
て１バイトの速度データを付加する。

続いてステップS12、S13では、バッファx2、y2内のデ
ータをバッファx1、y2に転送し、ステップS6に戻り上記
の動作を繰り返す。

以上の動作の繰り返しにより、ホストコンピュータ８
に入力座標データとともに２点間の座標入力速度データ
を転送できる。ホスト側では、従来のように複雑な演算
処理を行なうことなく入力速度、たとえば入力ペンの移
動速度を知ることができ、これを文字認識など種々の処
理に利用できる。

また、本実施例によれば、座標入力部１側で座標のサ
ンプリング速度が変更されても独立したタイマにより時
間計測を行ない速度算出が行なわれるため、省電力型の
装置でも正確な入力速度測定を行なうことができる。

ただし、座標入力部１が一定のサンプリング時間を用
いる場合には第７図のような構成を用いてもよい。第７
図では座標入力部１のサンプリング周期は一定であり、
座標入力部１の検出座標データは直接CPU4に入力され
る。その他の構成は第１図と同じである。

CPU4では第５図と同様の制御を行なうが、ステップS1
0、S11の速度演算ではサンプリング時間に相当する一定
の時間値で入力点の直線変移量を除算し速度データｖを
得、ホストコンピュータ８に転送する。

この方法では、サンプリング周期を変更できないが、
ハードウエア構成が簡単になり、装置の製造コストを低
減できる。

以上では超音波方式の入力タブレットを例示したが、
座標入力方式が異なっても同様の構成を用いることがで
きるのはもちろんである。

［発明の効果］ 以上の説明から明らかなように、本発明においては、
第１の入力点で座標入力が行なわれる時間と、第２の入
力点で座標入力が行なわれた時間との時間間隔を計測す
ることができ、このように計測された第１と第２の入力
点の座標検出時間間隔と、出力座標の変化量に基づいて
筆記速度を導出するようにしているので、座標検出する
サンプリング速度が変化するような場合でも、座標入力
側で正確な筆記速度を算出し、これをホスト装置に出力
することが可能になる。このような正確な筆記速度をホ
スト装置に出力できるので、ホスト装置側の負担を増大
させることなく、ホスト装置側に伝送された筆記速度を
種々の方法で利用できる、という優れた効果が得られ
る。

【図面の簡単な説明】

第１図は本発明を採用した座標入力装置のブロック図、
第２図は第１図の座標入力部が出力する座標データの構
成を示した説明図、第３図は第１図の座標データ検出装
置の構造を示したブロック図、第４図は第１図のタイマ
の構造を示したブロック図、第５図は第１図のCPUの制
御手順を示したフローチャート図、第６図は第１図のホ
ストコンピュータに転送されるデータ構造を示した説明
図、第７図は異なる装置の構成を示したブロック図であ
る。 １……座標入力部、２……座標データ検出装置 ３……タイマ、４……CPU ５……ROM、６……RAM ７……通信装置、８……ホストコンピュータ 15……クロックジェネレータ

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】入力タブレット上に座標入力部材によって
   入力が行われた入力点の座標を所定の座標検出方式に基
   づき検出し、所定のホスト装置に検出座標を出力する座
   標入力装置において、 第１と第２の入力点の座標検出時間間隔を計測する第１
   の計測手段と、 前記出力される出力座標の変化量を計測する第２の計測
   手段と、 前記第１の計測手段と、第２の計測手段の出力結果より
   筆記速度を導出し、該筆記速度を所定のホスト装置に出
   力する出力手段と、 を有することを特徴とする座標入力装置。