JP2526478Y2

JP2526478Y2 - 差動対スイッチ回路

Info

Publication number: JP2526478Y2
Application number: JP11003889U
Authority: JP
Inventors: 克典三浦
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1989-09-20
Filing date: 1989-09-20
Publication date: 1997-02-19
Anticipated expiration: 2004-09-20
Also published as: JPH0348930U

Description

【考案の詳細な説明】〔産業上の利用分野〕本考案は、入力切換え又はリミツタ制御に用いられる
トランジスタ構成の差動対スイツチ回路に関する。

〔従来の技術〕

従来、ビデオカメラを備えた携帯型の８ミリビデオテ
ープレコーダに小型の液晶テレビも付加する場合、音声
入力の切換えがマイクロホンとラインの２入力切換えか
らマイクロホン，ライン，チユーナの３入力切換えにな
る。

そのため、音声入力の切換回路は第６図に示すよう
に、モノリシツクIC回路構成の音声処理回路（１），マ
イクアンプ（２）に電子スイツチ構成の２入力信号の切
換出力スイツチ（３）を付加して形成される。

そして、カメラ撮りに伴うマイク入力の選択時は、マ
イクロホンの音声信号Saがマイク入力端子（４），マイ
クアンプ（２）を介して処理回路（１）の内部スイツチ
（５）に供給される。

このとき、制御信号Kaに基きスイツチ（５）がマイク
接点（ｍ）に切換えられ、音声信号Saが選択されて処理
される。

一方、ライン入力，チユーナ入力の選択時は、外部機
器の音声信号Sb,テレビチユーナの音声信号Scがライン
入力端子（６），チユーナ入力端子（７）を介してスイ
ツチ（３）のライン接点（ｌ），チユーナ接点（ｔ）に
供給される。

そして、制御信号Kbに基きスイツチ（３）は、ライン
入力の選択時にライン接点（ｌ）に切換わつて音声信号
Sbを出力し、チユーナ入力の選択時にチユーナ接点
（ｔ）に切換つて音声信号Scを出力する。

さらに、ライン入力，チユーナ入力の選択時はスイツ
チ（５）がライン・チユーナ接点（lt）に切換わり、ス
イツチ（３）で選択された音声信号Sb又はScが処理され
る。

そして、前記音声入力の切換回路を設計する場合、ス
イツチ（３）をどのように形成するかが、重要な問題と
なる。

すなわち、スイツチ（７）は音声処理回路（１）のIC
仕様で決められているが、この処理回路（１）と別個の
スイツチ（３）については、８ミリビデオテープレコーダの音声がFM記録方式のHi
Fi音声を基準としているため、歪率,S/Nの特性が良いこ
と。

電池駆動される携帯型であるため、電力消費が少ない
こと。

小型化を図るため、商品点数が少なく占有面積が少な
いこと。

低コストであること。

等を考慮して設計する必要がある。

そして、市販のCMOSスイツチIC,モノリシツクスイツ
チIC等の電子スイツチICを用いる場合は、そのICパツケ
ージが規格に基く大型のものしかなく、前記を満足し
ない。

しかも、CMOSスイツチICにおいては、そのオン抵抗が
大きく前記も満足しない。

また、モノリシツクスイツチICにおいては、一般に、
10素子以上で形成され、素子数が多くなるとともに電力
消費が増加し、前記を満足しない。

一方、切換スイツチ（３）等の２入力信号の切換出力
スイツチとして用いられる最も簡単なトランジスタ構成
の電子スイツチには、特願昭60−1981号公報（H03K 17/
62）等に記載されているように、従来、第７図に示すト
ランジスタ構成の差動対スイツチ回路がある。

この差動対スイツチ回路は、基本的にはNPN型の２個
のトランジスタ（８），（９）の差動対で形成される。

そして、両トランジスタ（８），（９）はコレクタが
正バイアス電源（Vcc）に接続されるとともに、エミツ
タが共通のエミツタ抵抗（10）を介してアースされてい
る。

また、トランジスタ（８）のベースは、バイアス抵抗
（11），（12）でバイアスされ、トランジスタ（９）の
ベースはバイアス抵抗（13），（14）でバイアスされて
いる。

さらに、第６図の音声信号Sb,Scに相当する信号入力
端子（15），（16）の２入力信号S₁，S₂を択一的に選択
して信号出力端子（17）から出力するため、正バイアス
電源（Vcc）とバイアス抵抗（13）との間には、第６図
の制御信号Kbに相当する制御信号Ｋでスイツチングする
PNP型のトランジスタ（18）が挿入されている。

そして、トランジスタ（18）がオフすると、トランジ
スタ（８）のベース電位が高くなつてトランジスタ
（９）がオフし、結合用のコンデンサ（19）を介してト
ランジスタ（８）のベースに供給された入力信号S₁に基
き、エミツタ抵抗（10）の電流が変化し、トランジスタ
（８），（９）のエミツタに接続された結合用のコンデ
ンサ（20）を介して信号出力信号（17）から入力信号S₁
が出力される。

また、トランジスタ（18）がオンすると、バイアス設
定に基き、トランジスタ（９）のベース電位が高くなつ
てトランジスタ（８）がオフし、結合用のコンデンサ
（21）を介してトランジスタ（９）のベースに供給され
た入力信号S₂に基き、エミツタ抵抗（10）のエミツタ電
流が変化して信号出力端子（17）から入力信号S₂が出力
される。

〔考案が解決しようとする課題〕

前記第７図の差動対スイツチ回路を第６図のスイツチ
（３）等の切換出力スイツチに用いた場合、構成は簡単
であるが、エミツタ抵抗（10）の抵抗値を大きくして電
力消費を少なくすると、いわゆる２次歪みが大きくなつ
て入力信号S₁，S₂の忠実な出力が行えなくなり、しか
も、オフ側のトランジスタ（８）又は（９）からの信号
漏れに基き、クロストーク特性が劣化する。

そこで、第８図に示す並列帰還直列注入型の帰還アン
プ構成の差動対スイツチ回路を用いることが考えられ
る。

この差動対スイツチ回路は、第７図のトランジスタ
（８），（９）に相当するNPN型のトランジスタ（2
2），（23）とPNP型のトランジスタ（24），（25）とを
ダーリントン接続して形成される。

なお、（26），（27）はトランジスタ（22），（23）
のコレクタと正バイアス電源（Vcc）との間に設けられ
たコレクタ抵抗である。

そして、トランジスタ（22），（23）は制御信号Ｋに
基くトランジスタ（18）のスイツチングにより、第７図
のトランジスタ（８），（９）と同様い動作する。

また、トランジスタ（24），（25）はトランジスタ
（22），（23）のオン特性を改善する。

すなわち、入力信号S₁側のトランジスタ（22），（2
4）及び入力信号S₂側のトランジスタ（23），（25）の
ダーリントンアンプは、いずれも第９図（ａ）の２段ア
ンプを基本としている。

この第９図（ａ）の２段アンプはNPN反転アンプとし
てのトランジスタ（Q₁）とPNP反転アンプとしてのトラ
ンジスタ（Q₂）とからなり、同図（ｂ）の利得Ａのアン
プ（Amp）と等価になり、回路利得ＧはＡになる。

なお、（R₁），（R₂）はトランジスタ（Q₁）のコレク
タ抵抗，トランジスタ（Q₂）のコレクタ抵抗である。

そして、第10図（ａ）に示すように、コレクタ抵抗
（R₂）を抵抗（R₂a），R₂b）に分割するとともにトラン
ジスタ（Q₁）のエミツタを抵抗（R₂a），（R₂b）の接続
点に接続すると、出力信号の一部が並列に取出されて入
力側に直列に戻され、同図（ｂ）の並列帰還直列注入型
の帰還アンプになる。

このとき、回路利得Ｇ＝A/（１＋βＡ）となり、β＝
R₂b／（R₂a＋R₂b）である。

そして、Ａを∞とすればＧ＝１＋R₂a/R₂bになる。

さらに、R₂a＝０とすれば、第11図（ａ），（ｂ）に
示すようにＧ＝１の全帰還アンプ（＝インバーテイドダ
ーリントンアンプ）になる。

そして、第８図のトランジスタ（22），（24）及びト
ランジスタ（23），（25）がそれぞれ全帰還アンプを形
成するため、同図の４トランジスタ帰還アンプ構成の差
動対スイツチ回路の場合、第７図のスイツチ回路に比
し、歪率が１桁以上改善されて向上し、しかも、オフ側
からの信号漏れが帰還ループ内の雑音として抑圧される
ため、クロストーク特性も大幅に改善される。

さらに、並列帰還直列注入の帰還アンプ構成であるた
め、入力インピーダンスが大きくなるとともに出力イン
ピーダンスが小さくなり、回路設計上も有利である。

しかし、スイツチ動作を行うために４トランジスタ
（22）〜（25）を要し、第７図の場合より部品点数が多
くなつて大型化する問題点がある。

ところで、第８図のスイツチ回路のような帰還アンプ
構成の差動対スイツチ回路は、例えば同図のトランジス
タ（18）を省くとともにトランジスタ（23）のベースに
基準信号を供給することにより、１入力信号のリミツタ
スイツチとしても用いることができる。

そして、リミツタスイツチとして用いる場合も、前記
第８図のような４トランジスタ（22）〜（25）の構成に
すると、部品点数が多くなつて大型化する問題点があ
る。

本考案は、部品点数の少ないトランジスタ帰還アンプ
構成の差動対スイツチ回路を提供することを目的とす
る。

〔課題を解決するための手段〕

前記目的を達成するために、本考案の差動対スイツチ
回路においては、差動対を形成する第１、第２トランジ
スタの負電位出力端子又は正電位出力端子を、共通の抵
抗路又は定電流源に接続し、前記両トランジスタの前記正電位出力端子又は前記負
電位出力端子に、第３トランジスタの制御端子を接続
し、前記第３トランジスタの正電位出力端子と負電位出力
端子を、夫々正バイアス電源、前記第１、第２トランジ
スタの前記負電位出力端子に接続するか、又は夫々前記
第１、第２トランジスタの前記正電位出力端子、アース
あるいは負バイアス電源に接続し、前記第１、第２トランジスタの制御端子を共に信号入
力端子とするか、又は一方を入力端子とし他方を基準信
号の入力端子とし、前記第３トランジスタの前記正電位
出力端子又は前記負電位出力端子を信号出力端子とした
３トランジスタ帰還アンプ構成に形成する。

〔作用〕

前記のように構成された本考案の差動対スイツチ回路
の場合、第２トランジスタがオフしたときは第1,第３ト
ランジスタが第10図（ａ），（ｂ）又は第11図（ａ），
（ｂ）と同様の帰還アンプを形成し、第１トランジスタ
の制御端子の入力信号が信号出力端子から取出され、第
１トランジスタがオフしたときは、第2,第３トランジス
タが第10図（ａ），（ｂ）又は第11図（ａ），（ｂ）と
同様に帰還アンプを形成し、第２トランジスタの制御端
子の入力信号が信号出力端子から取出される。

このとき、帰還作用に基き歪率及びクロストーク特性
が改善され、３トランジスタ構成の部品点数が少なく簡
単，安価な構成により、特性の優れた差動対スイツチ回
路が形成される。

そして、第1,第２トランジスタの制御端子に２種の信
号を入力信号として供給したときは、２入力信号の切換
出力スイツチが形成され、第1,第２トランジスタのいず
れか一方の制御端子の入力信号をリミツタ用の基準信号
としたときは、１入力信号のリミツタスイツチが形成さ
れる。

〔実施例〕

実施例について、第１図ないし第５図を用いて以下に
説明する。

（第１実施例）まず、第１実施例について、第１図ないし第３図を用
いて説明する。

第１図は２入力信号の切換出力スイツチとして用いる
場合を示し、同図において、（28），（29）及び（30）
は第８図の信号入力端子（15），（16）及び信号出力端
子（17）に相当する２信号入力端子及び信号出力端子で
ある。

（31a），（32a）は第1,第２トランジスタを形成する
NPN型の２個のトランジスタであり、制御端子としての
ベースが結合用のコンデンサ（33），（34）を介して信
号入力端子（28），（29）に接続され、正電位出力端子
としてのコレクタが共通のコレクタ抵抗（35）を介して
正バイアス電源端子（Vcc）に接続され、負電位出力端
子としてのエミツタが共通の抵抗路としての共通のエミ
ツタ抵抗（36）を介してアースされている。

（37），（38）はトランジスタ（31a）のベースバイ
アス抵抗、（39），（40）はトランジスタ（32a）のベ
ースバイアス抵抗である。

（41a）は第３トランジスタを形成するPNP型のトラン
ジスタであり、制御端子としてのベースがトランジスタ
（31a），（32a）のコレクタに接続され、正電位出力端
子としてのエミツタが正バイアス電源端子（Vcc）に接
続され、負電位出力端子としてのコレクタが増幅率設定
用の抵抗（42）を介してトランジスタ（31a），（32a）
のエミツタに接続されている。

（43）は第８図のトランジスタ（18）に相当する切換
え制御用のPNP型のトランジスタであり、ベースに制御
信号Ｋが供給され、コレクタがベースバイアス抵抗（3
9），（40）を介してアースに接続され、エミツタが正
バイアス電源端子（Vcc）に接続されている。（44），
（45）はトランジスタ（43）のベース入力抵抗，ベース
バイアス抵抗である。

（46）はトランジスタ（41a）のコレクタと信号出力
端子（30）との間に設けられた結合用のコンデンサであ
る。

そして、制御信号Ｋによつてトランジスタ（43）がオ
フすると、トランジスタ（31a）のベース電位Vaがトラ
ンジスタ（32a）のベース電位Vbより高くなり、差動対
の動作に基き、トランジスタ（32a）がオフに保持され
る。

このとき、トランジスタ（32a）は第２図に示す２個
のダイオード（D₁），（D₂）と等価になる。

そして、第２図の状態において、Va＞Vb,Vc＞Va、か
つ、Vd＝Vb−Vbe（Vbeはトランジスタのベース、エミツ
タ間電圧）になるため、ダイオード（D₁），（D₂）は共
にオフに保持される。

そのため、トランジスタ（32a）がオフしたときは、
トランジスタ（31a），（41a）が第10図（ａ），（ｂ）
の並列帰還直列注入型の帰還アンプと等価になる。

そして、入力信号S₁に基きコレクタ抵抗（35），トラ
ンジスタ（31a），エミツタ抵抗（36）を流れる電流が
変化する。

この電流の変化によつてトランジスタ（41a）のベー
ス電位が変化し、トランジスタ（41a）のコレクタから
コンデンサ（46）を介して信号出力端子（30）に入力信
号S₁が取出される。

また、トランジスタ（41a）のコレクタの信号の一部
が抵抗（42）を介してトランジスタ（31a），（32a）の
エミツタ路に直列に注入される。

この帰還注入により歪率及びクロストーク特性が改善
される。

つぎに、制御信号Ｋによつてトランジスタ（43）がオ
ンすると、ベースバイアス抵抗（37）〜（40）の抵抗値
等の設定に基き、Vb＞Vaになつてトランジスタ（31a）
がオフに保持され、トランジスタ（32a），（41a）が第
10図（ａ），（ｂ）の帰還アンプと等価になる。

そして、トランジスタ（32a）がオフに保持されたと
きと同様にして信号出力端子（30）から入力信号S₂が取
出される。

したがつて、３個のトランジスタ（31a），（32a），
（41a）により、第８図のスイツチ回路と同様の歪率，
クロストーク特性の優れたトランジスタ帰還アンプ構成
の差動対スイツチ回路が形成される。

しかも、抵抗（42）を設けているため、全帰還アンプ
構成とした場合に比し、増幅作用も有し、利得調整が容
易に行える利点がある。

なお、第８図のスイツチ回路の場合、増幅作用を持た
せようとすると、トランジスタ（24），（25）のコレク
タ路に抵抗を挿入し、かつ、トランジスタ（24），（2
5）のコレクタから信号を取出さなければならず、この
場合、信号出力端子が入力信号S₁，S₂毎に異なり、スイ
ツチ回路を構成できない。

ところで、抵抗（42）を短絡すると、利得Ｇ＝１の全
帰還アンプ構成となる。

また、第１図においては動作の安定化等を図るため、
コレクタ抵抗（35）を設けたが、第３図に示すようにコ
レクタ抵抗（35）を省いてもよいし、正バイアス電源
（Vcc）とトランジスタ（41a）のエミツタとの間に限流
用の抵抗（47）を設けてもよい。

さらに、エミツタ抵抗（36）の代わりにトランジスタ
等の定電流源を設けてもよい。

また、正，負の２バイアス電源で駆動するときは、エ
ミツタ抵抗（36）等をアースする代わりに負バイアス電
源端子に接続してもよい。

（第２実施例）つぎに、第２実施例について、第４図を用いて説明す
る。

第２図は第1,第２トランジスタをPNP型のトランジス
タで形成した全帰還アンプ構成の場合を示し、同図にお
いて、第１図と同一記号は同一又は相当するものを示
す。

そして、第１図のトランジスタ（31a），（32a）の代
わりに、第1,第２トランジスタとしてのPNP型のトラン
ジスタ（31b），（32b）が設けられ、両トランジスタ
（31b），（32b）の正電位出力端子としてのエミツタは
エミツタ抵抗（36）を介して正バイアス電源端子（Vc
c）に接続され、負電位出力端子としてのコレクタはコ
レクタ抵抗（35）を介してアースされている。

また、第３トランジスタとしてのNPN型のトランジス
タ（41b）は、ベース制御端子としてのベース及び正電
位出力端子としてのコレクタがトランジスタ（31b），
（32b）のコレクタ及びエミツタに接続され、負電位出
力端子としてのエミツタがアースされている。

さらに、トランジスタ（41b）のコレクタにコンデン
サ（46）を介して信号出力端子（30）が接続されてい
る。

そして、制御信号Ｋに基くトランジスタ（43）のスイ
ツチングにより、トランジスタ（31b），（32b）が第１
図のトランジスタ（31a），（31b）と逆にスイツチング
する。

この動作によりトランジスタ（32b）がオフに保持さ
れたときは、トランジスタ（31b），（41b）が全帰還ア
ンプを形成し、入力信号S₁が信号出力端子（30）から取
出され、トランジスタ（31b）がオフに保持されたとき
は、トランジスタ（32b），（41b）が全帰還アンプを形
成する。

そのため、第１図の場合と同様の効果を奏する。

そして、トランジスタ（41b）のコレクタ路に第１図
の抵抗（42）と同様の抵抗を挿入すれば、増幅作用を持
たせることができる。

また、エミツタ抵抗（36）の代わりに定電流源を設け
てもよい。

（第３実施例）つぎに、第３実施例について、第５図を用いて説明す
る。

第５図は１入力信号Siの振幅制限器に適用した場合を
示し、（31c），（32c）は第1,第２トランジスタとして
のNPN型のトランジスタであり、トランジスタ（31c）の
制御端子としてのベースには入力端子（48）の入力信号
Siが供給され、トランジスタ（31c）のベースには分圧
抵抗（49），（50），（51）の分圧で形成された下限用
の基準信号Sr₁が供給される。

（52）はトランジスタ（31c），（32c）の正電位出力
端子としてのコレクタと正バイアス電源端子（Vcc）と
の間に設けられた共通のコレクタ抵抗、（53）はトラン
ジスタ（31c），（32c）の負電位出力端子としてのエミ
ツタとアースとの間に設けられた共通の定電流源であ
る。

（41c）は第３トランジスタとしてのPNP型のトランジ
スタであり、制御端子としてのベースがトランジスタ
（31c），（32c）のコレクタに接続され、正電位端子と
してのエミツタ，負電位端子としてのコレクタが正バイ
アス電源端子（Vcc），トランジスタ（31c），（32c）
のエミツタに接続され、トランジスタ（31c），（32c）
とともに下限リミツタスイツチとしての全帰還アンプ型
の差動対スイツチ回路を形成する。

（31d），（32d）は第1,第２トランジスタとしてのPN
P型のトランジスタであり、トランジスタ（31d）のベー
スにはトランジスタ（31c），（32c）のエミツタの信号
が入力信号Si′として供給され、トランジスタ（32d）
のベースには上限用の基準信号Sr₂が供給される。

（54），（55）はコレクタ抵抗（52），定電流源（5
3）に相当するコレクタ抵抗，定電流源であり、トラン
ジスタ（31d），（32d）の正電位出力端子としてのエミ
ツタと正バイアス電源端子（Vcc）との間，トランジス
タ（31d），（32d）の負電位出力端子としてのコレクタ
とアースとの間にそれぞれ設けられている。

（56），（57）は正バイアス電源端子（Vcc）とアー
ムとの間に設けられたNPN型のトランジスタ，定電流源
であり、トランジスタ（56）のベースが分圧抵抗（4
9），（50）の接続点に接続され、トランジスタ（56）
のエミツタに基準信号Sr₂が発生する。

（41d）は第３トランジスタとしてのNPN型のトランジ
スタであり、制御端子としてのベースがトランジスタ
（31d），（32d）のコレクタに接続され、正電位出力端
子としてのコレクタ，負電位出力端子としてのエミツタ
がトランジスタ（31d），（32d）のエミツタ，アースに
接続され、トランジスタ（31d），（32d）とともに上限
リミツタスイツチとしての全帰還アンプ型の差動対スイ
ツチ回路を形成する。

（58）はトランジスタ（41d）のコレクタに接続され
た出力端子である。

そして、トランジスタ（31c），（32c），（41c）の
スイツチ回路は、入力信号Siが基準信号Sr₁より大きい
ときにトランジスタ（32c）がオフに保持され、トラン
ジスタ（31c），（41c）の全帰還アンプとして動作す
る。

そのため、トランジスタ（31c），（32c）をエミツタ
には、入力信号Siの基準信号Sr₁以下をリミツトした信
号が発生する。

この信号が入力信号Si′としてトランジスタ（31d）
に供給され、トランジスタ（31d），（32d），（41d）
のスイツチ回路は、入力信号Si′が基準信号Sr₂より小
さいときにトランジスタ（32d）がオフに保持され、ト
ランジスタ（31d），（41d）の全帰還アンプとして動作
する。

そのため、トランジスタ（31d），（32d）のコレクタ
には、入力信号Si′の基準信号Sr₂以上をリミツトした
信号が発生し、この信号が出力端子（58）から取出され
る。

したがつて、出力端子（58）には入力信号Siの上，下
を基準信号Sr₁，Sr₂でリミツトした信号が生じる。

そして、トランジスタ（31c），（32c），（41c）の
スイツチ回路がほぼ第１図のスイツチ回路と等価にな
り、トランジスタ（31d），（32d），（41d）のスイツ
チ回路がほぼ第４図のスイツチ回路と等価になるため、
３トランジスタ帰還アンプ構成の差動対スイツチ回路を
２個組合わせた簡単な構成により、特性の優れた振幅制
限器が形成される。

なお、両スイツチ回路に第１図の抵抗（42）と同様の
抵抗を設け、増幅作用を持たせるようにしてもよい。

また、定電流源（53），（55）の代わりに共通のエミ
ツタ抵抗を設けてもよい。

さらに、スイツチ回路を１個だけ用いて上限又は下限
のリミツタスイツチを形成することもできる。

ところで、前記各実施例において、NPN型,PNP型の各
トランジスタの代わりにFETを用いてもよい。

〔考案の効果〕

本考案は、以上説明したように構成されるため、以下
に記載する効果を奏する。

第２トランジスタがオフしたときは第1,第３トランジ
スタが帰還アンプを形成し、第１トランジスタの制御端
子の入力信号が信号出力端子から取出され、第１トラン
ジスタがオフしたときは第2,第３トランジスタが帰還ア
ンプを形成し、第２トランジスタの制御端子の入力信号
が信号出力端子から取出される。

このとき、帰還作用に基き歪率及びクロストーク特性
が改善され、３トランジスタ構成の部品点数が少なく簡
単、安価な構成により、特性の優れた差動対スイツチ回
路が形成される。

そして、第1,第２トランジスタの制御端子に２種の信
号を入力信号として供給したときは、２入力信号の切換
出力スイツチを形成し、第1,第２トランジスタのいずれ
か一方の制御端子の入力信号をリミツタ用の基準信号と
したときは、１入力信号のリミツタスイツチを形成す
る。

したがつて、簡単，安価で小型かつ電力消費が少ない
特性の優れた電子スイツチ構成の切換出力スイツチ又は
リミツタスイツチを提供することができる。

【図面の簡単な説明】

第１図ないし第５図は本考案の差動対スイツチ回路の実
施例を示し、第１図は第１実施例の結線図、第２図は第
１図の動作説明図、第３図は他の結線例の説明図、第４
図，第５図は第２実施例，第３実施例の結線図、第６図
は８ミリビデオテープレコーダの音声入力の切換回路の
ブロツク図、第７図は従来例の結線図、第８図は４トラ
ンジスタ帰還アンプ構成の差動対スイツチ回路の結線
図、第９図（ａ），（ｂ），第10図（ａ），（ｂ），第
11図（ａ），（ｂ）は第８図の構成説明図である。（31a）〜（31d）…第１トランジスタを形成するトラン
ジスタ、（32a）〜（32d）…第２トランジスタを形成す
るトランジスタ、（41a）〜（41d）…第３トランジスタ
を形成するトランジスタ、（36）…エミツタ抵抗、（5
3），（55）…定電流源、（Vcc）…正バイアス電源端
子。

Claims

(57)【実用新案登録請求の範囲】

【請求項１】２入力信号の切換出力スイツチ、又は一方
を入力端子とし他方を基準信号の入力端子とすることに
より１入力信号のリミツタスイツチを形成するトランジ
スタ構成の差動対スイツチ回路において、差動対を形成する第１、第２トランジスタの負電位出力
端子又は正電位出力端子を、共通の抵抗路又は定電流源
に接続し、前記両トランジスタの前記正電位出力端子又は前記負電
位出力端子に、第３トランジスタの制御端子を接続し、前記第３トランジスタの正電位出力端子と負電位出力端
子を、夫々正バイアス電源、前記第１、第２トランジス
タの前記負電位出力端子に接続するか、又は夫々前記第
１、第２トランジスタの前記正電位出力端子、アースあ
るいは負バイアス電源に接続し、前記第１、第２トランジスタの制御端子を共に信号入力
端子とするか、又は一方を入力端子とし他方を基準信号
の入力端子とし、前記第３トランジスタの前記正電位出
力端子又は前記負電位出力端子を信号出力端子とした３
トランジスタ帰還アンプ構成の差動対スイツチ回路。