JP2523515Y2 - シーケンス制御装置 - Google Patents
シーケンス制御装置Info
- Publication number
- JP2523515Y2 JP2523515Y2 JP1990003578U JP357890U JP2523515Y2 JP 2523515 Y2 JP2523515 Y2 JP 2523515Y2 JP 1990003578 U JP1990003578 U JP 1990003578U JP 357890 U JP357890 U JP 357890U JP 2523515 Y2 JP2523515 Y2 JP 2523515Y2
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- JP
- Japan
- Prior art keywords
- error
- control device
- sequence control
- restart
- cpu
- Prior art date
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Description
【考案の詳細な説明】 ［産業上の利用分野］ この考案はシーケンス制御装置に関するものであり、
特にその動作エラーの解除方式に関するものである。
特にその動作エラーの解除方式に関するものである。
［従来の技術］ 第５図に、シーケンス制御装置の一般的な回路構成を
ブロック図で示す。入力端子I1〜I8には、センサ等の出
力が与えられる。出力端子O1〜O8には、制御対象となる
負荷が接続される。表示部２は、シーケンス制御装置の
動作状態を表示するためのものであり、LED等を備えて
いる。ROM4には、オペレティングシステム（OS）のプロ
グラムが記憶されている。OSは、基本的なプログラムで
あって変更されずに使用されるのが前提であるため、書
き換え不可能なROM4に記憶されている。ユーザーの作成
したプログラムやデータは、RAM6に記憶されている。CP
U8は、ROM4のOSおよびRAM6のプログラムに従って、外部
バスライン12を介して、各部を制御する。
ブロック図で示す。入力端子I1〜I8には、センサ等の出
力が与えられる。出力端子O1〜O8には、制御対象となる
負荷が接続される。表示部２は、シーケンス制御装置の
動作状態を表示するためのものであり、LED等を備えて
いる。ROM4には、オペレティングシステム（OS）のプロ
グラムが記憶されている。OSは、基本的なプログラムで
あって変更されずに使用されるのが前提であるため、書
き換え不可能なROM4に記憶されている。ユーザーの作成
したプログラムやデータは、RAM6に記憶されている。CP
U8は、ROM4のOSおよびRAM6のプログラムに従って、外部
バスライン12を介して、各部を制御する。
入力端子I1〜I8に入力されたセンサからの信号は、入
力回路10を介して、バスライン12に与えられる。バスラ
イン12は、アドレスバス、データバス、制御ラインから
構成されているが、図面では省略している。CPU8は、バ
スライン12上からこの信号を取り込み、ユーザープログ
ラムに従って演算を行う。その演算結果により、バスラ
イン12を介して出力回路14を制御し、出力端子O1〜O8を
ＨまたはＬにする。これにより、出力端子O1〜O8に接続
された負荷が、動作もしくは停止を行う。
力回路10を介して、バスライン12に与えられる。バスラ
イン12は、アドレスバス、データバス、制御ラインから
構成されているが、図面では省略している。CPU8は、バ
スライン12上からこの信号を取り込み、ユーザープログ
ラムに従って演算を行う。その演算結果により、バスラ
イン12を介して出力回路14を制御し、出力端子O1〜O8を
ＨまたはＬにする。これにより、出力端子O1〜O8に接続
された負荷が、動作もしくは停止を行う。
すなわち、ユーザープログラムに規定されたとおり、
センサの出力に応じて負荷の動作を制御することができ
る。
センサの出力に応じて負荷の動作を制御することができ
る。
なお、16はプログラムのデバッグ等を行うプログラム
コンソール（図示せず）を接続するためのインターフェ
イスであり、18はそのコネクタである。
コンソール（図示せず）を接続するためのインターフェ
イスであり、18はそのコネクタである。
上記のようなシーケンス制御装置において、ノイズ等
の原因によりCPU8が暴走すると、CPU8は自己診断により
停止する。この時には、第６図のようなフローチャート
に従って運転が再開される。すなわち、ターミナル18に
プログラム・コンソールを接続して、エラーを解除した
後、再スタートをするようにしている（ステップS4）。
の原因によりCPU8が暴走すると、CPU8は自己診断により
停止する。この時には、第６図のようなフローチャート
に従って運転が再開される。すなわち、ターミナル18に
プログラム・コンソールを接続して、エラーを解除した
後、再スタートをするようにしている（ステップS4）。
また、第７図に示すようなフローチャートに従って、
エラー解除を行っている装置もある。第７図からも明ら
かであるが、このような装置の場合には、再スタートを
行うと、必ず強制的にエラーをリセットするようにして
いる。強制的なエラーリセットの後、運転が再開され
る。
エラー解除を行っている装置もある。第７図からも明ら
かであるが、このような装置の場合には、再スタートを
行うと、必ず強制的にエラーをリセットするようにして
いる。強制的なエラーリセットの後、運転が再開され
る。
［考案が解決しようとする課題］ 上記のような従来のシーケンス制御装置においては、
次のような問題点があった。
次のような問題点があった。
第６図に示すようなエラーリセットを行うものにあっ
ては、プログラム・コンソールがない限りエラーが解除
されず、運転を再開できない場合が生じる。シーケンス
制御装置は、単独でなく、生産機械等に組み込まれて販
売されている場合も多い。この場合に、ユーザーは、プ
ログラム・コンソールを購入していない場合がよく見ら
れる。したがって、再スタートによってもエラーが残っ
ている場合には、生産機械のメーカー等にメンテナンス
を依頼しなければならず、迅速な対応が困難であった。
ては、プログラム・コンソールがない限りエラーが解除
されず、運転を再開できない場合が生じる。シーケンス
制御装置は、単独でなく、生産機械等に組み込まれて販
売されている場合も多い。この場合に、ユーザーは、プ
ログラム・コンソールを購入していない場合がよく見ら
れる。したがって、再スタートによってもエラーが残っ
ている場合には、生産機械のメーカー等にメンテナンス
を依頼しなければならず、迅速な対応が困難であった。
一方、第７図に示すように強制的にエラーリセットを
行うものにおいては、上記のような問題は生じない。と
ころで、ノイズ等によって生じる通信エラーのような一
過性のエラーは、リセットを行わなくとも運転を続行す
ることができる。しかしながら、第７図に示すものにお
いては、このような一過性のエラーに対しても、リセッ
ト動作を行ってしまっていた。このため、信頼性が要求
される装置の制御には使用できないという問題点があっ
た。
行うものにおいては、上記のような問題は生じない。と
ころで、ノイズ等によって生じる通信エラーのような一
過性のエラーは、リセットを行わなくとも運転を続行す
ることができる。しかしながら、第７図に示すものにお
いては、このような一過性のエラーに対しても、リセッ
ト動作を行ってしまっていた。このため、信頼性が要求
される装置の制御には使用できないという問題点があっ
た。
この考案は、上記のような問題点を解決して、使用状
況等に応じて適切なエラー解除を行うことのできるシー
ケンス制御装置を提供することを目的とする。
況等に応じて適切なエラー解除を行うことのできるシー
ケンス制御装置を提供することを目的とする。
［課題を解決するための手段］ 請求項１に係るシーケンス制御装置は、 再スタート時に、エラーがまだ残っているか否かを判
断し、エラーが残っていなければ運転を再開し、 再スタート時にエラーが残っている場合には、エラー
解除選択手段の出力により、当該エラーをリセットして
運転を再開するモードとエラー表示をして停止するモー
ドのいずれかを選択して実行することを特徴としてい
る。
断し、エラーが残っていなければ運転を再開し、 再スタート時にエラーが残っている場合には、エラー
解除選択手段の出力により、当該エラーをリセットして
運転を再開するモードとエラー表示をして停止するモー
ドのいずれかを選択して実行することを特徴としてい
る。
請求項２のシーケンス制御装置は、エラー解除選択手
段をメモリスイッチにより構成したことを特徴としてい
る。
段をメモリスイッチにより構成したことを特徴としてい
る。
［作用］ エラー解除選択手段により、強制的にエラーをリセッ
トするモードと、エラー表示をして停止するモードを選
択することができる。したがって、使用状況等に応じ
て、適切なエラー解除を行うことができる。
トするモードと、エラー表示をして停止するモードを選
択することができる。したがって、使用状況等に応じ
て、適切なエラー解除を行うことができる。
また、エラー解除選択手段をメモリスイッチで構成す
ることにより、切り換えスイッチ等を不要とし、装置の
小型化、低価格化を図ることができる。
ることにより、切り換えスイッチ等を不要とし、装置の
小型化、低価格化を図ることができる。
［実施例］ 第１図に、この考案の一実施例によるシーケンス制御
装置の回路構成をブロック図で示す。基本的構成は、第
５図のものと同様であるが、バスライン12にエラー解除
選択手段であるメモリスイッチ３が接続されている点が
異なる。このメモリスイッチ３は、バッテリ（図示せ
ず）によってバックアップされたRAMであり、主電源を
切ってもその内容が保持される。
装置の回路構成をブロック図で示す。基本的構成は、第
５図のものと同様であるが、バスライン12にエラー解除
選択手段であるメモリスイッチ３が接続されている点が
異なる。このメモリスイッチ３は、バッテリ（図示せ
ず）によってバックアップされたRAMであり、主電源を
切ってもその内容が保持される。
メモリスイッチ３の構成を、第２図に示す。先頭ビッ
トが、エラーを強制的にリセットするか否かのエラー解
除選択のスイッチとして用いられている。このビットが
１であればエラーの強制的リセットを行い、０であれば
エラー表示をして停止するようにしている。１と０との
書き換えは、I/F16を介してプログラム・コンソールに
より行う。生産機械等にこのシーケンス制御装置が組み
込まれて出荷される場合には、出荷時にどちらかに設定
しておけばよい。
トが、エラーを強制的にリセットするか否かのエラー解
除選択のスイッチとして用いられている。このビットが
１であればエラーの強制的リセットを行い、０であれば
エラー表示をして停止するようにしている。１と０との
書き換えは、I/F16を介してプログラム・コンソールに
より行う。生産機械等にこのシーケンス制御装置が組み
込まれて出荷される場合には、出荷時にどちらかに設定
しておけばよい。
なお、この実施例においては、メモリスイッチ３の第
２ビット目を入力回路10の時定数決定のスイッチとして
用い、第３ビット目をスタート時にカウンタのリセット
をするか否かのスイッチに用いている。
２ビット目を入力回路10の時定数決定のスイッチとして
用い、第３ビット目をスタート時にカウンタのリセット
をするか否かのスイッチに用いている。
上記のようなシーケンス制御装置において、ノイズ等
の原因によるCPU8が暴走すると、CPU8は自己診断により
停止する。その後、再スタートを行うと、CPU8はROM4の
プログラムに従って運転再開、エラー表示等の動作を行
う。このプログラムを、第３図にフローチャートで示
す。CPU8は、まず、エラーがあるか否かを判断する（ス
テップS20）。エラーが無い場合には、CPU8は再び、シ
ーケンス制御装置の運転を続ける（ステップS24）。し
かし、シーケンス制御中にノイズ等の原因でシーケンス
制御がストップした場合は、再スタート時にエラーが残
る。したがって、CPU8はステップS22に進む。ステップS
22において、CPU8はバスライン12を介してメモリスイッ
チ３の内容を読み込む。メモリスイッチ３の先頭ビット
が１であれば、エラーの強制的なリセットを行い、運転
を再開する（ステップS24）。先頭ビットが０であれ
ば、エラー表示をして停止する（ステップS25）。その
後、ターミナル18にプログラム・コンソールを接続し
て、エラーを確認し解除した後、再スタートをする（ス
テップS26）。
の原因によるCPU8が暴走すると、CPU8は自己診断により
停止する。その後、再スタートを行うと、CPU8はROM4の
プログラムに従って運転再開、エラー表示等の動作を行
う。このプログラムを、第３図にフローチャートで示
す。CPU8は、まず、エラーがあるか否かを判断する（ス
テップS20）。エラーが無い場合には、CPU8は再び、シ
ーケンス制御装置の運転を続ける（ステップS24）。し
かし、シーケンス制御中にノイズ等の原因でシーケンス
制御がストップした場合は、再スタート時にエラーが残
る。したがって、CPU8はステップS22に進む。ステップS
22において、CPU8はバスライン12を介してメモリスイッ
チ３の内容を読み込む。メモリスイッチ３の先頭ビット
が１であれば、エラーの強制的なリセットを行い、運転
を再開する（ステップS24）。先頭ビットが０であれ
ば、エラー表示をして停止する（ステップS25）。その
後、ターミナル18にプログラム・コンソールを接続し
て、エラーを確認し解除した後、再スタートをする（ス
テップS26）。
上記のように、強制的エラーリセットを行うか否かの
選択を行うことができるので、使用状況に応じて、適切
なエラー解除モードを選択することができる。
選択を行うことができるので、使用状況に応じて、適切
なエラー解除モードを選択することができる。
なお、上記実施例では、メモリスイッチ３の先頭ビッ
トをエラー解除選択スイッチとしたが、第２ビット目以
下を用いてもよい。
トをエラー解除選択スイッチとしたが、第２ビット目以
下を用いてもよい。
また、第４図に示すように、ディップスイッチ30等の
物理的なスイッチによってエラー解除選択手段を構成し
てもよい。この場合、CPU8は、入力ポートＰがＨレベル
であるかＬレベルであるかによって、エラー解除のモー
ドを判断する。
物理的なスイッチによってエラー解除選択手段を構成し
てもよい。この場合、CPU8は、入力ポートＰがＨレベル
であるかＬレベルであるかによって、エラー解除のモー
ドを判断する。
［考案の効果］ 請求項１に係るシーケンス制御装置は、エラー解除選
択手段により、強制的にエラーをリセットするモード
と、エラー表示をして停止するモードを選択することが
できる。したがって、使用状況等に応じて、適切なエラ
ー解除を行うことのできるシーケンス制御装置を提供す
ることができる。
択手段により、強制的にエラーをリセットするモード
と、エラー表示をして停止するモードを選択することが
できる。したがって、使用状況等に応じて、適切なエラ
ー解除を行うことのできるシーケンス制御装置を提供す
ることができる。
請求項２のシーケンス制御装置は、エラー解除選択手
段をメモリスイッチにより構成したことを特徴としてい
る。したがって、切り換えスイッチ等を不要とし、装置
の小型化、低価格化を図ることができる。
段をメモリスイッチにより構成したことを特徴としてい
る。したがって、切り換えスイッチ等を不要とし、装置
の小型化、低価格化を図ることができる。
第１図はこの考案の一実施例によるシーケンス制御装置
のブロック図、 第２図はメモリスイッチ３の構成を示す図、 第３図は再スタート時のフローチャートを示す図、 第４図は他の実施例を示すブロック図、 第５図は従来のシーケンス制御装置のブロック図、 第６図、第７図は従来のシーケンス制御装置の再スター
ト時のフローチャートを示す図である。 ３……メモリスイッチ ４……ROM ６……RAM ８……CPU 30……ディップスイッチ
のブロック図、 第２図はメモリスイッチ３の構成を示す図、 第３図は再スタート時のフローチャートを示す図、 第４図は他の実施例を示すブロック図、 第５図は従来のシーケンス制御装置のブロック図、 第６図、第７図は従来のシーケンス制御装置の再スター
ト時のフローチャートを示す図である。 ３……メモリスイッチ ４……ROM ６……RAM ８……CPU 30……ディップスイッチ
───────────────────────────────────────────────────── フロントページの続き (72)考案者 植木 健五 大阪府高槻市明田町２番13号 株式会社 キーエンス内 審査官 塩澤 克利 (56)参考文献 特開 平１−175303（ＪＰ，Ａ) 特開 平２−72402（ＪＰ，Ａ) 特開 昭58−121402（ＪＰ，Ａ)
Claims (2)
- 【請求項１】信号を入力するための入力端子、 入力端子からの入力信号に基づいて演算処理を行い、出
力信号を出力するCPU、 外部の制御対象機器に出力信号を与えるための出力端子
を備え、 異常状態を検知してエラー停止したCPUに対し、再スタ
ートした時、エラーがまだ残っているか否かを判断し、
エラーが残っていなければ運転を再開するように構成さ
れたシーケンス制御装置において、 再スタート時にエラーが残っている場合には、エラー解
除選択手段の出力により、当該エラーをリセットして運
転を再開するモードとエラー表示をして停止するモード
のいずれかを選択して実行することを特徴とするシーケ
ンス制御装置。 - 【請求項２】請求項１のシーケンス制御装置において、 メモリスイッチによりエラー解除選択手段を構成したこ
とを特徴とするもの。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1990003578U JP2523515Y2 (ja) | 1990-01-18 | 1990-01-18 | シーケンス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1990003578U JP2523515Y2 (ja) | 1990-01-18 | 1990-01-18 | シーケンス制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0397701U JPH0397701U (ja) | 1991-10-08 |
| JP2523515Y2 true JP2523515Y2 (ja) | 1997-01-29 |
Family
ID=31507391
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1990003578U Expired - Fee Related JP2523515Y2 (ja) | 1990-01-18 | 1990-01-18 | シーケンス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2523515Y2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101063217B1 (ko) | 2008-12-05 | 2011-09-07 | 기아자동차주식회사 | 하이브리드 차량제어기의 셧오프후 재기동 오류 방지 방법 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01175303U (ja) * | 1988-05-30 | 1989-12-13 |
-
1990
- 1990-01-18 JP JP1990003578U patent/JP2523515Y2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101063217B1 (ko) | 2008-12-05 | 2011-09-07 | 기아자동차주식회사 | 하이브리드 차량제어기의 셧오프후 재기동 오류 방지 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0397701U (ja) | 1991-10-08 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |