JP2521018B2 - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路の製造
方法に関し、特に、導電性金属硅化物を形成する方法に
関する。
方法に関し、特に、導電性金属硅化物を形成する方法に
関する。
【０００２】
【従来の技術】半導体集積回路は、ＦＥＴのような素子
を多数有している。そして、これらの素子を電気的に接
続する必要がある。このような接続導体は、通常ランナ
ーと称する。このランナーは、ポリシリコン製、または
窒化チタン（ＴｉＮ）から形成されている。この集積回
路において、ランナーを形成する金属としては、アルミ
があげられる。このアルミの特徴は、比較的堆積しやす
く、エッチングによりパターン形成も可能で、比較的高
い導電率を有している。しかし、サブミクロンのオーダ
の素子においては欠点がある。すなわち、ランナーが形
成された後、８００℃以上の温度で半導体素子を処理し
なければならない。このような温度では、アルミを使用
することは難しく、さらにエレクトロンマイグレション
が起こりやすい。
を多数有している。そして、これらの素子を電気的に接
続する必要がある。このような接続導体は、通常ランナ
ーと称する。このランナーは、ポリシリコン製、または
窒化チタン（ＴｉＮ）から形成されている。この集積回
路において、ランナーを形成する金属としては、アルミ
があげられる。このアルミの特徴は、比較的堆積しやす
く、エッチングによりパターン形成も可能で、比較的高
い導電率を有している。しかし、サブミクロンのオーダ
の素子においては欠点がある。すなわち、ランナーが形
成された後、８００℃以上の温度で半導体素子を処理し
なければならない。このような温度では、アルミを使用
することは難しく、さらにエレクトロンマイグレション
が起こりやすい。
【０００３】このようなアルミに代わる金属として、硅
化チタン、または硅化タンタルのような金属硅化物があ
る。この金属硅化物のシリコンと金属の構成比はその制
御は難しく、製造にはあまり適していない。さらに、堆
積した金属硅化物は自己整合的ではない。金属硅化物
は、シリコン層の上に金属層を堆積し、この二つの材料
を加熱して、それらが反応することによって、形成され
る。多くの金属とシリコンとの間の反応速度は、速く、
これは金属硅化物の形成温度で制御することができる。
この温度は集積回路のプロセスでは適用可能である。ま
た未反応金属は加熱完了後、除去することができる。こ
のプロセスは概念的には簡単であるが、適当量の金属と
シリコンとを必要とするために、金属硅化物がいたると
ころに形成されてしまう。この金属硅化物はポリシリコ
ン製のランナーの導電率を上げるのに使用することがで
き、その理由は、金属硅化物はポリシリコンよりも高い
導電率を有しているからである。
化チタン、または硅化タンタルのような金属硅化物があ
る。この金属硅化物のシリコンと金属の構成比はその制
御は難しく、製造にはあまり適していない。さらに、堆
積した金属硅化物は自己整合的ではない。金属硅化物
は、シリコン層の上に金属層を堆積し、この二つの材料
を加熱して、それらが反応することによって、形成され
る。多くの金属とシリコンとの間の反応速度は、速く、
これは金属硅化物の形成温度で制御することができる。
この温度は集積回路のプロセスでは適用可能である。ま
た未反応金属は加熱完了後、除去することができる。こ
のプロセスは概念的には簡単であるが、適当量の金属と
シリコンとを必要とするために、金属硅化物がいたると
ころに形成されてしまう。この金属硅化物はポリシリコ
ン製のランナーの導電率を上げるのに使用することがで
き、その理由は、金属硅化物はポリシリコンよりも高い
導電率を有しているからである。
【０００４】しかし、金属硅化物形成プロセスにおいて
は問題がある。この問題は、近接して配置された導電性
ランナーのような特徴物の上に金属硅化物製ランナーを
形成する際に起こる。例えば、チタン硅化物層は、ポリ
シリコンを堆積した後、所定の形状にパターン化した
後、チタンをスパッタリングによりその上に堆積するこ
とにより、形成される。しかし、この堆積チタンは、ポ
リシリコンの上に等方的には堆積せず、複数の特徴物間
の底の角の部分ではチタンは薄くなる（差動効果と呼ば
れている）。この底部領域でチタン金属が存在しない
（或いは少ない）ことにより、底部エッジにおいては金
属硅化物の形成が非常に難しい。この特徴物の底のエッ
ジに形成される薄い金属硅化物がさらに塊となると、高
抵抗となり、最悪の場合、回路が導通しなくなる。
は問題がある。この問題は、近接して配置された導電性
ランナーのような特徴物の上に金属硅化物製ランナーを
形成する際に起こる。例えば、チタン硅化物層は、ポリ
シリコンを堆積した後、所定の形状にパターン化した
後、チタンをスパッタリングによりその上に堆積するこ
とにより、形成される。しかし、この堆積チタンは、ポ
リシリコンの上に等方的には堆積せず、複数の特徴物間
の底の角の部分ではチタンは薄くなる（差動効果と呼ば
れている）。この底部領域でチタン金属が存在しない
（或いは少ない）ことにより、底部エッジにおいては金
属硅化物の形成が非常に難しい。この特徴物の底のエッ
ジに形成される薄い金属硅化物がさらに塊となると、高
抵抗となり、最悪の場合、回路が導通しなくなる。
【０００５】
【発明が解決しようとする課題】本発明の目的は、近接
して配置されたランナーのような特徴物の上に導電性金
属硅化物を均一に堆積する方法を提供するものである。
して配置されたランナーのような特徴物の上に導電性金
属硅化物を均一に堆積する方法を提供するものである。
【０００６】
【課題を解決するための手段】本発明の半導体集積回路
の製造方法は、ランナーのような特徴物を有する表面上
に、ポリシリコンの層と、このポリシリコンの層の上
に、金属を含有する導電性化合物からなる第１層を堆積
し、前記特徴物間に金属ヒレを残すために、前記第１層
をエッチングし、次に、このエッチングされた第１層上
に金属を含有する導電性化合物からなる第２層を堆積
し、これらを加熱することにより、所望の導電性化合物
からなる導電層を形成する。 本発明の一実施例によれ
ば、ランナーのような特徴物の上に誘電体層が堆積さ
れ、この誘電体層をパターン化してそこに開口を形成
し、基板の選択された部分を露出する。そして、この誘
電体層と開口の上にポリシリコンの層が堆積してもよ
い。最終的に形成された所望の導電性化合物は金属硅化
物である。
の製造方法は、ランナーのような特徴物を有する表面上
に、ポリシリコンの層と、このポリシリコンの層の上
に、金属を含有する導電性化合物からなる第１層を堆積
し、前記特徴物間に金属ヒレを残すために、前記第１層
をエッチングし、次に、このエッチングされた第１層上
に金属を含有する導電性化合物からなる第２層を堆積
し、これらを加熱することにより、所望の導電性化合物
からなる導電層を形成する。 本発明の一実施例によれ
ば、ランナーのような特徴物の上に誘電体層が堆積さ
れ、この誘電体層をパターン化してそこに開口を形成
し、基板の選択された部分を露出する。そして、この誘
電体層と開口の上にポリシリコンの層が堆積してもよ
い。最終的に形成された所望の導電性化合物は金属硅化
物である。
【０００７】
【実施例】図１において、基板１の上に例えばランナー
のような特徴物３と誘電体層５とが形成される。なお、
この誘電体層５の一部は特徴物３の上にも形成されてい
る。尚、特徴物３は導電層３１と側壁３３と上部層３５
とからなる。誘電体層５はパターン化されて、開口３７
を形成し、この開口３７によりＦＥＴのソース／ドレイ
ン領域のような選択領域を露出する。この誘電体層５の
上に、ポリシリコン層７を堆積し、その後、このポリシ
リコン層７をパターン化することにより、第２のランナ
ーを形成する。このポリシリコン層７は２つの開口３７
の間に伸びる。図２において、第１導電（金属）材料層
９は、ポリシリコン層７上に一般的にはスパッタリング
により形成される。その代表的な構成金属はチタンであ
る。この金属（チタン）は等方的には堆積せず、従っ
て、この層は非均一な厚さを有する。図２に示すよう
に、第１導電材料層９の厚さは、特徴物３の間のリセス
（凹部）の底エッジの付近では他の部分より薄くなって
いる。このリセス（凹部）で、金属が少ないことによ
り、導電性化合物の形成が不十分となり、さらに、最悪
の場合には、電気的接続が不可能となる。
のような特徴物３と誘電体層５とが形成される。なお、
この誘電体層５の一部は特徴物３の上にも形成されてい
る。尚、特徴物３は導電層３１と側壁３３と上部層３５
とからなる。誘電体層５はパターン化されて、開口３７
を形成し、この開口３７によりＦＥＴのソース／ドレイ
ン領域のような選択領域を露出する。この誘電体層５の
上に、ポリシリコン層７を堆積し、その後、このポリシ
リコン層７をパターン化することにより、第２のランナ
ーを形成する。このポリシリコン層７は２つの開口３７
の間に伸びる。図２において、第１導電（金属）材料層
９は、ポリシリコン層７上に一般的にはスパッタリング
により形成される。その代表的な構成金属はチタンであ
る。この金属（チタン）は等方的には堆積せず、従っ
て、この層は非均一な厚さを有する。図２に示すよう
に、第１導電材料層９の厚さは、特徴物３の間のリセス
（凹部）の底エッジの付近では他の部分より薄くなって
いる。このリセス（凹部）で、金属が少ないことによ
り、導電性化合物の形成が不十分となり、さらに、最悪
の場合には、電気的接続が不可能となる。
【０００８】次に、図２に示された構造物に対し異方性
エッチバックが行われ、特徴物３の端部で金属がより厚
く堆積する場所（則ち、エッチバックで完全には除去で
きなかった第１導電材料層９の残留部分）はヒレ１１を
形成し、このヒレ１１は特徴物３の間の底部エッジにあ
るリセス内に残される。このようにして得られた構造物
が図３に示されている。このエッチバック技術は当業者
には公知である。エッチバックに際し必要なことは、エ
ッチバック完了後、金属製ヒレ１１がリセス内に残るよ
うにすることである。
エッチバックが行われ、特徴物３の端部で金属がより厚
く堆積する場所（則ち、エッチバックで完全には除去で
きなかった第１導電材料層９の残留部分）はヒレ１１を
形成し、このヒレ１１は特徴物３の間の底部エッジにあ
るリセス内に残される。このようにして得られた構造物
が図３に示されている。このエッチバック技術は当業者
には公知である。エッチバックに際し必要なことは、エ
ッチバック完了後、金属製ヒレ１１がリセス内に残るよ
うにすることである。
【０００９】次に、図４に示すように、第２導電（金
属）材料層１３をスパッタリングによってポリシリコン
層７とヒレ１１の上に堆積する。このヒレ１１により、
特徴物３の間のリセスに導電性化合物の形成に十分な金
属が存在するようになる。標準的な加熱ステップによ
り、第２導電材料層１３とヒレ１１の金属とポリシリコ
ン層７のポリシリコンとを反応させて、所望の導電性化
合物（この実施例では金属硅化物）を形成する。この反
応完了後、未反応金属を適当な除去技術により除去す
る。その後は標準的なプロセスを用いて集積回路の形成
を完了する。
属）材料層１３をスパッタリングによってポリシリコン
層７とヒレ１１の上に堆積する。このヒレ１１により、
特徴物３の間のリセスに導電性化合物の形成に十分な金
属が存在するようになる。標準的な加熱ステップによ
り、第２導電材料層１３とヒレ１１の金属とポリシリコ
ン層７のポリシリコンとを反応させて、所望の導電性化
合物（この実施例では金属硅化物）を形成する。この反
応完了後、未反応金属を適当な除去技術により除去す
る。その後は標準的なプロセスを用いて集積回路の形成
を完了する。
【００１０】
【発明の効果】以上述べたごとく、本発明の方法によれ
ば、特徴物の間のリセスに十分な金属を堆積することが
できる。その結果、特徴物の間の狭い領域に完全な導電
性通路を形成することができる。
ば、特徴物の間のリセスに十分な金属を堆積することが
できる。その結果、特徴物の間の狭い領域に完全な導電
性通路を形成することができる。
【図面の簡単な説明】
【図１】本発明の第１段階のプロセスを表す図。
【図２】本発明の第２段階のプロセスを表す図。
【図３】本発明の第３段階のプロセスを表す図。
【図４】本発明の第４段階のプロセスを表す図。
１ 基板 ３ 特徴物 ５ 誘電体層 ７ ポリシリコン層 ９ 第１導電（金属）材料層 １１ ヒレ １３ 第２導電（金属）材料層 ３１ 導電層 ３３ 側壁 ３５ 上部層 ３７ 開口
───────────────────────────────────────────────────── フロントページの続き (72)発明者 サレシュ エム．マーチャント アメリカ合衆国 18017 ペンシルヴェ ニア ベツレヘム、スプリング コート 2514 (72)発明者 ランバー シン アメリカ合衆国 18052 ペンシルヴェ ニア アレンタウン（ホワイトホール) ティー２−３、ミックレー ロード 900 (56)参考文献 特開 昭62−213120（ＪＰ，Ａ) 特開 昭62−42544（ＪＰ，Ａ) 特開 平２−288225（ＪＰ，Ａ)
Claims (4)
- 【請求項１】 （Ａ）基板（１）上に離間配置された複
数の接続導体構造物（３）を形成するステップと、 （Ｂ）前記接続導体構造物（３）の上にポリシリコン層
（７）を形成し（図１）、前記ポリシリコン層（７）上
に第１金属材料層（９）を非等方的に堆積するステップ
（図２）と、 （Ｃ）第１金属材料層（９）をエッチングして、前記複
数の接続導体構造物（３）間に金属ヒレ（１１）を残す
ステップ（図３）と、 （Ｄ）前記ステップ（Ｃ）により形成された金属ヒレ
（１１）とポリシリコン層（７）の上に、第２金属材料
層（１３）を堆積するステップ（図４）と、 （Ｅ）前記ステップ（Ｄ）により形成された第２金属材
料層（１３）と金属ヒレ（１１）とポリシリコン層
（７）からなる構造物を加熱することにより、所望の導
電性金属化合物を形成するステップと、 からなることを特徴とする半導体集積回路の製造方法。 - 【請求項２】 前記所望の導電性金属化合物は、金属硅
化物であることを特徴とする請求項１の方法。 - 【請求項３】 前記（Ａ）ステップの後で（Ｂ）ステッ
プの前に、前記接続導体構造物（３）と基板（１）の上
に誘電体層（５）を形成するステップをさらに有するこ
とを特徴とする請求項２の方法。 - 【請求項４】 基板（１）の選択された領域を露出する
ために、前記誘電体層（５）をパターン化するステップ
をさらに有することを特徴とする請求項３の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US814844 | 1991-12-27 | ||
| US07/814,844 US5461005A (en) | 1991-12-27 | 1991-12-27 | Method of forming silicide in integrated circuit manufacture |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0684906A JPH0684906A (ja) | 1994-03-25 |
| JP2521018B2 true JP2521018B2 (ja) | 1996-07-31 |
Family
ID=25216143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4355405A Expired - Fee Related JP2521018B2 (ja) | 1991-12-27 | 1992-12-21 | 半導体集積回路の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5461005A (ja) |
| EP (1) | EP0549199B1 (ja) |
| JP (1) | JP2521018B2 (ja) |
| DE (1) | DE69228525T2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5543362A (en) * | 1995-03-28 | 1996-08-06 | Motorola, Inc. | Process for fabricating refractory-metal silicide layers in a semiconductor device |
| US6902867B2 (en) | 2002-10-02 | 2005-06-07 | Lexmark International, Inc. | Ink jet printheads and methods therefor |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4507853A (en) * | 1982-08-23 | 1985-04-02 | Texas Instruments Incorporated | Metallization process for integrated circuits |
| JPS59154040A (ja) * | 1983-02-22 | 1984-09-03 | Toshiba Corp | 半導体装置の製造方法 |
| US4453306A (en) * | 1983-05-27 | 1984-06-12 | At&T Bell Laboratories | Fabrication of FETs |
| US4581815A (en) * | 1984-03-01 | 1986-04-15 | Advanced Micro Devices, Inc. | Integrated circuit structure having intermediate metal silicide layer and method of making same |
| US4720908A (en) * | 1984-07-11 | 1988-01-26 | Texas Instruments Incorporated | Process for making contacts and interconnects for holes having vertical sidewalls |
| US4751197A (en) * | 1984-07-18 | 1988-06-14 | Texas Instruments Incorporated | Make-link programming of semiconductor devices using laser enhanced thermal breakdown of insulator |
| US4635347A (en) * | 1985-03-29 | 1987-01-13 | Advanced Micro Devices, Inc. | Method of fabricating titanium silicide gate electrodes and interconnections |
| US4666737A (en) * | 1986-02-11 | 1987-05-19 | Harris Corporation | Via metallization using metal fillets |
| JP2681887B2 (ja) * | 1987-03-06 | 1997-11-26 | シ−メンス、アクチエンゲゼルシヤフト | ３次元１トランジスタメモリセル構造とその製法 |
| US4935376A (en) * | 1989-10-12 | 1990-06-19 | At&T Bell Laboratories | Making silicide gate level runners |
| US5026666A (en) * | 1989-12-28 | 1991-06-25 | At&T Bell Laboratories | Method of making integrated circuits having a planarized dielectric |
-
1991
- 1991-12-27 US US07/814,844 patent/US5461005A/en not_active Expired - Lifetime
-
1992
- 1992-12-10 DE DE69228525T patent/DE69228525T2/de not_active Expired - Fee Related
- 1992-12-10 EP EP92311254A patent/EP0549199B1/en not_active Expired - Lifetime
- 1992-12-21 JP JP4355405A patent/JP2521018B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE69228525D1 (de) | 1999-04-08 |
| EP0549199A3 (ja) | 1994-08-03 |
| EP0549199B1 (en) | 1999-03-03 |
| US5461005A (en) | 1995-10-24 |
| JPH0684906A (ja) | 1994-03-25 |
| EP0549199A2 (en) | 1993-06-30 |
| DE69228525T2 (de) | 1999-08-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |