JP2518022Y2 - 最大パルス幅測定回路 - Google Patents

Description

【考案の詳細な説明】 〔産業上の利用分野〕 本考案は最大パルス幅測定回路に関し、特に何回か入
力されたパルスの時間幅の中で最大のものを測定する最
大パルス幅測定回路に関する。

〔従来の技術〕

従来のこの種の最大パルス幅測定回路は、第３図に例
示するごとく被測定パルスの前縁（開始時点）を検出し
てパルスを発生するパルス前縁検出回路３と、その出力
パルスによりクリアされるアップカウンタ２と、アップ
カウンタ２およびレジスタ10の両出力値を比較するコン
パレータ11と、被測定パルス後縁（終了時点）を検出す
るパルス後縁検出回路12と、コンパレータ11およびパル
ス後縁検出回路12の両出力パルスにより被測定パルスが
終了した時点でアップカウンタの出力値がレジスタ10の
出力値より大きかった場合にのみ、レジスタ10にロード
パルスを供給せしめる様にしたオア回路13とから構成さ
れている。さらにアップカウンタ２のイネーブル端子
（EN）には被測定パルスを接続しており、被測定パルス
の前縁から後縁までの間、計測用のクロックパルスを計
数する様に構成されている。

測定開始前にまず、クリアパルスをレジスタ10に入力
してその値をゼロとし、その後、被測定パルスが入力す
ると、パルスが終了した時点でアップカウンタ２の値が
レジスタ10にロードされ、被測定パルスの時間長がレジ
スタ10に記憶される。その後、被測定が入力する都度、
アップカウンタ２で時間長を計測され、コンパレータ11
によりレジスタ11の値と比較されて、大きい方の値をレ
ジスタ11に記憶させる。全ての被測定パルスが入力し終
った後にレジスタ11の記憶内容を見れば、それまでの最
大のパルス幅の時間長がわかる。

〔考案が解決しようとする課題〕

この様な従来の最大パルス幅測定回路は、パルスの終
了を検出するパルス後縁検出回路12を使用している上
に、およびコンパレータ11を使用しているため、アップ
カウンタ２のビット数が多くなるとコンパレータ11の回
路規模が大形化するという欠点がある。

〔課題を解決するための手段〕

本考案の最大パルス幅測定回路は、イネーブル期間中
計測用のクロックパルスをアップカウントするアップカ
ウンタと、被測定パルスの開始時点を検出するパルス前
縁検出回路と、前記アップカウンタの出力信号を前記パ
ルス前縁検出回路の検出タイミングでロードされてイネ
ーブル期間中のボロー出力が出るまで前記クロックをダ
ウンカウントするダウンカウンタと、前記ダウンカウン
タの前記ボロー出力および前記被測定パルスからそれぞ
れ前記アップカウンタおよび前記ダウンカウンタの前記
イネーブル期間を指示する信号を発生する第１および第
２の論理回路とを備えている。

〔実施例〕

次に本考案について図面を参照して説明する。

第１図は本考案の一実施例の回路図である。アップカ
ウンタ２のクリア端子（CL）には外部からクリアパルス
が接続され、クロック端子（CK）には計測用のクロック
パルスが接続されている。パルス前縁検出回路３には、
被測定パルスおよび計測用のクロックパルスが接続され
ている。ダウンカウンタ１の入力端子（IN）はアップカ
ウンタ２の出力端子（OUT）と接続され、ボロー出力（B
ORROW）の反転信号と被測定パルスとがオア回路４を介
してイネーブル端子（EN）に接続されている。さらにダ
ウンカウンタ１のクロック端子（CK）には計測用のクロ
ックパルスが接続され、ロード端子（LD）にはパルス前
縁検出回路３の出力が接続されている。そしてダウンカ
ウンタ１のボロー出力と被測定パルスとの論理和がオア
回路５からアップカウンタ２のイネーブル端子（EN）に
接続されている。

第２図は本実施例の動作を例示する信号タイミング図
である。測定を開始する前にまず、クリアパルスを入力
してアップタウンカウンタ２の値をゼロにする。次に被
測定パルスが入力されると、パルス前縁検出回路３は、
ダウンカウンタ１のロードパルスを作り出す。ロードパ
ルスに応じてダウンカウンタ１には、アップカウンタ２
の出力値であるゼロがロードされ、ボロー出力（BORRO
W）はローレベルとなり、ダウンカウンタ１のイネーブ
ル端子（EN）をハイレベルとするのでダウンカウンタは
進まない。一方アップカウンタ２のイネーブル端子（E
N）はローレベルとなるため、アップカウントを進め、
被測定パルスの後縁までカウントアップする。この時の
値をｎとする。このあと別の被測定パルスが入力される
と、パルス前縁検出回路３からダウンカウンタ１のロー
ドパルスが発生し、アップカウンタ２に保持されている
値ｎがロードされる。これに応じてボロー端子（BORRO
W）出力はハイレベルとなるため、ダウンカウンタ１は
カウントダウンを始め、被測定パルスの長さがｎ以上の
場合には、ｎ個カウントした時点で、ダウンカウンタ１
のボロー端子（BORROW）出力は第２図に示す様にローレ
ベルとなる。この結果、アップカウンタ２のイネーブル
端子（EN）はローレベルとなり、アップカウンタ２がカ
ウントアップを再開する。被測定パルスがハイレベルに
なると、前アップカウンタ２はカウントを停止する。一
方被測定パルスの長さがｎ未満の場合には、アップカウ
ンタ２のイネーブル端子（EN）はローレベルとなること
はなく、アップカウンタ２の値はもとの値に保持され
る。従って、アップカウンタ２の中にはそれまで入って
きた被測定パルスの長さの最大のものが保持されること
となり、これを読み出すことによりパルス長の最大値を
知ることができる。

〔考案の効果〕

以上説明したように本考案によれば、２つのカウンタ
と簡単な論理回路だけで最大パルス幅を計測でき、従来
の様にコンパレータやレジスタ，パルス後縁検出回路な
どの何種類もの回路を使用すること無く回路を構成でき
る。

【図面の簡単な説明】

第１図は本考案の実施例の回路図、第２図は第１図の回
路動作を例示する信号タイミング図、第３図は従来の最
大パルス幅測定回路の回路図である。 １……ダウンカウンタ、２……アップカウンタ、３……
パルス前縁検出回路、4,5,13……オア回路、10……レジ
スタ、11……コンパレータ、12……パルス後縁検出回
路。

Claims (1)

(57)【実用新案登録請求の範囲】
1. 【請求項１】イネーブル期間中計測用のクロックパルス
   をアップカウントするアップカウンタと、被測定パルス
   の開始時点を検出するパルス前縁検出回路と、前記アッ
   プカウンタの出力信号を前記パルス前縁検出回路の検出
   タイミングでロードされてイネーブル期間中のボロー出
   力が出るまで前記クロックをダウンカウントするダウン
   カウンタと、前記ダウンカウンタの前記ボロー出力およ
   び前記被測定パルスからそれぞれ前記アップカウンタお
   よび前記ダウンカウンタの前記イネーブル期間を指示す
   る信号を発生する第１および第２の論理回路とを備えて
   いることを特徴とする最大パルス幅測定回路。