JP2516074Y2 - 信号選択回路 - Google Patents

Description

【考案の詳細な説明】 ［産業上の利用分野］ 本考案は、信号伝送回路に形成した信号選択回路に関
し、特に、ゲート切替回路を改善した信号選択回路に関
する。

［従来の技術］ 従来、信号伝送回路に形成した信号選択回路は、第２
図に示すような構成となっていた。

同図において、1,2,3は伝送路にそれぞれ接続した入
出力ポート、4,5,6は入出力ポート1,2,3からのデータ信
号を入力するデータエッジパルス検出回路、7,8,9はデ
ータエッジパルス検出回路4,5,6からのエッジパルスを
入力するエッジ識別回路である。次に、10,11,12はゲー
ト切替回路であり、エッジ識別回路7,8,9からの識別信
号を入力して、チップセレクト信号を出力する。

また、13はゲート回路であり、データエッジパルス検
出回路4,5,6からのデータ信号とゲート切替回路10,11,1
2からのチップセレクト信号を入力する。

14はゲートセレクト回路であり、ゲート回路13からの
出力信号を入力し、入出力ポート1,2,3を選択して信号
を出力する。

上記構成において、入出力ポート1,2,3のうち、例え
ば、入出力ポート１に先着データが伝送路より到着した
場合について、各回路の動作を説明する。

まず、到着した先着データは、入出力ポート１内で電
気回路上の所定信号レベルに変換され、その後、データ
エッジパルス検出回路４に出力される。この信号を入力
したデータエッジパルス検出回路４は、エッジパルスを
生成し、このエッジパルスをエッジ識別回路７に出力す
るとともに、データ信号を後段のゲート回路13に出力す
る。データエッジパルス検出回路４からのエッジパルス
を入力したエッジ識別回路７は、入出力ポート１に到着
した先着データのエッジパルスの有無に対応した“1"ま
たは“0"の識別信号を生成する。

そして、この識別信号を他の入出力ポート2,3に対応
したエッジ識別回路8,9の出力信号とともにゲート切替
回路10,11,12に出力する。この信号を入力したゲート切
替回路10,11,12は、チップセレクト信号をゲート回路13
に出力する。このチップセレクト信号を入力したゲート
回路13は、入出力ポート１に到着した先着データを、そ
のまま出力信号Ｙとして外部回路に出力する。

また、出力信号は同一回路内でゲートセレクト回路14
にも出力される。この信号を入力したゲートセレクト回
路14は、入出力ポート１以外のポートにデータが到着し
てもこれらのデータが選択されないようにするため、入
出力ポート１以外の入出力ポートに出力信号を出力す
る。

［解決すべき問題点］ 上述したように、従来の信号選択回路は、先着データ
の到着した入出力ポートを選択するゲート切替回路を入
出力ポートの設置数に比例した数のゲート素子で構成し
ていたため、回路の実装スペースが増大して回路を複雑
化させてしまうという問題があった。また、多数のゲー
ト素子の実装によって、消費電力が増大するという問題
も起っていた。

本考案は上述した問題点にかんがみてなされたもの
で、ゲート切替回路の実装スペースを減少することがで
き、回路の簡略化を図れるとともに、回路の消費電力を
減少できるようにした信号選択回路の提供を目的とす
る。

［問題点の解決手段］ 上記目的を達成するために本考案の信号選択回路は、
信号伝送回路に形成した信号選択回路において、伝送路
より送られてくるデータが到着する複数個の入出力ポー
トと、これら複数個の入出力ポートのそれぞれに接続さ
れ、データエッジパルスを生成するデータエッジパルス
検出回路と、上記データエッジパルスの有無を判定する
エッジ識別回路と、このエッジ識別回路からの信号を入
力して上記複数個の入出力ポートのそれぞれの識別アド
レスを生成するポラリティエンコーダ回路と、上記複数
個の入出力ポートの入力を選択するポート入力選択回路
と、上記識別アドレスをラッチするアドレスラッチ回路
と、このアドレスラッチ回路にラッチされた上記識別ア
ドレスに対応する上記複数個の入出力ポートを選択する
データセレクタ回路と、このデータセレクタ回路からの
出力信号を最初に上記データが到着した上記入出力ポー
ト以外の複数個の入出力ポートに出力するゲートセレク
ト回路とを具備した構成としてある。

［実施例］ 以下、本考案の一実施例について図面を参照して説明
する。

第１図は本実施例における信号選択回路のブロック図
である。なお、先に示した第２図と同一部分には同一符
号を付してある。

第１図において、15は各ポートの識別アドレスを生成
するポラリティエンコーダ回路、16はアドレスラッチ回
路であり、ポラリティエンコーダ回路15が生成した識別
アドレスをポート入力選択回路17の出力信号によりラッ
チする。18はデータセレクタ回路であり、アドレスラッ
チ回路16にラッチされた識別アドレスに対応した入出力
ポートを選択する。19はゲートセレクタ回路であり、デ
ータセレクタ回路18からの出力信号とポート入力選択回
路17からの信号を入力して、最初にデータが到着した入
出力ポート以外の入出力ポートを選択して信号を出力す
る。

上記構成において、入出力ポート1,2,3のうち、例え
ば、入出力ポート１に他の入出力ポートに先立って先着
データが伝送路より到着した場合について、各回路の動
作を説明する。

まず、到着した先着データは、入出力ポート１内で電
気回路上の所定信号レベルに変換され、その後、データ
エッジパルス検出回路４に出力される。この信号を入力
したデータエッジパルス検出回路４は、エッジパルスを
生成し、このエッジパルスをエッジ識別回路７に出力す
るとともに、エッジパルス検出回路４は、データ信号を
データセレクタ回路18に出力する。データエッジパルス
検出回路４からのエッジパルスを入力したエッジ識別回
路７は、入出力ポート１に到着した先着データのエッジ
パルスの有無に対応した“1"または“0"の識別信号を生
成する。

ポラリティエンコーダ回路15は、この識別信号を入力
して、識別信号の“1"または“0"に対応したアドレスを
生成する。アドレスラッチ回路16は、ポラリティエンコ
ーダ回路15で生成されたアドレスをポート入力選択回路
17の出力信号によりラッチする。これは、先着データの
到着した入出力ポート１以外の入出力ポート2,3にデー
タが到着した場合に、入出力ポート１以外のデータが選
択されないために行なわれる。

そして、アドレスラッチ回路16によりラッチされたア
ドレスは、データセレクタ回路18に出力される。このア
ドレスラッチ回路16からの信号を入力したデータセレク
タ回路18は、ラッチアドレスに対応した入出力ポート１
の先着データを出力信号Ｙとして外部回路へ出力する。

また、データセレクタ回路18からの出力信号は、同一
回路内でゲートセレクト回路19にも出力される。この信
号を入力したゲートセレクト回路19は、入出力ポート１
以外の入出力ポート2,3にデータが到着しても、これら
のデータが選択されないようにするため、出力信号を入
出力ポート１以外の入出力ポート2,3に出力してこれら
入出力ポート2,3を閉じる。

上述した信号選択回路によれば、入出力ポート1,2,3
のそれぞれを識別する識別アドレスをポラリティエンコ
ーダ回路15によって生成し、その生成したアドレスによ
って、入出力ポート1,2,3の選択を行なうことができる
ので、入出力ポートの設置数に比例した数のゲート素子
を設ける必要がなく、小さなスペースで複数個のゲート
切替回路を形成することができる。

［考案の効果］ 以上説明したように本考案の信号選択回路によれば、
ゲート切替回路の実装スペースを減少して、回路の簡略
化を図るとともに、回路の消費電力を減少することがで
きる。

【図面の簡単な説明】

第１図は本考案実施例における信号選択回路のブロック
図、第２図は従来の信号選択回路のブロック図である。 1,2,3:入出力ポート 4,5,6:データエッジパルス検出回路 7,8,9:エッジ識別回路 15:ポラリティエンコーダ回路 16:アドレスラッチ回路 17:ポート入力選択回路 18:データセレクタ回路 19:ゲートセレクト回路

Claims (1)

(57)【実用新案登録請求の範囲】
1. 【請求項１】信号伝送回路に形成した信号選択回路にお
   いて、伝送路より送られてくるデータが到着する複数個
   の入出力ポートと、 これら複数個の入出力ポートのそれぞれに接続され、デ
   ータエッジパルスを生成するデータエッジパルス検出回
   路と、 上記データエッジパルスの有無を判定するエッジ識別回
   路と、 このエッジ識別回路からの信号を入力して上記複数個の
   入出力ポートのそれぞれの識別アドレスを生成するポラ
   リティエンコーダ回路と、 上記複数個の入出力ポートの入力を選択するポート入力
   選択回路と、 上記識別アドレスをラッチするアドレスラッチ回路と、 このアドレスラッチ回路にラッチされた上記識別アドレ
   スに対応する上記複数個の入出力ポートを選択するデー
   タセレクタ回路と、 このデータセレクタ回路からの出力信号を、最初に上記
   データが到達した上記入出力ポート以外の複数個の入出
   力ポートに出力するゲートセレクト回路とを 具備したことを特徴とする信号選択回路。