JP2512702B2 - Thin film transistor and manufacturing method thereof - Google Patents
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- 239000010409 thin film Substances 0.000 title claims description 21
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 239000010408 film Substances 0.000 claims description 84
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 63
- 229910052751 metal Inorganic materials 0.000 claims description 31
- 239000002184 metal Substances 0.000 claims description 31
- 230000003647 oxidation Effects 0.000 claims description 19
- 238000007254 oxidation reaction Methods 0.000 claims description 19
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 15
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 15
- 229910052782 aluminium Inorganic materials 0.000 claims description 13
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 13
- 239000000758 substrate Substances 0.000 claims description 13
- 238000000151 deposition Methods 0.000 claims description 8
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 7
- 238000007743 anodising Methods 0.000 claims description 6
- 229910044991 metal oxide Inorganic materials 0.000 claims description 5
- 150000004706 metal oxides Chemical class 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 238000010030 laminating Methods 0.000 claims description 4
- 230000002093 peripheral effect Effects 0.000 claims description 4
- 230000008021 deposition Effects 0.000 claims description 3
- 238000005530 etching Methods 0.000 claims description 2
- 238000010301 surface-oxidation reaction Methods 0.000 claims 1
- 238000000034 method Methods 0.000 description 13
- 239000007789 gas Substances 0.000 description 9
- 239000011521 glass Substances 0.000 description 5
- DNIAPMSPPWPWGF-UHFFFAOYSA-N Propylene glycol Chemical compound CC(O)CO DNIAPMSPPWPWGF-UHFFFAOYSA-N 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000000354 decomposition reaction Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 229910001415 sodium ion Inorganic materials 0.000 description 3
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical group [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical class O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 2
- 238000002048 anodisation reaction Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000002156 mixing Methods 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 239000011734 sodium Substances 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- FEWJPZIEWOKRBE-JCYAYHJZSA-N Dextrotartaric acid Chemical compound OC(=O)[C@H](O)[C@@H](O)C(O)=O FEWJPZIEWOKRBE-JCYAYHJZSA-N 0.000 description 1
- DGAQECJNVWCQMB-PUAWFVPOSA-M Ilexoside XXIX Chemical compound C[C@@H]1CC[C@@]2(CC[C@@]3(C(=CC[C@H]4[C@]3(CC[C@@H]5[C@@]4(CC[C@@H](C5(C)C)OS(=O)(=O)[O-])C)C)[C@@H]2[C@]1(C)O)C)C(=O)O[C@H]6[C@@H]([C@H]([C@@H]([C@H](O6)CO)O)O)O.[Na+] DGAQECJNVWCQMB-PUAWFVPOSA-M 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- FEWJPZIEWOKRBE-UHFFFAOYSA-N Tartaric acid Natural products [H+].[H+].[O-]C(=O)C(O)C(O)C([O-])=O FEWJPZIEWOKRBE-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- MTFAKTCIUXBAOR-UHFFFAOYSA-N [Si+2]=O.[O-2].[Ta+5] Chemical compound [Si+2]=O.[O-2].[Ta+5] MTFAKTCIUXBAOR-UHFFFAOYSA-N 0.000 description 1
- VIJYFGMFEVJQHU-UHFFFAOYSA-N aluminum oxosilicon(2+) oxygen(2-) Chemical compound [O-2].[Al+3].[Si+2]=O VIJYFGMFEVJQHU-UHFFFAOYSA-N 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical class [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910052708 sodium Inorganic materials 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 229910001936 tantalum oxide Chemical class 0.000 description 1
- 235000002906 tartaric acid Nutrition 0.000 description 1
- 239000011975 tartaric acid Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Chemical class [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Description
【発明の詳細な説明】 〈産業上の利用分野〉 本発明は薄膜トランジスタ及びその製造方法にかか
り、特にアモルフアスシリコンを用いたMOS電界効果型
トランジスタ（MOSFET）すなわちアモルフアスシリコン
薄膜トランジスタ及びその製造方法に関する。The present invention relates to a thin film transistor and a manufacturing method thereof, and more particularly to a MOS field effect transistor (MOSFET) using amorphous silicon, that is, an amorphous silicon thin film transistor and a manufacturing method thereof. .
アモルフアスシリコンは、ガラスをはじめとして広範
な材料の上に、広面積にわたつて能動素子を作り込むこ
とができることから、液晶デイスプレイパネルなど、単
結晶シリコンでは困難なような大面積を要する素子への
反応が注目されている。Amorphous silicon can be used to create active devices over a wide area over a wide range of materials including glass, making it suitable for devices such as liquid crystal display panels that require a large area that is difficult with single crystal silicon. Is receiving attention.
しかしながら、アモルフアスシリコンは300℃以上に
なると特性の劣化を生じることから、アモルフアスシリ
コン層の形成後には、高温下における処理を行うことが
できない。However, since the characteristics of amorphous silicon deteriorate at 300 ° C. or higher, it is impossible to perform the treatment at high temperature after forming the amorphous silicon layer.
通常、単結晶シリコンを使用してMOSFETを形成する際
には、ゲート絶縁膜としては、熱酸化法あるいは化学蒸
着法（CVD法）によつて形成された酸化シリコン膜が用
いられている。しかしながら、いずれの方法においても
基板は300℃以上の高温にさらされてしまうことにな
り、アモルフアスシリコンを使用した場合、アモルフア
スシリコン層の形成後にゲート絶縁膜を形成するのは困
難であつた。Generally, when forming a MOSFET using single crystal silicon, a silicon oxide film formed by a thermal oxidation method or a chemical vapor deposition method (CVD method) is used as a gate insulating film. However, in any method, the substrate is exposed to a high temperature of 300 ° C. or higher, and when amorphous silicon is used, it is difficult to form the gate insulating film after the amorphous silicon layer is formed. .
〈従来技術〉 従つて、従来、アモルフアスシリコン薄膜トランジス
タは、第１図に示す如く、ソース及びドレイン電極とゲ
ート電極とがアモルフアスシリコンからなる活性層をは
さんだスタガ構造と呼ばれる素子構造に形成されてい
た。すなわち、たとえばガラス基板１上にゲート２を形
成し、この上に、CVD法などによつてゲート絶縁膜３を
形成したのち、アモルフアスシリコンｉ層４及びアモル
フアスシリコンｎ層５を形成して、最後にソース電極６
及びドレイン電極７を形成するわけである。<Prior Art> Therefore, conventionally, as shown in FIG. 1, an amorphous silicon thin film transistor is formed in a device structure called a stagger structure in which the source and drain electrodes and the gate electrode sandwich an active layer made of amorphous silicon. Was there. That is, for example, a gate 2 is formed on a glass substrate 1, a gate insulating film 3 is formed thereon by a CVD method or the like, and then an amorphous silicon i layer 4 and an amorphous silicon n layer 5 are formed. , And finally the source electrode 6
And the drain electrode 7 is formed.
しかしながら、かかる構造では、ゲートが活性層に対
し、ソース電極及びドレイン電極と反対側に形成されて
いるため、配線を行う場合においては、ゲートを上層に
出すための領域（コンタクト領域）が必要となり、高集
積化への障害となつていた。However, in such a structure, since the gate is formed on the side opposite to the source electrode and the drain electrode with respect to the active layer, a region (contact region) for exposing the gate to the upper layer is required when wiring is performed. , Which was an obstacle to high integration.
また、ゲート電極とソース電極及びドレイン電極を一
度に作成することができないため、製造工程が繁雑であ
る等の欠点を有していた。In addition, since the gate electrode, the source electrode and the drain electrode cannot be formed at the same time, there is a drawback that the manufacturing process is complicated.
〈発明の目的〉 本発明は、前記実情に鑑みてなされたもので、高集積
化し易く、かつ製造工程の簡単なアモルフアスシリコン
薄膜トランジスタを提供することを目的とする。<Purpose of the Invention> The present invention has been made in view of the above circumstances, and an object of the present invention is to provide an amorphous silicon thin film transistor that is easily integrated and has a simple manufacturing process.
〈発明の構成〉 本発明による薄膜トランジスタは、低温下においてゲ
ート酸化膜を形成する方法−たとえば陽極酸化法−に着
目し、アモルフアスシリコン層の形成後に、これを劣化
せしめることなく、アモルフアスシリコン層上にゲート
酸化膜を形成することを可能ならしめることにより、ソ
ース及びドレイン電極とゲート電極とを、同一面上に形
成したものである。<Structure of the Invention> The thin film transistor according to the present invention focuses on a method of forming a gate oxide film at a low temperature-for example, an anodic oxidation method-, and after forming an amorphous silicon layer, the amorphous silicon layer is not deteriorated. By forming a gate oxide film on the gate electrode, the source and drain electrodes and the gate electrode are formed on the same surface.
すなわち、本発明では、活性層としてアモルフアスシ
リコン層を用いたコプレナ型の薄膜トランジスタにおい
て、ゲート電極形成のための陽極酸化の時間を長くし酸
化が活性層の所定の深さまで到達するようにしゲート絶
縁膜と活性層との界面を、金属とアモルフアスシリコン
との界面よりもアモルフアスシリコン内方側にずらし、
チャネルが、格子欠陥の発生しやすい金属層とアモルフ
アスシリコン層との界面ではなく、アモルフアスシリコ
ン層内に形成されるようにし、界面が良好に維持され動
作特性の向上をはかるようにしたことを特徴とする。そ
して、活性層としてのアモルフアスシリコン層上に、ド
ープアモルフアスシリコン層からなるソースおよびドレ
インコンタクト層のパターンを形成することにより、こ
れによってできる段差をソースドレインとゲートとの分
離に有効に利用してこの領域に分離用の溝を形成し、ソ
ースドレイン電極形成金属の酸化によって得られる金属
酸化膜をゲート絶縁膜とし、ソース電極およびドレイン
電極とゲート電極とを形成する。That is, in the present invention, in a coplanar type thin film transistor using an amorphous silicon layer as an active layer, anodization time for forming a gate electrode is lengthened so that the oxidation reaches a predetermined depth of the active layer. The interface between the film and the active layer is shifted to the inner side of the amorphous silicon than the interface between the metal and amorphous silicon,
The channel is formed in the amorphous silicon layer instead of the interface between the metal layer and the amorphous silicon layer, where lattice defects are likely to occur, so that the interface is maintained well and the operating characteristics are improved. Is characterized by. Then, by forming the pattern of the source and drain contact layers made of the doped amorphous silicon layer on the amorphous silicon layer as the active layer, the step difference formed by this is effectively utilized for the separation of the source drain and the gate. A trench for isolation is formed in the lever region, and a metal oxide film obtained by oxidizing the source / drain electrode forming metal is used as a gate insulating film to form a source electrode, a drain electrode, and a gate electrode.
かかる構成により、ゲート絶縁膜が金属酸化膜と酸化
シリコン膜との２層構造膜で構成され、ゲート絶縁膜の
膜厚は、ソースドレイン電極となる金属膜の膜厚を制御
することにより、自由に選択することができる。With such a structure, the gate insulating film is formed of a two-layer structure film including a metal oxide film and a silicon oxide film, and the thickness of the gate insulating film can be freely adjusted by controlling the thickness of the metal film to be the source / drain electrodes. Can be selected.
またこのときゲート絶縁膜は、酸化シリコン膜と金属
酸化膜との２層構造となっているため、金属の選択によ
り誘電率を制御することができるとともに、絶縁耐圧が
大幅に向上する。また金属をアルミニウムとすることに
より酸化シリコン膜と金属電極との間にNaイオンの透過
を抑える酸化アルミニウムという安定な被膜を介在させ
ることができ、極めて信頼性の高いものとなる。Further, at this time, since the gate insulating film has a two-layer structure of the silicon oxide film and the metal oxide film, the dielectric constant can be controlled by selecting the metal, and the withstand voltage is significantly improved. Further, by using aluminum as the metal, a stable film of aluminum oxide that suppresses the permeation of Na ions can be interposed between the silicon oxide film and the metal electrode, and the reliability becomes extremely high.
さらに本発明の方法では、陽極酸化工程に際し、下地
のアモルファスシリコンｉ層表面まで酸化を続行し、ゲ
ート絶縁膜と活性層との界面が、前記アモルファスシリ
コンｉ層と前記金属膜との界面よりも下方となるように
したことを特徴とするものである。Further, in the method of the present invention, during the anodic oxidation step, the oxidation is continued up to the surface of the underlying amorphous silicon i layer, and the interface between the gate insulating film and the active layer is more than the interface between the amorphous silicon i layer and the metal film. It is characterized in that it is positioned downward.
すなわち、絶縁性基板上に、活性層としてのアモルフ
ァスシリコンｉ層およびオーミックコンタクト層として
のアモルファスシリコンｎ層を順次積層するアモルファ
スシリコン積層工程と、ゲート電極形成領域のアモルフ
ァスシリコンｎ層を選択的に除去するエッチング工程
と、全面に金属膜を堆積する金属膜堆積工程と、ゲート
形成領域を除く領域にレジストマスクを形成するマスク
形成工程と、前記レジストマスクから露呈する領域に、
前記第１の金属膜を貫通して前記アモルファスシリコン
ｉ層の所定の深さまで選択的に陽極酸化を施し、ゲート
絶縁膜と活性層との界面が、前記アモルファスシリコン
ｉ層と前記金属膜との界面よりも下方となるようにゲー
ト絶縁膜を形成する陽極酸化工程と、さらにこの上層に
第２の金属層を堆積する第２の金属層堆積工程と、前記
ゲート絶縁膜の周縁部を露呈せしめるように溝を形成
し、第２の金属層からなるゲート電極を、ソース電極お
よびドレイン電極から分離せしめる溝形成工程を含むよ
うにしている。That is, an amorphous silicon laminating step of sequentially laminating an amorphous silicon i layer as an active layer and an amorphous silicon n layer as an ohmic contact layer on an insulating substrate, and selectively removing the amorphous silicon n layer in the gate electrode formation region. Etching step, a metal film deposition step of depositing a metal film on the entire surface, a mask formation step of forming a resist mask in a region excluding the gate formation region, and a region exposed from the resist mask,
The amorphous silicon i-layer is selectively anodized to a predetermined depth by penetrating the first metal film, and the interface between the gate insulating film and the active layer is formed between the amorphous silicon i-layer and the metal film. Anodizing step of forming a gate insulating film so as to be below the interface, second metal layer depositing step of further depositing a second metal layer on the upper layer, and exposing a peripheral portion of the gate insulating film. The groove is formed as described above, and the step of forming the groove for separating the gate electrode made of the second metal layer from the source electrode and the drain electrode is included.
この方法によれば極めて低温下で、上述したような特
性の優れた薄膜トランジスタを提供することが可能とな
る。According to this method, it is possible to provide a thin film transistor having excellent characteristics as described above at an extremely low temperature.
これにより、ゲート絶縁膜と活性層との界面が、格子
欠陥の発生しやすい金属層とアモルファスシリコン層と
の界面ではなく、欠陥のないアモルファスシリコン層内
に形成されるため、チャネル領域に欠陥が形成されるこ
となく、動作特性の優れた薄膜トランジスタを提供する
ことが可能となる。また、低温下で形成でき、前記ゲー
ト絶縁膜の周縁部を露呈せしめるように溝を形成するの
みで、ソースおよびドレインコンタクトのエッジに対応
してゲート電極を形成することができ、上述したように
トランジスタのオン時のコンダクタンスの低下を防ぎ、
特性の優れた薄膜トランジスタを提供することが可能と
なる。さらにまた、陽極酸化工程は、湿式工程であるた
め、Naイオンの透過が特に問題となるが、本願発明によ
れば、ゲート絶縁膜は、酸化シリコン膜と金属酸化膜と
の２層構造となるため、Naイオンの透過を抑えることが
でき、信頼性の高いものとなる。As a result, the interface between the gate insulating film and the active layer is formed in the defect-free amorphous silicon layer, not the interface between the metal layer and the amorphous silicon layer where lattice defects are likely to occur. It is possible to provide a thin film transistor having excellent operating characteristics without being formed. Further, the gate electrode can be formed at a low temperature, and the gate electrode can be formed corresponding to the edges of the source and drain contacts only by forming the groove so as to expose the peripheral portion of the gate insulating film. Prevents the conductance from decreasing when the transistor is on,
It is possible to provide a thin film transistor having excellent characteristics. Furthermore, since the anodic oxidation process is a wet process, permeation of Na ions is a particular problem, but according to the present invention, the gate insulating film has a two-layer structure of a silicon oxide film and a metal oxide film. Therefore, the permeation of Na ions can be suppressed and the reliability becomes high.
等の効果がある。And so on.
〈実施例〉 次に、本発明実施例のアモルフアスシリコン薄膜FET
を図面を参照しつつ説明する。<Example> Next, an amorphous silicon thin film FET according to an example of the present invention
Will be described with reference to the drawings.
このアモルフアスシリコン薄膜トランジスタは、第２
図に示す如く、ガラス基板１上に形成されたアモルフア
スシリコンｉ層４と、このアモルフアスシリコンｉ層上
に形成されたアモルフアスシリコンｎ層５と、このアモ
ルフアスシリコンｉ層４の露呈部に形成された酸化シリ
コン（SiO2）−酸化アルミニウム（Al2O3）構造のゲー
ト絶縁膜8,9とから構成されており、前記ゲート絶縁膜
8,9上にはアルミニウム膜からなるゲート電極２が形成
され、さらに、前記ゲート絶縁膜を介して、ソース領域
10及びドレイン領域11の２つに分断されたアモルフアス
シリコンｎ層５上には夫々アルミニウム膜からなるソー
ス電極６及びドレイン電極７が形成されている。This amorphous silicon thin film transistor is
As shown in the figure, an amorphous silicon i layer 4 formed on the glass substrate 1, an amorphous silicon n layer 5 formed on this amorphous silicon i layer, and an exposed portion of this amorphous silicon i layer 4 And the gate insulating films 8 and 9 having a silicon oxide (SiO 2 ) -aluminum oxide (Al 2 O 3 ) structure formed on the gate insulating film.
A gate electrode 2 made of an aluminum film is formed on the electrodes 8 and 9, and further, a source region is formed through the gate insulating film.
A source electrode 6 and a drain electrode 7 each made of an aluminum film are formed on the amorphous silicon n-layer 5 divided into two, that is, the 10 and the drain region 11.
次に、本発明実施例のアモルフアスシリコンFETの製
造方法を、図面を参照しつつ説明する。Next, a method of manufacturing the amorphous silicon FET according to the embodiment of the present invention will be described with reference to the drawings.
第３図に示す如く、ガラス基板１上にまず、モノシラ
ン（SiH4）の高周波グロー放電分解によつて基板上にア
モルフアスシリコンｉ層４を形成する。このとき使用す
るガスは、混合比1:9のSiH4＋水素（H2）混合ガスであ
り、ガス圧2.3トール（Torr）、流量50標準cc分（SCC
M）、高周波電力20W、周波数13.56MHz、基板温度270℃
の条件で、高周波グロー放電分解によつて膜厚2000オン
グストローム（Å）のアモルフアスシリコンｉ層４を着
膜する。As shown in FIG. 3, first, an amorphous silicon i layer 4 is formed on the glass substrate 1 by high frequency glow discharge decomposition of monosilane (SiH 4 ). The gas used at this time was SiH 4 + hydrogen (H 2 ) mixed gas with a mixing ratio of 1: 9, a gas pressure of 2.3 Torr, and a flow rate of 50 standard cc (SCC
M), high frequency power 20W, frequency 13.56MHz, substrate temperature 270 ℃
Under the conditions described above, the amorphous silicon i layer 4 having a film thickness of 2000 angstrom (Å) is deposited by high frequency glow discharge decomposition.
次いで、第４図に示す如く、このアモルフアスシリコ
ンｉ層４上に、ドーピングガスとしてフオスフア（P
H3）を流しつつ、これと同様に高周波放電分解によつて
アモルフアスシリコンｎ層５を形成する。すなわち、使
用ガスは混合比1:9のSiH4＋H2混合ガスであり、ガス圧
2.3Torr、流量50SCCM、高周波電力20W、周波数13.56MH
z、基板温度270℃の条件で、前記モノシランガスの８体
積パーセントのPH3を、ドーピングガスとして流入しつ
つ膜厚300Åのアモルフアスシリコンｎ層５を着膜す
る。Then, as shown in FIG. 4, on the amorphous silicon i-layer 4, a phosphor gas (P
While flowing H 3 ), similarly, the amorphous silicon n layer 5 is formed by the high frequency discharge decomposition. That is, the gas used is a SiH 4 + H 2 mixed gas with a mixing ratio of 1: 9, and the gas pressure is
2.3Torr, flow rate 50SCCM, high frequency power 20W, frequency 13.56MH
Under the conditions of z and the substrate temperature of 270 ° C., an amorphous silicon n-layer 5 having a film thickness of 300 Å is deposited while PH 3 of 8 volume% of the monosilane gas is introduced as a doping gas.
更に、第５図に示す如く、フオトエツチングによつ
て、レジストパターン12をマスクとしてゲートに対応す
る部分のアモルフアスシリコンｎ層を除去する。Further, as shown in FIG. 5, the amorphous silicon n layer in the portion corresponding to the gate is removed by photoetching using the resist pattern 12 as a mask.
こののち、第６図に示す如く、アルミニウム蒸着膜13
を膜厚800Åとなるように着膜する。このとき、基板温
度は100℃以下になるように注意する。After this, as shown in FIG.
To a film thickness of 800Å. At this time, be careful that the substrate temperature is 100 ° C or less.
次いで、第７図に示す如く、ソース及びドレイン電極
となる部分をレジストパターン14によつて被覆し、アル
ミニウムの陽極酸化を行なう。このときのレジストは、
OMR-83という商品名の東京応化製のネガ型レジスト等、
陽極酸化に際して耐食性のあるものを用いなければなら
ない。また、陽極酸化装置は、定電流電源を使用し、電
流密度Ｊ＝0.3mA/cm2とし、陽極酸化用溶液として３％
の酒石酸とプロピレングリコールを体積比で1:9に混合
したものを用い、アルミニウムが全部酸化されて下地の
アモルフアスシリコンｉ層４が数＋Å酸化されるまで、
陽極酸化を続行する。このときの酸化の進行度の検出
は、定電流電源を使用していることから、酸化膜が厚く
なるに従つて電源電圧が上昇することにより、容易に行
うことができる。第10図は、このときの電源電圧（Ｖ）
−時間（min.）曲線を示す図である。縦軸を電源電圧
（Ｖ）、横軸を時間（min.）としたものである。かかる
曲線において、傾きの変化する点Ａが検出されるが、こ
れは、アルミニウムの酸化終了点である。これは、アル
ミニウムの酸化速度及び酸化アルミニウムの抵抗が、ア
モルフアスシリコンの酸化速度及び、酸化シリコンの抵
抗と異なることによる。かかる陽極酸化工程によつて、
酸化シリコン８−酸化アルミニウム構造のゲート絶縁膜
が形成される。Next, as shown in FIG. 7, the portions to be the source and drain electrodes are covered with a resist pattern 14, and aluminum is anodized. The resist at this time is
Negative resist made by Tokyo Ohka under the product name OMR-83,
Corrosion resistant materials must be used for anodizing. The anodizing device uses a constant current power source, the current density is J = 0.3mA / cm 2 , and the anodizing solution is 3%.
Using a mixture of tartaric acid and propylene glycol in a volume ratio of 1: 9, until all the aluminum is oxidized and the underlying amorphous silicon i-layer 4 is oxidized by several + Å,
Continue anodization. Since the constant current power supply is used, the degree of progress of oxidation at this time can be easily detected by increasing the power supply voltage as the oxide film becomes thicker. Figure 10 shows the power supply voltage (V) at this time.
It is a figure which shows a-time (min.) Curve. The vertical axis represents the power supply voltage (V) and the horizontal axis represents the time (min.). In the curve, a point A having a changing slope is detected, which is the end point of aluminum oxidation. This is because the oxidation rate of aluminum and the resistance of aluminum oxide are different from the oxidation rate of amorphous silicon and the resistance of silicon oxide. By such an anodizing step,
A gate insulating film having a silicon oxide 8-aluminum oxide structure is formed.
この時、酸化シリコン８と酸化アルミニウム９となる
酸化領域が一部レジスト14の下部に侵入する。この侵入
度は酸化シリコンの膜厚に比べ大きい。これは、アモル
フアスシリコンｉ層に比べ不純物を高濃度に含むｎ層は
陽極酸化に際し酸化速度が大きいためである。この方法
ではこの点に着目し、この側方への酸化の回り込みを利
用して、段差近傍に溝を形成して分離するのみで、ソー
スドレインとの分離を確実にし、自己整合的にゲート電
極を形成することができる。これによりゲート電圧がゲ
ート幅いっぱいに印加されることになり、トランジスタ
のオン時のコンダクタンスの低下を防ぐことができる。At this time, an oxidized region which becomes the silicon oxide 8 and the aluminum oxide 9 partially penetrates under the resist 14. This penetration level is larger than the film thickness of silicon oxide. This is because the n layer containing impurities at a high concentration has a higher oxidation rate during anodic oxidation than the amorphous silicon i layer. In this method, paying attention to this point, by utilizing the wraparound of oxidation to the side, only by forming a groove near the step and separating it, the separation from the source drain is ensured, and the gate electrode is self-aligned. Can be formed. As a result, the gate voltage is applied to the full width of the gate, and it is possible to prevent a decrease in conductance when the transistor is turned on.
そして前記レジスト14を除去したのち、第８図に示す
ように、アルミニウム膜15を蒸着によつて着膜する。After removing the resist 14, an aluminum film 15 is deposited by vapor deposition as shown in FIG.
こののち、レジストパターン16をマスクとしてフオト
エツチングを施し、アイソレーシヨン用溝17を設けるこ
とにより、第９図に示す如くこのアルミニウム膜15を、
ゲート電極２、ソース電極６、ドレイン電極７とに分離
する。最後にレジストパターン16を除去することによ
り、アモルフアスシリコン薄膜FETが形成される。After that, photo-etching is performed using the resist pattern 16 as a mask to form an isolation groove 17, so that the aluminum film 15 is formed as shown in FIG.
The gate electrode 2, the source electrode 6, and the drain electrode 7 are separated. Finally, by removing the resist pattern 16, an amorphous silicon thin film FET is formed.
このアモルフアスシリコン薄膜トランジスタは、ゲー
ト電極２が半導体層に対してソースドレイン電極と同一
の方向に形成される為、電極形成を同時に行うことが可
能であると共に、集積回路においては素子間の相互接続
が容易であり、配線し易く、高集積化が可能である。In this amorphous silicon thin film transistor, since the gate electrode 2 is formed in the same direction as the source / drain electrode with respect to the semiconductor layer, the electrodes can be formed at the same time, and in the integrated circuit, the interconnection between the elements can be achieved. Is easy, wiring is easy, and high integration is possible.
また、製造に際し、全工程において基板温度を300℃
以下とすることができるため、基板の選択範囲が広く、
他の素子と共に集積化する場合においても製造工程が容
易である。Also, during manufacturing, the substrate temperature is 300 ℃ in all processes.
Since the following can be done, the selection range of the substrate is wide,
The manufacturing process is easy even when integrated with other elements.
さらに、かかる構造によれば、酸化シリコン膜と金属
電極の間にナトリウム（Na）イオンの透過を抑える酸化
アルミニウムという安定な被膜をはさんだ２層構造のゲ
ート絶縁膜が、別工程を要することなく、極めて容易に
形成される。Further, according to such a structure, the two-layer structure gate insulating film sandwiching a stable film of aluminum oxide that suppresses the permeation of sodium (Na) ions between the silicon oxide film and the metal electrode does not require a separate step. , Very easily formed.
ここでは、溶液を用いた陽極酸化法によつて酸化膜の
形成を行なつたが、これに代えて、プラズマ陽極酸化法
を用いる場合も有効であることは言うまでもない。Here, the oxide film is formed by the anodic oxidation method using the solution, but it goes without saying that the plasma anodic oxidation method is also effective instead.
また、実施例においては、ゲート絶縁膜として、酸化
シリコン−酸化アルミニウムの２層構造を用いたが、酸
化アルミニウム膜のみの場合も有効である。この場合
は、酸化アモルフアスシリコン層に到達すると同時に陽
極酸化を停止するようにすればよい。Further, in the embodiment, the two-layer structure of silicon oxide-aluminum oxide is used as the gate insulating film, but it is also effective when only the aluminum oxide film is used. In this case, the anodic oxidation may be stopped at the same time when it reaches the oxidized amorphous silicon layer.
さらには、電極金属として、アルミニウムの他、タン
タルTa、チタンTi等を用いてもよい。この場合、ゲート
酸化膜は、酸化シリコン−酸化タンタル（Ta2O5）、酸
化シリコン−酸化チタン（TiO2）の２層構造又は酸化タ
ンタル、酸化チタンとなる。Further, as the electrode metal, tantalum Ta, titanium Ti, or the like may be used in addition to aluminum. In this case, the gate oxide film, a silicon oxide - tantalum oxide (Ta 2 O 5), silicon oxide - 2-layer structure of a titanium oxide (TiO 2) or tantalum oxide, and titanium oxide.
〈効果〉 以上説明してきたように、本発明によれば、高集積化
が容易で、製造工程の簡単なアモルフアスシリコン薄膜
トランジスタが提供される。<Effect> As described above, according to the present invention, there is provided an amorphous silicon thin film transistor which can easily be highly integrated and has a simple manufacturing process.
第１図は従来の薄膜トランジスタを示す図、第２図は、
本発明実施例の薄膜トランジスタを示す図、第３図乃至
第９図は、本発明実施例の薄膜トランジスタの製造工程
を示す図、第10図は、陽極酸化法によるゲート絶縁膜形
成時の電圧上昇曲線を示す図である。 １……ガラス基板、２……ゲート電極、３……ゲート絶
縁膜、４……アモルフアスシリコンｉ層、５……アモル
フアスシリコンｎ層、６……ソース電極、７……ドレイ
ン電極、８……酸化シリコン膜（ゲート絶縁膜）、９…
…酸化アルミニウム膜（ゲート絶縁膜）、10……ソース
領域、11……ドレイン領域、12……レジストパターン、
13……アルミニウム膜、14……レジストパターン、15…
…アルミニウム膜、16……レジストパターン、17……ア
イソレーシヨン用溝。FIG. 1 shows a conventional thin film transistor, and FIG. 2 shows
FIG. 3 is a diagram showing a thin film transistor of an embodiment of the present invention, FIGS. 3 to 9 are diagrams showing a manufacturing process of the thin film transistor of an embodiment of the present invention, and FIG. 10 is a voltage rise curve when forming a gate insulating film by an anodic oxidation method. FIG. 1 ... Glass substrate, 2 ... Gate electrode, 3 ... Gate insulating film, 4 ... Amorphous silicon i layer, 5 ... Amorphous silicon n layer, 6 ... Source electrode, 7 ... Drain electrode, 8 ...... Silicon oxide film (gate insulating film), 9 ...
… Aluminum oxide film (gate insulating film), 10 …… Source region, 11 …… Drain region, 12 …… Resist pattern,
13 ... Aluminum film, 14 ... Resist pattern, 15 ...
… Aluminum film, 16 …… Resist pattern, 17 …… Isolation groove.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 有本 智 札幌市北区北18条西６丁目20番地 (72)発明者 輿 博文 札幌市北区北19条西６丁目20番地 (72)発明者 沢田 孝幸 札幌市東区北39条東５丁目802番地 (72)発明者 山本 秀和 札幌市北区北13条西２丁目３番地 (72)発明者 鳥畑 成典 伊勢原市板戸920番地 (56)参考文献 特開 昭57−103358（ＪＰ，Ａ) 特開 昭56−135968（ＪＰ，Ａ) 特開 昭57−141961（ＪＰ，Ａ) 特公 昭43−26824（ＪＰ，Ｂ１) ─────────────────────────────────────────────────── --- Continuation of the front page (72) Inventor Satoshi Arimoto 6-20, Kita-ku, Kita-ku, Sapporo 6-20 (72) Inventor Hirofumi Koshi 6-20-20, Kita-ku, Kita-ku, Kita-ku, Sapporo (72) Invention Takayuki Sawada 5-802, Kita 39 East, Kita-ku, Higashi-ku, Sapporo (72) Inventor Hidekazu Yamamoto 2-3 3-chome, Kita-ku, Kita-ku, Kita-ku, Sapporo (72) Inventor Shigenori Toribata 920, Itado, Isehara (56) References JP-A-57-103358 (JP, A) JP-A-56-135968 (JP, A) JP-A-57-141961 (JP, A) JP-B-43-26824 (JP, B1)
Claims (3)
リコン層を活性層とし、 前記活性層表面の一部に形成されたドープトアモルファ
スシリコン層からなるソースおよびドレインコンタクト
層と、 前記ソースおよびドレインコンタクト層上に順次積層さ
れた第１の金属層および第２の金属層からなるソース電
極およびドレイン電極と、 前記ソースおよびドレインコンタクト層の端縁から露呈
する前記活性層表面に形成され、前記活性層の表面酸化
によって形成された酸化シリコン膜と、前記第１の金属
層の酸化によって形成された金属酸化膜との第２層構造
膜で構成されるとともに、前記ゲート絶縁膜と前記活性
層との界面が、活性層と前記ソースおよびドレインコン
タクト層との界面よりも下方であって、前記アモルファ
スシリコン層中に位置するように構成されたゲート絶縁
膜と、 前記ゲート絶縁膜上に形成され、表面の前記ソースおよ
びドレイン電極に対し、コンタクト層の端縁に形成され
る段差部近傍で離間し、前記ゲート絶縁膜の周縁部を露
呈せしめるように形成された第２の金属層からなるゲー
ト電極とを具備したことを特徴とする薄膜トランジス
タ。1. A source / drain contact layer comprising an amorphous silicon layer formed on an insulating substrate as an active layer and comprising a doped amorphous silicon layer formed on a part of the surface of the active layer, and the source / drain. A source electrode and a drain electrode formed of a first metal layer and a second metal layer sequentially stacked on the contact layer, and the active layer formed on the surface of the active layer exposed from the edge of the source and drain contact layer. And a gate oxide film and an active layer, the second layer structure film including a silicon oxide film formed by surface oxidation of a layer and a metal oxide film formed by oxidation of the first metal layer. Of the amorphous silicon layer below the interface between the active layer and the source and drain contact layers. And a gate insulating film formed on the gate insulating film, spaced apart from the source and drain electrodes on the surface in the vicinity of a step formed at the edge of the contact layer, A thin film transistor comprising: a gate electrode formed of a second metal layer formed to expose a peripheral portion of an insulating film.
ム層から構成されており、かつゲート絶縁膜は酸化アル
ミニウム膜と酸化シリコン膜との２層構造膜で構成され
ていることを特徴とする特許請求の範囲第１項記載の薄
膜トランジスタ。2. The first and second metal layers are composed of aluminum layers, and the gate insulating film is composed of a two-layer structure film of an aluminum oxide film and a silicon oxide film. The thin film transistor according to claim 1.
ァスシリコンｉ層およびオーミックコンタクト層として
のアモルファスシリコンｎ層を順次積層するアモルファ
スシリコン積層工程と、ゲート電極形成領域のアモルフ
ァスシリコンｎ層を選択的に除去するエッチング工程
と、全面に第１の金属膜を堆積する金属膜堆積工程と、
ゲート形成領域を除く領域にレジストマスクを形成する
マスク形成工程と、 前記レジストマスクから露呈する領域に、前記第１の金
属膜を貫通して前記アモルファスシリコンｉ層の所定の
深さまで選択的に陽極酸化を施し、ゲート絶縁膜と活性
層との界面が、前記アモルファスシリコンｉ層と前記金
属膜との界面よりも下方となるようにゲート絶縁膜を形
成する陽極酸化工程と、 さらにこの上層に第２の金属膜を堆積する第２の金属膜
堆積工程と、 前記ゲート絶縁膜の周縁部を露呈せしめるように前記第
２の金属膜を選択的に除去し、ゲート電極を、ソース電
極およびドレイン電極から分離せしめる溝形成工程とを
含むことを特徴とする薄膜トランジスタの製造方法。3. An amorphous silicon laminating step of sequentially laminating an amorphous silicon i layer as an active layer and an amorphous silicon n layer as an ohmic contact layer on an insulating substrate, and selecting an amorphous silicon n layer in a gate electrode formation region. An etching step for selectively removing the metal film, and a metal film deposition step for depositing the first metal film on the entire surface,
A mask forming step of forming a resist mask in a region other than the gate forming region, and selectively anodicizing the amorphous silicon i-layer to a predetermined depth through the first metal film in a region exposed from the resist mask. Anodizing step of performing oxidation to form the gate insulating film so that the interface between the gate insulating film and the active layer is lower than the interface between the amorphous silicon i-layer and the metal film; A second metal film deposition step of depositing a second metal film, and selectively removing the second metal film so as to expose the peripheral portion of the gate insulating film, and the gate electrode, the source electrode and the drain electrode. A method of manufacturing a thin film transistor, comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58052047A JP2512702B2 (en) | 1983-03-28 | 1983-03-28 | Thin film transistor and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58052047A JP2512702B2 (en) | 1983-03-28 | 1983-03-28 | Thin film transistor and manufacturing method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59177967A JPS59177967A (en) | 1984-10-08 |
| JP2512702B2 true JP2512702B2 (en) | 1996-07-03 |
Family
ID=12903898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58052047A Expired - Lifetime JP2512702B2 (en) | 1983-03-28 | 1983-03-28 | Thin film transistor and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2512702B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62271471A (en) * | 1986-05-20 | 1987-11-25 | Sanyo Electric Co Ltd | Thin-film transistor |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57103358A (en) * | 1980-12-18 | 1982-06-26 | Matsushita Electric Ind Co Ltd | Manufacture of amorphous silicon mosfet |
| JPS57122575A (en) * | 1981-01-23 | 1982-07-30 | Hitachi Ltd | Manufacture of thin film transistor |
| JPS5871661A (en) * | 1981-10-23 | 1983-04-28 | Citizen Watch Co Ltd | Manufacture of thin film transistor with anodic oxidation insulating film |
-
1983
- 1983-03-28 JP JP58052047A patent/JP2512702B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59177967A (en) | 1984-10-08 |
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