JP2024504425A - 薄膜トランジスタおよび製造方法、メモリおよび製造方法、ならびに電子デバイス - Google Patents

薄膜トランジスタおよび製造方法、メモリおよび製造方法、ならびに電子デバイス Download PDF

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Abstract

本願の実施形態は、薄膜トランジスタおよび製造方法、メモリおよび製造方法、ならびに電子デバイスを提供し、メモリ技術の分野に関し、薄膜トランジスタのサイズを低減し、面積利用率を改善し、ルーティングの困難性を低減する。薄膜トランジスタは、ゲートと、第1の電極と、第2の電極と、第1の誘電体層と、第2の誘電体層と、半導体層とを含む。ゲートは、上部に位置するゲート基部と、ゲート基部から底部に延びるゲート本体とを含む。第1の電極は、底部に位置する。第2の電極は、第1の電極とゲート基部との間に位置する。第1の誘電体層は、第2の電極と第1の電極との間に配置され、第1の誘電体層は、第1の電極を第2の電極から分離するように構成される。第2の誘電体層は、ゲート基部の表面およびゲート本体の表面を覆う。半導体層は、ゲート本体の側面に沿って配置され、第2の誘電体層は、半導体層をゲートから分離する。第1の電極および第2の電極は、それぞれ半導体層に電気的に接続されている。

Description

関連出願への相互参照
本願は、2021年1月26日に中国国家知的産権局に出願された、「薄膜トランジスタおよび製造方法、メモリおよび製造方法、ならびに電子デバイス」と題する中国特許出願第202110106685.8号の優先権を主張する。同出願はここに参照によりその全体において組み込まれる。
技術分野
本願は、メモリ技術の分野に関し、特に、薄膜トランジスタおよび製造方法、メモリおよび製造方法、ならびに電子デバイスに関する。
薄膜トランジスタ（thin film transistor、TFT）は、漏れ電流が小さく、成長温度が低く、移動度が高いという利点を有するため、薄膜トランジスタは、メモリなどのさまざまなデバイスに広く用いられてきた。
既存の薄膜トランジスタの構造を図1に示す。薄膜トランジスタ10は、基板101上に配置された半導体層（活性層と称されることもある）102と、半導体層102上に配置され、半導体層102と接触するソース103およびドレイン104と、半導体層102上に配置されたゲート絶縁層105と、ゲート絶縁層105上に配置されたゲート106とを含む。
既存の薄膜トランジスタ10の半導体層102は、ゲート106に平行な平面に沿って広がり、ソース103およびドレイン104は同じ層に位置するので、薄膜トランジスタ10のサイズは比較的大きく、面積利用率は低い。加えて、ソース電極103およびドレイン電極104が同じ層に位置するので、ソース電極103に電気的に接続された信号線およびドレイン電極104に電気的に接続された信号線の引き回し中に短絡が容易に発生し、これは引き回しに寄与せず、プロセスの難しさを増加させる。
本願の実施形態は、薄膜トランジスタのサイズを小さくし、面積利用率を改善し、引き回しの困難を低減するための薄膜トランジスタおよび製造方法、メモリおよび製造方法、ならびに電子デバイスを提供する。
前述の目的を達成するために、本願は、以下の技術的解決策を使用する。
第1の側面によれば、薄膜トランジスタが提供される。薄膜トランジスタは、ゲートと、第1の電極と、第2の電極と、第1の誘電体層と、第2の誘電体層と、半導体層とを含む。ゲートは、上部に位置するゲート基部と、ゲート基部から底部に延びるゲート本体とを含む。第1の電極は、底部に位置する。第2の電極は、第1の電極とゲート基部との間に位置する。第1の誘電体層は、第2の電極と第1の電極との間に配置され、第1の誘電体層は、第1の電極を第2の電極から分離するように構成される。半導体層は、ゲート本体の側面に沿って配置され、第2の誘電体層は、半導体層をゲートから分離する。第1の電極および第2の電極は、それぞれ半導体層に電気的に接続されている。
従来技術と比較して、半導体層は、ゲートに平行な平面に沿って配置され（従来技術におけるゲートは、本願のこの実施形態におけるゲート基部と等価である）、第2の電極および第1の電極は、同じ層に配置される。本願のこの実施形態では、半導体層はゲート本体の側面に沿って配置され、第1の電極は底部に位置し、第2の電極は第1の電極とゲート基部との間に位置し、第1の電極および第2の電極はそれぞれ半導体層に電気的に接続される。したがって、本願のこの実施形態において提供される薄膜トランジスタは、ゲート基部に平行な平面上で比較的小さいサイズを有する。したがって、本願のこの実施形態では、薄膜トランジスタのサイズが縮小され、面積利用率が改善される。加えて、本願のこの実施形態における薄膜トランジスタの第2の電極および第1の電極が異なる層に位置するので、第2の電極に電気的に接続された信号線および第1の電極に電気的に接続された信号線の引き回し中に発生する短絡を回避することができ、それによってプロセスの困難さを低減する。
ある可能な実装では、第2の電極は、ゲート基部の近くに配置される。これにより、第1の電極および第2の電極が製造される際に、第1の電極と第2の電極とが直接導通することを回避することができる。
ある可能な実装では、ゲート基部上のゲート本体の投影の境界は、ゲート基部の境界内に位置する。この場合、ゲート本体はゲート基部の中央領域に配置される。
ある可能な実装では、ゲート基部上のゲート本体の投影の境界は、ゲート基部の境界と部分的に重なる。この場合、ゲート本体はゲート基部のエッジ領域に配置される。
ある可能な実装では、ゲート本体は中空構造であり、ゲート基部上のゲート本体の投影の外側境界は、ゲート基部の境界と重なる。ゲート本体が中空構造であるので、第2の誘電体層、半導体層、第2の電極、および第1の誘電体層は、中空構造内に配置されうる。
ある可能な実装では、半導体層は、ゲート基部の表面に沿って延在する延長部分をさらに含む。このようにして、半導体層の面積を増大させることができ、それにより、半導体層と第2の電極との間の電気的接続面積を増大させ、薄膜トランジスタのスイッチング速度を改善することができる。
ある可能な実装では、半導体層は、ゲート本体と第1の電極との間に位置する延長部分をさらに含む。このようにして、半導体層の面積を増大させることができ、それにより、半導体層と第1の電極との間の電気的接続面積を増大させ、薄膜トランジスタのスイッチング速度を改善することができる。
ある可能な実装では、半導体層は、ゲート本体の側面全体のまわりに配置される。このようにして、半導体層の面積を増大させることができ、薄膜トランジスタのスイッチング速度が改善される。
ある可能な実装では、半導体層は、ゲート本体の側面全体を取り囲む。
ある可能な実装では、第2の電極は、第2の誘電体層から離れた半導体層の側に配置される。
ある可能な実装では、第2の電極は、半導体層と第2の誘電体層との間に配置される。
ある可能な実装では、第2の誘電体層の材料は強誘電体材料であり、薄膜トランジスタは、半導体層と第2の誘電体層との間に配置された第3の誘電体層をさらに含む。ゲート、第2の誘電体層、および第3の誘電体層は、複合ゲート構造を形成することができる。複合ゲート構造を使用することによって、薄膜トランジスタは、負性容量トランジスタの性能を実現することができ、薄膜トランジスタのゲート制御能力は、負性容量を使用することによって改善することができる。該薄膜トランジスタがメモリにおいて使用されると、メモリの性能を向上させることができる。
ある可能な実装では、薄膜トランジスタは、第2の誘電体層と第3の誘電体層との間に配置された第1の伝導層をさらに含む。ゲート、第2の誘電体層、第1の伝導層、および第3の誘電体層を含む複合ゲート構造は、薄膜トランジスタが負性容量トランジスタの性能を実現することを可能にでき、薄膜トランジスタのゲート制御能力は、負性容量を使用することによって改善されうる。該薄膜トランジスタがメモリにおいて使用されると、メモリの性能を向上させることができる。
ある可能な実装では、薄膜トランジスタは、第2の電極と半導体層との間に配置された第4の誘電体層、および／または第1の電極と半導体層との間に配置された第5の誘電体層をさらに含む。第4の誘電体層は、半導体層との接触領域における第2の電極の拡散の問題を回避し、第2の電極と半導体層との間の接触のフェルミ・レベル・ピン留めの問題を低減するように、第2の電極と半導体層との間に配置される。第5の誘電体層は、半導体層との接触領域における第1の電極の拡散の問題を回避し、第1の電極と半導体層との間の接触のフェルミ・レベル・ピン留め問題を低減するように、第1の電極と半導体層との間に配置される。
ある可能な実装では、第4の誘電体層および第5の誘電体層の両方の厚さは、0.1nmないし2nmの範囲である。これにより、ゲートに電圧が印加されたときに、半導体層を介して第2の電極と第1の電極とを導通させることができ、薄膜トランジスタの性能に影響を与えないことを確実にすることができる。
ある可能な実装では、薄膜トランジスタは、第1の電極と第2の電極との間に配置された変調ゲート電極をさらに含み、変調ゲート電極は、ゲート本体から離れた半導体層の側に配置され、変調ゲート電極が第1の電極、第2の電極、および半導体層から離間されるように、変調ゲート電極は第1の誘電体層によって取り囲まれる。変調ゲート電極を利用して、薄膜トランジスタの閾値電圧を調節することができる。
ある可能な実装では、第1の電極はドレインであり、第2の電極はソースである；または第1の電極はソースであり、第2の電極はドレインである。
第2の側面によれば、メモリが提供される。メモリは、基板上に配置された記憶アレイの少なくとも1つの層を含み、記憶アレイの各層は、アレイ内に分布している複数の記憶セル、書き込みワード線、書き込みビット線、読み出しワード線および読み出しビット線を含む；記憶セルは、積層された第2の薄膜トランジスタおよび第1の薄膜トランジスタを含み、第2の薄膜トランジスタのゲートは、書き込みワード線に電気的に接続され、第2の電極は書き込みビット線に電気的に接続され；第1の薄膜トランジスタの第2の電極および第1の電極は、それぞれ読み出しワード線および読み出しビット線に電気的に接続される。第2の薄膜トランジスタおよび第1の薄膜トランジスタは、上述した薄膜トランジスタである。第2の薄膜トランジスタの第1の電極は、第1の薄膜トランジスタのゲートに近接し、第2の薄膜トランジスタの第1の電極は、第1の薄膜トランジスタのゲートに電気的に接続される。メモリ内の第2の薄膜トランジスタおよび第1の薄膜トランジスタは前述の薄膜トランジスタであり、第2の薄膜トランジスタおよび第1の薄膜トランジスタは前述の実施形態におけるものと同じ技術的効果を有するので、詳細はここでは再び説明されない。
ある可能な実装では、記憶セルは、第1の薄膜トランジスタと第2の薄膜トランジスタとの間に配置された接続電極をさらに含み、第1の薄膜トランジスタのゲートは、接続電極を使用することによって第2の薄膜トランジスタの第1の電極に電気的に接続される。
ある可能な実装では、第1の方向に沿って記憶アレイの各層内に逐次的に配置された複数の記憶セル内の第2の薄膜トランジスタのゲートは、同じ書き込みワード線に電気的に接続され、第2の方向に沿って記憶アレイの各層内に逐次的に配置された複数の記憶セル内の第2の薄膜トランジスタの第2の電極は、同じ書き込みビット線に電気的に接続され、第1の方向は第2の方向と交差する。記憶アレイの各層において、第1の方向に沿って逐次的に配置された複数の記憶セル内の第2の薄膜トランジスタのゲートは、同じ書き込みワード線に電気的に接続され、第2の方向に沿って逐次的に配置された複数の記憶セルにおける第2の薄膜トランジスタの第2の電極は、同一の書き込みビット線に電気的に接続される。したがって、書き込み動作プロセスにおいて、第1のスイッチ信号が複数の書き込みワード線に行ごとに提供されうる。それにより、第2の薄膜トランジスタの複数の行が行ごとにオンにされる。第1のスイッチ信号が現在の行の書き込みワード線に提供される場合、現在の行の書き込みワード線に電気的に接続された複数の記憶セルに、複数の書き込みビット線を使用することによって、論理情報が同時に書き込まれ、それにより論理情報が記憶セルに行ごとに書き込まれ、それにより、記憶アレイ内の複数の記憶セルの迅速な書き込みを実施ことができる。
ある可能な実装では、第1の方向に沿って記憶アレイの各層に逐次的に配置された複数の記憶セルにおける第1の薄膜トランジスタの第2の電極は、同じ読み出しビット線に電気的に接続され、第2の方向に沿って記憶アレイの各層に逐次的に配置された複数の記憶セルにおける第1の薄膜トランジスタの第1の電極は、同じ読み出しワード線に電気的に接続される；第1の方向に沿って記憶アレイの各層に逐次的に配置された複数の記憶セルにおける第1の薄膜トランジスタの第2の電極は、同じ読み出しワード線に電気的に接続され、第2の方向に沿って記憶アレイの各層に逐次的に配置された複数の記憶セルにおける第1の薄膜トランジスタの第1の電極は、同じ読み出しビット線に電気的に接続される；第2の方向に沿って記憶アレイの各層に逐次的に配置された複数の記憶セルにおける第1の薄膜トランジスタの第2の電極は、同じ読み出しビット線に電気的に接続され、第1の方向に沿って記憶アレイの各層に逐次的に配置された複数の記憶セルにおける第1の薄膜トランジスタの第1の電極は、同じ読み出しワード線に電気的に接続される；または、第2の方向に沿って記憶アレイの各層に逐次的に配置された複数の記憶セルにおける第1の薄膜トランジスタの第2の電極は、同じ読み出しワード線に電気的に接続され、第1の方向に沿って記憶アレイの各層に逐次的に配置された複数の記憶セルにおける第1の薄膜トランジスタの第1の電極は、同じ読み出しビット線に電気的に接続される。ここで、第1の方向は第2の方向と交差する。読み出し動作プロセスにおいて、第3レベル信号が複数の読み出しワード線に行ごとに提供されうる。第3レベル信号が現在の行の読み出しワード線に提供される場合、各読み出しビット線上の電流が検出される。このようにして、現在の行の読み出しワード線に電気的に接続された複数の記憶セルに記憶された論理情報が同時に読み出されることができる。それにより、記憶セルに記憶された論理情報を行ごとに読み出すことができ、それにより、記憶アレイ内の複数の記憶セルの迅速な読み出しを実施する。
ある可能な実装では、第1の方向および第2の方向は直交する。
ある可能な実装では、第1の薄膜トランジスタは、第1の電極と第2の電極との間に配置される第1の変調ゲート電極をさらに含み、第1の変調ゲート電極は、ゲート本体から離れた半導体層の側に配置され、第1の変調ゲート電極は、第2の電極、第1の電極および半導体層から離間されるよう第1の薄膜トランジスタの第1の誘電体層によって囲まれ；同じ層に位置する複数の第1の薄膜トランジスタの第1の変調ゲート電極は、一緒に電気的に接続される；および／または、第2の薄膜トランジスタは、第1の電極と第2の電極との間に配置される第2の変調ゲート電極をさらに含み、第2の変調ゲート電極は、ゲート本体から離れた半導体層の側に配置され、第2の変調ゲート電極は、第2の電極、第1の電極および半導体層から離間されるよう第2の薄膜トランジスタの第1の誘電体層によって囲まれ；同じ層に位置する複数の第2の薄膜トランジスタの第2の変調ゲート電極は、一緒に電気的に接続される。第1の薄膜トランジスタは、第1の変調ゲート電極を含むので、第1の変調ゲート電極を用いて第1の薄膜トランジスタの閾値電圧を調整することができる。また、複数の第1の薄膜トランジスタの第1の変調ゲート電極が一緒に電気的に接続されるので、複数の第1の薄膜トランジスタの一括変調が実現されうる。第2の薄膜トランジスタは、第2の変調ゲート電極を含むので、第2の変調ゲート電極を用いて第2の薄膜トランジスタの閾値電圧を調整することができる。また、複数の第2の薄膜トランジスタの第2の変調ゲート電極が一緒に電気的に接続されるので、複数の第2の薄膜トランジスタの一括変調が実現されうる。これに基づいて、メモリの記憶性能をより柔軟に調整することができる。
ある可能な実装では、メモリは集積回路をさらに含み、記憶アレイは集積回路上に配置される。この場合、メモリはオンチップメモリである。
ある可能な実装では、記憶セルは集積回路に電気的に接続される。このようにして、集積回路を用いて記憶セルを制御されうる。
第3の側面によれば、電子デバイスが提供される。電子デバイスは、回路基板と、回路基板に電気的に接続されたメモリとを含み、メモリは前述のメモリである。電子デバイスは、前述の実施形態におけるものと同じ技術的効果を有し、詳細はここでは再び説明されない。
第4の側面によれば、薄膜トランジスタの製造方法が提供される。薄膜トランジスタの製造方法は：まず、基板上に、第1の電極、第1の誘電体層、第2の電極、および半導体層を形成するステップであって、第1の電極、第1の誘電体層、および第2の電極が順に積層され、第1の誘電体層が第1の電極を第2の電極から分離し、半導体層が第1の誘電体層の側面上に形成され、第2の電極および第1の電極がいずれも半導体層に電気的に接続される、ステップと；次いで、第2の誘電体層およびゲートを順次に形成するステップであって、ゲートは、上部に位置するゲート基部と、ゲート基部から底部まで延在するゲート本体とを含み、第2の誘電体層は、ゲートを半導体層、第1の電極、および第2の電極から分離する、ステップとを含む。薄膜トランジスタの製造方法は、前述の実施形態におけるものと同じ技術的効果を有し、詳細はここでは再び説明されない。
ある可能な実装では、第1の電極はドレインとして形成され、第2の電極はソースとして形成される；または第1の電極はソースとして形成され、第2の電極はドレインとして形成される。
ある可能な実装では、基板上に第1の電極、第1の誘電体層、第2の電極、および半導体層を形成するステップは：まず、基板上に積層された第1の伝導性薄膜、第1の誘電体薄膜、および第2の伝導性薄膜を順次形成するステップと；次いで、第1の伝導性薄膜、第1の誘電体薄膜、および第2の伝導性薄膜をパターニングして、逐次的に積層された第1の電極、第1の誘電体層、および第2の電極を形成するステップと；次いで、第1の誘電体層の側面および第2の電極の側面に半導体層を形成するステップとを含む。
ある可能な実装では、基板上に第1の電極、第1の誘電体層、第2の電極、および半導体層を形成するステップは：まず、基板上に逐次的に積層された第1の伝導性薄膜および第3の誘電体薄膜を形成するステップと；次いで、第3の誘電体薄膜上に変調ゲート電極を形成するステップと；次いで、変調ゲート電極を取り囲む第4の誘電体薄膜を形成するステップと；次いで、第4の誘電体薄膜上に第2の伝導性薄膜を形成するステップと；次に、第1の伝導性薄膜をパターニングして第1の電極を形成し、第4の誘電体薄膜および第3の誘電体薄膜をパターニングして第1の誘電体層を形成し、第2の伝導性薄膜をパターニングして第2の電極を形成するステップと；第1の誘電体層の側面および第2の電極の側面に半導体層を形成するステップとを含む。変調ゲート電極を利用して、薄膜トランジスタの閾値電圧を調節することができる。
ある可能な実装では、基板上に第1の電極、第1の誘電体層、第2の電極、および半導体層を形成するステップは：まず、基板上に逐次的に積層された第1の伝導性薄膜および第1の誘電体薄膜を形成するステップと；次いで、第1の伝導性薄膜および第1の誘電体薄膜をパターニングして、逐次的に積層された第1の電極および第1の誘電体層を形成するステップと；次いで、第1の誘電体層の側面に半導体層を形成するステップと；次いで、第1の誘電体層上に第2の電極を形成するステップとを含む。
ある可能な実装では、第2の誘電体層の材料は、強誘電体材料であり；半導体層が形成された後、第2の誘電体層が形成される前に、製造方法は：第3の誘電体層を形成するステップであって、第3の誘電体層は第1の誘電体層の側面上に形成される、ステップをさらに含む。第3の誘電体層は、前述の実施形態におけるものと同じ技術的効果を有し、詳細はここでは再び説明されない。
ある可能な実装では、第3誘電体層が形成された後、第2の誘電体層が形成される前に、製造方法は：第1の伝導層を形成するステップであって、第1の伝導層は、第1の誘電体層の側面に形成される、ステップをさらに含む。第1の伝導層は、前述の実施形態におけるものと同じ技術的効果を有し、詳細はここでは再び説明されない。
ある可能な実装では、第1の電極が形成された後、半導体層が形成される前に、製造方法は：第5の誘電体層を形成するステップであって、第5の誘電体層は第1の電極および半導体層にそれぞれ接触する、ステップをさらに含む。このようにして、半導体層との接触領域における第1の電極の拡散の問題を回避することができ、第1の電極と半導体層との間の接触のフェルミ・レベル・ピン留め問題を低減することができる。
ある可能な実装では、第2の電極が形成された後、半導体層が形成される前に；または半導体層が形成された後、第2の電極が形成される前に、製造方法は：第4の誘電体層を形成するステップであって、第4の誘電体層は、第2の電極および半導体層にそれぞれ接触する、ステップをさらに含む。このようにして、半導体層との接触領域における第2の電極の拡散の問題を回避することができ、第2の電極と半導体層との間の接触のフェルミ・レベル・ピン留め問題を低減することができる。
第5の側面によれば、メモリ製造方法が提供される。メモリ製造方法は、基板上に記憶アレイの少なくとも1つの層を形成することを含む。記憶アレイの任意の層を製造する方法は：まず、基板上に、平行に配置された複数の第1の信号線を形成するステップと；次いで、複数の第1の信号線上に、アレイ状に分布された複数の第1の薄膜トランジスタおよび平行に配置された複数の第2の信号線を形成するステップであって、第1の薄膜トランジスタは、上記の薄膜トランジスタの製造方法を用いて製造され、第1の薄膜トランジスタの第1の電極は第1の信号線に電気的に接続され、第1の薄膜トランジスタの第2の電極は第2の信号線に電気的に接続され；第1の信号線は、読み出しビット線および読み出しワード線のうちの一方であり、第2の信号線は、読み出しビット線および読み出しワード線のうちの他方である、ステップと；次に、第1の薄膜トランジスタ上に、アレイ状に分布した複数の第2の薄膜トランジスタと、平行に配置された複数の書き込みビット線とを形成するステップであって、第2の薄膜トランジスタの第2の電極は書き込みビット線に電気的に接続され、第2の薄膜トランジスタは前述の薄膜トランジスタ製造方法を用いて製造され、1つの第2の薄膜トランジスタは1つの第1の薄膜トランジスタに対応し、第2の薄膜トランジスタの第1の電極は対応する第1の薄膜トランジスタのゲートに電気的に接続される、ステップと；第2の薄膜トランジスタ上に、平行に配置された複数の書き込みワード線を形成するステップであって、第2の薄膜トランジスタのゲートは書き込みワード線に電気的に接続される、ステップとを含む。メモリ内の第1の薄膜トランジスタおよび第2の薄膜トランジスタはいずれも上記の薄膜トランジスタ製造方法を用いて製造され、その結果、製造されたメモリにおける第1の薄膜トランジスタおよび第2の薄膜トランジスタのサイズが比較的小さく、それにより面積利用率が改善される。
ある可能な実装では、複数の第1の信号線上に、アレイ状に分布する複数の第1の薄膜トランジスタと、平行に配置された複数の第2の信号線とを形成した後、第1の薄膜トランジスタ上に、アレイ状に分布する複数の第2の薄膜トランジスタと、平行に配置された複数の書き込みビット線とを形成する前に、記憶アレイの任意の層の製造方法は：アレイ状に分布する複数の接続電極を形成するステップをさらに含み、第1の薄膜トランジスタのゲートは、該接続電極を使うことによって、対応する第2の薄膜トランジスタの第1の電極に電気的に接続される。
従来技術における薄膜トランジスタの構造の概略図である。
2T0C構造のメモリ内の記憶セルの構造の概略図である。
記憶セルにおける第2の薄膜トランジスタおよび第1の薄膜トランジスタの構造の概略図である。
別の記憶セルにおける第2薄膜トランジスタおよび第1の薄膜トランジスタの構造を示す概略図である。
本願のある実施形態による電子デバイスの構造の概略図である。
本願のある実施形態によるメモリの構造の概略図である。
本願のある実施形態による記憶アレイの構造の概略図である。
本願の別の実施形態による記憶アレイの構造の概略図である。
図6aの第1の方向に沿った概略断面図である。
図6aの第2の方向に沿った概略断面図である。
図6bまたは図6cの方向AAに沿った概略断面図である。
図6bまたは図6cの方向AAに沿った別の概略断面図である。
本願の別の実施形態によるメモリの構造の概略図である。
本願のある実施形態による薄膜トランジスタの構造の概略図である。
図8aの方向BBに沿った概略断面図である。
図8aの方向BBに沿った別の概略断面図である。
本願の別の実施形態による薄膜トランジスタの構造の概略図である。
本願のさらに別の実施形態による薄膜トランジスタの構造の概略図である。
本願のさらに別の実施形態による薄膜トランジスタの構造の概略図である。
本願の別の実施形態による薄膜トランジスタの構造の概略図である。
本願のさらに別の実施形態による薄膜トランジスタの構造の概略図である。
本願のさらに別の実施形態による薄膜トランジスタの構造の概略図である。
本願の別の実施形態による薄膜トランジスタの構造の概略図である。
本願のさらに別の実施形態による薄膜トランジスタの構造の概略図である。
本願のさらに別の実施形態による薄膜トランジスタの構造の概略図である。
本願の別の実施形態による薄膜トランジスタの構造の概略図である。
本願のさらに別の実施形態による記憶アレイの構造の概略図である。
図17aの方向CCに沿った概略断面図である。
図17aの方向CCに沿った別の概略断面図である。
本願のある実施形態による薄膜トランジスタ製造方法の概略フローチャートである。
本願のある実施形態による薄膜トランジスタ製造プロセスの構造の概略図である。
本願のある実施形態による別の薄膜トランジスタ調製プロセスの構造の概略図である。
本願のある実施形態によるさらに別の薄膜トランジスタ調製プロセスの構造の概略図である。
本願のある実施形態によるさらに別の薄膜トランジスタ調製プロセスの構造の概略図である。
本願のある実施形態によるさらに別の薄膜トランジスタ調製プロセスの構造の概略図である。
本願のある実施形態によるさらに別の薄膜トランジスタ調製プロセスの構造の概略図である。
本願のある実施形態によるさらに別の薄膜トランジスタ調製プロセスの構造の概略図である。
本願のある実施形態によるさらに別の薄膜トランジスタ調製プロセスの構造の概略図である。
本願のある実施形態によるさらに別の薄膜トランジスタ調製プロセスの構造の概略図である。
本願のある実施形態によるさらに別の薄膜トランジスタ調製プロセスの構造の概略図である。
本願のある実施形態によるさらに別の薄膜トランジスタ調製プロセスの構造の概略図である。
本願のある実施形態によるメモリ調製方法の概略フローチャートである。
参照番号：
1‐アンテナ、2‐アンテナ、10‐薄膜トランジスタ、100‐電子デバイス、101‐基板、102‐半導体層、103‐ソース、104‐ドレイン、105‐ゲート絶縁層、106‐ゲート、107‐層間誘電体層、108‐第2の電極、109‐第1の電極、110‐プロセッサ、111‐接続電極、112‐第2の誘電体層、113‐第1の誘電体層、114‐第4の誘電体層、115‐第5の誘電体層、116‐第3の誘電体層、117‐第1の伝導層、118‐変調ゲート電極、118a‐第1の変調ゲート電極、118b‐第2の変調ゲート電極、120‐外部メモリインターフェース、121‐内部メモリ、130‐USBインターフェース、140‐充電管理モジュール、141‐電力管理モジュール、142‐バッテリー、150‐モバイル通信モジュール、160‐無線通信モジュール、170‐オーディオモジュール、180‐センサーモジュール、190‐ボタン、191‐モーター、192‐インジケータ、193‐カメラ、194‐ディスプレイ画面、195‐SIMカードインターフェース、200‐メモリ、201‐記憶アレイ、201A‐記憶セル、202‐第6の誘電体層、203‐集積回路、1080‐第2の伝導性薄膜、1090‐第1の伝導性薄膜、1121‐第1の誘電体部、1122‐第2の誘電体部、1130‐第1の誘電体薄膜、1131‐第3の誘電体薄膜、および、1132‐第4の誘電体薄膜。
以下では、本願の実施形態における添付の図面を参照して、本願の実施形態における技術的解決策を説明する。説明される実施形態は、本願の実施形態のすべてではなく、単にいくつかであることは明らかである。
以下の用語「第1」、「第2」などは、単に説明を容易にすることを意図したものであり、相対的重要性の指示もしくは暗示、または示された技術的特徴の量の暗黙的な指示として理解されるべきではない。したがって、「第1」、「第2」などによって限定される特徴は、それらの特徴のうちの一つまたは複数を明示的にまたは暗黙的に含みうる。本願の説明において、特に明記しない限り、「複数」は、2つ以上を意味する。
本願の実施形態では、別段の明確な指定および限定がない限り、「接続」という用語は広い意味で理解されるべきである。たとえば、「接続」は、固定した接続であってもよいし、着脱可能な接続、または一体的な接続であってもよく；あるいは直接的な接続であってもよく；あるいは中間媒体を通じた間接的な接続であってもよい。また、用語「電気的に接続」は、直接的な電気的接続であってもよく、あるいは中間媒体を通じた間接的な電気的接続であってもよい。加えて、用語「結合」は、2つ以上の構成要素が直接物理的に接触または電気的に接触していることを示してもよく、あるいは2つ以上の構成要素が互いに直接接触していないが、中間媒体を通じて互いに電気的に接続されている、または相互作用することを示してもよい。
本願の実施形態において単語「例」または「たとえば」などは、例、例解、または説明を与えることを表すために使用される。本願の実施形態において「例」または「たとえば」として説明される任意の実施形態または設計解決策は、別の実施形態または設計解決策よりも好ましい、またはより多くの利点を有するものとして説明されるべきではない。正確には単語「例」、「たとえば」などは、相対的な概念を具体的に提示するために意図されている。
本願の実施形態では、用語「および／または」は、関連付けられたオブジェクト間の関連付け関係を記述し、3つの関係が存在することを示しうる。たとえば、Aおよび／またはBは、以下の場合を示し得る：Aのみが存在、AおよびBの両方が存在、Bのみが存在。ここで、AおよびBは単数または複数でありうる。記号「／」は、概して、関連付けられたオブジェクト間の「または」関係を示す。
本願の実施形態において、添付図面に関する説明は、添付図面に示された方向に基づいた説明である。添付図面に示される方向が変わると、対応する説明もそれに応じて変わる。
集積回路技術の継続的な発展に伴い、コンピュータまたは携帯電話などの電子製品における単位面積当たりにチップ上に配置されるトランジスタの数は継続的に増加しており、その結果、電子製品の性能は継続的に最適化される。一方、単位時間内にチップ上のプロセッサによって操作することができるデータの量は絶えず増加しており、他方では、チップ上のメモリの記憶密度も絶えず増加しており、それにより、情報時代のデータ処理に対する人々の要求を満たす。しかしながら、プロセッサ内の論理ユニットとメモリ内の記憶セルとは、構造および技術が異なるため、プロセッサおよびメモリの性能改善の程度は異なる。具体的には、メモリの記憶密度および読み出し／書き込み速度は、プロセッサの動作速度に追いつくことができず、「ストレージの壁」が現れ、これは、最終的に、電子製品の全体的な性能改善を制限する。
上記の問題を解決するために、さまざまなタイプのメモリが出現している。さまざまなタイプのメモリにおいて、ゲイン・セル（gain cell）メモリが広く使用されており、ゲイン・セル・メモリの主なターゲット適用シナリオは、高速および高密度メモリである。2T0C構造のゲイン・セル・メモリは、ナノ秒レベルの読み出し／書き込み速度およびミリ秒レベルの記憶時間を実現することができる。記憶時間とは、メモリに記憶された情報を保持する時間をいい、すなわち、情報が書き込まれた時点から該情報が正しく読み出される時点までの時間である。しかしながら、2T0C構造のゲイン・セル・メモリの記憶時間は比較的短く、2T0C構造のゲイン・セル・メモリは、実際の適用において連続的にリフレッシュされる必要がある。これは、比較的大きな動的電力消費を引き起こす。
前述の説明に基づいて、2T0C構造のメモリの保持持続時間を改善し、2T0C構造のゲイン・セル・メモリの電力消費が比較的大きいという問題を解決するために、現在、2T0C構造のゲイン・セル・メモリは、TFTに基づいて調製されうる。一方では、TFTの超低漏れ電流の利点を使用することができ、それにより2T0C構造のメモリの保持時間が大幅に増加し、動的電力消費が低減される；他方では、TFT製造プロセスの低温の利点を使用することができ。それにより3次元（three-dimensional、3D）メモリ集積を実装し、記憶密度を改善する。
図2aを参照すると、図2aは、2T0C構造のメモリにおける記憶セルの構造の概略図である。記憶セルは、第1の薄膜トランジスタTr0と第2の薄膜トランジスタTr1とを含む。第2の薄膜トランジスタTr1のゲートは書き込みワード線WWLに電気的に接続され、第2の薄膜トランジスタTr1のソースは書き込みビット線WBLに電気的に接続され、第2の薄膜トランジスタTr1のドレインは第1の薄膜トランジスタTr0のゲートに電気的に接続され、第1の薄膜トランジスタTr0のソースは読み出しワード線RWLに電気的に接続される。第1の薄膜トランジスタTr0のドレインは、読み出しビット線RBLに電気的に接続されている。
図2bおよび図2cは、それぞれ、2T0C構造のTFTベースのメモリの記憶セル内の第1の薄膜トランジスタTr0および第2の薄膜トランジスタTr1の構造の概略図である。図2bおよび図2cを参照すると、第1の薄膜トランジスタTr0および第2の薄膜トランジスタTr1の両方は、基板101上に配置された半導体層102と、半導体層102上に配置され、半導体層102と接触するソース103およびドレイン104と、半導体層102上に配置されたゲート絶縁層105と、ゲート絶縁層105上に配置されたゲート106とを含む。加えて、図2bおよび図2cにおける層間誘電体層107は、異なる伝導膜層を離間するように構成され、信号線は、ビアを使用することによって対応する電極に電気的に接続される。たとえば、読み出しワード線RWLは、ビアを用いて第1の薄膜トランジスタTr0のソース103に電気的に接続される。
しかしながら、図2bおよび図2cに示される第1の薄膜トランジスタTr0および第2の薄膜トランジスタTr1における半導体層102は、両方ともゲート106に平行な平面に沿って広がり、ソース103およびドレイン104は同じ層に配置される。このように、第1の薄膜トランジスタTr0および第2の薄膜トランジスタTr1のサイズは比較的大きく、第1の薄膜トランジスタTr0および第2の薄膜トランジスタTr1の面積利用率は低い。加えて、ソース103およびドレイン104が同じ層に位置するので、ソース電極103に電気的に接続された信号線およびドレイン電極104に電気的に接続された信号線に短絡が容易に生じ、これは引き回しに寄与せず、プロセスの難しさを増加させる。
前述の問題を解決するために、本願のある実施形態はメモリを提供する。メモリは、電子デバイス内で使用されうる。電子デバイスは、携帯電話、タブレットコンピュータ、デスクトップコンピュータ、ラップトップコンピュータ、ハンドヘルドコンピュータ、ノートブックコンピュータ、ウルトラモバイルパーソナルコンピュータ（ultra-mobile personal computer、UMPC）、ネットブック、携帯電話、携帯情報端末（personal digital assistant、PDA）、拡張現実（augmented reality、AR）デバイス、仮想現実（virtual reality、VR）デバイス、人工知能（artificial intelligence、AI）デバイス、ウェアラブルデバイス、車載デバイス、スマートホームデバイス、および／またはスマートシティデバイスであってもよく、電子デバイスの具体的なタイプは、本願の実施形態では特に限定されない。
図3は、電子デバイスの構造の概略図である。電子デバイス100は、プロセッサ110と、外部メモリインターフェース120と、内部メモリ121と、ユニバーサルシリアルバス（universal serial bus、USB）インターフェース130と、充電管理モジュール140と、電力管理モジュール141と、バッテリー142と、アンテナ1と、アンテナ2と、モバイル通信モジュール150と、無線通信モジュール160と、オーディオモジュール170と、センサーモジュール180と、ボタン190と、モーター191と、インジケータ192と、カメラ193と、表示画面194と、加入者識別情報モジュール（subscriber identity module、SIM）カードインターフェース195とを含みうる。
本願のこの実施形態において示される構造は、電子デバイス100に対する特定の限定を構成しないことが理解されうる。本願のいくつかの他の実施形態では、電子デバイス100は、図に示されるものよりも多いまたは少ない構成要素を含んでいてもよく、またはいくつかの構成要素が組み合わされてもよく、またはいくつかの構成要素が分割されてもよく、または異なる構成要素展開が使用されてもよい。図に示される構成要素は、ハードウェア、ソフトウェア、またはソフトウェアとハードウェアの組み合わせによって実装されうる。
プロセッサ110は、一つまたは複数の処理ユニットを含みうる。たとえば、プロセッサ110は、アプリケーションプロセッサ（application processor、AP）、モデムプロセッサ、グラフィックス処理ユニット（graphics processing unit、GPU）、画像信号プロセッサ（image signal processor、ISP）、コントローラ、ビデオコーデック、デジタル信号プロセッサ（digital signal processor、DSP）、ベースバンドプロセッサ、および／またはニューラルネットワーク処理ユニット（neural-network processing unit、NPU）を含みうる。異なる処理ユニットは、独立したコンポーネントであってもよく、または一つまたは複数のプロセッサに統合されてもよい。
コントローラは、命令読み出しおよび命令実行の制御を完了するために、命令オペレーションコードおよび時系列信号に基づいてオペレーション制御信号を生成してもよい。
メモリが、プロセッサ110内にさらに配置されてよく、命令およびデータを記憶するように構成される。いくつかの実施形態では、プロセッサ110内のメモリはキャッシュメモリである。メモリは、プロセッサ110によって使用されたばかりの、または周期的に使用された命令またはデータを記憶しうる。プロセッサ110が命令またはデータを再び使用する必要がある場合、プロセッサは、メモリから命令またはデータを直接呼び出すことができる。これは、繰り返しアクセスを回避し、プロセッサ110の待ち時間を低減し、したがって、システム効率を改善する。
いくつかの実施形態では、プロセッサ110は、一つまたは複数のインターフェースを含んでいてもよい。インターフェースは、集積回路間（inter-integrated circuit、I2C）インターフェース、集積回路間サウンド（inter-integrated circuit sound、I2S）インターフェース、パルスコード変調（pulse code modulation、PCM）インターフェース、ユニバーサル非同期受信機／送信機（universal asynchronous receiver/transmitter、UART）インターフェース、モバイル業界プロセッサインターフェース（mobile industry processor interface、MIPI）、汎用入出力（general-purpose input/output、GPIO）インターフェース、加入者識別情報モジュール（subscriber identity module、SIM）インターフェース、および／またはユニバーサルシリアルバス（universal serial bus、USB）インターフェースを含みうる。
I2Cインターフェースは、双方向同期シリアルバスであり、シリアルデータライン（serial data line、SDA）およびシリアルクロックライン（serial clock line、SCL）を含む。I2Sインターフェースは、オーディオ通信を実行するように構成されうる。
PCMインターフェースまたオーディオ通信を実行し、アナログ信号をサンプリングし、量子化し、符号化するように構成される。
UARTインターフェースは、ユニバーサルシリアルデータバスであり、非同期通信を実行するように構成される。バスは、双方向通信バスであってもよい。UARTインターフェースは、送信されるべきデータをシリアル通信とパラレル通信との間で変換する。
MIPIインターフェースは、プロセッサ110を表示画面194またはカメラ193などの周辺コンポーネントに接続するように構成されうる。MIPIインターフェースは、カメラシリアルインターフェース（camera serial interface、CSI）、ディスプレイシリアルインターフェース（display serial interface、DSI）などを含む。
GPIOインターフェースは、ソフトウェアによって構成されてもよい。GPIOインターフェースは、制御信号またはデータ信号として構成されうる。GPIOインターフェースは、代替的に、I2Cインターフェース、I2Sインターフェース、UARTインターフェース、またはMIPIインターフェースとして構成されうる。
USBインターフェース130は、USB標準仕様に準拠するインターフェースであり、具体的には、Mini USBインターフェース、Micro USBインターフェース、またはUSB Type-Cインターフェースであってもよい。USBインターフェース130は、電子デバイス100を充電するために充電器に接続するように構成されてもよく、または電子デバイス100と周辺デバイスとの間でデータを送信するように構成されてもよく、またはヘッドセットを使用することによってオーディオを再生するためにヘッドセットに接続するように構成されてもよい。
本発明のこの実施形態において示されるモジュール間のインターフェース接続関係は、説明のための例にすぎず、電子デバイス100の構造に対する限定を構成しないことが理解されうる。本願のいくつかの他の実施形態では、電子デバイス100は、代替として、前述の実施形態におけるものとは異なるインターフェース接続方式を使用してもよく、または複数のインターフェース接続方式の組み合わせを使用してもよい。
充電管理モジュール140は、充電器から充電入力を受けるように構成される。充電器は、無線充電器または有線充電器でありうる。
電力管理モジュール141は、バッテリー142、充電管理モジュール140、およびプロセッサ110に接続するように構成される。電力管理モジュール141は、バッテリー142および／または充電管理モジュール140から入力を受信し、プロセッサ110、内部メモリ121、表示画面194、カメラ193、および無線通信モジュール160に電力を供給する。電力管理モジュール141は、バッテリー容量、バッテリーサイクルカウント、およびバッテリー健康状態（漏電またはインピーダンス）などのパラメータを監視するようにさらに構成されうる。いくつかの他の実施形態では、電力管理モジュール141は、代替的に、プロセッサ110内に配置されうる。いくつかの他の実施形態では、電力管理モジュール141および充電管理モジュール140は、代替的に、同じコンポーネント内に配置されうる。
電子デバイス100の無線通信機能は、アンテナ1、アンテナ2、モバイル通信モジュール150、無線通信モジュール160、モデムプロセッサ、およびベースバンドプロセッサを使用することによって実装されうる。
アンテナ1およびアンテナ2は、電磁波信号を送受信するように構成されている。電子デバイス100内の各アンテナは、一つまたは複数の通信周波数帯域をカバーするように構成されうる。アンテナ利用率を改善するために、異なるアンテナがさらに多重化されうる。たとえば、アンテナ1は、無線ローカルエリアネットワークのダイバーシチ・アンテナとして多重化されてもよい。いくつかの他の実施形態では、アンテナは、同調スイッチと組み合わせて使用されてもよい。
モバイル通信モジュール150は、電子デバイス100に適用される2G/3G/4G/5Gを含む無線通信解決策を提供することができる。モバイル通信モジュール150は、少なくとも1つのフィルタ、スイッチ、電力増幅器、および低雑音増幅器（low noise amplifier、LNA）を含んでいてもよい。モバイル通信モジュール150は、アンテナ1を通じて電磁波を受信し、受信された電磁波に対してフィルタリングまたは増幅などの処理を実行し、電磁波を復調のためにモデムプロセッサに送信することができる。モバイル通信モジュール150はさらに、モデムプロセッサで変調された信号を増幅し、該信号をアンテナ1を通じた放射のために電磁波に変換する。
モデムプロセッサは、変調器および復調器を含みうる。変調器は、送信されるべき低周波ベースバンド信号を中高周波信号に変調するように構成される。復調器は、受信された電磁波信号を低周波ベースバンド信号に復調するように構成される。次に、復調器は、復調を通じて得られた低周波数ベースバンド信号を、処理のためにベースバンドプロセッサに送信する。低周波数ベースバンド信号は、ベースバンドプロセッサによって処理され、次いでアプリケーションプロセッサに送信される。アプリケーションプロセッサは、オーディオデバイス（スピーカーまたは電話受信器に限定されない）を用いてオーディオ信号を出力する、または、表示画面194を用いて画像や映像を表示する。
無線通信モジュール160は、電子デバイス100に適用され、無線ローカルエリアネットワーク（wireless local area network、WLAN）（たとえば、ワイヤレスフィデリティ（wireless fidelity、Wi-Fi）ネットワーク）、Bluetooth（登録商標）（Bluetooth、BT）、全地球的航法衛星システム（global navigation satellite system、GNSS）、周波数変調（frequency modulation、FM）、近距離場通信（near field communication、NFC）技術、または赤外線（infrared、IR）技術を含む無線通信解決策を提供しうる。無線通信モジュール160は、少なくとも1つの通信プロセッサモジュールを統合する一つまたは複数の構成要素でありうる。無線通信モジュール160は、アンテナ2を通じて電磁波を受信し、電磁波信号に対して周波数変調およびフィルタリング処理を実行し、処理された信号をプロセッサ110に送る。無線通信モジュール160はさらに、送信されるべき信号をプロセッサ110から受信し、該信号に対して周波数変調および増幅を実行し、該信号をアンテナ2を通じた放射のために電磁波に変換する。
いくつかの実施形態において、電子デバイス100のアンテナ1は、モバイル通信モジュール150に電気的に接続され、アンテナ2は、無線通信モジュール160に電気的に接続され、それにより、電子デバイス100は、無線通信技術を使用することによってネットワークおよび別のデバイスと通信することができる。ワイヤレス通信技術は、グローバルモバイル通信システム（global system for mobile communications、GSM（登録商標））、汎用パケット無線サービス（general packet radio service、GPRS）、および符号分割多元接続（code division multiple access、CDMA）を含む。
電子デバイス100は、GPU、表示画面194およびアプリケーションプロセッサを通じてディスプレイ機能を具現することができる。GPUは、画像処理用のマイクロプロセッサであり、表示画面194およびアプリケーションプロセッサに接続されている。GPUは、数学的および幾何学的計算を実行し、画像をレンダリングするように構成される。プロセッサ110は、表示情報を生成または変更するプログラム命令を実行する一つまたは複数のGPUを含むことができる。
表示画面194は、画像またはビデオを表示するように構成される。いくつかの実施形態では、電子デバイス100は、1つまたはN個の表示画面194を含むことができ、Nは1より大きい正の整数である。
電子デバイス100は、ISP、カメラ193、ビデオコーデック、GPU、表示画面194、アプリケーションプロセッサを通じて写真撮影機能を具現することができる。
ISPは、カメラ193によってフィードバックされたデータを処理するように構成される。
カメラ193は、静止画像またはビデオを捕捉するように構成される。いくつかの実施形態では、電子デバイス100は、1つまたはN個のカメラ193を含んでいてもよく、ここで、Nは、1より大きい正の整数である。
外部メモリインターフェース120は、電子デバイス100の記憶能力を拡張するために、外部記憶カード、たとえばマイクロSDカードに接続するように構成されてもよい。外部記憶カードは、外部メモリインターフェース120を通じてプロセッサ110と通信して、データ記憶機能を実装する。たとえば、音楽やビデオなどのファイルは、外部記憶カードに記憶される。
内部メモリ121は、コンピュータ実行可能プログラムコードを記憶するように構成されうる。実行可能プログラムコードは、命令を含む。内部メモリ121は、プログラム記憶領域およびデータ記憶領域を含んでいてもよい。プログラム記憶領域は、オペレーティングシステムと、少なくとも1つの機能（たとえば、音声再生機能または画像表示機能）によって必要とされるアプリケーションプログラムとを記憶してもよい。データ記憶領域は、電子デバイス100の使用中に作成されたデータ（オーディオデータおよびアドレス帳など）を記憶することができる。加えて、内部メモリ121は、高速ランダムアクセスメモリを含んでいてもよく、または不揮発性メモリ、たとえば、少なくとも1つの磁気ディスク記憶デバイス、フラッシュメモリデバイス、もしくはユニバーサルフラッシュストレージ（universal flash storage、UFS）を含んでいてもよい。プロセッサ110は、内部メモリ121に記憶された命令および／またはプロセッサ内に配置されたメモリに記憶された命令を実行して、電子デバイス100のさまざまな機能アプリケーションおよびデータ処理を実行する。
電子デバイス100は、オーディオモジュール170およびアプリケーションプロセッサを利用してオーディオ機能、たとえば、音楽再生および録音機能を具現することができる。
オーディオモジュール170は、デジタルオーディオ情報を出力のためにアナログオーディオ信号に変換するように構成され、アナログオーディオ入力をデジタルオーディオ信号に変換するようにも構成される。オーディオモジュール170は、オーディオ信号を符号化および復号するようにさらに構成されうる。
ボタン190は、電源ボタン、音量ボタン等を含む。ボタン190は、機械的なボタンであってもよいし、あるいはタッチボタンであってもよい。電子デバイス100は、ボタン入力を受領し、電子デバイス100のユーザー設定および機能制御と関連したボタン信号入力を生成することができる。
モーター191は、振動プロンプトを生成してもよい。モーター191は、着信振動プロンプトおよびタッチ振動フィードバックを提供するように構成されてもよい。
インジケータ192は、インジケータライトであってもよく、充電ステータスおよび電力変化を示すように構成されてもよく、またはメッセージ、不在着信、および通知を示すように構成されてもよい。
SIMカードインターフェース195は、SIMカードに接続するように構成される。SIMカードは、電子デバイス100との接触または電子デバイス100からの分離を実現するために、SIMカードインターフェース195に挿入されてもよく、またはSIMカードインターフェース195から取り外されてもよい。電子デバイス100は、1つまたはN個のSIMカードインターフェースをサポートしてもよく、ここで、Nは、1より大きい正の整数である。
これに基づいて、電子デバイス100はさらに、回路基板、たとえばプリント回路基板（printed circuit board、PCB）を含んでいてもよい。プロセッサ110および内部メモリ121は、回路基板上に配置されてもよく、プロセッサ110および内部メモリ121は、回路基板に電気的に接続される。
本願のこの実施形態において提供されるメモリは、電子デバイス100内の内部メモリ121として使用されてもよく、または電子デバイス100のプロセッサ110内のメモリとして使用されてもよい。
本願のこの実施形態において提供されるメモリは、オフチップメモリであってもよく、またはオンチップメモリ（これは組み込みメモリと称されることもある）であってもよい。
加えて、本願のこの実施形態において提供されるメモリは、バックエンドオブライン（back end of line、BEOL）プロセスに基づいて準備されるメモリであってもよい。
図4を参照すると、メモリ200は、基板101上に配置された記憶アレイ201の少なくとも1つの層を含む。図4は、メモリ200が2層の記憶アレイ201を含む例を使用することによる概略図である。メモリ200が複数層の記憶アレイ201を含む場合、図4に示されるように、記憶アレイ201は、垂直方向に沿って逐次的に積層されてもよい。
また、メモリ200が複数層の記憶アレイ201を含む場合、メモリ200また3次元集積メモリと称されることもある。
加えて、記憶アレイ201の層の数は、必要に応じて積み重ねられてもよい。積層された記憶アレイ201の層の数が多いほど、メモリ200の記憶密度が高いことを示す。
メモリ200が複数の層の記憶アレイ201を含む場合、いくつかの実施形態では、図4を参照すると、メモリ200は、記憶アレイ201の2つの隣接する層の間に配置された第6の誘電体層202をさらに含み、記憶アレイ201の2つの隣接する層は、第6の誘電体層202を使用することによって分離される。
第6の誘電体層202の材料は、SiO2（二酸化ケイ素）、Al2O3（酸化アルミニウム）、HfO2（二酸化ハフニウム）、ZrO2（酸化ジルコニウム）、TiO2（二酸化チタン）、Y2O3（三酸化イットリウム）、およびSi3N4（窒化ケイ素）などの絶縁材料のうちの一つまたは複数であってもよい。
第6の誘電体層202は、単層構造であってもよいし、または多層積層構造であってもよい。また、単層構造の材料および多層積層構造における各層の材料は、SiO2、Al2O3、HfO2、ZrO2、TiO2、Y2O3およびSi3N4のうちの一つまたは複数であってもよい。
図5および図6aを参照すると、記憶アレイ201の各層は、アレイ状に配置された、複数の記憶セル201A、書き込みワード線WWL（write word line）、書き込みビット線WBL（write bit line）、読み出しワード線RWL（read word line）、読み出しビット線RBL（read bit line）を含む。
図6a、図6b、図6c、図6d、および図6eを参照すると、記憶セル201Aは、積層された第1の薄膜トランジスタTr0および第2の薄膜トランジスタTr1を含む。
第1の薄膜トランジスタTr0は、ゲート106aを含み、ゲート106aは、上部に位置するゲート基部1061aと、ゲート基部1061aから底部に延びるゲート本体1062aとを含む。第1の薄膜トランジスタTr0は、さらに、第1の電極109aと、第2の電極108aと、第1の誘電体層113aと、第2の誘電体層112aと、半導体層102aとを含む。第1の電極109aは底部に位置し、第2の電極108aは第1の電極109aとゲート基部1061aとの間に位置する。第1の誘電体層113aは、第2の電極108aと第1の電極109aとの間に配置され、第1の誘電体層113aは、第1の電極109aを第2の電極108aから分離するように構成される。半導体層102aは、ゲート本体1062aの側面に沿って配置され、第2の誘電体層112aは、半導体層102aをゲート106aから分離する。第1の電極109aおよび第2の電極108aは、それぞれ半導体層102aに電気的に接続されている。
図6a、図6b、図6c、および図6dに示されるように、第2の誘電体層112aは、ゲート基部1061aの表面およびゲート本体1062aの表面を覆う。また、第2の誘電体層112aは、第1の電極109a上でゲート本体1062aの外側を囲み、半導体層102aは、第2の誘電体層112aの外側を囲み、第2の電極108aは、半導体層102aの外側に配置され、半導体層102aに電気的に接続される。第2の電極108aは第1の電極109a上にあり、第1の誘電体層113aによって分離され、第1の電極109aは半導体層102aに電気的に接続される。
第2の薄膜トランジスタTr1は、ゲート106bを含み、ゲート106bは、上部に位置するゲート基部1061bと、ゲート基部1061bから底部に延びるゲート本体1062bとを含む。第2の薄膜トランジスタTr1は、第1の電極109b、第2の電極108b、第1の誘電体層113b、第2の誘電体層112b、および半導体層102bをさらに含む。第1の電極109bは、底部に位置し、第2の電極108bは、第1の電極109aとゲート基部1061aとの間に位置する。第1の誘電体層113bは、第2の電極108bと第1の電極109bとの間に配置され、第1の誘電体層113bは、第1の電極109bを第2の電極108bから分離するように構成される。第2の誘電体層112bは、ゲート基部1061bの表面およびゲート本体1062bの表面を覆う。半導体層102bは、ゲート本体1062bの側面に沿って配置され、第2の誘電体層112bは、半導体層102bをゲート106bから分離する。第1の電極109bおよび第2の電極108bは、それぞれ半導体層102bと電気的に接続されている。
図6a、図6b、図6cおよび図6dに示されるように、第2の誘電体層112bは、第1の電極109b上のゲート本体1062bの外側を囲み、半導体層102bは、第2の誘電体層112bの外側を囲み、第2の電極108bは、半導体層102bの外側に配置され、半導体層102bに電気的に接続される。第2の電極108bは、第1の電極109b上にあり、第1の誘電体層113bによって分離され、第1の電極109bは、半導体層102bに電気的に接続される。
第2の薄膜トランジスタTr1のゲート106b（ゲート、G）は、書き込みワード線WWLに電気的に接続され、第2の電極108bは、書き込みビット線WBLに電気的に接続されている。第1の薄膜トランジスタTr0の第1の電極109aおよび第2の電極108aは、それぞれ読み出しワード線RWLおよび読み出しビット線RBLに電気的に接続されている。第2の薄膜トランジスタTr1の第1の電極109bは、第1の薄膜トランジスタTr0のゲート106aに近接しており、第2の薄膜トランジスタTr1の第1の電極109bは、第1の薄膜トランジスタTr0のゲート106aに電気的に接続されている。
図6bは、図6aにおける第1の方向Xに沿った概略断面図であり、図6cは、図6aにおける第2の方向Yに沿った概略断面図である。図6dは、図6bまたは図6cにおける方向AAに沿った概略断面図であり、図6eは、図6bまたは図6cの方向AAに沿った別の概略断面図である。
本願のこの実施形態において提供されるメモリ200は、2T0C構造に基づくゲイン・セル構造のメモリであることが理解されうる。
いくつかの実施形態では、第2の薄膜トランジスタTr1の第1の電極109bは、第1の薄膜トランジスタTr0のゲート106aと直接接触する。いくつかの他の実施形態において、図6a、図6b、および図6cを参照すると、第2の薄膜トランジスタTr1の第1の電極109bおよび第1の薄膜トランジスタTr0のゲート106aの両方は、接続電極111と接触しており、第2の薄膜トランジスタTr1の第1の電極109bは、接続電極111を使用することによって、第1の薄膜トランジスタTr0のゲート106aに電気的に接続される。
なお、第2の薄膜トランジスタTr1は書き込みトランジスタであり、第1の薄膜トランジスタTr0は読み出しトランジスタである。
第2の薄膜トランジスタTr1と第1の薄膜トランジスタTr0の構造は同じであってもよいし、あるいは異なっていてもよい。いくつかの実施形態では、第2の薄膜トランジスタTr1の基板上への投影は、第1の薄膜トランジスタTr0の基板上への投影と重なることを理解されたい。
書き込みワード線WWLは、第2の薄膜トランジスタTr1のゲート106bと同期して製造されてもよく、書き込みビット線WBLは、第2の薄膜トランジスタTr1の第2の電極108bと同期して製造されてもよい。
第1の薄膜トランジスタTr0の第2の電極108aは、読み出しワード線RWLに電気的に接続されてもよく、第1の電極109aは読み出しビット線RBLに電気的に接続されてもよい。この場合、第1の薄膜トランジスタTr0の第2の電極108aと読み出しワード線RWLは同期して製造されてもよく、第1の薄膜トランジスタTr0の第1の電極109aと読み出しビット線RBLは同期して製造されてもよい。あるいはまた、第1の薄膜トランジスタTr0の第2の電極108aは、読み出しビット線RBLに電気的に接続されてもよく、第1の電極109aは読み出しワード線RWLに電気的に接続されてもよい。この場合、第1の薄膜トランジスタTr0の第2の電極108aと読み出しビット線RBLは同期して製造されてもよく、第1の薄膜トランジスタTr0の第1の電極109aと読み出しワード線RWLは同期して製造されてもよい。
本願のこの実施形態において、第1の薄膜トランジスタTr0について、第2の電極108aがソース（source、S）103であってもよく、第1の電極109aがドレイン（drain、D）104であってもよい；または、第2の電極108aがドレイン104であってもよく、第1の電極109aがソース103であってもよい。第2の薄膜トランジスタTr1については、第2の電極108bがソース103であってもよく、第1の電極109bがドレイン104であってもよい；または、第2の電極108bがドレイン104であってもよく、第1の電極109bがソース103であってもよい。
なお、第1の薄膜トランジスタTr0および第2の薄膜トランジスタTr1の両方は、N型トランジスタであってもよいし、またはP型トランジスタであってもよい。もちろん、第1の薄膜トランジスタTr0および第2の薄膜トランジスタTr1の一方がN型トランジスタであり、他方がP型トランジスタであってもよい。
いくつかの実施形態では、記憶アレイ201の各層に含まれる複数の第1の薄膜トランジスタTr0は同期して製造されてもよく、および／または記憶アレイ201の各層に含まれる複数の第2の薄膜トランジスタTr1は同期して製造されてもよい。
図5を参照して、下記は、1つの記憶セル201Aを例として使用することによって、メモリ200の書き込み動作プロセスおよび読み出し動作プロセスを説明する。
書き込み動作プロセス：書き込み動作プロセスでは、読み出しワード線RWLおよび読み出しビット線RBL上の電圧は0であり、第1の薄膜トランジスタTr0は動作しない。書き込みワード線WWLは第1のスイッチ信号を提供し、第1のスイッチ信号は第2の薄膜トランジスタTr1がオンにされるように制御する。第1の論理情報が書き込まれ、第1論理情報がたとえば「0」である場合、書き込みビット線WBLは第1レベル信号を提供し、第1レベル信号は第2の薄膜トランジスタTr1を使用することによってノードNに書き込まれ、第1レベル信号は第1の薄膜トランジスタTr0がオンにされるように制御することができる。第2の論理情報が書き込まれ、第2論理情報がたとえば「1」である場合、書き込みビット線WBLは第2レベル信号を提供し、第2レベル信号は第2の薄膜トランジスタTr1を使用することによってノードNに書き込まれる。ここで、第2レベル信号は第1の薄膜トランジスタTr0がオフにされるように制御することができる。
書き込み動作が完了した後では、読み出しワード線RWLおよび読み出しビット線RBL上の電圧は0であり、第1の薄膜トランジスタTr0は動作しないことが理解されるべきである。書き込みワード線WWLは第2のスイッチ信号を提供し、第2のスイッチ信号は第2の薄膜トランジスタTr1がオフにされるように制御する。この場合、ノードNによって記憶される電位は、外部環境によって影響されない。
読み出し動作プロセス：書き込みワード線WWLは第2のスイッチ信号を提供し、第2のスイッチ信号は第2の薄膜トランジスタTr1がオフにされるように制御し、読み出しワード線RWLは、第3レベル信号を提供し、記憶セル201Aに記憶された論理情報は、読み出しビット線RBL上の電流に基づいて決定される。ノードNが第1レベル信号を記憶する場合、第1レベル信号は第1の薄膜トランジスタTr0がオンにされるように制御することができるので、読み出しワード線RWLが第3レベル信号を提供するとき、読み出しワード線RWLは、第1の薄膜トランジスタTr0を使用することによって読み出しビット線RBLを充電し、読み出しビット線RBLの電圧が上昇する。このようにして、読み出しビット線RBL上の電流が比較的大きいことが検出されると、記憶セル201Aに記憶された論理情報「0」が読み出されうる。ノードNが第2レベル信号を記憶している場合、第2レベル信号は第1の薄膜トランジスタTr0がオフにされるよう制御することができるので、読み出しワード線RWLが第3レベル信号を提供するとき、読み出しワード線RWLは第1の薄膜トランジスタTr0を用いて読み出しビット線RBLを充電せず、読み出しビット線RBLは0V電圧を維持する。このようにして、読み出しビット線RBL上の電流が比較的小さいことが検出されると、記憶セル201Aに記憶された論理情報「1」が読み出されうる。
複数の第2の薄膜トランジスタTr1について、いくつかの実施形態では、図5、図6a、および図6bを参照すると、第1の方向Xに沿って記憶アレイ201の各層内に逐次的に配置された複数の記憶セル201A内の第2の薄膜トランジスタTr1のゲート106bは、同じ書き込みワード線WWLに電気的に接続される。図5、図6aおよび図6cを参照すると、第2の方向Yに沿って記憶アレイ201Aの各層に逐次的に配置された複数の記憶セル201Aにおける第2の薄膜トランジスタTr1の第2の電極108bは同じ書き込みビット線WBLに電気的に接続されている。ここで、第1の方向Xは第2の方向Yと交わる。
いくつかの例では、第1の方向Xおよび第2の方向Yは直交である。記述の簡単のため、以下では、第1の方向Xが行方向であり、第2の方向Yが列方向である例を使用する。
記憶アレイ201の各層において、第1の方向Xに沿って逐次的に配列された複数の記憶セル201Aにおける第2の薄膜トランジスタTr1のゲート106bは、同じ書き込みワード線WWLに電気的に接続され、第2の方向Yに沿って逐次的に配列された複数の記憶セル201Aにおける第2の薄膜トランジスタTr1の第2の電極108bは、同じ書き込みビット線WBLに電気的に接続されている。したがって、書き込み動作プロセスにおいて、複数の書き込みワード線WWLに対して行ごとに第1のスイッチ信号が提供されてもよく、それにより、第2の薄膜トランジスタTr1の複数の行が1行ずつオンにされる。第1のスイッチ信号が現在の行の書き込みワード線WWLに提供される場合、複数の書き込みビット線WBLを使用することによって、現在の行の書き込みワード線WWLに電気的に接続された複数の記憶セル201Aに、論理情報が同時に書き込まれる。それにより、論理情報が行ごとに記憶セル201Aに書き込まれ、それにより記憶アレイ201内の複数の記憶セル201Aの迅速な書き込みを実現する。
たとえば、複数の第1の薄膜トランジスタTr0は、以下の4つの態様で接続されうる。
第1の薄膜トランジスタTr0の第1の電極109aが読み出しビット線RBLに電気的に接続され、第2の電極108aが読み出しワード線RWLに電気的に接続される場合には、下記の第1の態様または第2の態様が用いられてもよい。
第1の態様：図5、図6aおよび図6bを参照すると、第1の方向Xに沿って記憶アレイ201の各層に逐次的に配置された複数の記憶セル201Aにおける第1の薄膜トランジスタTr0の第2の電極108aは、同じ読み出しワード線RWLに電気的に接続されている；図5、図6aおよび図6cを参照すると、第2の方向Yに沿って記憶アレイ201の各層に逐次的に配置された複数の記憶セル201Aにおける第1の薄膜トランジスタTrの第1の電極109aが同じ読み出しビット線RBLに電気的に接続されている。ここで、第1の方向Xは第2の方向Yと交差する。
記憶アレイ201の各層において、第1の方向Xに沿って逐次的に並ぶ複数の記憶セル201Aにおける第1の薄膜トランジスタTr0の第2の電極108aは、同じ読み出しワード線RWLに電気的に接続されており、第2の方向Yに沿って逐次的に配列された複数の記憶セル201Aにおける第1の薄膜トランジスタTr0の第1の電極109aは同じ読み出しビット線RBLに電気的に接続されている。よって、読み出し動作プロセスにおいて、第3レベル信号が複数の読み出しワード線RWLに行ごとに提供されてもよい。第3レベル信号が現在の行の読み出しワード線RWLに提供される場合、各読み出しビット線RBL上の電流が検出される。このようにして、現在の行の読み出しワード線RWLに電気的に接続された複数の記憶セル201Aに記憶された論理情報が同時に読み出されることができる。それにより、記憶セル201Aに記憶された論理情報は行ごとに読み取ることができ、それにより、記憶アレイ201内の複数の記憶セル201Aの迅速な読み取りを実施する。
第2の態様：第2の方向Yに沿って逐次的に記憶アレイ201の各層において配列された複数の記憶セル201Aの第1の薄膜トランジスタTr0の第2の電極108aは、同じ読み出しワード線RWLに電気的に接続されており、第1の方向Xに沿って記憶アレイ201の各層において逐次的に配置された複数の記憶セル201Aにおける第1の薄膜トランジスタTr0の第1の電極109aは、同じ読み出しビット線RBLに電気的に接続されている。ここで、第1の方向Xは第2の方向Yと交差する。
第1の薄膜トランジスタTr0の第1の電極109aが読み出しワード線RWLに電気的に接続され、第2の電極108aが読み出しビット線RBLと電気的に接続されている場合、以下の第3の態様または第4の態様が使用されてもよい。
第3の態様：第1の方向Xに沿って記憶アレイ201の各層において逐次的に配置された複数の記憶セル201Aにおける第1の薄膜トランジスタTr0の第2の電極108aは、同じ読み出しビット線RWLに電気的に接続され；第2の方向Yに沿って記憶アレイ201の各層において逐次的に配置された複数の記憶セル201Aにおける第1の薄膜トランジスタTr0の第1の電極109aは、同じ読み出しワード線RWLに電気的に接続されている。ここで、第1の方向Xは第2の方向Yと交差する。
第4の態様：第2の方向Yに沿って記憶アレイ201の各層において逐次的に配置された複数の記憶セル201Aにおける第1の薄膜トランジスタTr0の第2の電極108aは、同じ読み出しビット線RWLに電気的に接続され；第1の方向Xに沿って記憶アレイ201の各層において逐次的に配置された複数の記憶セル201Aにおける第1の薄膜トランジスタTr0の第1の電極109aは、同じ読み出しワード線RWLに電気的に接続されている。ここで、第1の方向Xは第2の方向Yと交差する。
第2の態様、第3の態様、および第4の態様は、第1の態様と同じ技術的効果を有することに留意されたい。詳細については、第1の態様の技術的効果の前述の説明を参照されたい。詳細はここでは再び説明されない。
前述の説明に基づいて、記憶アレイ201の各層について、第1の方向Xおよび／または第2の方向Yに沿った記憶セル201Aの量は、より大規模な記憶アレイを実装するために、増やされてもよい。
図7を参照すると、いくつかの実施形態では、メモリ200は集積回路203をさらに含み、記憶アレイ201は集積回路203上に配置される。この場合、メモリ200はオンチップメモリである。この場合、メモリ200内の基板は集積回路203である。
集積回路203の基板はシリコン基板であってもよく、すなわち、集積回路203はシリコン基板上の集積回路であってもよい。
また、集積回路203は、記憶アレイ201の制御回路であってもよいし、あるいは他の機能回路であってもよい。
薄膜トランジスタを製造するプロセス温度が比較的低いので、記憶アレイ201は、集積回路203のバックエンドラインに統合されうることに留意されたい。加えて、3Dシステム集積を実施するために、複数の層の記憶アレイ201の積層が集積回路203上で実施されてもよい。
いくつかの例では、記憶アレイ201内の記憶セル201Aは、集積回路203に電気的に接続されうる。たとえば、記憶アレイ201内の記憶セル201Aは、相互接続線を使用することによって、より下部の集積回路203に接続されうる。
本願の実施形態は、薄膜トランジスタ10をさらに提供する。この薄膜トランジスタは、上述した第1の薄膜トランジスタTr0として用いてもよいし、あるいは上述した第2の薄膜トランジスタTr1として用いてもよい。
以下、薄膜トランジスタ10の構造について詳細に説明する。
図8a、図8b、および図8cを参照すると、薄膜トランジスタ10は、ゲート106、第1の電極109、第2の電極108、第1の誘電体層113、第2の誘電体層112、および半導体層102を含む。
ゲート106は、上部に位置するゲート基部1061と、ゲート基部1061から底部に延びるゲート本体1062とを含む。第1の電極109は、底部に位置する。第2の電極108は、第1の電極109とゲート基部1061との間に位置する。第1の誘電体層113は、第2の電極108と第1の電極109との間に配置され、第1の誘電体層113は、第1の電極109を第2の電極108から分離するように構成される。第2の誘電体層112は、ゲート基部1061の表面およびゲート本体1062の表面を覆う。半導体層102は、ゲート本体1062の側面に沿って配置され、第2の誘電体層112は、半導体層102をゲート106から分離する。第1の電極109および第2の電極108は、それぞれ半導体層102に電気的に接続されている。
図8bは、図8aのBB方向に沿った概略断面図であり、図8cは、図8aのBB方向に沿った別の概略断面図である。
図8aおよび図8bに示されるように、第2の誘電体層112は、第1の電極109上のゲート本体1062の外側を囲み、半導体層102は、第2の誘電体層112の外側を囲み、第2の電極108は、半導体層102の外側に配置され、半導体層102に電気的に接続される。第2の電極108は第1の電極109上にあり、第1の誘電体層113によって分離されており、第1の電極109は半導体層102に電気的に接続されている。
なお、ゲート本体1062は、ゲート基部1061に接する面と、ゲート基部1061から離れた面と、側面とを有する。ゲート基部1061に接する面と、ゲート基部1061から離れた面とは、互いに対向して配置されている。
いくつかの実施形態では、ゲート本体1062およびゲート基部1061は一体的に形成される。いくつかの他の実施形態では、ゲート本体1062およびゲート基部1061は別々に製造される。
いくつかの例では、ゲート本体1062は、ゲート基部1061に対して垂直に配置される。
第1の電極109は半導体層102と抵抗性接触を形成し、第2の電極108は半導体層102と抵抗性接触を形成する。また、第1の電極109が半導体層102に電気的に接続されているとは、第1の電極109が半導体層102に直接接触していることであってもよいし、第1の電極109が半導体層102に直接接触しておらず、他の媒体を用いて半導体層102に電気的に接続されていることであってもよい。同様に、第2の電極108が半導体層102に電気的に接続されているとは、第2の電極108が半導体層102に直接接触していることであってもよいし、第2の電極108が半導体層102に直接接触しておらず、他の媒体を用いて半導体層102に電気的に接続されていることであってもよい。
なお、薄膜トランジスタ10の第1の電極109がドレインであり、第2の電極108がソースであってもよいし；あるいは薄膜トランジスタ10の第1の電極109がソースであり、第2の電極108がドレインであってもよい。
また、薄膜トランジスタ10は、N型トランジスタであってもよく、あるいはP型トランジスタであってもよい。
加えて、第2の誘電体層112がゲート基部1061の表面およびゲート本体1062の表面を覆うので、図8aに示されるように、第2の誘電体層112は第1の誘電体部分1121および第2の誘電体部分1122を含み、第1の誘電体部分1121はゲート基部1061の表面を覆い、第2の誘電体部分1122はゲート本体1062の表面を覆う。
これに基づいて、いくつかの実施形態では、第1の誘電体部分1121および第2の誘電体部分1122は同期して製造される。いくつかの他の実施形態では、第1の誘電体部分1121および第2の誘電体部分1122は別々に製造されてもよい。
第1の電極109と第2の電極108との間の距離が短すぎると、第1の電極109と第2の電極108とを製造する際に、第1の電極109と第2の電極108とが直接導通するおそれがありうる。第1の電極109および第2の電極108の直接伝導を回避するために、いくつかの実施形態では、第2の電極108は、ゲート基部1061に近接して配置される。
ゲート106、第1の電極109、および第2の電極108の材料は、すべて伝導性材料、たとえば金属材料であることを理解されたい。具体的には、ゲート106、第1の電極109、および第2の電極108の材料は、TiN（窒化チタン）、Ti（チタン）、Au（金）、W（タングステン）、Mo（モリブデン）、In-Ti-O（ITO、インジウムスズ酸化物）、Al（アルミニウム）、Cu（銅）、Ru（ルテニウム）、Ag（銀）などの伝導性材料のうちの一つまたは複数であってもよい。
第1の誘電体層113の材料および第2の誘電体層112の材料については、第6の誘電体層202の材料を参照されたい。詳細はここでは再び説明されない。また、第1の誘電体層113および第2の誘電体層112は、それぞれ単層構造であってもよいし、あるいは多層の積層構造であってもよい。
半導体層102の材料は、Si（シリコン）、poly-Si（p-Si、ポリシリコン）、amorphous-Si（a-Si、アモルファスシリコン）、In-Ga-Zn-O（IGZO、インジウムガリウム亜鉛酸化物）ポリ化合物、ZnO（酸化亜鉛）、ITO、TiO2（二酸化チタン）、およびMoS2（二硫化モリブデン）などの半導体材料のうちの一つまたは複数であってもよい。
本発明のある実施形態は、薄膜トランジスタ10を提供する。薄膜トランジスタ10のゲート106は、上部に位置するゲート基部1061と、ゲート基部1061から底部に延びるゲート本体1062とを含む。半導体層102はゲート本体1062の側部に沿って配置され、第1の電極109は底部に位置し、第2の電極108は第1の電極109とゲート基部1061との間に位置し、第1の電極109および第2の電極108はそれぞれ半導体層102に電気的に接続される。従来技術において、半導体層102は、ゲート106に平行な平面に沿って配置され（従来技術におけるゲート106は、本願のこの実施形態におけるゲート基部1061と等価である）、第2の電極108および第1の電極109は、同じ層に配置され、その結果、本願のこの実施形態において提供される薄膜トランジスタ10のサイズは、ゲート基部1061に平行な平面において比較的小さい。したがって、本願のこの実施形態では、薄膜トランジスタ10のサイズが縮小され、面積利用率が改善される。加えて、本願のこの実施形態における薄膜トランジスタ10の第2の電極108および第1の電極109は、異なる層に位置するので、第2の電極108に電気的に接続された信号線および第1の電極109に電気的に接続された信号線の引き回し中に生じる短絡を回避することができ、それにより、プロセスの困難性を低減する。
メモリ200における第1の薄膜トランジスタTr0および第2の薄膜トランジスタTr1の構造が上述した薄膜トランジスタ10であるとき、メモリ200における第1の薄膜トランジスタTr0および第2の薄膜トランジスタTr1のサイズを小さくすることができ、面積利用率を改善することができる。
ゲート106の構造に関して、以下の3つの実装が例として使用されうる。
第1の実装：図8a、図9、図10、および図11に示されるように、ゲート本体1062のゲート基部1061上への投影の境界は、ゲート基部1061の境界内に位置し、すなわち、ゲート本体1062は、ゲート基部1061の中間領域に配置される。
第2の実装：図12aおよび図12cに示されるように、ゲート本体1062のゲート基部1061上への投影の境界は、ゲート基部1061の境界と部分的に重なり、すなわち、ゲート本体1062は、ゲート基部1061のエッジ領域に配置される。
第3の実装：図12bに示されるように、ゲート本体1062は中空構造であり、ゲート基部11061上のゲート本体1062の投影の外側境界は、ゲート基部1061の境界と重なる。
ゲート本体1062が中空構造であるため、ゲート基部1061上のゲート本体1062の投影は、2つの境界、すなわち外側境界および内側境界を含むことを理解されたい。ゲート基部1061の中心に近い境界を内側境界と呼び、ゲート基部10161の中心から離れた境界を外側境界と呼ぶ。
加えて、ゲート本体1062が中空構造であり、ゲート基部1061上のゲート本体1062の投影の外側境界がゲート基部11061の境界と重なるので、第2の誘電体層112の領域の少なくとも一部が中空構造内に位置し、半導体層102の領域の少なくとも一部が中空構造内に位置し、第2の電極108が中空構造内に位置し、第1の誘電体層113の領域の少なくとも一部が中空構造内に位置する。
ゲート本体1062が中空構造である場合、ゲート106は、半導体層102の外側から半導体層102内の電流を調整および制御する。
半導体層102の構造については、以下の4つの実装が例として使用されうる。
第1の実装：図8aに示されるように、半導体層102は、ゲート本体1062の側面に沿ってのみ配置されている。
図8aに示されるように、半導体層102は、ゲート本体1062の側面のみを取り囲み、第1の電極109上に配置される。
第2の電極108および第1の電極109は、半導体層102と電気的に接続または端部接触している。
第2の実装：図12cに示されるように、半導体層102は、ゲート本体1062の側面に沿って配置され、半導体層102は、ゲート基部1061の表面に沿って延在する延長部分をさらに含む。第2の誘電体層112は、半導体層102をゲート106から分離する。また、図12cに示されるように、半導体層102は、第1の誘電体層113の側面および第2の電極108の側面に配置され、第2の電極108の上面を覆う。
いくつかの例では、図12cに示されるように、半導体層102は、第1の電極109の側面上にさらに配置される。
第3の実装：図9に示されるように、半導体層102は、ゲート本体1062の側面に沿って配置され、半導体層102は、ゲート本体1062の側面から、ゲート基部1061から離れたゲート本体1062の側部まで延在し、すなわち、ゲート本体1062と第1の電極109との間に位置する。すなわち、半導体層102は、ゲート本体1062と第1の電極109との間に位置する延長部分をさらに含む。また、図9に示されるように、半導体層102は、第2の誘電体層112の側面および底部の表面を覆っている。
いくつかの例では、図9に示されるように、半導体層102は、第1の電極109上に配置される。
第4の実装：図10、図11、図12aおよび図12bに示されるように、半導体層102は、ゲート本体1062の側面に沿って配置され、半導体層102は、ゲート基部1061の表面に沿って延在する延在部分と、ゲート本体1062と第1の電極109との間に位置する延在部分とをさらに含む。この場合、半導体層102は「Z」字状である。言い換えれば、図10、図12aおよび図12bに示されるように、半導体層102は、第2の誘電体層112の側面、底面および上面を覆う。あるいはまた、図11に示されるように、半導体層102は、第2の誘電体層112の側面および底面を覆い、さらに第2の電極108の底面を覆う。
いくつかの例では、図10、図11、図12a、および図12bに示されるように、半導体層102は、第1の電極109上に配置される。
いくつかの実施形態では、図8bに示されるように、半導体層102は、ゲート本体1062の側面全体のまわりに配置される。この場合、半導体層102がゲート本体1062の側面全体を囲んでいてもよいし、あるいは半導体層102がゲート本体1062の側面の一部を囲んでいてもよい。
半導体層102がゲート本体1062の側面全体に配置されるので、半導体層102の面積を増加させることができ、キャリア移動度を改善することができる。
第2の電極108については、いくつかの実施形態では、図8a、図9、図10、図12a、および図12bに示されるように、第2の電極108は、第2の誘電体層112から離れた半導体層102の側に配置される。
半導体層102がゲート基部1061の表面に沿って延在する延在部分をさらに含む場合、図10、図12a、および図12bに示されるように、第2の電極108が第2の誘電体層112から離れた半導体層102の側に配置されるとき、第2の電極108は第2の誘電体層112と接触せず、第2の電極108および第2の誘電体層112は半導体層102によって分離されることを理解されたい。半導体層102がゲート本体1062の側面に沿って配置され、半導体層102がゲート基部1061の表面に沿って延在する延在部分を含まない場合、図8aおよび図9に示されるように、第2の電極108が第2の誘電体層112から離れた半導体層102の側に配置されるとき、第2の電極108は第2の誘電体層112と接触する。
いくつかの他の実施形態では、図11に示されるように、第2の電極108は、第2の誘電体層112に近い半導体層102の側に配置されてもよい。この場合、第2の電極108は、第2の誘電体層112と半導体層102との間に位置する。
また、第2の電極108は、ゲート本体1062の側面全体のまわりに配置されてもよいし、あるいは第2の電極108は、ゲート本体1062の側面のまわりに配置されるが、側面全体のまわりではなくてもよい。
第1の電極109について、第1の電極109は底部に位置し、すなわち、第1の電極109は、ゲート基部1061から離れた第2の電極108の側に配置される。いくつかの実施形態では、図8a、図9、図10、図11、図12a、および図12bに示されるように、第1の電極109は、ゲート基部1061から離れたゲート本体1062の側に配置される。この場合、半導体層102は、第1の電極109上に配置される。いくつかの他の実施形態では、図12cに示されるように、第1の電極109は、ゲート本体1062の側面上に配置される。この場合、半導体層102はまた、第1の電極109の側面に沿っても延在している。
いくつかの実施形態では、図13に示されるように、薄膜トランジスタ10は、第2の電極108と半導体層102との間に配置された第4の誘電体層114、および／または第1の電極109と半導体層102との間に配置された第5の誘電体層115をさらに含む。
第4の誘電体層114の材料および第5の誘電体層115の材料については、第6の誘電体層202の材料を参照されたい。詳細はここでは再び説明されない。また、第4の誘電体層114および第5の誘電体層115は、単層構造であってもよいし、あるいは多層の積層構造であってもよい。
第4の誘電体層114は、第2の電極108と半導体層102との間に配置され、第2の電極108は、半導体層102と接触してもしなくてもよいことに留意されたい。第5の誘電体層115は、第1の電極109と半導体層102との間に配置され、第1の電極109は、半導体層102と接触していてもしていなくてもよい。
ゲート106に電圧が与えられたときに半導体層102を用いて第1の電極109と第2の電極108とを確実に導通させるために、いくつかの実施形態では、第4の誘電体層114および第5の誘電体層115の両方の厚さは、0.1nm～2nmの範囲である。
たとえば、第4の誘電体層114および第5の誘電体層115の厚さは、0.1nm、0.5nm、1nm、1.5nmおよび2nmであってもよい。
第4の誘電体層114および第5の誘電体層115の厚さが比較的小さく、厚さが0.1nm～2nmの範囲であるため、第4の誘電体層114が第2の電極108と半導体層102との間に配置され、および／または第5の誘電体層115が第1の電極109と半導体層102との間に配置されても、ゲート106に電圧が与えられるとき、第1の電極109および第2の電極108は依然として半導体層102を使用することによって導通することができ、薄膜トランジスタ10の性能は影響を受けない。加えて、第4の誘電体層114は、半導体層102との接触領域における第2の電極108の拡散の問題を回避し、第2の電極108と半導体層102との間の接触のフェルミ・レベル・ピン留め問題を低減するように、第2の電極108と半導体層102との間に配置される。第5の誘電体層115は、半導体層102との接触領域における第1の電極109の拡散の問題を回避し、第1の電極109と半導体層102との間の接触のフェルミ準位ピン留め問題を低減するように、第1の電極109と半導体層102との間に配置される。
いくつかの実施形態では、第2の誘電体層112の材料は、強誘電体材料である。この場合、図14に示されるように、薄膜トランジスタ10は、半導体層102と第2の誘電体層112との間に配置された第3の誘電体層116をさらに含む。
第3の誘電体層116の材料については、第6の誘電体層202の材料を参照されたい。詳細はここでは再び説明されない。また、第3の誘電体層116は、単層構造であってもよいし、あるいは多層積層構造であってもよい。
第2の誘電体層112の材料が強誘電体材料であるとき、ゲート106、第2の誘電体層112、および第3の誘電体層116は、複合ゲート構造を形成することが理解されうる。複合ゲート構造を使用することによって、薄膜トランジスタ10は、負性容量トランジスタの性能を実現することができ、薄膜トランジスタ10のゲート制御能力は、負性容量を使用することによって改善することができる。メモリ200において薄膜トランジスタ10が使用されるとき、メモリ200の性能が改善されうる。
本願のこの実施形態では、第1の誘電体層113、第2の誘電体層112、第3の誘電体層116、第4の誘電体層114、および第5の誘電体層115の材料は、同じであってもよく、または異なっていてもよいことに留意されたい。
これに基づいて、第2の誘電体層112の材料が強誘電体材料であり、薄膜トランジスタ10が第3の誘電体層116を含む場合、図15に示されるように、薄膜トランジスタ10は、第2の誘電体層112と第3の誘電体層116との間に配置された第1の伝導層117をさらに含む。
第1の伝導層117の材料については、ゲート106、第1の電極109、および第2の電極108の材料を参照されたい。詳細はここでは再び説明されない。
ゲート106、第2の誘電体層112、第1の伝導層117、および第3の誘電体層116を含む複合ゲート構造は、薄膜トランジスタ10が負容量トランジスタの性能を実現することを可能にすることができ、薄膜トランジスタ10のゲート制御能力は、負の容量を使用することによって改善されうる。メモリ200において薄膜トランジスタ10が使用されるとき、メモリ200の性能が改善されうる。
いくつかの実施形態では、図16に示されるように、薄膜トランジスタ10は、第1の電極109と第2の電極108との間に配置された変調ゲート電極118をさらに含み、変調ゲート電極118は、第1の誘電体層113によって囲まれている。
変調ゲート電極118の材料については、ゲート106、第1の電極109、および第2の電極108の材料を参照されたい。詳細はここでは再び説明されない。
変調ゲート電極118は、変調ゲート電極118が第1の電極109、第2の電極108、および半導体層102から離間されるように、第1の誘電体層113によって取り囲まれることに留意されたい。すなわち、変調ゲート電極118は、第1の誘電体層113を使用することによって、第1の電極109、第2の電極108および半導体層102から電気的に絶縁されている。
本願のこの実施形態では、薄膜トランジスタ10が変調ゲート電極118を含むので、薄膜トランジスタ10の閾値電圧は、変調ゲート電極118を使用することによって調整されうる。
薄膜トランジスタ10がメモリ200の第1の薄膜トランジスタTr0および第2の薄膜トランジスタTr1として使用される場合、図17a、図17bおよび図17cに示されるように、メモリ200において、第1の薄膜トランジスタTr0は、第1の電極109aと第2の電極108aとの間に配置された第1の変調ゲート電極118aをさらに含み、第1の変調ゲート電極118aは、ゲート本体1062aから離れた半導体層102aの側に配置され、第1の変調ゲート電極118aは、第1の誘電体層113aによって囲まれ、それにより、第1の変調ゲート電極118aは、第1の電極109a、第2の電極108aおよび半導体層102aから離間され；同じ層に位置する複数の第1の薄膜トランジスタTr0の第1の変調ゲート電極118aは、電気的に一緒に接続される；および／または、第2の薄膜トランジスタTr1は、第1の電極109bと第2の電極108bとの間に配置された第2の変調ゲート電極118bをさらに含み、第2の変調ゲート電極118bは、ゲート本体1062bから離れた半導体層102bの側に配置され、第2の変調ゲート電極118bは、第1の誘電体層113bによって囲まれ、それにより、第2の変調ゲート電極118bは、第1の電極109b、第2の電極108bおよび半導体層102bから離間され；同じ層に位置する複数の第2の薄膜トランジスタTr1の第2の変調ゲート電極118bは、電気的に一緒に接続される。
なお、図17bおよび図17cは、いずれも図17aのCC方向に沿った概略断面図である。
同じ層に位置する複数の第1の薄膜トランジスタTrの第1の変調ゲート電極118aは、互いに電気的に接続されていてもよい。すなわち、同じ層に位置する複数の第1の薄膜トランジスタTr0の第1の変調ゲート電極118aのすべてが電気的に一緒に接続されていてもよいし、あるいは同じ層に位置する複数の第1の薄膜トランジスタTr0の第1の変調ゲート電極118aのうちの一部の第1の変調ゲート電極118aが電気的に一緒に接続されていてもよい。同様に、同じ層に位置する複数の第2の薄膜トランジスタTr1の第2の変調ゲート電極118bは、電気的に一緒に接続されていてもよい。すなわち、同じ層に位置する複数の第2の薄膜トランジスタTr1の第2の変調ゲート電極118bが電気的に一緒に接続されていてもよいし、あるいは同じ層に位置する複数の第2の薄膜トランジスタTr1の第2の変調ゲート電極118bのうちの一部の第2の変調ゲート電極118bが電気的に一緒に接続されていてもよい。
たとえば、図17bに示されるように、同じ層に位置する4つの第1の薄膜トランジスタTr0の第1の変調ゲート電極118aは、電気的に一緒に接続されている。このようにして、4つの記憶セル201Aの合同変調が実施されうる。
実際の用途では、合同で変調される記憶セル201Aの数は、必要に応じて選択されうることに留意されたい。
第1の変調ゲート電極118aの材料および第2の変調ゲート電極118bの材料については、ゲート106、第1の電極109、および第2の電極108の材料を参照されたい。詳細はここでは再び説明されない。
第1の薄膜トランジスタTr0は、第1の変調ゲート電極118aを含むので、第1の変調ゲート電極118aを用いることによって第1の薄膜トランジスタTr0の閾値電圧を調節することができる。第2の薄膜トランジスタTr1は、第2の変調ゲート電極118bを含むので、第2の変調ゲート電極118bを用いて第2の薄膜トランジスタTr1の閾値電圧を調節することができる。これに基づき、メモリ200の記憶性能をより柔軟に調節することができる。たとえば、第1の薄膜トランジスタTr0については、第1の変調ゲート電極118aについて相対的に低い電位が設定されてもよく、それにより、第1の薄膜トランジスタTr0の第1の電極109aおよび第2の電極108aの漏れ電流が低減され、それにより、より長い記憶および維持時間が実現される。また、第2の薄膜トランジスタTr1の第2の変調ゲート電極118bについて相対的に高い電位が設定されてもよく、それにより、第2の薄膜トランジスタTr1の全体電流を増加させ、それによりデータ読み出し速度を改善することができる。
本願のある実施形態は、薄膜トランジスタ10の製造方法をさらに提供し、この方法は、前述の薄膜トランジスタ10を製造するために使用することができる。図18を参照すると、薄膜トランジスタ10の製造方法は、下記を含む。
S10. 基板上に第1の電極109、第1の誘電体層113、第2の電極108、および半導体層102を形成する。第1の電極109、第1の誘電体層113および第2の電極108は逐次的に積層され、第1の誘電体層113は第1の電極109を第2の電極108から分離し、半導体層102は第1の誘電体層113の側面に形成され、第1の電極109および第2の電極108はいずれも半導体層102に電気的に接続される。
第1の電極109、第1の誘電体層113、第2の電極108、および半導体層102を形成する順序は限定されないことに留意されたい。
第1の電極109および第2の電極108はいずれも半導体層102に直接接触していてもよいし、あるいは第1の電極109および第2の電極108はそれぞれ別の誘電体層を通じて半導体層102に接触していてもよい。
第1の電極109、第1の誘電体層113、第2の電極108、および半導体層102の材料については、前述の実施形態を参照されたい。詳細はここでは再び説明されない。
また、第1の誘電体層113は、第2の電極108に近い面と、第1の電極109に近い面と、側面とを有している。第2の電極108に近い面と第1の電極109に近い面とは、互いに対向して配置されている。
これに基づいて、第1の電極109がドレインとして形成され、第2の電極108がソースとして形成されてもよく；あるいは第1の電極109がソースとして形成され、第2の電極1081がドレインとして形成されてもよい。
S11. 第2の誘電体層112およびゲート106を逐次的に形成する。ここで、ゲート106は、上部に位置するゲート基部1061と、ゲート基部1061から底部まで延在するゲート本体1062とを含み、第2の誘電体層112は、ゲート106を半導体層102、第1の電極109、および第2の電極108から分離する。
第2の誘電体層112の材料については、前述の実施形態を参照されたい。詳細はここでは再び説明されない。
加えて、ゲート106の材料については、前述の実施形態を参照されたい。詳細はここでは再び説明されない。
なお、ゲート基部1061とゲート本体1062とを同時に形成してもよいし、ゲート基部1061とゲート本体1062とをそれぞれ形成してもよい。
前述の説明に基づいて、本願のこの実施形態では、薄膜トランジスタ10が製造されるときに、ステップS10およびS11が逐次的に実行されてもよく、またはステップS11およびS10が逐次的に実行されてもよい。
本発明のある実施形態は、薄膜トランジスタ10の製造方法を提供する。本願のこの実施形態において提供される薄膜トランジスタ10の製造方法は、前述の薄膜トランジスタ10と同じ技術的効果を有するので、前述の説明を参照されたい。詳細はここでは再び説明されない。
以下は、例を用いて、薄膜トランジスタ10の製造方法の具体的な実装について説明する。
実施形態1
たとえば、図8aに示される薄膜トランジスタ10の製造は、具体的には以下のステップを含む。
S100. 図19に示されるように、基板101上に積層された、第1の伝導性薄膜1090、第1の誘電体薄膜1130および第2の伝導性薄膜1080を逐次的に形成する。
第1の伝導性薄膜1090、第1の誘電体薄膜1130および第2の伝導性薄膜1080は、化学気相堆積法、物理気相堆積法、スパッタリング、電気めっきなどの方法を用いて逐次的に形成することができる。
S101. 図19に示されるように、第1の伝導性薄膜1090、第1の誘電体薄膜1130および第2の伝導性薄膜1080をパターニングして、逐次的に積層された、第1の電極109、第1の誘電体層113および第2の電極108を形成する。ここで、第1の電極109、第1の誘電体層113および第2の電極108は溝構造を形成する。
第1の伝導性薄膜1090、第1の誘電体薄膜1130および第2の伝導性薄膜1080は、乾式エッチングまたは湿式エッチングを用いてパターニングすることができる。
また、第1の伝導性薄膜1090、第1の誘電体薄膜1130および第2の伝導性薄膜1080を別々にエッチングしてもよいし、あるいは第1の伝導性薄膜1090、第1の誘電体薄膜1130および第2の伝導性薄膜1080を同時にエッチングしてもよい。
S102. 図19に示されるように、半導体層102を形成する。ここで、半導体層102は溝構造の側壁上に形成される、すなわち、半導体層102は第1の誘電体層113の側面および第2の電極108の側面上に形成され、第1の電極109および第2の電極108の両方は半導体層102に電気的に接続される。
まず、半導体薄膜が、エピタキシャル成長法を使用することによって形成されてもよい。ここで、半導体薄膜は層全体であり、第1の電極109、第1の誘電体層113、および第2の電極108の露出面を覆う；その後、半導体薄膜はエッチングされる。また、溝の側壁に形成された半導体薄膜に加えて、溝の底部、第2の電極108の上面、溝の外側などの他の部分に形成された半導体薄膜がエッチングされ、それにより、半導体層102を形成する。
エピタキシャル成長法は、たとえば、化学気相堆積法、物理気相堆積法、スパッタリング、電気めっきおよびその他のプロセスを含む。
S103. 図19に示されるように、第2の誘電体層112を形成する。ここで、第2の誘電体層112は、半導体層102、第2の電極108、および第1の電極109を覆う。
ステップS103は、2つの態様で実装されうることに留意されたい。第1の態様では、第2の誘電体層112は、化学気相堆積法、物理気相堆積法、スパッタリング、または電気めっきなどの方法を使用することによって直接形成されうる。この場合、第2の誘電体層112は、層全体であり、半導体層102、第2の電極108、第1の電極109、および第1の誘電体層113の露出面を覆う。第2の態様では、まず、化学気相堆積法、物理気相堆積法、スパッタリング、または電気めっきを用いて第7の誘電体薄膜が形成されてもよく、ここで、第7の誘電体薄膜は、半導体層102、第2の電極108、第1の電極109、および第1の誘電体層113の露出面を覆う；その後、第7の誘電体薄膜がエッチングされる。溝の側面および底部に形成された部分、第2の電極108の上面、および半導体層102の上面に加えて、他の第7の誘電体薄膜がすべてエッチングされ、それにより、第2の誘電体層112を形成する。第1の態様は、添付図面に示されていない。
S104. 図19に示されるように、ゲート106を形成する。ここで、ゲート106は、ゲート基部1061と、ゲート基部1061から延在するゲート本体1062とを含み、ゲート本体1062は、溝構造内に延在し、すなわち、ゲート本体1062は、第1の誘電体層113の側面および第2の電極108の側面に沿って延在し、ゲート基部1061は、第1の電極109から離れたゲート本体1062の側に形成され、第2の誘電体層112は、ゲート106を半導体層102、第1の電極109、および第2の電極108から分離する。
ゲート106を形成するプロセスは、具体的には、まず、伝導性薄膜を形成し、次に、伝導性薄膜をエッチングしてゲート106を形成することであってもよい。
実施形態2
たとえば、図9に示される薄膜トランジスタ10の製造方法は、具体的には下記を含む。
S110. 図20に示されるように、基板101上に積層された、第1の伝導性薄膜1090、第1の誘電体薄膜1130および第2の伝導性薄膜1080を逐次的に形成する。
ステップS110の具体的な実装プロセスについては、前述のステップS100を参照されたい。詳細はここでは再び説明されない。
S111. 図20に示されるように、第1の伝導性薄膜1090、第1の誘電体薄膜1130および第2の伝導性薄膜1080をパターニングして、逐次的に積層された、第1の電極109、第1の誘電体層113および第2の電極108を形成し、第1の電極109、第1の誘電体層113および第2の電極108は溝構造を形成する。
ステップS111の具体的な実装プロセスについては、前述のステップS101を参照されたい。詳細はここでは再び説明されない。
S112. 図20に示されるように、半導体層102を形成する。ここで、半導体層102は溝構造の側壁および底部に形成され、すなわち、半導体層102は第1の誘電体層113の側面および第2の電極108の側面に形成され、半導体層102は第1の誘電体層113の側面および第2の電極108の側面から、第1の電極109の、第2の電極108に近い側の表面、すなわち第1の電極109の上面までさらに延在し、第1の電極109および第2の電極108の両方が半導体層102に電気的に接続される。
まず、半導体薄膜が、エピタキシャル成長法を使用することによって形成されてもよい。ここで、半導体薄膜は層全体であり、第1の電極109、第1の誘電体層113、および第2の電極108の露出面を覆う；その後、半導体薄膜はエッチングされる。溝の側壁および底部に形成された半導体薄膜に加えて、第2の電極108の上面および溝の外側などの他の部分に形成された半導体薄膜がエッチングされ、それにより、半導体層102を形成する。
S113. 図20に示されるように、第2の誘電体層112を形成する。ここで、第2の誘電体層112は、半導体層102および第2の電極108を覆う。
ステップS113の具体的な実装プロセスについては、前述のステップS103を参照されたい。詳細はここでは再び説明されない。
S114. 図20に示されるように、ゲート106を形成する。ここで、ゲート106は、ゲート基部1061と、ゲート基部1061から延在するゲート本体1062とを含み、ゲート本体1062は、溝構造内に延在し、すなわち、ゲート本体1062は、第1の誘電体層113の側面および第2の電極108の側面に沿って延在し、ゲート基部1061は、第1の電極109から離れたゲート本体1062の側に形成され、第2の誘電体層112は、ゲート106を半導体層102、第1の電極109、および第2の電極108から分離する。
ステップS114の具体的な実装プロセスについては、前述のステップS104を参照されたい。詳細はここでは再び説明されない。
実施形態3
たとえば、図10に示される薄膜トランジスタ10の製造は、具体的には下記を含む。
S120. 図21に示されるように、基板101上に積層された、第1の伝導性薄膜1090、第1の誘電体薄膜1130および第2の伝導性薄膜1080を逐次的に形成する。
ステップS120の具体的な実装プロセスについては、前述のステップS100を参照されたい。詳細はここでは再び説明されない。
S121. 図21に示されるように、第1の伝導性薄膜1090、第1の誘電体薄膜1130および第2の伝導性薄膜1080をパターニングして、逐次に積層された第1の電極109、第1の誘電体層113および第2の電極108を形成し、第1の電極109、第1の誘電体層113および第2の電極108は溝構造を形成する。
ステップS121の具体的な実装プロセスについては、前述のステップS101を参照されたい。詳細はここでは再び説明されない。
S122. 図21に示されるように、半導体層102を形成し、ここで、半導体層102は、溝構造の側壁および底部、ならびに第2の電極108の、第1の電極109から離れた側の表面に形成され、すなわち、半導体層102は、第1の誘電体層113の側面および第2の電極108の側面に形成され、半導体層102は、第1の誘電体層113の側面および第2の電極108の側面から、第2の電極108の、第1の電極109から離れた側の表面（すなわち、第2の電極108の上面）および第1の電極109の、第2の電極108に近い側の表面（すなわち、第1の電極109の上面）までさらに延在し、第1の電極109および第2の電極108の両方は、半導体層102に電気的に接続される。
まず、半導体薄膜がエピタキシャル成長法を使用することによって形成されてもよい。ここで、半導体薄膜は層全体であり、第1の電極109、第1の誘電体層113、および第2の電極108の露出面を覆う；その後、半導体薄膜はエッチングされる。溝の側壁および底部、ならびに第2の電極108の上面に形成された半導体薄膜に加えて、溝の外側に形成された半導体薄膜がエッチングされ、それにより、半導体層102を形成する。
S123. 図21に示されるように、第2の誘電体層112を形成し、第2の誘電体層112は半導体層102を覆う。
ステップS123の具体的な実装プロセスについては、前述のステップS103を参照されたい。詳細はここでは再び説明されない。
S124. 図21に示されるように、ゲート106を形成する。ここで、ゲート106は、ゲート基部1061と、ゲート基部1061から延在するゲート本体1062とを含み、ゲート本体1062は、溝構造内に延在し、すなわち、ゲート本体1062は、第1の誘電体層113の側面および第2の電極108の側面に沿って延在し、ゲート基部1061は、第1の電極109から離れたゲート本体1062の側に形成され、第2の誘電体層112は、ゲート106を半導体層102、第1の電極109、および第2の電極108から分離する。
ステップS124の具体的な実装プロセスについては、前述のステップS104を参照されたい。詳細はここでは再び説明されない。
なお、実施形態1、実施形態2、実施形態3の違いは、形成される半導体層102の構造にあることに注意されたい。
実施形態4
たとえば、図13に示される薄膜トランジスタ10の製造方法は、具体的には下記を含む。
S130. 図22に示されるように、基板101上に積層された、第1の伝導性薄膜1090、第1の誘電体薄膜1130および第2の伝導性薄膜1080を逐次的に形成する。
ステップS130の具体的な実装プロセスについては、前述のステップS100を参照されたい。詳細はここでは再び説明されない。
S131. 図22に示されるように、第1の伝導性薄膜1090、第1の誘電体薄膜1130および第2の伝導性薄膜1080をパターニングして、逐次的に積層された第1の電極109、第1の誘電体層113および第2の電極108を形成し、ここで、第1の電極109、第1の誘電体層113および第2の電極108は溝構造を形成する。
ステップS131の具体的な実装プロセスについては、前述のステップS101を参照されたい。詳細はここでは再び説明されない。
S132. 図22に示されるように、溝構造の底部に第5の誘電体層115を形成する。すなわち、第5の誘電体層115を第1の電極109の上面上に形成する。ここで、第5の誘電体層115は第1の電極109と接触している。
第5の誘電体層115を形成するプロセスは、具体的には：まず第5の誘電体薄膜を形成し、次いで、第5の誘電体薄膜をエッチングして第5の誘電体層115を形成することであってよい。
S133. 図22に示されるように、第2の電極108の、第1の電極109から離れた側に第4の誘電体層114を形成する。すなわち、第4の誘電体層114を第2の電極108の上面上に形成する。ここで、第4の誘電体層114は第2の電極108と接触している。
第4の誘電体層114を形成するプロセスは、具体的には、まず、第6の誘電体薄膜を形成し、次いで、第6の誘電体薄膜をエッチングして、第4の誘電体層114を形成することであってもよい。
ステップS132およびステップS133はステップごとに実行されてもよいことに留意されたい。この場合、ステップS132を先に実行してからステップS133を実行してもよいし、あるいはステップS133を先に実行してからステップS132を実行してもよい。ステップS132およびステップS133は、代替的に、同期的に実行されてもよい。すなわち、第4の誘電体層114および第5の誘電体層115が同時に形成される。
S134. 図22に示されるように、半導体層102を形成する。ここで、半導体層102は、溝構造の側壁および底部、ならびに第4の誘電体層114の第2の電極108から離れた側の表面に形成され、すなわち、半導体層102は、第1の誘電体層113の側面、第2の電極108の側面、および第4の誘電体層114の側面に形成され、半導体層102は、第1の誘電体層113の側面、第2の電極108の側面、および第4の誘電体層114の側面から、第4の誘電体層114の第2の電極108から離れた側の表面（すなわち、第4の誘電体層114の上面）および第5の誘電体層115の第1の電極109から離れた側の表面（すなわち、第5の誘電体層115の上面）までさらに延在し、半導体層102は、第4の誘電体層114および第5の誘電体層115の両方に接触し、第1の電極109および第2の電極108の両方は、半導体層102に電気的に接続される。
まず、半導体薄膜が、エピタキシャル成長法を使用することによって形成されてもよく、半導体薄膜は層全体であり、第4の誘電体層114、第5の誘電体層115、第1の電極109、第1の誘電体層113、および第2の電極108の露出面を覆う；その後、半導体薄膜はエッチングされる。溝の側壁および底部、ならびに第4の誘電体層114の上面に形成された半導体薄膜に加えて、溝の外側に形成された半導体薄膜がエッチングされ、半導体層102を形成する。
S135. 図22に示されるように、第2の誘電体層112を形成する。ここで、第2の誘電体層112は半導体層102を覆う。
ステップS135の具体的な実装プロセスについては、前述のステップS103を参照されたい。詳細はここでは再び説明されない。
S136. 図22に示されるように、ゲート106を形成する。ここで、ゲート106は、ゲート基部1061と、ゲート基部1061から延在するゲート本体1062とを含み、ゲート本体1062は、溝構造内に延在し、すなわち、ゲート本体1062は、第1の誘電体層113の側面、第2の電極108の側面、および第4の誘電体層114の側面に沿って延在し、ゲート基部1061は、ゲート本体1062の第1の電極109から離れた側に形成され、第2の誘電体層112は、ゲート106を半導体層102、第1の電極109、および第2の電極108から分離する。
ステップS136の具体的な実装プロセスについては、前述のステップS104を参照されたい。詳細はここでは再び説明されない。
なお、実施形態3と比較して、実施形態4では、ステップS132およびステップS133が追加されている。
実施形態4では、ステップS132とステップS133の両方が実行される。いくつかの実施形態では、ステップS132およびステップS133の一方が代替的に実行されてもよい。
また、実施形態4では、ステップS134で形成される半導体層102の構造は、実施形態3で形成される半導体層102の構造と同じである。いくつかの実施形態では、ステップS134で形成された半導体層102の構造は、実施形態1または実施形態2で形成された半導体層102の構成とも同じでありうる。
実施形態5
たとえば、図14に示す薄膜トランジスタ10の製造方法は、具体的には下記を含む。
S140. 図23に示されるように、基板101上に積層された、第1の伝導性薄膜1090、第1の誘電体薄膜1130および第2の伝導性薄膜1080を逐次的に形成する。
ステップS140の具体的な実装プロセスについては、前述のステップS100を参照されたい。詳細はここでは再び説明されない。
S141. 図23に示されるように、第1の伝導性薄膜1090、第1の誘電体薄膜1130および第2の伝導性薄膜1080をパターニングして、逐次的に積層された第1の電極109、第1の誘電体層113および第2の電極108を形成し、第1の電極109、第1の誘電体層113および第2の電極108は溝構造を形成する。
ステップS141の具体的な実装プロセスについては、前述のステップS101を参照されたい。詳細はここでは再び説明されない。
S142. 図23に示されるように、半導体層102を形成し、半導体層102は溝構造の側壁および底部に形成され、すなわち、半導体層102は第1の誘電体層113の側面および第2の電極108の側面に形成され、半導体層102は第1の誘電体層113の側面および第2の電極108の側面から、第1の電極109の第2の電極108に近い側の表面、すなわち第1の電極109の上面までさらに延在し、第1の電極109および第2の電極108の両方が半導体層102に電気的に接続される。
ステップS142の具体的な実装プロセスについては、前述のステップS112を参照されたい。詳細はここでは再び説明されない。
S143. 図23に示されるように、第3の誘電体層116を形成する。ここで、第3の誘電体層116は、溝構造の側壁および底部に形成される。
ステップS143は、2つの態様で実装されうることに留意されたい。第1の態様では、第3の誘電体層116は、化学気相堆積法、物理気相堆積法、スパッタリング、または電気めっきなどの方法を使用することによって直接形成することができる。この場合、第3の誘電体層116は、層全体であり、半導体層102、第2の電極108、第1の電極109、および第1の誘電体層113の露出面を覆う。第2の態様では、まず、化学気相堆積法、物理気相堆積法、スパッタリング、または電気めっきを用いて、第8の誘電体薄膜が形成されてもよい。第8の誘電体薄膜は、半導体層102、第2の電極108、第1の電極109、および第1の誘電体層113の露出面を覆う。その後、第8の誘電体薄膜がエッチングされる。溝の側面および底部に形成された部分に加えて、他の第8の誘電体薄膜がすべてエッチングされて、第3の誘電体層116を形成する。
S144. 図23に示されるように、第2の誘電体層112を形成する。ここで、第2の誘電体層112は、第3の誘電体層116、半導体層102、および第2の電極108を覆い、第2の誘電体層112の材料は、強誘電体材料である。
ステップS144の具体的な実装プロセスについては、前述のステップS103を参照されたい。詳細はここでは再び説明されない。
S145. 図23に示されるように、ゲート106を形成する。ここで、ゲート106は、ゲート基部1061と、ゲート基部1061から延在するゲート本体1062とを含み、ゲート本体1062は、溝構造内に延在し、すなわち、ゲート本体1062は、第1の誘電体層113の側面および第2の電極108の側面に沿って延在し、ゲート基部1061は、ゲート本体1062の第1の電極109から離れた側に形成され、第2の誘電体層112は、ゲート106を半導体層102、第1の電極109、および第2の電極108から分離する。
ステップS145の具体的な実装プロセスについては、前述のステップS104を参照されたい。詳細はここでは再び説明されない。
なお、実施形態5では、実施形態2と比較して、ステップS143が追加されている。
また、実施形態5では、ステップS142で形成される半導体層102の構造は、実施形態2で形成される半導体層102の構造と同じである。いくつかの実施形態では、ステップS142で形成された半導体層102の構造は、実施形態1または実施形態3で形成された半導体層102の構成とも同じである。
実施形態6
たとえば、図15に示される薄膜トランジスタ10の製造方法は、具体的には下記を含む。
S150. 図24に示されるように、基板101上に積層された、第1の伝導性薄膜1090、第1の誘電体薄膜1130および第2の伝導性薄膜1080を逐次的に形成する。
ステップS150の具体的な実装プロセスについては、前述のステップS100を参照されたい。詳細はここでは再び説明されない。
S151. 図24に示されるように、第1の伝導性薄膜1090、第1の誘電体薄膜1130および第2の伝導性薄膜1080をパターニングして、逐次的に積層された第1の電極109、第1の誘電体層113および第2の電極108を形成する。ここで、第1の電極109、第1の誘電体層113および第2の電極108は溝構造を形成する。
ステップS151の具体的な実装プロセスについては、前述のステップS101を参照されたい。詳細はここでは再び説明されない。
S152. 図24に示されるように、半導体層102を形成する。ここで、半導体層102は溝構造の側壁および底部に形成され、すなわち、半導体層102は第1の誘電体層113の側面および第2の電極108の側面に形成され、半導体層102は第1の誘電体層113の側面および第2の電極108の側面から第1の電極109の第2の電極108に近い側の表面、すなわち第1の電極1109の上面までさらに延在し、第1の電極109および第2の電極108の両方が半導体層102に電気的に接続される。
ステップS152の具体的な実装プロセスについては、前述のステップS112を参照されたい。詳細はここでは再び説明されない。
S153. 図24に示されるように、第3の誘電体層116を形成し、第3の誘電体層116は、溝構造の側壁および底部に形成される。
ステップS153の具体的な実装プロセスについては、前述のステップS143を参照されたい。詳細はここでは再び説明されない。
S154. 図24に示されるように、第1の伝導層117を形成し、第1の伝導層117は、溝構造の側壁および底部に形成される。
まず第4の伝導性薄膜が形成されてもよい。ここで、第4の伝導性薄膜は、第3の誘電体層116、半導体層102、第2の電極108、第1の誘電体層113、および第1の電極109の露出面を覆う；次いで、第4の伝導性薄膜がエッチングされる。溝の側面および底部に形成された部分に加えて、他の第4の伝導性薄膜がエッチングされて第1の伝導層117を形成する。
S155. 図24に示されるように、第2の誘電体層112を形成する。ここで、第2の誘電体層112は、第1の伝導層117、第2の誘電体層116、半導体層102、および第2の電極108を覆い、第2の誘電体層112の材料は、強誘電体材料である。
ステップS155の具体的な実装プロセスについては、前述のステップS103を参照されたい。詳細はここでは再び説明されない。
S156. 図24に示されるように、ゲート106を形成する。ここで、ゲート106は、ゲート基部1061と、ゲート基部1061から延在するゲート本体1062とを含み、ゲート本体1062は、溝構造内に延在し、すなわち、ゲート本体1062は、第1の誘電体層113の側面および第2の電極108の側面に沿って延在し、ゲート基部1061は、第1の電極109から離れたゲート本体1062の側に形成され、第2の誘電体層112は、ゲート106を半導体層102、第1の電極109、および第2の電極108から分離する。
ステップS156の具体的な実装プロセスについては、前述のステップS104を参照されたい。詳細はここでは再び説明されない。
なお、実施形態6では、実施形態5と比較して、ステップS154が追加されている。
実施形態7
たとえば、図12bに示される薄膜トランジスタ10の製造は、具体的に下記を含む。
S160. 図25に示されるように、基板101上に積層された、第1の伝導性薄膜1090、第1の誘電体薄膜1130および第2の伝導性薄膜1080を逐次的に形成する。
ステップS160の具体的な実装プロセスについては、前述のステップS100を参照されたい。詳細はここでは再び説明されない。
S161. 図25に示されるように、第1の伝導性薄膜1090、第1の誘電体薄膜1130および第2の伝導性薄膜1080をパターニングして、逐次的に積層された第1の電極109、第1の誘電体層113および第2の電極108を形成する。ここで、第1の電極109上の第1の誘電体層113および第2の電極108の投影の境界は、第1の電極109の境界内に位置する、すなわち、第1の誘電体層113および第2の電極108は、第1の電極109の中央領域に位置する。
ステップS161の具体的な実装プロセスについては、前述のステップS101を参照されたい。詳細はここでは再び説明されない。
S162. 図25に示されるように、半導体層102を形成する。ここで、半導体層102は、第2の電極108および第1の誘電体層113の露出面と第1の電極109の上面とを覆う、すなわち、半導体層102は、第2の電極108の上面および側面と、第1の誘電体層113の側面と、第1の電極109の上面とを覆う。
まず、半導体薄膜が、エピタキシャル成長法を使用することによって形成されてもよい。ここで、半導体薄膜は層全体であり、第1の電極109、第1の誘電体層113、および第2の電極108の露出面を覆い、その後、半導体薄膜はエッチングされる。第2の電極108の上面および側面、第1の誘電体層113の側面、ならびに第1の電極109の上面に形成された半導体薄膜に加えて、他の部分に形成された半導体薄膜がエッチングされ、それにより、半導体層102を形成する。
S163. 図25に示されるように、第2の誘電体層112を形成する。ここで、第2の誘電体層112は半導体層102を覆う。
ステップS163の具体的な実装プロセスについては、前述のステップS103を参照されたい。詳細はここでは再び説明されない。
S164. 図25に示されるように、ゲート106を形成する。ここで、ゲート106は、ゲート基部1061と、ゲート基部1061から延在するゲート本体1062とを含み、ゲート本体1062は、第1の誘電体層113および第2の電極108の側面全体のまわりに配置され、すなわち、ゲート本体1062は中空構造であり、ゲート基部1061は、ゲート本体1062の第1の電極109から離れた側に形成され、第2の誘電体層112は、ゲート106を半導体層102、第1の電極109、および第2の電極108から分離する。
ステップS164の具体的な実装プロセスについては、前述のステップS104を参照されたい。詳細はここでは再び説明されない。
実施形態8
たとえば、図12aに示される薄膜トランジスタの製造は、具体的には以下のステップを含む。
S170. 図26に示されるように、基板101上に積層された第1の伝導性薄膜1090、第1の誘電体薄膜1130および第2の伝導性薄膜1080を逐次的に形成する。
ステップS170の具体的な実装プロセスについては、前述のステップS100を参照されたい。詳細はここでは再び説明されない。
S171. 図26に示されるように、第1の伝導性薄膜1090、第1の誘電体薄膜1130、および第2の伝導性薄膜1080をパターニングして、逐次的に積層された第1の電極109、第1の誘電体層113、および第2の電極108を形成する。ここで、第1の電極109上の第1の誘電体層113および第2の電極108の投影の境界は、第1の電極109の境界と部分的に重なり、すなわち、第1の誘電体層113および第2の電極108は、第1の電極109のエッジ領域に位置する。
ステップS171の具体的な実装プロセスについては、前述のステップS101を参照されたい。詳細はここでは再び説明されない。
S172. 図26に示されるように、半導体層102を形成する。ここで、半導体層102は、第2の電極108の側面および第1の誘電体層113の側面上に形成され、半導体層102は、第2の電極108の側面および第1の誘電体層113の側面から第2の電極108の上面および第1の電極109の上面までさらに延在する。
まず、半導体薄膜がエピタキシャル成長法を使用することによって形成されてもよい。半導体薄膜は層全体であり、第1の電極109、第1の誘電体層113、および第2の電極108の露出面を覆う。その後、半導体薄膜はエッチングされる。第2の電極108の側面および第1の誘電体層113の側面、第2の電極108の上面、ならびに第1の電極109の上面に形成された半導体薄膜に加えて、他の部分に形成された半導体薄膜がエッチングされ、それにより、半導体層102を形成する。
S173. 図26に示されるように、第2の誘電体層112を形成する。ここで、第2の誘電体層112は半導体層102を覆う。
ステップS173は、2つの態様で実装されうることに留意されたい。第1の態様では、第2の誘電体層112は、化学気相堆積法、物理気相堆積法、スパッタリング、または電気めっきなどの方法を使用することによって直接形成されうる。この場合、第2の誘電体層112は、層全体であり、半導体層102、第2の電極108、第1の電極109、および第1の誘電体層113の露出面を覆う。第2の態様では、まず、化学気相堆積法、物理気相堆積法、スパッタリング、または電気めっきを用いて、第7の誘電体薄膜を形成する。第7の誘電体薄膜は、半導体層102、第2の電極108、第1の電極109、および第1の誘電体層113の露出面を覆う。その後、第7の誘電体薄膜がエッチングされる。半導体層102の第1の電極109から離れた側の表面に形成された第7の誘電体薄膜に加えて、別の場所に形成された第7の誘電体薄膜がエッチングされ、第2の誘電体層112を形成する。第1の態様は、添付図面には示されていない。
S174. 図26に示されるように、ゲート106を形成する。ここで、ゲート106は、ゲート基部1061と、ゲート基部1061から延在するゲート本体1062とを含み、ゲート本体1062は、第1の誘電体層113の側面および第2の電極108の側面に沿って延在し、ゲート基部1061は、第1の電極109から離れたゲート本体1062の側に形成され、第2の誘電体層112は、ゲート106を半導体層102、第1の電極109、および第2の電極108から分離する。
ステップS174の具体的な実装プロセスについては、前述のステップS104を参照されたい。詳細はここでは再び説明されない。
実施形態9
たとえば、図12cに示される薄膜トランジスタの製造は、具体的には下記を含む。
S180. 図27に示されるように、基板101上に積層された第1の伝導性薄膜1090、第1の誘電体薄膜1130および第2の伝導性薄膜1080を逐次的に形成する。
ステップS180の具体的な実装プロセスについては、前述のステップS100を参照されたい。詳細はここでは再び説明されない。
S181. 図27に示されるように、第1の伝導性薄膜1090、第1の誘電体薄膜1130および第2の伝導性薄膜1080をパターニングして、逐次的に積層された第1の電極109、第1の誘電体層113および第2の電極108を形成し、第1の電極109上の第1の誘電体層113および第2の電極108の投影の境界は、第1の電極109の境界と重なる。
ステップS181の具体的な実装プロセスについては、前述のステップS101を参照されたい。詳細はここでは再び説明されない。
S182. 図27に示されるように、半導体層102を形成する。半導体層102は、第1の電極109の側面、第1の誘電体層113の側面、および第2の電極108の側面に形成され、半導体層102は、第1の電極109の側面、第1の誘電体層113の側面、および第2の電極108の側面から、第1の電極109から離れた第2の電極108の側の表面、すなわち、第2の電極108の上面までさらに延在する。まず、半導体薄膜がエピタキシャル成長法を使用することによって形成されてもよく、半導体薄膜は層全体であり、第1の電極109、第1の誘電体層113、および第2の電極108の露出面を覆う；その後、半導体薄膜はエッチングされる。第1の電極109の左側面、第1の誘電体層113の左側面、第2の電極108の左側面、および第2の電極108の上面に形成された半導体薄膜に加えて、他の部分に形成された半導体薄膜がエッチングされ、それにより半導体層102を形成する。
S183. 図27に示されるように、第2の誘電体層112を形成する。ここで、第2の誘電体層112は半導体層102を覆う。
ステップS183は、2つの態様で実装されうることに留意されたい。第1の態様では、第2の誘電体層112は、化学気相堆積法、物理気相堆積法、スパッタリング、または電気めっきなどの方法を使用することによって直接形成されうる。この場合、第2の誘電体層112は、層全体であり、半導体層102、第2の電極108、第1の電極109、および第1の誘電体層113の露出面を覆う。第2の態様では、まず、化学気相堆積法、物理気相堆積法、スパッタリング、または電気めっきを用いて、第7の誘電体薄膜が形成されてもよい。第7の誘電体薄膜は、半導体層102、第2の電極108、第1の電極109、および第1の誘電体層113の露出面を覆う。その後、第7の誘電体薄膜がエッチングされる。半導体層102の側面および上面に形成された第7の誘電体薄膜に加えて、他の場所に形成された第7の誘電体薄膜がエッチングされ、それにより、第2の誘電体層112を形成する。第1の態様は、添付図面には示されていない。
S184. 図27に示されるように、ゲート106を形成する。ここで、ゲート106は、ゲート基部1061と、ゲート基部1061から延在するゲート本体1062とを含み、ゲート本体1062は、第1の誘電体層113の側面および第2の電極108の側面に沿って延在し、ゲート基部1061は、第1の電極109から離れたゲート本体1062の側に形成され、第2の誘電体層112は、ゲート106を半導体層102、第1の電極109、および第2の電極108から分離する。
ステップS184の具体的な実装プロセスについては、前述のステップS104を参照されたい。詳細はここでは再び説明されない。
実施形態7、実施形態8および実施形態9と前述の他の実施形態との間の違いは、積層される形成された第1の電極109、第1の誘電体層113、および第2の電極108の構造が異なることにあることに留意されたい。
実施形態10
たとえば、図16に示される薄膜トランジスタ10の製造方法は、具体的には下記を含む。
S190. 図28に示されるように、基板101上に逐次的に積層された第1の伝導性薄膜1090および第3の誘電体薄膜1131を形成する。
ステップS190の具体的な実装プロセスについては、前述のステップS100を参照されたい。詳細はここでは再び説明されない。
S191. 図28に示されるように、第3の誘電体薄膜1131上に変調ゲート電極118を形成する。
変調ゲート電極118を形成する具体的なプロセスは、まず、第5の伝導性薄膜を形成し、次いで、第5の伝導性薄膜をパターニングして、変調ゲート電極118を形成することであってもよい。
S192. 図28に示されるように、変調ゲート電極118上に第4の誘電体薄膜1132を形成する。ここで、第4の誘電体薄膜1132は変調ゲート電極118を覆う。
第4の誘電体薄膜1132は、化学気相堆積法、物理気相堆積法、スパッタリング、電気めっきなどの方法を利用して形成することができる。
S193. 図28に示されるように、第4の誘電体薄膜1132に研削加工を施す。
研削加工は、化学機械研磨技術を用いて、第4の誘電体薄膜1132に対して実行されてもよい。
ステップS193は任意的なステップであることに留意されたい。たとえば、いくつかの実施形態では、ステップS193は省略されてもよい。
S194. 図28に示されるように、第4の誘電体薄膜1132上に第2の伝導性薄膜1080を形成する。
第2の伝導性薄膜1080は、化学気相堆積法、物理気相堆積法、スパッタリング、電気めっきなどの方法を用いて形成することができる。
S195. 図28に示されるように、第2の伝導性薄膜1080をパターニングして第2の電極108を形成し、第4の誘電体薄膜1132および第3の誘電体薄膜1131をパターニングして第1の誘電体層113を形成し、第1の伝導性薄膜1090をパターニングして第1の電極109を形成する。ここで、第2の電極108、第1の誘電体層113および第1の電極109が溝構造を形成し、第1の誘電体層113が変調ゲート電極118を取り囲み、それにより変調ゲート電極118は第2の電極108および第1の電極109から離間される。
ステップS195の具体的な実装プロセスについては、前述のステップS101を参照されたい。詳細はここでは再び説明されない。
S196. 図28に示されるように、半導体層102を形成する。ここで、半導体層102は、溝構造の側壁および底部、ならびに第2の電極108の第1の電極109から離れた側の表面に形成され、すなわち、半導体層102は、第1の誘電体層113の側面および第2の電極108の側面に形成され、半導体層102は、第1の誘電体層113の側面および第2の電極108の側面から、第2の電極108の第1の電極109から離れた側の表面（すなわち、第2の電極108の上面）および第1の電極109の第2の電極108に近い側の表面（すなわち、第1の電極109の上面）までさらに延在し、第1の電極109および第2の電極108の両方は、半導体層102に電気的に接続される。
ステップS196の具体的な実装プロセスについては、前述のステップS122を参照されたい。詳細はここでは再び説明されない。
S197. 図28に示されるように、第2の誘電体層112を形成する。ここで、第2の誘電体層112は半導体層102を覆う。
ステップS197の具体的な実装プロセスについては、前述のステップS103を参照されたい。詳細はここでは再び説明されない。
S198. 図28に示されるように、ゲート106を形成する。ここで、ゲート106は、ゲート基部1061と、ゲート基部1061から延在するゲート本体1062とを含み、ゲート本体1062は、溝構造内に延在し、すなわち、ゲート本体1062は、第1の誘電体層113の側面および第2の電極108の側面に沿って延在し、ゲート基部1061は、第1の電極109から離れたゲート本体1062の側に形成され、第2の誘電体層112は、ゲート106を半導体層102、第1の電極109、および第2の電極108から分離する。
ステップS198の具体的な実装プロセスについては、前述のステップS104を参照されたい。詳細はここでは再び説明されない。
実施形態10と前述の他の実施形態との間の違いは、主に、実施形態10においてステップS191が追加されることにあることに留意されたい。
実施形態11
たとえば、図11に示される薄膜トランジスタ10の製造は、具体的には下記を含む。
S200. 図29に示されるように、基板101上に逐次的に積層された第1の伝導性薄膜1090および第1の誘電体薄膜1130を形成する。
ステップS200の具体的な実装プロセスについては、前述のステップS100を参照されたい。詳細はここでは再び説明されない。
S201. 図29に示されるように、第1の伝導性薄膜1090および第1の誘電体薄膜1130をパターニングして、逐次的に積層された第1の電極109および第1の誘電体層113を形成する。ここで、第1の誘電体層113および第1の電極109は溝構造を形成する。
ステップS201の具体的な実装プロセスについては、前述のステップS101を参照されたい。詳細はここでは再び説明されない。
S202. 図29に示されるように、半導体層102を形成する。ここで、半導体層102は、溝構造の側壁および底部、ならびに第1の誘電体層113の第1の電極109から離れた側の表面に形成され、すなわち、半導体層102は、第1の誘電体層113の側面に形成され、半導体層102は、第1の誘電体層113の側面から第1の電極109の第1の誘電体層113に近い側の表面（すなわち、第1の電極109の上面）および第1の誘電体層113の第1の電極109から離れた側の表面（すなわち、第1の誘電体層113の上面）までさらに延在し、第1の電極109は、半導体層102に電気的に接続される。
まず、半導体薄膜が、エピタキシャル成長法を使用することによって形成されてもよい。ここで、半導体薄膜は層全体であり、第1の電極109および第1の誘電体層113の露出面を覆い、その後、半導体薄膜はエッチングされる。溝の側壁および底部、ならびに第1の誘電体層113の上面に形成された半導体薄膜に加えて、溝の外側に形成された半導体薄膜がエッチングされて、半導体層102を形成する。
S203. 図29に示されるように、第2の電極108を形成する。ここで、第2の電極108は、第1の電極109から離れた第1の誘電体層113の側に位置する。すなわち、第2の電極108は、第1の誘電体層113の上面に位置する。
第2の電極108を形成するプロセスは、具体的には、まず、第2の伝導性薄膜を形成し、次いで、第2の伝導性薄膜をエッチングして第2の電極108を形成することであってもよい。
S204. 図29に示されるように、第2の誘電体層112を形成する。ここで、第2の誘電体層112は、半導体層102および第2の電極108を覆う。
ステップS204は、2つの態様で実装されうることに留意されたい。第1の態様では、第2の誘電体層112は、化学気相堆積法、物理気相堆積法、スパッタリング、または電気めっきなどの方法を使用することによって直接形成されうる。この場合、第2の誘電体層112は、層全体であり、半導体層102、第2の電極108、第1の電極109、および第1の誘電体層113の露出面を覆う。第2の態様では、まず、化学気相堆積法、物理気相堆積法、スパッタリング、または電気めっきを用いて、第7の誘電体薄膜が形成されてもよい。第7の誘電体薄膜は、半導体層102、第2の電極108、第1の電極109、および第1の誘電体層113の露出面を覆う。その後、第7の誘電体薄膜がエッチングされる。溝の側面および底部、ならびに第2の電極108の上面および側面に形成された部分に加えて、他の第7誘電体薄膜がすべてエッチングされ、それにより、第2の誘電体層112を形成する。第1の態様は、添付図面には示されていない。
S205. 図29に示されるように、ゲート106を形成し、ゲート106は、ゲート基部1061と、ゲート基部1061から延在するゲート本体1062とを含み、ゲート本体1062は、溝構造内に延在し、すなわち、ゲート本体1062は、第1の誘電体層113の側面および第2の電極108の側面に沿って延在し、ゲート基部1061は、第1の電極109から離れたゲート本体1062の側に形成され、第2の誘電体層112は、ゲート106を半導体層102、第1の電極109、および第2の電極108から分離する。
ステップS205の具体的な実装プロセスについては、前述のステップS104を参照されたい。詳細はここでは再び説明されない。
なお、実施形態11と前述の他の実施形態との違いは、主に、実施形態11における半導体層102および第2の電極108を形成するシーケンスが前述の他の実施形態と異なることにある。
本願の実施形態において提供される薄膜トランジスタ10は、前述の薄膜トランジスタ10の製造方法を使用することによって製造されてもよく、または別の製造方法を使用することによって製造されてもよいことを理解されたい。これは、ここでは限定されない。
本願のある実施形態は、基板101上に記憶アレイ201の少なくとも1つの層を形成することを含むメモリ製造方法をさらに提供する。
たとえば、図30に示されるように、図4に示される記憶アレイ201の任意の層を製造することは、具体的には以下のステップを含む。
S300. 基板101上に、平行に配置された複数の第1の信号線を形成する。
S301. 前記複数の第1の信号線上に、アレイ状に分布する複数の第1の薄膜トランジスタTr0と、平行に配置される複数の第2の信号線とを形成し、前記第1の薄膜トランジスタTr0の第1の電極109aは前記第1の信号線に電気的に接続され、前記第1の薄膜トランジスタTr0の第2の電極108aは前記第2の信号線に電気的に接続され、前記第1の信号線は読み出しビット線RBLまたは読み出しワード線RWLの一方であり、前記第2の信号線は、読み出しビット線RBLおよび読み出しワード線RWLの他方である。第1の薄膜トランジスタTr0は、前述の実施形態のいずれかで提供される薄膜トランジスタ10の製造方法を使用することによって製造されてもよい。ここで、アレイ状に分布する複数の第1の薄膜トランジスタTr0は、同期して形成されてもよいことが理解されうる。
なお、第1の信号線は読み出しビット線RBLであってもよく、第2の信号線は読み出しワード線RWLであってもよい。この場合、第1の薄膜トランジスタTr0の第1の電極109aは読み出しビット線RBLに電気的に接続され、第2の電極108aは読み出しワード線RWLに電気的に接続される。あるいはまた、第1の信号線は、読み出しワード線RWLであってもよく、第2の信号線は、読み出しビット線RBLである。この場合、第1の薄膜トランジスタTr0の第1の電極109aは、読み出しワード線RWLに電気的に接続され、第2の電極108aは、読み出しビット線RBLに電気的に接続される。
いくつかの実施形態では、第1の電極109aは第1の信号線と同期して形成されてもよく、第2の電極108aは第2の信号線と同期して形成されてもよいことが理解されうる。
S302. アレイ状に分布した複数の接続電極111を形成する。ここで、1つの第1の薄膜トランジスタTr0のゲート106aが1つの接続電極111に電気的に接続される。
ステップS302は任意的なステップであることに留意されたい。たとえば、いくつかの実施形態では、ステップS302は省略されてもよい。
まず、第6の伝導性薄膜が形成されてもよく、その後、第6の伝導性薄膜がエッチングされて、複数の接続電極111を形成する。
S303. 第1の薄膜トランジスタTr0の上に、アレイ状に分布した複数の第2の薄膜トランジスタTr1と、平行に配置された複数の書き込みビット線WBLとを形成する。ここで、第2の薄膜トランジスタTr1の第2の電極108bは書き込みビット線WBLに電気的に接続される。1つの第2の薄膜トランジスタTr1は、1つの第1の薄膜トランジスタTr0に対応し、第2の薄膜トランジスタTr1の第1の電極109bは、対応する第1の薄膜トランジスタTr0のゲート106aに電気的に接続される。第2の薄膜トランジスタTr1は、前述の実施形態のいずれかで提供される薄膜トランジスタ10の製造方法を使用することによって製造されうる。ここで、アレイ状に分布する複数の第2の薄膜トランジスタTr1は、同期して形成されてもよいことが理解される。
記憶アレイ201のいずれかの層の製造方法がステップS302を含むとき、第2の薄膜トランジスタTr1の第1の電極109bは、接続電極111を使用することによって、対応する第1の薄膜トランジスタTr0のゲート106aに電気的に接続されることに留意されたい。
いくつかの実施形態では、第2の薄膜トランジスタTr1の第2の電極108bは、書き込みビット線WBLと同期して形成されてもよい。
S304. 第2の薄膜トランジスタTr1上に平行に配置された複数の書き込みワード線WWLを形成する。ここで、第2の薄膜トランジスタTr1のゲート106bは、書き込みワード線WWLに電気的に接続される。
いくつかの実施形態では、書き込みワード線WWLは、第2の薄膜トランジスタTr1のゲート106bと同期して形成されてもよい。
前述の説明に基づいて、メモリ200が基板101上に配置された複数の層の記憶アレイ201を含む場合、メモリ200が製造されるとき、ステップS300～S304は、複数の層の記憶アレイ201を形成するために繰り返されてもよい。
さらに、記憶アレイ201の第1の層が製造された後、記憶アレイ201の第2の層が形成される前に、第6の誘電体層202がまず形成されてもよい。この場合、第6の誘電体層202は、記憶アレイ201の第2の層の基板として使用される。同様に、記憶アレイ201の第3の層、記憶アレイ201の第4の層などが製造される前に、やはりまず第6の誘電体層202が形成されてもよい。前述の説明は、単に本願の特定の実装であり、本願の保護範囲を限定することを意図するものではない。本願において開示される技術的範囲内で当業者によって容易に考え出される任意の変形または置換は、本願の保護範囲内に入るものとする。したがって、本願の保護範囲は、特許請求の範囲の保護範囲に従うものとする。

Claims (25)

  1. 薄膜トランジスタであって：
    上部に位置するゲート基部および該ゲート基部から底部に延びるゲート本体とを含むゲートと；
    前記底部に位置する第1の電極と；
    前記第1の電極と前記ゲート基部との間に位置する第2の電極と；
    前記第2の電極と前記第1の電極との間に配置される第1の誘電体層であって、前記第1の誘電体層は、前記第2の電極を前記第1の電極から分離するように構成される、第1の誘電体層と；
    前記ゲート本体の側面に沿って配置される半導体層と；
    前記半導体層を前記ゲートから分離する第2の誘電体層とを有しており、
    前記第1の電極および前記第2の電極は、それぞれ前記半導体層に電気的に接続されている、
    薄膜トランジスタ。
  2. 前記第2の電極は、前記ゲート基部の近くに配置される、請求項１に記載の薄膜トランジスタ。
  3. 前記半導体層は、前記ゲート基部の表面に沿って延在する延長部分をさらに含む、請求項１または２に記載の薄膜トランジスタ。
  4. 前記半導体層は、前記ゲート本体と前記第1の電極との間に位置する延長部分をさらに含む、請求項１ないし３のうちいずれか一項に記載の薄膜トランジスタ。
  5. 前記半導体層は、前記ゲート本体の側面全体を囲む、請求項１に記載の薄膜トランジスタ。
  6. 前記第2の電極は、前記第2の誘電体層から離れた前記半導体層の側に配置される、請求項１に記載の薄膜トランジスタ。
  7. 前記第2の電極は、前記半導体層と前記第2の誘電体層との間に配置される、請求項１に記載の薄膜トランジスタ。
  8. 当該薄膜トランジスタは、前記第2の電極と前記半導体層との間に配置された第4の誘電体層、および／または前記第1の電極と前記半導体層との間に配置された第5の誘電体層をさらに含む、請求項１に記載の薄膜トランジスタ。
  9. 当該薄膜トランジスタは、前記第1の電極と前記第2の電極との間に配置された変調ゲート電極をさらに含み、前記変調ゲート電極は、前記第1の誘電体層によって取り囲まれている、請求項１に記載の薄膜トランジスタ。
  10. 前記第1の電極がドレインであり、前記第2の電極がソースである；または
    前記第1の電極がソースであり、前記第2の電極がドレインである、
    請求項１に記載の薄膜トランジスタ。
  11. 基板上に配置された記憶アレイの少なくとも1つの層を含むメモリであって、記憶アレイの各層は、アレイ状に分布している複数の記憶セル、書き込みワード線、書き込みビット線、読み出しワード線および読み出しビット線を含み；前記記憶セルは、積層された第2の薄膜トランジスタおよび第1の薄膜トランジスタを含み；前記第1の薄膜トランジスタの第1の電極および第2の電極は、それぞれ前記読み出しワード線および前記読み出しビット線に電気的に接続され；前記第2の薄膜トランジスタのゲートは、前記書き込みワード線に電気的に接続され、前記第2の電極は前記書き込みビット線に電気的に接続され；
    前記第1の薄膜トランジスタおよび前記第2の薄膜トランジスタは、請求項１ないし１０のうちいずれか一項に記載の薄膜トランジスタであり；
    前記第2の薄膜トランジスタの第1の電極は、前記第1の薄膜トランジスタのゲートに近接し、前記第2の薄膜トランジスタの前記第1の電極は、前記第1の薄膜トランジスタの前記ゲートに電気的に接続されている、
    メモリ。
  12. 前記記憶セルは、前記第1の薄膜トランジスタと前記第2の薄膜トランジスタとの間に配置された接続電極をさらに含み；
    前記第1の薄膜トランジスタの前記ゲートは、前記接続電極を使用することによって前記第2の薄膜トランジスタの前記第1の電極に電気的に接続される、
    請求項１１に記載のメモリ。
  13. 第1の方向に沿って記憶アレイの各層内に逐次的に配置された複数の記憶セル内の第2の薄膜トランジスタのゲートは、同じ書き込みワード線に電気的に接続され；
    第2の方向に沿って記憶アレイの各層内に逐次的に配置された複数の記憶セル内の第2の薄膜トランジスタの第2の電極は、同じ書き込みビット線に電気的に接続され；
    前記第1の方向と前記第2の方向は直交する、
    請求項１１または１２に記載のメモリ。
  14. 前記第1の方向に沿って記憶アレイの各層に逐次的に配置された前記複数の記憶セルにおける第1の薄膜トランジスタの第2の電極は、同じ読み出しビット線に電気的に接続され、前記第2の方向に沿って記憶アレイの各層に逐次的に配置された前記複数の記憶セルにおける第1の薄膜トランジスタの第1の電極は、同じ読み出しワード線に電気的に接続される；
    前記第1の方向に沿って記憶アレイの各層に逐次的に配置された前記複数の記憶セルにおける第1の薄膜トランジスタの第2の電極は、同じ読み出しワード線に電気的に接続され、前記第2の方向に沿って記憶アレイの各層に逐次的に配置された前記複数の記憶セルにおける第1の薄膜トランジスタの第1の電極は、同じ読み出しビット線に電気的に接続される；
    前記第2の方向に沿って記憶アレイの各層に逐次的に配置された前記複数の記憶セルにおける第1の薄膜トランジスタの第2の電極は、同じ読み出しビット線に電気的に接続され、前記第1の方向に沿って記憶アレイの各層に逐次的に配置された前記複数の記憶セルにおける第1の薄膜トランジスタの第1の電極は、同じ読み出しワード線に電気的に接続される；または、
    前記第2の方向に沿って記憶アレイの各層に逐次的に配置された前記複数の記憶セルにおける第1の薄膜トランジスタの第2の電極は、同じ読み出しワード線に電気的に接続され、前記第1の方向に沿って記憶アレイの各層に逐次的に配置された前記複数の記憶セルにおける第1の薄膜トランジスタの第1の電極は、同じ読み出しビット線に電気的に接続され、
    前記第1の方向と第2の方向は直交する、
    請求項１１ないし１３のうちいずれか一項に記載のメモリ。
  15. 前記第1の薄膜トランジスタは、前記第1の電極と前記第2の電極との間に配置される第1の変調ゲート電極をさらに含み、前記第1の変調ゲート電極は、前記第1の薄膜トランジスタの第1の誘電体層によって囲まれ、同じ層に位置する複数の第1の薄膜トランジスタの第1の変調ゲート電極は、一緒に電気的に接続される；および／または、
    前記第2の薄膜トランジスタは、前記第1の電極と前記第2の電極との間に配置される第2の変調ゲート電極をさらに含み、前記第2の変調ゲート電極は、前記第2の薄膜トランジスタの第1の誘電体層によって囲まれ、同じ層に位置する複数の第2の薄膜トランジスタの第2の変調ゲート電極は、一緒に電気的に接続される、
    請求項１１ないし１４のうちいずれか一項に記載のメモリ。
  16. 回路基板と、前記回路基板に電気的に接続されたメモリとを有する電子デバイスであって、前記メモリは請求項１１ないし１５のうちいずれか一項に記載のメモリである、電子デバイス。
  17. 薄膜トランジスタの製造方法であって：
    基板上に、第1の電極、第1の誘電体層、第2の電極、および半導体層を形成するステップであって、前記第1の電極、前記第1の誘電体層、および前記第2の電極が順に積層され、前記第1の誘電体層が前記第1の電極を前記第2の電極から分離し、前記半導体層が前記第1の誘電体層の側面上に形成され、前記第1の電極および前記第2の電極がいずれも前記半導体層に電気的に接続される、ステップと；
    第2の誘電体層およびゲートを順次に形成するステップであって、前記ゲートは、上部に位置するゲート基部と、前記ゲート基部から底部まで延在するゲート本体とを含み、前記第2の誘電体層は、前記ゲートを前記半導体層、前記第1の電極、および前記第2の電極から分離する、ステップとを含む、
    製造方法。
  18. 前記第1の電極はドレインとして形成され、前記第2の電極はソースとして形成される；または
    前記第1の電極はソースとして形成され、前記第2の電極はドレインとして形成される、
    請求項１７に記載の製造方法。
  19. 基板上に第1の電極、第1の誘電体層、第2の電極、および半導体層を形成することは：
    前記基板上に積層された第1の伝導性薄膜、第1の誘電体薄膜、および第2の伝導性薄膜を順次形成するステップと；
    前記第1の伝導性薄膜、前記第1の誘電体薄膜、および前記第2の伝導性薄膜をパターニングして、逐次的に積層された前記第1の電極、前記第1の誘電体層、および前記第2の電極を形成するステップと；
    前記第1の誘電体層の側面および前記第2の電極の側面に前記半導体層を形成するステップとを含む、
    請求項１７または１８に記載の製造方法。
  20. 基板上に第1の電極、第1の誘電体層、第2の電極、および半導体層を形成することは：
    前記基板上に逐次的に積層された第1の伝導性薄膜および第3の誘電体薄膜を形成するステップと；
    前記第3の誘電体薄膜上に変調ゲート電極を形成するステップと；
    前記変調ゲート電極を取り囲む第4の誘電体薄膜を形成するステップと；
    前記第4の誘電体薄膜上に第2の伝導性薄膜を形成するステップと；
    前記第1の伝導性薄膜をパターニングして前記第1の電極を形成し、前記第4の誘電体薄膜および前記第3の誘電体薄膜をパターニングして前記第1の誘電体層を形成し、前記第2の伝導性薄膜をパターニングして前記第2の電極を形成するステップと；
    前記第1の誘電体層の側面および前記第2の電極の側面に前記半導体層を形成するステップとを含む、
    請求項１７または１８に記載の製造方法。
  21. 基板上に第1の電極、第1の誘電体層、第2の電極、および半導体層を形成することは：
    前記基板上に逐次的に積層された第1の伝導性薄膜および第1の誘電体薄膜を形成するステップと；
    前記第1の伝導性薄膜および前記第1の誘電体薄膜をパターニングして、逐次的に積層された前記第1の電極および前記第1の誘電体層を形成するステップと；
    前記第1の誘電体層の側面に前記半導体層を形成するステップと；
    前記第1の誘電体層上に前記第2の電極を形成するステップとを含む、
    請求項１７または１８に記載の製造方法。
  22. 前記第1の電極が形成された後、前記半導体層が形成される前に、当該製造方法は：
    第5の誘電体層を形成するステップをさらに含み、前記第5の誘電体層は前記第1の電極および前記半導体層にそれぞれ接触する、
    請求項１７ないし２１のうちいずれか一項に記載の製造方法。
  23. 前記第2の電極が形成された後、前記半導体層が形成される前に；または前記半導体層が形成された後、前記第2の電極が形成される前に、当該製造方法は：
    第4の誘電体層を形成するステップをさらに含み、前記第4の誘電体層は、前記第2の電極および前記半導体層にそれぞれ接触する、
    請求項１７ないし２２のうちいずれか一項に記載の製造方法。
  24. 基板上に記憶アレイの少なくとも1つの層を形成することを含む、メモリ製造方法であって、記憶アレイの任意の層の製造方法は：
    前記基板上に、平行に配置された複数の第1の信号線を形成するステップと；
    前記複数の第1の信号線上に、アレイ状に分布された複数の第1の薄膜トランジスタおよび平行に配置された複数の第2の信号線を形成するステップであって、前記第1の薄膜トランジスタは、請求項１７ないし２３のうちいずれか一項に記載の製造方法を用いて製造され、前記第1の薄膜トランジスタの第1の電極は前記第1の信号線に電気的に接続され、前記第1の薄膜トランジスタの第2の電極は前記第2の信号線に電気的に接続され；前記第1の信号線は、読み出しビット線および読み出しワード線のうちの一方であり、前記第2の信号線は、前記読み出しビット線および前記読み出しワード線のうちの他方である、ステップと；
    前記第1の薄膜トランジスタ上に、アレイ状に分布した複数の第2の薄膜トランジスタと、平行に配置された複数の書き込みビット線とを形成するステップであって、前記第2の薄膜トランジスタの第2の電極は前記書き込みビット線に電気的に接続され、前記第2の薄膜トランジスタは請求項１７ないし２３のうちいずれか一項に記載の製造方法を用いて製造され、1つの第2の薄膜トランジスタは1つの第1の薄膜トランジスタに対応し、前記第2の薄膜トランジスタの第1の電極は対応する第1の薄膜トランジスタのゲートに電気的に接続される、ステップと；
    前記第2の薄膜トランジスタ上に、平行に配置された複数の書き込みワード線を形成するステップであって、第2の薄膜トランジスタのゲートは書き込みワード線に電気的に接続される、ステップとを含む、
    メモリ製造方法。
  25. 前記複数の第1の信号線上に、アレイ状に分布する複数の第1の薄膜トランジスタと、平行に配置された複数の第2の信号線とを形成した後、前記第1の薄膜トランジスタ上に、アレイ状に分布する複数の第2の薄膜トランジスタと、平行に配置された複数の書き込みビット線とを形成する前に、記憶アレイの任意の層の製造方法は：
    アレイ状に分布する複数の接続電極を形成するステップをさらに含み、前記第1の薄膜トランジスタのゲートは、該接続電極を使うことによって、対応する第2の薄膜トランジスタの第1の電極に電気的に接続される、
    請求項２４に記載のメモリ製造方法。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4273932A4 (en) * 2021-03-08 2024-05-29 Huawei Technologies Co., Ltd. SEMICONDUCTOR APPARATUS, ELECTRONIC DEVICE AND TRANSISTOR FORMATION METHOD
WO2024031438A1 (zh) * 2022-08-10 2024-02-15 华为技术有限公司 一种三维存储阵列、存储器及电子设备
CN117766593A (zh) * 2022-09-15 2024-03-26 华为技术有限公司 一种电容结构、电容阵列、存储器及电子设备
CN117479527A (zh) * 2022-09-21 2024-01-30 北京超弦存储器研究院 一种存储结构、电子设备
CN117835693A (zh) * 2022-09-27 2024-04-05 华为技术有限公司 一种存储阵列、存储器及电子设备
CN117832252A (zh) * 2022-09-27 2024-04-05 长鑫存储技术有限公司 半导体结构及其读写控制方法和制造方法
CN118076095A (zh) * 2022-11-14 2024-05-24 长鑫存储技术有限公司 一种半导体结构及其制备方法
CN117423364A (zh) * 2022-11-15 2024-01-19 北京超弦存储器研究院 一种存储电路、存储单元、电子设备和数据读写方法
WO2024105515A1 (ja) * 2022-11-17 2024-05-23 株式会社半導体エネルギー研究所 半導体装置、及びその作製方法
WO2024105516A1 (ja) * 2022-11-17 2024-05-23 株式会社半導体エネルギー研究所 半導体装置、及びその作製方法
CN117425338A (zh) * 2022-12-23 2024-01-19 北京超弦存储器研究院 存储单元、存储器及其制备方法、电子设备
WO2024194729A1 (ja) * 2023-03-17 2024-09-26 株式会社半導体エネルギー研究所 半導体装置、及び、半導体装置の作製方法
WO2024201207A1 (ja) * 2023-03-24 2024-10-03 株式会社半導体エネルギー研究所 半導体装置、及び、半導体装置の作製方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3955409B2 (ja) * 1999-03-17 2007-08-08 株式会社ルネサステクノロジ 半導体記憶装置
JP4849817B2 (ja) * 2005-04-08 2012-01-11 ルネサスエレクトロニクス株式会社 半導体記憶装置
TWI496249B (zh) * 2013-01-09 2015-08-11 Macronix Int Co Ltd 三維反及快閃記憶體
US9698156B2 (en) * 2015-03-03 2017-07-04 Macronix International Co., Ltd. Vertical thin-channel memory
CN105655368B (zh) * 2016-01-15 2018-09-25 中国科学院上海微系统与信息技术研究所 一种三维堆叠相变存储阵列器件及其制备方法
CN106940504A (zh) * 2017-05-04 2017-07-11 京东方科技集团股份有限公司 一种阵列基板、其制作方法及液晶显示面板、显示装置
CN107591480A (zh) * 2017-09-01 2018-01-16 深圳市华星光电技术有限公司 像素结构垂直沟道有机薄膜晶体管及其制作方法
US11139296B2 (en) * 2018-03-30 2021-10-05 Intel Corporation CMOS circuit with vertically oriented n-type transistor and method of providing same

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