JP2024501390A - 表示基板及び表示装置 - Google Patents

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Abstract

表示基板（１０）及び表示装置（３０）であって、該表示基板（１０）は第１導電性構造（１１０）を備え、該第１導電性構造（１１０）は、対向する第１表面（１１１）と第３表面（１１３）、及び対向する第２表面（１１２）と第４表面（１１４）を備え、該第１表面（１１１）と第２表面（１１２）の材料が同じであり、該第１表面（１１１）及び第２表面（１１２）はそれぞれベース基板（１０１）の板面と異なる夾角をなし、該第１表面（１１１）に第１表面微細構造（１１）が配置され、該第２表面（１１２）に第２表面微細構造（１２）が配置され、該第１表面微細構造（１１）はベース基板（１０１）に垂直な第１断面（１１ａ）を有し、該第１断面（１１ａ）は該第３表面（１１３）に第１正投影（Ｃ１Ｃ２）を有し、該第１正投影（Ｃ１Ｃ２）の長さは該第１表面微細構造（１１）の該第１断面（１１ａ）での長さよりも短く、該第２表面微細構造（１２）はベース基板（１０１）に垂直な第２断面（１２ａ）を有し、該第２断面（１２ａ）は該第４表面（１１４）に第２正投影（Ｄ１Ｄ２）を有し、該第２正投影（Ｄ１Ｄ２）の長さは該第２表面微細構造（１２）の該第２断面（１２ａ）での長さよりも短い。該表示基板（１０）は、歩留まりを効果的に向上させることができる。

Description

本願は、２０２１年１月４日に提出された中国特許出願第２０２１１００００８６６．２の優先権を主張し、ここで上記中国特許出願に開示されている全内容は本願の一部として援用されている。
本開示の実施例は表示基板及び表示装置を提供する。
表示分野では、有機発光ダイオード（ＯＬＥＤ）表示パネルは、自発光でき、コントラストが高く、エネルギー消費が低く、視野角が広く、応答速度が速く、フレキシブルパネルに使用可能であり、使用温度範囲が広く、製造が簡単である等の特徴を有し、幅広い発展の将来性を有する。表示装置の中核となる半導体素子技術も急速な進歩を遂げている。従来の表示装置について、有機発光ダイオード（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、ＯＬＥＤと略称）は、電流型発光デバイスとして、自発光でき、応答速度が速く、視野角が広く、及びフレキシブルベースに製造可能である等の特徴を有するため、高性能表示技術分野でますます多く応用されている。
本開示の少なくとも１つの実施例は表示基板を提供し、ベース基板と、前記ベース基板上に位置する第１導電性構造と、を備える。前記第１導電性構造は、前記ベース基板から離れる第１表面及び第２表面を備え、前記第１表面及び前記第２表面の材料が同じであり、前記第１表面と前記ベース基板の板面は第１夾角を有し、前記第２表面と前記ベース基板の板面は前記第１夾角とは異なる第２夾角を有し、前記第１表面に第１表面微細構造が配置され、前記第２表面に第２表面微細構造が配置され、前記第１導電性構造は、前記ベース基板に近接する第３表面及び第４表面をさらに備え、前記第３表面は前記第１表面と対向し、前記第４表面は前記第２表面と対向し、前記第１表面微細構造は前記ベース基板に垂直な第１断面を有し、前記第１断面は前記第３表面で第１正投影を有し、前記第１正投影の長さは、前記第１表面微細構造の前記第１断面での長さよりも短く、前記第２表面微細構造は前記ベース基板に垂直な第２断面を有し、前記第２断面は前記第４表面で第２正投影を有し、前記第２正投影の長さは、前記第２表面微細構造の前記第２断面での長さよりも短い。
いくつかの例では、前記第１断面の両端間の距離及び前記第２断面の両端間の距離はそれぞれ０．１ミクロンよりも大きくて１ミクロンよりも小さい。
いくつかの例では、前記ベース基板に垂直な方向に、前記第１表面微細構造は前記第３表面と少なくとも部分的に重なり、前記第２表面微細構造は前記第４表面と少なくとも部分的に重なる。
いくつかの例では、前記第３表面及び前記第４表面の少なくとも１つは平坦な表面である。
いくつかの例では、前記第１表面微細構造の前記第３表面での正投影の面積は、前記第１表面微細構造の表面積よりも小さく、前記第２表面微細構造の前記第４表面での正投影の面積は、前記第２表面微細構造の表面積よりも小さい。
いくつかの例では、前記第１導電性構造の前記第１表面微細構造での最小厚さは、前記第１導電性構造の平均厚さよりも小さく且つ前記第１導電性構造の平均厚さの３／５よりも大きい。
いくつかの例では、前記第１表面微細構造は、前記第１断面に第１端点、第１中間点及び第２端点を有し、前記第２表面微細構造は、第３端点、第２中間点及び第４端点を有し、前記第１中間点と前記第３表面との距離は、前記第１端点及び第２端点と前記第３表面との距離といずれも等しくなく、前記第２中間点と前記第４表面との距離は、前記第３端点及び前記第４端点と前記第４表面との距離といずれも等しくない。
いくつかの例では、前記第１夾角は０度よりも大きく、前記第２夾角は０度に等しい。
いくつかの例では、前記第１表面微細構造は前記第１断面に第１端点及び第２端点を有し、前記第２表面微細構造は前記第２断面に第３端点及び第４端点を有し、前記第１端点と前記第２端点により形成される線分の中点と、前記第３端点と前記第４端点により形成される線分の中点との、前記ベース基板の板面に対する距離は異なる。
いくつかの例では、前記第１端点と前記第２端点との距離は、前記第３端点と前記第４端点との距離よりも大きい。
いくつかの例では、前記表示基板は、前記第１導電性構造の前記ベース基板に近接する側に位置する第１絶縁層をさらに備え、前記第１絶縁層は、前記第１導電性構造の第３表面及び第４表面とそれぞれ直接に接触する第１部分及び第２部分を備え、前記第１部分の最小厚さは前記第２部分の最小厚さよりも小さい。
いくつかの例では、前記表示基板は、前記第１絶縁層の前記ベース基板に近接する側に位置する第２導電性構造をさらに備え、前記第１絶縁層の第１部分は前記第２導電性構造の少なくとも一部を被覆する。
いくつかの例では、ベース基板に垂直な方向に、前記第１表面微細構造は前記第２導電性構造と重ならない。
いくつかの例では、前記第１導電性構造は、前記第１絶縁層を貫通する第１ビアを介して前記第２導電性構造に電気的に接続され、前記ベース基板に垂直な方向に、前記第１表面微細構造は前記第１ビアの少なくとも一部と重なる。
いくつかの例では、前記第１絶縁層は積層された第１サブ層及び第２サブ層を備え、前記第２サブ層は前記第１サブ層よりも前記ベース基板から離れ、前記第１サブ層は前記第１ビアによって露出された第１側面を備え、前記第２サブ層は前記第１ビアによって露出された第２側面を備え、前記第１側面及び前記第２側面のうち少なくとも１つは前記第１導電性構造の第３表面と直接に接触する。
いくつかの例では、前記第１側面と前記ベース基板との夾角は前記第２側面と前記ベース基板との夾角よりも大きい。
いくつかの例では、前記第２サブ層の緻密性は前記第１サブ層の緻密性よりも高い。
いくつかの例では、前記第１表面の酸素含有量は前記第３表面の酸素含有量よりも高い。
いくつかの例では、前記第１表面微細構造は前記第１断面に第１端点及び第２端点を有し、前記第１断面の前記第３表面に最も近い点と、前記第１端点及び前記第２端点との距離は等しくない。
いくつかの例では、前記第１表面微細構造は第１凹面構造を備え、前記第２表面微細構造は第２凹面構造を備える。
いくつかの例では、前記表示基板は、前記ベース基板上に位置する複数のサブ画素をさらに備え、前記複数のサブ画素は、第１方向及び前記第１方向と交差する第２方向に沿って複数の画素列及び複数の画素行として配置され、前記複数のサブ画素のそれぞれは、前記ベース基板上の第１トランジスタ、第２トランジスタ、第３トランジスタ及び蓄積コンデンサーを備え、前記第２トランジスタの第１極は前記蓄積コンデンサーの第１コンデンサー電極及び前記第１トランジスタのゲートに電気的に接続され、前記第２トランジスタの第２極はデータ信号を受信するように配置され、前記第２トランジスタのゲートは第１制御信号を受信するように配置され、前記第２トランジスタは、前記第１制御信号に応答して前記データ信号を前記第１トランジスタのゲート及び前記蓄積コンデンサーに書き込むように配置され、前記第１トランジスタの第１極は前記蓄積コンデンサーの第２コンデンサー電極に電気的に接続され、発光素子の第１電極に電気的に接続されるように配置され、前記第１トランジスタの第２極は第１電源電圧を受けるように配置され、前記第１トランジスタは、前記第１トランジスタのゲートの電圧の制御により前記発光素子を駆動するための電流を制御するように配置され、前記第３トランジスタの第１極は前記第１トランジスタの第１極及び前記蓄積コンデンサーの第２コンデンサー電極に電気的に接続され、前記第３トランジスタの第２極は検出回路に接続されるように配置される。
いくつかの例では、前記第１表面微細構造の前記ベース基板での正投影と前記第２表面微細構造の前記ベース基板での正投影との中心距離の前記第１方向及び前記第２方向における成分は、それぞれ前記複数のサブ画素のそれぞれの前記第１方向及び前記第２方向における平均サイズよりも小さい。
いくつかの例では、各画素列のサブ画素は同じ色の光を発する。
いくつかの例では、前記第１表面微細構造は第１凹面構造を備え、前記第２表面微細構造は第２凹面構造を備え、前記第１凹面構造及び前記第２凹面構造は前記第１導電性構造の延在方向に沿って配列され、同じ色のサブ画素に向かっている。
いくつかの例では、前記表示基板は、前記第１トランジスタのゲートから突出する延在部をさらに備え、前記延在部は、前記第１トランジスタのゲートから前記第２方向に沿って延在し、前記ベース基板に垂直な方向に前記第２トランジスタの第１極と少なくとも部分的に重なり、且つ電気的に接続される。
いくつかの例では、前記第２トランジスタの活性層は、第１極接触領域、第２極接触領域、及び前記第１極接触領域と前記第２極接触領域との間に位置するチャネル領域を備え、前記第２トランジスタの第１極は、第２ビアを介して前記第１極接触領域、前記延在部及び前記第１コンデンサー電極にそれぞれ電気的に接続される。
いくつかの例では、前記第２ビアは、前記第１方向に沿って延在し、前記延在部の表面及び前記第１方向において対向する２つの側面の少なくとも一部を露出させる。
いくつかの例では、前記延在部は、前記第２ビアを第１凹溝及び第２凹溝に区切り、前記第２トランジスタの第１極は、前記第１凹溝及び前記第２凹溝を充填し、前記延在部の前記２つの側面を被覆し、前記第２トランジスタの第１極は、第１部分、第２部分及び第３部分を備え、前記第２部分は前記延在部の前記表面を被覆し、前記第１部分は前記第１凹溝を被覆し、前記第３部分は前記第２凹溝を被覆し、前記第１部分及び前記第３部分はさらにそれぞれ前記延在部の前記２つの側面を被覆する。
いくつかの例では、前記第１導電性構造は前記第２トランジスタの第１極であり、前記第１表面微細構造及び前記第２表面微細構造はいずれも前記第２トランジスタの第１極の第３部分に位置する。
いくつかの例では、前記第１表面微細構造の前記第１方向におけるサイズは、前記第３部分の前記第１方向における最大サイズの１０分の１よりも小さい。
いくつかの例では、前記第１表面微細構造の前記第１方向におけるサイズは、前記第２ビアの前記ベース基板での正投影の前記第１方向における最大サイズの１０分の１よりも小さい。
いくつかの例では、前記複数のサブ画素のそれぞれは前記発光素子をさらに備え、前記発光素子は、順次に積層された第１電極、発光層及び第２電極を備え、前記第１電極は前記第２電極よりも前記ベース基板に近接し、前記発光素子の第１電極は、第３ビアを介して前記発光素子が所在するサブ画素の第１トランジスタの第１極に電気的に接続される。
いくつかの例では、前記発光素子の第１電極は、前記第１方向に順次接続された第１電極部、第２電極部及び第３電極部を備え、前記第１電極部は、対応する第１トランジスタの第１極に電気的に接続することに用いられ、前記ベース基板に垂直な方向に前記対応する第１トランジスタの第１極と重なり、前記発光素子の第３電極部は、前記ベース基板に垂直な方向に前記発光素子の開口領域と少なくとも部分的に重なる。
いくつかの例では、前記第１電極部の前記第１方向における最大サイズと前記第２方向における最大サイズとの和は、前記第３電極部の前記第１方向における最大サイズと前記第２方向における最大サイズとの和よりも小さく、前記第２電極部の前記第１方向における最大サイズと前記第２方向における最大サイズとの和は、前記第３電極部の前記第１方向における最大サイズと前記第２方向における最大サイズとの和よりも小さい。
いくつかの例では、前記表示基板は、複数の第１表面微細構造及び複数の第２表面微細構造を備え、前記複数の第１表面微細構造及び複数の第２表面微細構造のうちの一部分はベース基板に垂直な方向に前記第１電極部と重なり、前記複数の第１表面微細構造及び複数の第２表面微細構造のうちの他の部分は前記ベース基板に垂直な方向に前記第３電極部と重なり、前記第１電極部と重なる第１表面微細構造及び第２表面微細構造の分布密度は、前記第３電極部と重なる第１表面微細構造及び第２表面微細構造の分布密度よりも高い。
いくつかの例では、前記発光素子の第１電極の第２電極部の前記第２方向における平均サイズは、前記第１電極部の前記第２方向における平均サイズよりも小さく、また、前記第３電極部の前記第２方向における平均サイズよりも小さい。
いくつかの例では、前記複数の画素行は第１画素行を備え、前記第１画素行は複数の画素部に分割され、各画素部は、前記第２方向に沿って順次に配置される第１サブ画素、第２サブ画素及び第３サブ画素を備え、前記第１サブ画素、前記第２サブ画素及び前記第３サブ画素はそれぞれ３つの基本色の光を発するように配置され、前記表示基板は、前記第２方向に沿って延在する第１走査線をさらに備え、前記第１走査線は、前記第１サブ画素、第２サブ画素及び第３サブ画素内の第２トランジスタのゲートに電気的に接続されて前記第１制御信号を提供する。
いくつかの例では、前記第１走査線は、前記ベース基板に垂直な方向に、前記第１サブ画素の発光素子の第１電極の第２電極部と重なる。
いくつかの例では、前記表示基板は、前記発光素子の第１電極の前記ベース基板に近接する側に位置するカラーフィルタ層をさらに備え、前記カラーフィルタ層は、前記第１サブ画素、前記第２サブ画素及び前記第３サブ画素にそれぞれ対応する複数のカラーフィルタ部を備え、前記第１サブ画素、前記第２サブ画素及び前記第３サブ画素が発した光はそれぞれ対応するカラーフィルタ部を通って表示基板から出射されて表示光を形成する。
いくつかの例では、前記ベース基板に垂直な方向に、前記第１サブ画素に対応するカラーフィルタ部、前記第２サブ画素に対応するカラーフィルタ部はいずれもベース基板に垂直な方向に前記第２表面微細構造と重なる。
いくつかの例では、前記ベース基板に垂直な方向に、前記複数のカラーフィルタ部のそれぞれは、対応するサブ画素の発光素子の第１電極の第３電極部と重なり、前記対応するサブ画素の発光素子の第１電極の第１電極部と重ならない。
いくつかの例では、前記第１走査線は、前記カラーフィルタ層の前記ベース基板に近接する側に位置し、前記ベース基板に垂直な方向に、前記第１サブ画素の発光素子の第１電極の第２電極部の前記第１走査線と重なる部分はさらに、前記第１サブ画素に対応するカラーフィルタ部と重なる。
いくつかの例では、前記第１走査線は、交互に接続された第１部分及び第２部分を備え、前記第２部分は環状構造である。
いくつかの例では、前記ベース基板に垂直な方向に、前記第１サブ画素の発光素子の第１電極は、前記第１走査線の第１部分と重なり、前記第１走査線の第２部分と重ならない。
いくつかの例では、前記表示基板は、前記第１方向に沿って延在する複数の第１信号線をさらに備え、前記ベース基板に垂直な方向に、前記複数の第１信号線は、前記第１走査線の第２部分と重なって前記第２方向に沿って配置される複数の第１中空領域を画定する。
いくつかの例では、各画素部内の対応する複数の第１中空領域の幾何学的中心は一直線上にない。
いくつかの例では、前記ベース基板に垂直な方向に、前記第１サブ画素に対応するカラーフィルタ部は前記複数の第１中空領域のうちの少なくとも１つと重なり、前記第２サブ画素に対応するカラーフィルタ部は前記複数の第１中空領域といずれも重ならない。
いくつかの例では、前記ベース基板に垂直な方向に、前記第１サブ画素に対応するカラーフィルタ部は、前記複数の第１中空領域のうちの１つの第１中空領域と重なり、且つ第１重なり面積を有し、前記第２サブ画素に対応するカラーフィルタ部は、前記複数の第１中空領域のうちの別の第１中空領域と重なり、且つ第２重なり面積を有し、前記第１重なり面積と前記第２重なり面積とは異なる。
いくつかの例では、前記第１重なり面積と前記第２重なり面積との差の絶対値は（ｎ＊λ）２よりも大きく、λは前記第１サブ画素及び第２サブ画素が発した光の波長のうち大きい方の値である。
いくつかの例では、前記表示基板は、複数の第１表面微細構造及び複数の第２表面微細構造を備え、前記複数の第１表面微細構造及び複数の第２表面微細構造のうちの一部はベース基板に垂直な方向に前記第１走査線の第１部分と重なり、前記複数の第１表面微細構造及び複数の第２表面微細構造のうちの他の部分は前記ベース基板に垂直な方向に前記第１走査線の第２部分と重なり、ベース基板に垂直な方向に、前記第１走査線の第２部分と重なる第１表面微細構造及び第２表面微細構造の分布密度は、前記第１走査線の第１部分と重なる第１表面微細構造及び第２表面微細構造の分布密度よりも高い。
いくつかの例では、前記第１重なり面積は、前記複数の第１表面微細構造又は前記第２表面微細構造のそれぞれの前記ベース基板での正投影の面積よりも大きく、前記第２重なり面積は、前記複数の第１表面微細構造又は前記第２表面微細構造のそれぞれの前記ベース基板での正投影の面積よりも大きい。
いくつかの例では、前記画素部は、白色光を発するように配置される第４サブ画素をさらに備え、前記複数の第１中空領域のうち、前記第４サブ画素に近接する第１中空領域はいずれも前記ベース基板に垂直な方向に前記カラーフィルタ層と重ならない。
いくつかの例では、前記複数の第１信号線は、前記複数の画素列に１対１で対応して接続される複数のデータ線を備え、前記第１画素行について、複数のデータ線は、前記複数の画素部に１対１で対応する複数のデータ線群に分割され、各データ線群は、それぞれ前記第１サブ画素、第２サブ画素及び第３サブ画素に接続される第１データ線、第２データ線及び第３データ線を備え、各前記画素部について、前記画素部に対応して接続される前記第１データ線、前記第２データ線及び前記第３データ線はいずれも前記第１サブ画素と前記第３サブ画素との間に位置する。
いくつかの例では、前記表示基板は、前記第１方向に沿って延在する複数の電源線をさらに備え、前記複数の電源線は、前記複数のサブ画素に前記第１電源電圧を提供するように配置され、前記複数の電源線のそれぞれと前記複数のデータ線のいずれか１つとの間に少なくとも１つの画素列が介在されている。
いくつかの例では、前記表示基板は、複数の第１表面微細構造及び複数の第２表面微細構造を備え、前記複数の第１表面微細構造及び複数の第２表面微細構造のうちの一部分は前記複数のデータ線に分布し、前記複数の第１表面微細構造及び複数の第２表面微細構造のうちの他の部分は前記複数の電源線に分布し、前記複数の第１表面微細構造及び前記複数の第２表面微細構造の前記複数のデータ線での分布密度は、前記複数の第１表面微細構造及び前記複数の第２表面微細構造の前記複数の電源線での分布密度よりも高い。
いくつかの例では、前記第２サブ画素は、前記第３サブ画素に直接に隣接し、前記第３サブ画素は、前記第２方向において対向する第１側及び第２側を有し、前記第２データ線及び前記第３データ線は、前記第３サブ画素の第１側に位置し且つ前記第２サブ画素と前記第３サブ画素との間に位置する。
いくつかの例では、前記第３サブ画素の発光素子の第１電極の第２電極部は、第１電極部及び第３電極部に対して、前記第３サブ画素の第２側から離れる方向に凹んでいる。
いくつかの例では、前記ベースに垂直な方向に、前記第２データ線、前記第３データ線はそれぞれ前記カラーフィルタ層と少なくとも部分的に重なる。
いくつかの例では、前記画素部は、白色光を発するように配置される第４サブ画素をさらに備え、前記各データ線群は、前記第４サブ画素に接続される第４データ線をさらに備え、
ベース基板に垂直な方向に、前記第４データ線は前記カラーフィルタ層と重ならない。
いくつかの例では、前記複数の画素行は、前記第１方向に前記第１画素行に直接に隣接する第２画素行をさらに備え、前記第２画素行は、前記第２方向に沿って順次配列された第５サブ画素、第６サブ画素及び第７サブ画素を備え、前記第５サブ画素は前記第１サブ画素と同一画素列に位置し、前記第６サブ画素は前記第２サブ画素と同一画素列に位置し、前記第７サブ画素は前記第３サブ画素と同一画素列に位置する。
いくつかの例では、前記第１サブ画素に対応するカラーフィルタ部は前記第５サブ画素に近接する側辺を有し、前記側辺は前記第２方向に平行である。
いくつかの例では、前記表示基板は、前記第２方向に沿って延在する第２走査線をさらに備え、前記第２走査線は、前記第５サブ画素、第６サブ画素及び第７サブ画素内の第３トランジスタのゲートに電気的に接続されて前記第２制御信号を提供する。
いくつかの例では、前記第２走査線は、交互に接続された第１部分及び第２部分を備え、前記第２部分は環状構造である。
いくつかの例では、前記ベース基板に垂直な方向に、前記複数の第１信号線は、前記第２走査線の第２部分と重なって前記第２方向に沿って順次に配置される複数の第２中空領域を画定する。
いくつかの例では、前記第１導電性構造は前記複数の第１信号線の１つであり、前記第１表面微細構造及び前記第２表面微細構造は前記第１信号線に位置し、前記第１表面微細構造は、前記ベース基板に垂直な方向に、前記第１信号線に対応する第２中空領域と少なくとも部分的に重なる。
いくつかの例では、前記ベース基板に垂直な方向に、前記第１サブ画素に対応するカラーフィルタ部は、前記複数の第２中空領域のうちの１つの第２中空領域と重なり、且つ第３重なり面積を有し、前記第２サブ画素に対応するカラーフィルタ部は、前記複数の第２中空領域のうちの別の第２中空領域と重なり、且つ第４重なり面積を有し、前記第３サブ画素に対応するカラーフィルタ部は、前記複数の第２中空領域のうちのさらに別の第２中空領域と重なり、且つ第５重なり面積を有し、前記第３重なり面積、前記第４重なり面積及び前記第５重なり面積はいずれも異なる。
いくつかの例では、前記第３トランジスタの第２極は、第４ビアを介して前記第２方向に沿って延在する検出部に電気的に接続され、前記検出部は、前記第１方向に沿って延在する検出線に電気的に接続され、それにより、前記第３トランジスタの第２極は、前記検出部及び前記検出線を介して前記検出回路に接続される。
いくつかの例では、前記第１導電性構造は前記第３トランジスタの第２極であり、前記第１表面微細構造及び前記第２表面微細構造は前記第３トランジスタの第２極に位置し、前記第１表面微細構造は、前記ベース基板に垂直な方向に前記第４ビアと少なくとも部分的に重なる。
いくつかの例では、前記第３トランジスタの活性層は、第１極接触領域、第２極接触領域、及び前記第１極接触領域と前記第２極接触領域との間に位置するチャネル領域を備え、前記第３トランジスタの第１極は、第５ビアを介して前記第３トランジスタの第１極接触領域に電気的に接続される。
いくつかの例では、前記第１導電性構造は前記第３トランジスタの第１極であり、前記第１表面微細構造及び前記第２表面微細構造は前記第３トランジスタの第１極に位置し、前記第１表面微細構造は、前記ベース基板に垂直な方向に前記第５ビアと少なくとも部分的に重なる。
本開示の少なくとも１つの実施例は表示基板をさらに提供し、ベース基板と、前記ベース基板上に位置する第１導電性構造と、を備え、前記第１導電性構造は、前記ベース基板から離れる第１表面及び第２表面を備え、前記第１表面及び前記第２表面の材料が同じであり、前記第１表面に第１表面微細構造が配置され、前記第２表面に第２表面微細構造が配置され、前記第１表面微細構造は前記ベース基板に垂直な第１断面を有し、前記第２表面微細構造は前記ベース基板に垂直な第２断面を有し、前記第１表面微細構造は前記第１断面に第１端点及び第２端点を有し、前記第２表面微細構造は前記第２断面に第３端点及び第４端点を有し、前記第１端点と前記第２端点を結ぶ線の中点と、前記第３端点と前記第４端点を結ぶ線の中点との、前記ベース基板の板面に対する距離は異なる。
いくつかの例では、前記第１導電性構造の前記第１表面微細構造での最小厚さは、前記第１導電性構造の平均厚さよりも小さく且つ前記第１導電性構造の平均厚さの３／５よりも大きい。
いくつかの例では、前記第１導電性構造は、前記ベース基板に近接する第３表面及び第４表面をさらに備え、前記ベース基板に垂直な方向に、前記第１表面微細構造は前記第３表面と少なくとも部分的に重なり、前記第２表面微細構造は前記第４表面と少なくとも部分的に重なる。
いくつかの例では、前記第３表面及び前記第４表面の少なくとも１つは平坦な表面である。
いくつかの例では、前記第１表面微細構造の前記第３表面での正投影の面積は、前記第１表面微細構造の表面積よりも小さく、前記第２表面微細構造の前記第４表面での正投影の面積は、前記第２表面微細構造の表面積よりも小さい。
いくつかの例では、前記第１表面微細構造は、前記第１断面に前記第１端点と前記第２端点との間に位置する第１中間点をさらに有し、前記第２表面微細構造は、前記第２断面に前記第３端点と前記第４端点との間に位置する第２中間点をさらに有し、前記第１中間点と前記第３表面との距離は、前記第１端点及び第２端点と前記第３表面との距離といずれも等しくなく、前記第２中間点と前記第４表面との距離は、前記第３端点及び前記第４端点と前記第４表面との距離といずれも等しくない。
いくつかの例では、前記第１表面と前記ベース基板の板面は第１夾角を有し、前記第２表面と前記ベース基板の板面は前記第１夾角とは異なる第２夾角を有する。
いくつかの例では、前記第１夾角は０度よりも大きく、前記第２夾角は０に等しい。
いくつかの例では、前記表示基板は、前記第１導電性構造の前記ベース基板に近接する側に位置する第１絶縁層をさらに備え、前記第１絶縁層は、前記第１導電性構造の第３表面及び第４表面とそれぞれ直接に接触する第１部分及び第２部分を備え、前記第１部分の最小厚さは前記第２部分の最小厚さよりも小さい。
いくつかの例では、前記表示基板は、前記第１絶縁層の前記ベース基板に近接する側に位置する第２導電性構造をさらに備え、前記第１絶縁層の第１部分は前記第２導電性構造の少なくとも一部を被覆する。
いくつかの例では、ベース基板に垂直な方向に、前記第１表面微細構造は前記第２導電性構造と重ならない。
いくつかの例では、前記第１導電性構造は、前記第１絶縁層を貫通する第１ビアを介して前記第２導電性構造に電気的に接続され、前記ベース基板に垂直な方向に、前記第１表面微細構造は前記第１ビアの少なくとも一部と重なる。
いくつかの例では、前記第１絶縁層は積層された第１サブ層及び第２サブ層を備え、前記第２サブ層は前記第１サブ層よりも前記ベース基板から離れ、前記第１サブ層は前記第１ビアによって露出された第１側面を備え、前記第２サブ層は前記第１ビアによって露出された第２側面を備え、前記第１側面及び前記第２側面のうち少なくとも１つは前記第１導電性構造の第３表面と直接に接触する。
いくつかの例では、前記第１側面と前記ベース基板との夾角は前記第２側面と前記ベース基板との夾角よりも大きい。
いくつかの例では、前記第２サブ層の緻密性は前記第１サブ層の緻密性よりも高い。
いくつかの例では、前記第１表面の酸素含有量は前記第３表面の酸素含有量よりも高い。
本開示の少なくとも１つの実施例は表示装置をさらに提供し、上記いずれかの実施例に係る表示基板を備える。
本発明の実施例の技術案をより明確に説明するために、以下、実施例の図面を簡単に説明し、明らかに、以下に説明される図面は、本発明を限定するものではなく、本発明のいくつかの実施例に関するものに過ぎない。
図１Ａは本開示の少なくとも１つの実施例に係る表示基板の模式図１である。 図１Ｂは本開示の少なくとも１つの実施例に係る表示基板の模式図２である。 図２Ａは本開示の少なくとも１つの実施例に係る表示基板の模式図３である。 図２Ｂは本開示の少なくとも１つの実施例に係る表示基板の画素回路図１である。 図２Ｃは本開示の少なくとも１つの実施例に係る表示基板の画素回路図２である。 図２Ｄ～図２Ｆは本開示の実施例に係る画素回路の駆動方法の信号タイミング図である。 図２Ｄ～図２Ｆは本開示の実施例に係る画素回路の駆動方法の信号タイミング図である。 図２Ｄ～図２Ｆは本開示の実施例に係る画素回路の駆動方法の信号タイミング図である。 図３Ａは本開示の少なくとも１つの実施例に係る表示基板の模式図４である。 図３Ｂは図３Ａの断面線Ｉ－Ｉ’に沿った断面図である。 図３Ｃ～３Ｅは本開示の別のいくつかの実施例に係る表示基板の模式図である。 図３Ｃ～３Ｅは本開示の別のいくつかの実施例に係る表示基板の模式図である。 図３Ｃ～３Ｅは本開示の別のいくつかの実施例に係る表示基板の模式図である。 図４Ａは本開示の少なくとも１つの実施例に係る表示基板の第１導電層の平面模式図である。 図４Ｂは本開示の少なくとも１つの実施例に係る表示基板の半導体層の平面模式図である。 図４Ｃは本開示の少なくとも１つの実施例に係る表示基板の第２導電層の平面模式図である。 図４Ｄは本開示の少なくとも１つの実施例に係る表示基板の第３導電層の平面模式図である。 図５Ａは本開示の少なくとも１つの実施例に係る表示パネルの模式図１である。 図５Ｂは本開示の少なくとも１つの実施例に係る表示パネルの模式図２である。 図６は本開示の少なくとも１つの実施例に係る表示装置の模式図である。
本開示の実施例の目的、技術案及び利点をより明確にするために、以下、本開示の実施例の図面を参照しながら、本開示の実施例の技術案を明確、かつ完全に説明する。明らかに、説明される実施例は本開示の実施例の一部であり、実施例の全部ではない。説明される本開示の実施例に基づき、当業者が創造的な労働を必要とせずに得る全ての他の実施例は、いずれも本開示の保護範囲に属する。
特に定義されない限り、本開示で使用される技術用語又は科学用語は、当業者が理解できる一般的な意味を有する。本開示で使用される「第１」、「第２」及び類似する用語は、何らかの順序、数又は重要性を示すものではなく、異なる構成要素を区別するためのものに過ぎない。同様に、「１つ」、「１」又は「該」等の類似する用語は、数を制限するものではなく、少なくとも１つが存在することを意味する。「備える」又は「含む」等の類似する用語は、該用語の前に記載された素子又は部材が、該用語の後に列挙される素子又は部材、及びそれらの同等物を含むことを指し、他の素子又は部材を排除しない。「接続」又は「連結」等の類似する用語は、物理的又は機械的接続に限定されず、直接接続されるか間接的に接続されるかに関わらず、電気的接続を含んでもよい。「上」、「下」、「左」、「右」等は、相対位置関係を示すことのみに用いられ、説明対象の絶対位置が変化すると、該相対位置関係もそれに応じて変化する可能性がある。
表示パネルの薄型化・軽量化の発展に伴って、特に大型表示アプリケーションの用途において、表示パネルは外部応力で故障しやすく、例えば、製造又は使用過程で、表示パネルの信号線が外部応力の作用下で破断しやすく、パネルは故障することになってしまう。
本開示の少なくとも１つの実施例は表示基板を提供し、ベース基板と、前記ベース基板上に位置する第１導電性構造と、を備え、前記第１導電性構造は、前記ベース基板から離れる第１表面及び第２表面を備え、前記第１表面及び前記第２表面の材料が同じであり、前記第１表面と前記ベース基板の板面は第１夾角を有し、前記第２表面と前記ベース基板の板面は前記第１夾角とは異なる第２夾角を有し、前記第１表面に第１表面微細構造が配置され、前記第２表面に第２表面微細構造が配置され、前記第１導電性構造は、前記ベース基板に近接する第３表面及び第４表面をさらに備え、前記第３表面は前記第１表面と対向し、前記第４表面は前記第２表面と対向し、前記第１表面微細構造は、前記ベース基板の板面に垂直な第１投影面上に第１断面を有し、前記第１断面は前記第３表面で第１正投影を有し、前記第１正投影の長さは前記第１断面の長さよりも短く、前記第２表面微細構造は前記第１投影面上に第２断面を有し、前記第２断面は前記第４表面で第２正投影を有し、前記第２正投影の長さは前記第２断面の長さよりも短い。
本開示の実施例に係る表示基板は、第１導電性構造の第１表面及び第２表面に第１表面微細構造及び第２表面微細構造をそれぞれ配置することにより、異なる角度又は異なる方向における該第１導電性構造の応力を解放させ、応力集中に起因するパネルの故障を回避することができる。
本開示の実施例の第１表面微細構造及び第２表面微細構造は、複数の具体的な構造として実現可能であり、本開示はこれを限定しない。例えば、該第１応力構造及び第２表面微細構造は凹溝、突起又は貫通孔であり、これらの構造は、該導電性構造の表面積を効果的に大きくすることができ、それにより応力の解放に役立つ。
図１Ａは本開示の少なくとも１つの実施例に係る表示基板１０の模式図を示し、図１Ａに示すように、該表示基板１０は、ベース基板１０１上に位置する第１導電性構造１１０を備え、該第１導電性構造１１０は、ベース基板１０１から離れる第１表面１１１及び第２表面１１２を備え、該第１表面１１１とベース基板１０１の板面は第１夾角αを有し、該第２表面１１２とベース基板１０１の板面は該第１夾角とは異なる第２夾角を有する。例えば、該第１夾角αは０よりも大きく、すなわち第１表面１１１は斜面であり、例えば、該第２夾角は０であり、すなわち該第２表面１１２はベース基板の板面に平行である。該第１表面１１１に第１表面微細構造１１が配置され、該第２表面１１２に第２表面微細構造１２が配置される。
例えば、該第１表面微細構造１１の該第１表面１１１での正投影の最大サイズは、該第２表面微細構造１２の該第２表面１１２での正投影の最大サイズよりも大きい。例えば、該第１表面微細構造１１の該第１表面１１１に垂直な方向における最大サイズは、該第２表面微細構造１２の第２表面１１２に垂直な方向における最大サイズよりも大きい。ベース基板に対して第１表面１１１が第２表面１１２よりも傾斜し、応力がより集中するため、該第１表面微細構造１１のサイズを大きく設定することは、応力をより均一に解放することに役立つ。
例えば、該第１表面微細構造１１の該第１表面１１１での正投影の最大サイズは０．１５～０．３５ミクロンであり、例えば０．２２～０．２８ミクロンであり、該第１表面１１１に垂直な方向に、該第１表面微細構造１１の最大サイズは０．０３～０．１ミクロンの範囲であり、例えば０．０５～０．０８ミクロンである。例えば、該第１導電性構造の線幅は５～３０ミクロンの範囲である。例えば、該第１表面微細構造１１の該第１表面１１１に垂直な方向における最大サイズは該第１導電性構造の平均厚さの５％～２０％である。
例えば、該第２表面微細構造１２の該第２表面１１２での正投影の最大サイズは０．１～０．２ミクロンであり、例えば０．１２～０．１５ミクロンであり、第２表面１１２に垂直な方向に、該第２表面微細構造１２の最大サイズは０．０２～０．０８ミクロンの範囲であり、例えば０．０３～０．０７ミクロンである。該第１導電性構造の線幅は５～３０ミクロンの範囲である。例えば、該第２表面微細構造１２の該第２表面１１２に垂直な方向における最大サイズは該第１導電性構造の平均厚さの５％～２０％である。
このような配置により、該表面微細構造が応力を効果的に解放できるとともに、該表面微細構造の配置に起因する該第１導電性構造の故障を防止することを可能にする。図１Ａに示すように、該第１導電性構造１１０は、ベース基板１０１に近接する第３表面１１３及び第４表面１１４をさらに備え、第３表面１１３は第１表面１１１と対向し、第４表面１１４は第２表面１１２と対向する。
該第１表面微細構造１１はベース基板に垂直な第１断面１１ａを有し、該第２表面微細構造はベース基板に垂直な第２断面１２ａを有する。例えば、図１Ａに示すように、該第１断面１１ａ及び第２断面１２ａはいずれも紙面内に位置する。該第１断面１１ａは第３表面１１３に第１正投影（Ｃ１Ｃ２）を有し、該第１正投影の長さは該第１表面微細構造１１の該第１断面１１ａでの長さ、すなわち曲線Ａ１Ａ２の長さよりも短い。該第２表面微細構造１２は第１投影面に第２断面１２ａを有し、第２断面１２ａは第４表面１１４に第２正投影（Ｄ１Ｄ２）を有し、該第２正投影の長さは該第２表面微細構造１２の該第２断面１２ａでの長さ、すなわち曲線Ｂ１Ｂ２の長さよりも短い。
該曲線Ａ１Ａ２又はＢ１Ｂ２は、該第１表面微細構造１１又は第２表面微細構造１２の表面積を効果的に大きくすることができ、それにより、該第１表面微細構造１１及び第２表面微細構造１２の応力解放能力を向上させる。例えば、該曲線Ａ１Ａ２及び／又は曲線Ｂ１Ｂ２は弧線を含み、それにより応力をより均一に解放する。
第１断面１１ａ及び第２断面１２ａはいずれも線形構造（一次元構造）として投影され、該線形構造は第３表面及び第４表面の形状に関連する。図１Ａに示すように、該第３表面及び第４表面が平坦な表面である場合、該第１正投影及び第２正投影はそれぞれ直線であり、該第３表面及び第４表面が曲面である場合、該第１正投影及び第２正投影はそれぞれ曲線である。
例えば、なお、投影面が曲面である場合、ある構造の該投影面での正投影は、該投影面上の各点の法線の方向に沿って該投影面に形成される該構造の投影である。
例えば、該第３表面１１３及び第４表面１１４の少なくとも１つは平坦な表面である。図１Ａに示すように、該第３表面１１３及び第４表面１１４はいずれも平坦な表面である。ベース基板１０１に垂直な方向に、該第１表面微細構造１１は前記第３表面１１３と少なくとも部分的に重なり、該第２表面微細構造１２は該第４表面１１４と少なくとも部分的に重なる。
なお、該第３表面１１３及び第４表面１１４の平坦度は、該第１表面微細構造１１又は第２表面微細構造１２のスケールに対するものであり、該第３表面１１３及び第４表面１１４の平坦度の判断スケールは、該第１表面微細構造１１又は第２表面微細構造１２のスケールと同じレベルにあるべきである。例えば、該第３表面１１３又は第４表面１１４に平行な方向における判断スケールは０．１ミクロンレベルであり、該第３表面１１３又は第４表面１１４に垂直な方向における判断スケールは０．０１ミクロンレベルである。例えば、該第３表面１１３／第４表面１１４において平行方向にサイズが０．１ミクロンレベルに達し、垂直方向にサイズが０．０１ミクロンレベルに達する凹凸構造がある場合、該第３表面１１３／第４表面１１４が非平坦な表面であると判断される。
例えば、該第１表面微細構造１１の第３表面１１３での正投影の面積は、該第１表面微細構造の表面積よりも小さく、該第２表面微細構造１２の該第４表面１１４での正投影の面積は、該第２表面微細構造の表面積よりも小さい。このような配置により、該第１導電性構造の表面積を大きくすることにより、応力の解放に役立つ。
例えば、第１導電性構造の延在方向に沿って、第１表面微細構造は、第１端点、第１中間点及び第２端点を有し、第２表面微細構造は、第３端点、第２中間点及び第４中間点を有し、前記第１中間点と前記第３表面との距離は、前記第１端点及び第２端点と前記第３表面との距離といずれも等しくなく、前記第２中間点と前記第４表面との距離は、前記第３端点及び前記第４端点と前記第４表面との距離といずれも等しくない。
例えば、図１Ａに示すように、該第１表面微細構造１１及び第２表面微細構造１２はそれぞれ第１凹面構造及び第２凹面構造を備え、該第１凹面構造は該第１表面１１１が位置する基準平面に対して凹み、該第２凹面構造は該第２表面１１２が位置する基準平面に対して凹んでいる。該凹面構造は、該第１導電性構造１１０の表面積を大きくすることにより、応力の解放に役立ち、該第１導電性構造１１０が応力を受けて破断するというリスクを低減させる。
図１Ａに示すように、該第１凹面構造及び第２凹面構造はそれぞれ異なる方向に向かい、例えば、該第１凹面構造の向きは該第１表面１１１に垂直な方向として定義されてもよく、該第２凹面構造の向きは該第２表面１１２に垂直な方向として定義されてもよい。該第１導電性構造１１０の応力を分散させて、故障のリスクをさらに低減させることに役立つ。例えば、該凹面構造の最大深さは、該第１導電性構造の該凹面構造での厚さの１０分の１～５分の２である。
例えば、該第１導電性構造の該第１表面微細構造での最小厚さは、該第１導電性構造の平均厚さよりも小さく且つ該第１導電性構造の平均厚さの３／５よりも大きい。
例えば、図１Ａに示すように、該第１表面微細構造１１は、該第１断面１１ａに第１端点Ａ１及び第２端点Ａ２を有し、該第２表面微細構造１２は、該第２断面１２ａに第３端点Ｂ１及び第４端点Ｂ２を有する。該第１端点Ａ１と第２端点Ａ２の線分の中点（図示せず）と、該第３端点Ｂ１と該第４端点Ｂ２の線分の中点（図示せず）との、ベース基板１０１の板面に対する距離は異なる。このような配置により、第１表面微細構造１１及び第２表面微細構造１２はベース基板に対して異なる高さを有し、第１導電性構造１１０の応力をさらに分散させ、故障のリスクを低減させることに役立つ。
例えば、該第１端点Ａ１と第２端点Ａ２との距離Ｌ１は、該第３端点Ｂ１と該第４端点Ｂ２との距離Ｌ２よりも大きい。例えば、該第１凹面構造の該第１表面１１１に垂直な方向における最大サイズは、該第２凹面構造の第２表面１１２に垂直な方向における最大サイズよりも大きい。
例えば、該第１端点Ａ１と第２端点Ａ２との距離Ｌ１及び該第３端点Ｂ１と該第４端点Ｂ２との距離Ｌ２はそれぞれ０．１ミクロンよりも大きくて１ミクロンよりも小さい。
例えば、該第１端点Ａ１と第２端点Ａ２との距離Ｌ１は、該第３端点Ｂ１と該第４端点Ｂ２との距離Ｌ２よりも大きく、すなわち、斜面に位置する第１表面微細構造の長さはより長い。
例えば、該第１端点Ａ１と第２端点Ａ２との距離Ｌ１は０．１５～０．３５ミクロンであり、例えば０．２２～０．２８ミクロンであり、例えば、該第１凹面構造の該第１表面１１１に垂直な方向における最大サイズは０．０３～０．１ミクロンであり、例えば０．０５～０．０８ミクロンである。該サイズの範囲内に、導電性構造が破断しないことを確保するだけでなく、応力を十分に解放することができる。
例えば、該第３端点Ｂ１と該第４端点Ｂ２との距離Ｌ２は０．１～０．２ミクロンであり、例えば０．１２～０．１５ミクロンであり、例えば、該第２凹面構造の第２表面１１２に垂直な方向における最大サイズは０．０２～０．０８ミクロンの範囲であり、例えば０．０３～０．０７ミクロンである。
ベース基板に対して第１表面１１１が第２表面１１２よりも傾斜し、応力がより集中するため、該第１凹状構造のサイズを大きく設定することにより応力をより均一に解放することに役立つ。また、第１凹面構造及び第２凹面構造に対して上記サイズの設定を行わないことにより、導電性構造が破断しないことを確保するだけでなく、応力を十分に解放することができる。
少なくとも１つの実施例では、図１Ａに示すように、該第１表面微細構造１１は、該第１断面１１ａに第１端点Ａ１及び第２端点Ａ２を有し、該第２表面微細構造１２は、該第２断面１２ａに第３端点Ｂ１及び第４端点Ｂ２を有し、該第１端点Ａ１と第２端点Ａ２を結ぶ線の中点と、該第３端点Ｂ１と第４端点Ｂ２を結ぶ線の中点との、該ベース基板１０１の板面に対する距離は異なる。
このような配置により、第１表面微細構造１１及び第２表面微細構造１２はベース基板に対して異なる高さを有し、第１導電性構造１１０の応力をさらに分散させ、故障のリスクを低減させることに役立つ。例えば、第１表面１１１の粗さは第３表面１１３の粗さよりも高く、第２表面１１２の粗さは第４表面１１４の粗さよりも高い。このような配置により、該第１導電性構造１１０とその上に位置する絶縁層の直接接着性を向上させ、絶縁層の脱落を回避することができる。例えば、製造過程で、第１導電性構造１１０のベース基板から離れる側の表面をわずかに酸化処理して該表面の粗さを向上させることにより、該第１表面及び第２表面の粗さを向上させる。例えば、第１表面１１１の酸素含有量は第３表面１１３の酸素含有量よりも高く、第２表面１１２の酸素含有量は第４表面１１４の酸素含有量よりも高い。
例えば、図１Ａに示すように、該表示基板１０は、該第１導電性構造１１０の該ベース基板１０１に近接する側に位置する第１絶縁層１０３をさらに備え、該第１絶縁層１０３は、該第１導電性構造１１０の第３表面１１３及び第４表面１１４とそれぞれ直接に接触する第１部分１０３ａ及び第２部分１０３ｂを備え、該第１部分１０３ａの最小厚さｄ１は該第２部分１０３ｂの最小厚さｄ２よりも小さい。なお、図１Ａに示すように、ここでの厚さとは、該第１絶縁層１０３の膜層表面に垂直な方向におけるサイズを指す。第３表面１１３が斜面であるため、このような配置により、第１絶縁層１０３の第１部分１０３を薄くして、第１絶縁層１０３の第１部分１０３ａを登る難しさを低減させることに役立ち、それにより第１導電性構造１１０の破断リスクを低減させる。
例えば、前記第１表面微細構造の前記第３表面に最も近い点は、該第１端点又は第２端点ではなく、前記第１端点及び前記第２端点との距離が等しくない。
例えば、図１Ａに示すように、該第１凹面構造は滑らかな曲面を備え、すなわち、該曲面の接線とベース基板１０１の夾角は連続的に変化し、ベース基板１０１から離れる方向に、該曲面の接線とベース基板１０１の夾角の変化率は徐々に増加し、すなわち、該第１凹面構造は非対称であり、上流（ベース基板から離れる側）の傾斜角は、下流（ベース基板に近接する側）の傾斜角よりも小さい。
上流の凹面が上方からの光をより容易に反射するため、このような配置により、該第１導電性構造は該第１導電性構造のベース基板から離れる側に位置する発光素子が発した光をより良好に反射することができ、それにより光の利用率を向上させる。以下、表示基板の具体的な構造を参照しながらこれを詳細に説明する。
例えば、図１Ａに示すように、該第２凹面構造は、滑らかな曲面を備え、該曲面は、例えば対称構造であり、すなわち、該曲面の接線とベース基板１０１の夾角は連続的に変化し、変化率は変化しない。このような配置は平面の応力を均一に解放することに役立つ。
図１Ａに示すように、該表示基板１０は、第１絶縁層１０３のベース基板に近接する側に位置する第２導電性構造１２０をさらに備え、例えば、該第１絶縁層１０３は、該第１導電性構造１１０と第２導電性構造１２０を分離する。例えば、該第１絶縁層１０３は該第２導電性構造１０２上に形成され、該第１絶縁層１０３の第１表面１１１は、該第２導電性構造１０２が存在するため、斜面として形成される。
例えば、ベース基板１０１に垂直な方向に、該第１表面微細構造１１は該第２導電性構造１２０と重ならない。第１表面微細構造１１での応力が集中し、特に該第１表面微細構造１１の最深部に集中するため、該第１表面微細構造１１を該第２導電性構造１２０と重ならないように配置することにより、該第１表面微細構造１１の破断に起因する該第１導電性構造１１０と該第２導電性構造１２０との短絡リスクを低減させる。
例えば、図１Ａに示すように、該表示基板１０は、第２導電性構造１２０のベース基板に近接する側に位置するバッファ層１０２をさらに備え、例えば、該バッファ層１０２はベース基板１０１と直接に接触する。該バッファ層１０２は、ベース基板１０１の平坦度を向上させ、第２導電性構造１２０のベース基板１０１に対する接着性を向上させることに役立つ。ベース基板１０１が有機フレキシブル基板である場合、該バッファ層１０２はさらに、外部の酸素又は水分を効果的に遮断して基板上の回路構造を保護することができる。
図１Ｂは本開示の別の実施例に係る表示基板の模式図である。第１表面微細構造１１のみが図示されている。図１Ｂに示すように、第１導電性構造１１０は、絶縁層１０３内のビア１３０を介して第２導電性構造１２０に電気的に接続され、該ビア１３０は、ベース基板１０１に垂直な方向に第１表面微細構造１１と少なくとも部分的に重なる。
ビアでの応力が集中するため、該表面微細構造１１を該ビア１３０に対応して配置することにより、ビアでの応力を軽減し、切断のリスクを低減させることに役立つ。
図１Ｂに示すように、該第１絶縁層１０３は、積層された第１サブ層１３１及び第２サブ層１３２を備え、第２サブ層１３２は第１サブ層１３１よりもベース基板１０１から離れる。ビア１３０は該第１サブ層１３１及び第２サブ層１３２を貫通する。該第１サブ層１３１は該ビア１３０によって露出された第１側面１３１ａを備え、該第２サブ層１３２は該ビア１３０によって露出された第２側面１３２ａを備え、該第１側面１３１ａ及び該第２側面１３２ａの少なくとも１つは該第１導電性構造１３０の第３表面１３３と直接に接触する。図１Ｂに示すように、該第１側面１３１ａは該第１導電性構造１３０の第３表面１３３と直接に接触する。
図１Ｂに示すように、該第１側面１３１ａと該ベース基板１０１の夾角（傾斜角）はβ１であり、該第２側面１３２ａとベース基板１０１の夾角はβ２であり、β１はβ２よりも小さい。
このような配置により、一方では、第１絶縁層１０３のビア１３０での傾斜度を小さくすることにより、ビアが傾斜しすぎることに起因する切断のリスクを防止でき、他方では、ビアが緩やかすぎて占有するスペースが大きくなることを防止できる。
例えば、製造過程で、高温堆積プロセスによって該第１サブ層１３１を形成し、低温堆積プロセスによって該第２サブ層１３２を形成するようにしてもよく、このように該第２サブ層１３２の緻密性は第１サブ層１３１の緻密性よりも高く、次に、ドライエッチングプロセスによって該第１絶縁層をエッチングし、それにより第１サブ層１３１の傾斜角を第２サブ層１３２の傾斜角よりも小さくする。
図２Ａは本開示の少なくとも１つの実施例に係る表示基板のブロック図である。図２Ａに示すように、表示基板１０は、アレイ状に配列された複数のサブ画素１００を備え、例えば、各サブ画素１００は、発光素子及び該発光素子を駆動発光させる画素回路を備える。例えば、該表示基板は、有機発光ダイオード（ＯＬＥＤ）表示基板であり、該発光素子はＯＬＥＤである。該表示基板は複数の走査線、複数のデータ線をさらに備えてもよく、それにより、該複数のサブ画素に走査信号（制御信号）及びデータ信号を提供して該複数のサブ画素を駆動することに用いられる。必要に応じて、該表示基板は、電源線、検出線等をさらに備えてもよい。
該画素回路は、発光素子を駆動発光させるための駆動サブ回路、及び該サブ画素の電気的特性を検出して外部補償を実現するための検出サブ回路を備える。本開示の実施例は該画素回路の具体的な構造を限定しない。
図２Ｂは該表示基板用の３Ｔ１Ｃ画素回路の模式図を示す。必要に応じて、該画素回路は、補償回路、リセット回路等をさらに備えてもよく、本開示の実施例はこれを限定しない。
図２Ａ及び図２Ｂを併せて参照し、該画素回路は、第１トランジスタＴ１、第２トランジスタＴ２、第３トランジスタＴ３及び蓄積コンデンサーＣｓｔを備える。第２トランジスタＴ２の第１極は蓄積コンデンサーＣｓｔの第１コンデンサー電極及び第１トランジスタＴ１のゲートに電気的に接続され、第２トランジスタＴ２の第２極はデータ信号ＧＴを受信するように配置され、第２トランジスタＴ２は、第１制御信号Ｇ１に応答して該データ信号ＤＴを第１トランジスタＴ１のゲート及び蓄積コンデンサーＣｓｔに書き込むように配置され、第１トランジスタＴ１の第１極は蓄積コンデンサーＣｓｔの第２コンデンサー電極に電気的に接続され、発光素子の第１電極に電気的に接続されるように配置され、第１トランジスタＴ１の第２極は第１電源電圧Ｖ１（例えば、高電源電圧ＶＤＤ）を受けるように配置され、第１トランジスタＴ１は、第１トランジスタＴ１のゲートの電圧の制御により発光素子を駆動するための電流を制御するように配置され、第３トランジスタＴ３の第１極は第１トランジスタＴ１の第１極及び蓄積コンデンサーＣｓｔの第２コンデンサー電極に電気的に接続され、第３トランジスタＴ３の第２極は検出線２３０に接続されて外部検出回路２１に接続されるように配置され、第３トランジスタＴ３は、第２制御信号Ｇ２に応答して所在するサブ画素の電気的特性を検出して外部補償を実現するように配置され、該電気的特性には、例えば第１トランジスタＴ１の閾値電圧及び／又はキャリア移動度、又は発光素子の閾値電圧、駆動電流等が含まれる。該外部検出回路２１は、例えばデジタルアナログ変換器（ＤＡＣ）及びアナログデジタル変換器（ＡＤＣ）等を含む通常の回路であり、本開示の実施例ではこれを繰り返して説明しない。
本開示の実施例で使用されるトランジスタはいずれも薄膜トランジスタ又は電界効果トランジスタ又は同じ特性を有する他のスイッチングデバイスであってもよく、本開示の実施例ではいずれも薄膜トランジスタを例示して説明する。ここで使用されるトランジスタのソース、ドレインは構造が対称であってもよいため、そのソース、ドレインは構造的に区別がなくてもよい。本開示の実施例では、トランジスタのゲート以外の２つの極を区別するために、一方の極を第１極、他方の極を第２極として直接説明する。また、トランジスタの特性に応じてトランジスタをＮ型トランジスタとＰ型トランジスタに区別することができる。トランジスタがＰ型トランジスタである場合、オン電圧が低レベル電圧（例えば、０Ｖ、－５Ｖ、－１０Ｖ又は他の適切な電圧）であり、オフ電圧が高レベル電圧（例えば、５Ｖ、１０Ｖ又は他の適切な電圧）であり、トランジスタがＮ型トランジスタである場合、オン電圧が高レベル電圧（例えば、５Ｖ、１０Ｖ又は他の適切な電圧）であり、オフ電圧が低レベル電圧（例えば、０Ｖ、－５Ｖ、－１０Ｖ又は他の適切な電圧）である。なお、以下の説明では、図２ＢのトランジスタがＮ型トランジスタであることを例示して説明するが、本開示を限定するものではない。
以下、図２Ｄ～図２Ｆに示される信号タイミング図を参照しながら、図２Ｂに示される画素回路の作動原理を説明し、図２Ｄは該画素回路の表示過程での信号タイミング図を示し、図２Ｅ及び図２Ｆは該画素回路の検出過程での信号タイミング図を示す。
例えば、図２Ｄに示すように、各フレーム画像の表示過程は、データの書き込み及びリセット段階１と発光段階２を含む。図２Ｃは各段階の各信号のタイミング波形を示す。該３Ｔ１Ｃ画素回路の１つの作動過程は以下を含む。データ書き込み及びリセット段階１では、第１制御信号Ｇ１及び第２制御信号Ｇ２がいずれもオン信号であり、第２トランジスタＴ２及び第３トランジスタＴ３がオンになり、データ信号ＤＴを第２トランジスタＴ２を介して第１トランジスタＴ１のゲートに伝送し、第１スイッチＫ１がオフになり、アナログデジタル変換器は検出線２３０及び第３トランジスタＴ３を介して発光素子の第１電極（例えば、ＯＬＥＤの陽極）にリセット信号を書き込み、第１トランジスタＴ１がオンになり、駆動電流を生成して発光素子の第１電極を作動電圧まで充電し、発光段階２では、第１制御信号Ｇ１及び第２制御信号Ｇ２がいずれもオフ信号であり、蓄積コンデンサーＣｓｔのブートストラップ効果により、蓄積コンデンサーＣｓｔの両端の電圧が変化せず、第１トランジスタＴ１は飽和状態で作動し、電流が変化せず、素子発光を駆動発光させる。
例えば、図２Ｅは該画素回路が閾値電圧を検出する時の信号タイミング図を示す。該３Ｔ１Ｃ画素回路の１つの作動過程は以下を含む。第１制御信号Ｇ１及び第２制御信号Ｇ２がいずれもオン信号であり、第２トランジスタＴ２及び第３トランジスタＴ３がオンになり、データ信号ＤＴを第２トランジスタＴ２を介して第１トランジスタＴ１のゲートに伝送し、第１スイッチＫ１がオフになり、アナログデジタル変換器は検出線２３０及び第３トランジスタＴ３を介して発光素子の第１電極（ノードＳ）にリセット信号を書き込み、第１トランジスタＴ１はオンになり、第１トランジスタがオフになるまでノードＳを充電し、デジタルアナログ変換器は、検出線２３０の電圧をサンプリングして第１トランジスタＴ１の閾値電圧を得ることができる。該過程は、例えば表示装置がオフになっている場合に実行されてもよい。
例えば、図２Ｆは該画素回路がキャリア移動度を検出する時の信号タイミング図を示す。該３Ｔ１Ｃ画素回路の１つの作動過程は以下を含む。第１段階では、第１制御信号Ｇ１及び第２制御信号Ｇ２がいずれもオン信号であり、第２トランジスタＴ２及び第３トランジスタＴ３がオンになり、データ信号ＤＴを第２トランジスタＴ２を介して第１トランジスタＴ１のゲートに伝送し、第１スイッチＫ１がオフになり、アナログデジタル変換器は検出線２３０及び第３トランジスタＴ３を介して発光素子の第１電極（ノードＳ）にリセット信号を書き込み、第２段階では、第１制御信号Ｇ１がオフ信号であり、第２制御信号Ｇ１がオン信号であり、第２トランジスタＴ２がオフになり、第３トランジスタＴ３がオンになり、第１スイッチＫ１、第２スイッチＫ２をオフにして検出線２３０をフローティングさせ、蓄積コンデンサーＣｓｔのブートストラップ効果により、蓄積コンデンサーＣｓｔの両端の電圧が変化せず、第１トランジスタＴ１は飽和状態で作動し、電流が変化せず、素子発光を駆動発光させ、次に、デジタルアナログ変換器は、検出線２３０の電圧をサンプリングし、発光電流の大きさ及び持続時間を組み合わせて第１トランジスタＴ１のキャリア移動度を算出することができる。例えば、該過程は、表示段階の間のブランキング段階で実行されてもよい。
上記検出により、第１トランジスタＴ１の電気的特性を取得して対応する補償アルゴリズムを実現することができる。
例えば、図２Ａに示すように、表示基板１０は、データ駆動回路２３及び走査駆動回路２４をさらに備えてもよい。データ駆動回路２３は、必要（例えば、表示装置の画像信号を入力する）に応じて上記データ信号ＤＴ等のデータ信号を送信できるように配置され、各サブ画素の画素回路はさらに、該データ信号を受信して該第１トランジスタのゲートに印加するように配置される。走査駆動回路２４は、上記第１制御信号Ｇ１及び第２制御信号Ｇ２を含む等の様々な走査信号を出力するように配置され、例えば集積回路チップ（ＩＣ）又は表示基板に直接製造されるゲート駆動回路（ＧＯＡ）である。
例えば、表示基板１０は制御回路２２をさらに備える。例えば、制御回路２２は、データ駆動回路２３を制御してデータ信号を印加させ、ゲート駆動回路を制御して走査信号を印加させるように配置される。該制御回路２２の１つの例は、タイミング制御回路（Ｔ－ｃｏｎ）である。制御回路２２は、プロセッサ１２１及びメモリ１２７を含む等の様々な形態であってもよく、メモリ１２１は実行可能コードを含み、プロセッサ１２１は該実行可能コードを実行して上記検出方法を実行する。
例えば、プロセッサ１２１は、中央処理装置（ＣＰＵ）又はデータ処理能力及び／又は命令実行能力を有する他の形態の処理装置であってもよく、例えばマイクロプロセッサ、プログラマブルロジックコントローラ（ＰＬＣ）等を含んでもよい。
例えば、メモリ１２７は、１つ又は複数のコンピュータプログラム製品を含んでもよく、前記コンピュータプログラム製品は、揮発性メモリ及び／又は不揮発性メモリ等の様々な形態のコンピュータ可読記憶媒体を含んでもよい。揮発性メモリは、例えば、ランダムアクセスメモリ（ＲＡＭ）及び／又はキャッシュメモリ（ｃａｃｈｅ）等を含んでもよい。不揮発性メモリは、例えば、読み出し専用メモリ（ＲＯＭ）、ハードディスク、フラッシュメモリ等を含んでもよい。コンピュータ可読記憶媒体に１つ又は複数のコンピュータプログラム命令が記憶されてもよく、プロセッサ１２１は、該プログラム命令により期待される機能を実行することができる。コンピュータ可読記憶媒体に、様々なアプリケーションプログラム、及び上記検出方法で取得された電気的特性パラメータ等の様々なデータがさらに記憶されてもよい。
図３Ａは本開示の少なくとも１つの実施例に係る表示基板１０のサブ画素の模式図である。図３Ａに示すように、該表示基板１０はベース基板１０１を備え、複数のサブ画素１００は該ベース基板１０１上に位置する。複数のサブ画素１００は、第１方向Ｄ１及び第２方向Ｄ２に沿って画素アレイとして分布し、該画素アレイは複数の画素列及び複数の画素行を備え、該画素アレイは列方向が第１方向Ｄ１であり、行方向が第２方向Ｄ２であり、第１方向Ｄ１と第２方向Ｄ２は交差し、例えば直交する。
例えば、各画素行のサブ画素は複数の画素部に分割され、各画素部はフルカラーの光を発するように配置される。図３Ａでは１つの画素部が例示的に示され、本開示の実施はこのレイアウトに限定されず、図３Ｂは図３Ａの断面線Ｉ－Ｉ’に沿った断面図を示す。図３Ａに示すように、該画素部は、第２方向Ｄ２に沿って順次に配置された第１サブ画素Ｐ１、第２サブ画素Ｐ２及び第３サブ画素Ｐ３を備え、該第１サブ画素Ｐ１、第２サブ画素Ｐ２及び第３サブ画素Ｐ３はそれぞれ３つの基本色（ＲＧＢ）の光を発することに用いられ、例えば、第１サブ画素Ｐ１は赤色サブ画素であり、第２サブ画素Ｐ２は青色サブ画素であり、第３サブ画素Ｐ３は緑色サブ画素である。
例えば、該画素部は、白色光を発するための第４サブ画素Ｐ４をさらに備えてもよい。例えば、該第４サブ画素Ｐ４は該第１サブ画素Ｐ１と第２サブ画素Ｐ２との間に位置するが、本開示の実施例は第４サブ画素Ｐ４の位置を限定しない。
図３Ａ及び図３Ｂを組み合わせて参照し、該表示基板１０は、ベース基板１０１に順次に配置された第１導電層５０１、第１絶縁層２０１、半導体層１０４、第２絶縁層２０２、第２導電層５０２、第３絶縁層２０３及び第３導電層５０３を備える。
以下、図３Ａに示される表示基板１０のサブ画素の具体的な構造を説明する。説明の便宜上、以下の説明では、Ｔ１ｇ、Ｔ１ｓ、Ｔ１ｄ、Ｔ１ａで第１トランジスタＴ１のゲート、第１極、第２極及び活性層をそれぞれ表し、Ｔ２ｇ、Ｔ２ｓ、Ｔ２ｄ、Ｔ２ａで第２トランジスタＴ２のゲート、第１極、第２極及び活性層をそれぞれ表し、Ｔ３ｇ、Ｔ３ｓ、Ｔ３ｄ、Ｔ３ａで第３トランジスタＴ３のゲート、第１極、第２極及び活性層をそれぞれ表し、Ｃａ、Ｃｂ及びＣｃで蓄積コンデンサーＣｓｔの第１コンデンサー電極、第２コンデンサー電極及び第３コンデンサー電極をそれぞれ表す。
なお、本開示で説明される「同層配置」とは、２つ（又は２つ以上）の構造が同じ堆積プロセスによって形成され、同じパターニングプロセスによってパターン化して形成される構造を指し、これらの材料は、同じであってもよく又は異なってもよい。本開示の「一体構造」は、２つ（又は２つ以上）の構造が同じ堆積プロセスによって形成され、同じパターニングプロセスによってパターン化して形成される、互いに接続される構造を指し、これらの材料は、同じであってもよく又は異なってもよい。
例えば、図３Ａ及び図３Ｂを組み合わせて参照し、該第１導電層５０１は遮蔽層１７０を備え、該遮蔽層１７０のベース基板１０１での正投影は、第１トランジスタＴ１の活性層Ｔ１ａのベース基板１０１での正投影を被覆する。第１トランジスタＴ１は、画素回路の駆動トランジスタとして機能し、その電気的特性の安定性が発光素子の発光特性に対して非常に重要である。該遮蔽層１７０は不透明層であり、光がベース基板１０１の裏面から第１トランジスタＴ１の活性層に入射して第１トランジスタＴ１の閾値電圧をドリフトさせることを回避でき、それにより接続される対応する発光素子の発光特性に影響を与えることを回避する。
例えば、該遮蔽層１７０は、金属又は金属合金材料等の不透明な導電性材料である。このような配置により、電荷捕獲に起因するベース基板１０１のバックチャネル現象を軽減することができる。
例えば、該半導体層１０４は、第１トランジスタＴ１の活性層Ｔ１ａ、第２トランジスタＴ２の活性層Ｔ２ａ及び第３トランジスタＴ３の活性層Ｔ３ａを備える。
例えば、該半導体層１０４は該蓄積コンデンサーＣｓｔの第１コンデンサー電極Ｃａをさらに備え、該第１コンデンサー電極Ｃａは該半導体層１０４を導体化処理して得られ、すなわち、第１コンデンサー電極Ｃａは、第１トランジスタＴ１の活性層Ｔ１ａ、第２トランジスタの活性層Ｔ２ａ及び前記第３トランジスタの活性層Ｔ３ａと同層に配置される。
例えば、該第２導電層５０２は、第１トランジスタＴ１のゲートＴ１ｇ、第２トランジスタＴ２のゲートＴ２ｇ及び第３トランジスタＴ３のゲートＴ３ｇを備える。
例えば、該表示基板１０は、セルフアライメントプロセスを使用し、第２導電層５０２をマスクとして利用して該半導体層１０４を導体化処理（例えば、ドーピング処理）し、該半導体層１０４の該第２導電層５０２で被覆されていない部分を導体化し、それにより該第１コンデンサー電極Ｃａを取得し、チャネル領域の両側に位置する各トランジスタの活性層の部分を導体化して第１極接触領域及び第２極接触領域をそれぞれ形成し、該第１極接触領域及び第２極接触領域はそれぞれ該トランジスタの第１極及び第２極に電気的に接続することに用いられる。
例えば、該第３導電層５０３は、第１トランジスタＴ１の第１極Ｔ１ｓ及び第２極Ｔ１ｄ、第２トランジスタＴ２の第１極Ｔ２ｓ及び第２極Ｔ２ｄ、及び第３トランジスタＴ３の第１極Ｔ３ｓ及び第２極Ｔ３ｄを備える。
例えば、該第３導電層５０３は、蓄積コンデンサーＣｓｔの第２コンデンサー電極Ｃｂをさらに備える。例えば、図３Ｂに示すように、該第２コンデンサー電極Ｃｂは、第１トランジスタＴ１の第２極Ｔ１ｄと同層に配置され、一体構造として互いに接続される。図３Ｂに示すように、該第１コンデンサー電極Ｃａと第２コンデンサー電極Ｃｂはベース基板１０１に垂直な方向に互いに重なって蓄積コンデンサーＣｓｔを形成する。
図２Ｃは本開示の別の実施例に係る表示基板の画素回路図を示す。例えば、該蓄積コンデンサーＣｓｔは第３コンデンサー電極Ｃｃをさらに備え、該第３コンデンサー電極は、第１コンデンサー電極Ｃａの第２コンデンサー電極Ｃｂから離れる側に位置し、図３Ａに示される７番のビアを介して第２コンデンサー電極Ｃｂに互いに電気的に接続されて並列コンデンサーの構造を形成し、蓄積コンデンサーＣｓｔの静電容量値を大きくする。例えば、ベース基板１０１に垂直な方向に、該第３コンデンサー電極Ｃｃ、第２コンデンサー電極Ｃｂ、第１コンデンサー電極Ｃａはいずれも互いに重なる。
例えば、図３Ｂに示すように、該第３コンデンサー電極Ｃｃは第１導電層５０１に位置する。例えば、該遮蔽層１７０は、該蓄積コンデンサーＣｓｔの第２コンデンサー電極Ｃｂと同層に配置され、材料が同じである。例えば、該遮蔽層１７０と該蓄積コンデンサーＣｓｔの第２コンデンサー電極Ｃｂは同じ電極ブロックである。この場合、該遮蔽層１７０は、第３トランジスタＴ３の第１極Ｔ３ｓに接続され、それにより該遮蔽層がフローティングのため表示動作中に電位変化してトランジスタの閾値電圧に影響を与えることを回避する。
例えば、図３Ａ～３Ｂを組み合わせて参照し、各サブ画素について、第１トランジスタＴ１及び第２トランジスタＴ２は第２方向Ｄ２に沿って配列され、該第２方向Ｄ２に並列に配置される。例えば、第１方向Ｄ１に、第１トランジスタＴ１及び第２トランジスタＴ２は、第２コンデンサー電極Ｃｂの同じ側に位置し、第３トランジスタＴ３と第２コンデンサー電極Ｃｂの対向する両側に位置する。
例えば、該表示基板１０は、第１トランジスタＴ１のゲートＴ１ｇから突出する延在部１８０をさらに備え、該延在部１８０は、該第１トランジスタＴ１のゲートＴ１ｇから第２方向Ｄ２に沿って延在し、ベース基板１０１に垂直な方向に該第２トランジスタＴ２の第１極Ｔ２ｓと少なくとも部分的に重なり、且つ電気的に接続される。
図３Ｂに示すように、第２トランジスタＴ２の第１極Ｔ２ｓは、ビア８００（本開示の第２ビアの一例である）を介してその第１極接触領域Ｔａ１、該延在部１８０（すなわち、該第１トランジスタＴ１のゲートＴ１ｇ）及び該第１コンデンサー電極Ｃａに電気的に接続される。該第２トランジスタＴ２の第１極Ｔ２ｓは、１つのビアを介して該３つの部分に電気的に接続され、複数のビアを介して該３つの部分にそれぞれ電気的に接続されることに比べて、占有したレイアウトスペースを小さくし、配線密度を向上させ、それにより画素密度を向上させることができる。図３Ｂに示すように、該ビア８００は該第３絶縁層２０３に形成され、該延在部１８０及び該延在部１８０の下方に位置する第２絶縁層２０２の部分は、該ビア８００に位置して該ビア８００を２つの凹溝部分、すなわち第１凹溝Ｖ１及び第２凹溝Ｖ２に区切り、該第２凹溝Ｖ２は、第１凹溝Ｖ１よりも第３トランジスタＴ３に近接する。該第２トランジスタＴ２の第１極Ｔ２ｓは、該ビア８００に充填され、該第１凹溝Ｖ１及び第２凹溝Ｖ２を被覆し、ベース基板に対して平行又は傾斜する表面を有する。
図３Ａ～３Ｂを組み合わせて参照し、該第２トランジスタＴ２の第１極Ｔ２ｓは、第１方向Ｄ１に沿って延在し、該延在部１８０を跨ぎ（該延在部１８０と交差する）、該ビア８００（すなわち、図３Ａの２番のビア）を介して第１コンデンサー電極Ｃａに電気的に接続される。例えば、該延在部１８０は、第１方向において対向する第１側面及び第２側面を有し、例えば、該ビア８００は第１方向Ｄ１に沿って延在し、該延在部１８０の表面と該第１側面及び第２側面の少なくとも一部とを露出させる。該第２トランジスタＴ２の第１極Ｔ２ｓは、第１部分Ｓ１、第２部分Ｓ２及び第３部分Ｓ３を備え、該第１部分Ｓ１、第２部分Ｓ２及び第３部分Ｓ３は第１方向Ｄ１に順次接続される。該第２部分Ｓ２は該延在部１８０と重なり、該第１部分Ｓ１及び第３部分Ｓ３は、第１方向Ｄ１に該第２部分Ｓ２の両側にそれぞれ位置し、該第３部分Ｓ３は、該第２部分Ｓ２の該第３トランジスタＴ３に近接する側に位置し、該第１部分Ｓ１は該第１凹溝Ｖ１を充填し、該第３部分Ｓ３は該第２凹溝Ｖ２を充填する。例えば、該ビア８００を介して、該第１部分Ｓ１は第２トランジスタＴ２の活性層Ｔ２ａの第１極接触領域Ｔ２ａ１に電気的に接続され、該第２部分Ｓ２は該延在部１８０と直接に接触して電気的に接続され、それにより接触面積を大きくして抵抗を低減させることに役立ち、該第３部分Ｓ３は第１コンデンサー電極Ｃａに電気的に接続される。
例えば、第２トランジスタＴ２の第１極Ｔ２ｓは第１方向に沿って延在し、該ビア８００を介して該延在部１８０の２つの側面を被覆し、例えば、該第１部分Ｓ１は第１側面を被覆し、該第３部分Ｓ３は該第２側面を被覆する。このように、第２トランジスタＴ２の第１極Ｔ２ｓと該延在部１８０は大きな接触面積を有し、それにより両者の接触抵抗を低減させる。
例えば、図３Ｂに示すように、該表示基板１０は接続部７２０をさらに備えてもよく、該接続部７２０は、ベース基板１０１に垂直な方向に該延在部１８０と重なり、該第１コンデンサー電極Ｃａと同層に配置され、該接続部７２０は、該第１コンデンサー電極Ｃａと第２トランジスタＴ２の第１極接触領域Ｔ２ａ１を一体構造として接続する。該接続部７２０は、該延在部１８０によって遮蔽されているため、導体化されていない部分である。該第２トランジスタＴ２がオンになり、データ信号を該第２トランジスタＴ２の第２極Ｔ２ｄから第１極Ｔ２ｓ及び第１トランジスタＴ１のゲートＴ１ｇに伝送する場合、該接続部７２０は、その上方の延在部１８０及び該第２トランジスタＴ２の第１極Ｔ２ｓのデータ信号の作用下でオンになり、それにより該第２トランジスタＴ２の第１極Ｔ２ｓと該第１コンデンサー電極Ｃａを電気的に接続することができる。このように、該第２トランジスタＴ２の第１極Ｔ２ｓと該第１コンデンサー電極Ｃａとの間にデュアルチャネル構造を形成し、チャネル抵抗を低減させることに役立つ。
また、図３Ｂに示すように、該接続部７２０は、該第１コンデンサー電極Ｃａと該第２トランジスタＴ２の第１極接触領域Ｔ２ａ１を一体構造として接続し、それにより該第２トランジスタＴ２の第１極接触領域Ｔ２ａ１も該第１コンデンサー電極Ｃａの範囲内に含まれる。このように、該第１コンデンサー電極Ｃａは、大きな面積を有し、該第３コンデンサー電極Ｃｃと大きな重なり面積を有し、それにより該蓄積コンデンサーＣｓｔの静電容量値を大きくする。
例えば、図３Ｂに示すように、該第３コンデンサー電極Ｃｃは、ベース基板に垂直な方向に該第２トランジスタＴ２の第１極接触領域Ｔ２ａ１と少なくとも部分的に重なってもよく、それにより、該第１コンデンサー電極とより大きな重なり面積を有して蓄積コンデンサーＣｓｔの静電容量値を大きくする。例えば、該第３コンデンサー電極Ｃｃは、ベース基板１０１に垂直な方向に該第２トランジスタＴ２のチャネル領域Ｔ２ａ０と重ならない。これは、該第３コンデンサー電極Ｃｃの電位が該第２トランジスタＴ２の作動に悪影響を与えることを回避するためであり、例えば、該第３コンデンサー電極Ｃｃの電位が該第２トランジスタＴ２のチャネル領域Ｔ２ａ０に作用するため該第２トランジスタＴ２が正常にオフにならず、漏れ電流が大きい等の問題を防止する。
例えば、図３Ａに示すように、該表示基板１０は、各画素行に対応して接続される第１走査線１５０及び第２走査線１６０をさらに備えてもよい。例えば、該第１走査線１５０及び第２走査線１６０は、第２導電層５０２に位置し、第２方向Ｄ２に沿って延在する。
例えば、該第１走査線１５０は対応する行のサブ画素の第２トランジスタＴ２のゲートＴ２ｇと一体構造であり、該第２走査線１６０はそれぞれ対応する行のサブ画素の第３トランジスタＴ３のゲートＴ３ｇと一体構造である。
例えば、図３Ａに示すように、各行サブ画素について、第１方向Ｄ１に沿って、対応する第１走査線１５０及び第２走査線１６０はそれぞれ該行サブ画素の第１トランジスタＴ１の両側に位置する。
例えば、各第１走査線１５０は、交互に接続された第１部分１５１及び第２部分１５２を備え、第２部分１５２は環状構造であり、第１方向Ｄ１に、該第２部分１５２のサイズは第１部分１５１のサイズよりも大きい。同様に、各第２走査線１６０は、交互に接続された第１部分１６１及び第２部分１６２を備え、第２部分１６２は環状構造であり、第１方向Ｄ１に、該第２部分１６２のサイズは第１部分１６１のサイズよりも大きい。
例えば、前記表示基板は、複数の第１表面微細構造及び複数の第２表面微細構造を備え、前記複数の第１表面微細構造及び複数の第２表面微細構造のうちの一部はベース基板に垂直な方向に前記第１走査線の第１部分と重なり、前記複数の第１表面微細構造及び複数の第２表面微細構造のうちの他の部分は前記ベース基板に垂直な方向に前記第１走査線の第２部分と重なり、ベース基板に垂直な方向に、前記第１走査線の第２部分と重なる第１表面微細構造及び第２表面微細構造の分布密度は、前記第１走査線の第１部分と重なる第１表面微細構造及び第２表面微細構造の分布密度よりも高い。
環状構造を有する第２部分の応力がストリップ構造を有する第１部分の応力よりも集中するため、上記配置により、応力解放効果を向上させることができる。
例えば、前記第１重なり面積は、前記複数の第１表面微細構造又は前記第２表面微細構造のそれぞれの前記ベース基板での正投影の面積よりも大きく、前記第２重なり面積は、前記複数の第１表面微細構造又は前記第２表面微細構造のそれぞれの前記ベース基板での正投影の面積よりも大きい。
解放構造の面積が大きすぎると、応力の過度の解放が発生しやすくなり、パネルが故障し、表面微細構造の面積が該重なり面積よりも小さい場合、該領域内の応力を十分に解放させ、該領域のパネルの安定性を確保することができる。
なお、本開示の表面微細構造の分布密度とは、基板の単位面積に分布した表面微細構造の数を指す。
例えば、該表示基板１０は第１方向Ｄ１に沿って延在する複数の信号線をさらに備え、例えば、該信号線は、データ線、電源線又は補助電極線等であってもよい。図３Ａに示すように、各第２部分１５２はベース基板１０１に垂直な方向に少なくとも１つのデータ線と交差して、第２方向Ｄ２に沿って配置された複数の第１中空領域Ｈ１を画定し、各第２部分１６２はベース基板１０１に垂直な方向に少なくとも１つのデータ線と交差して、第２方向Ｄ２に沿って配置された複数の第２中空領域Ｈ２を画定する。
信号線と交差する走査線の部分を環状構造、すなわちデュアルチャネル構造として配置することにより、デバイスの歩留まりを効果的に向上させることができる。例えば、信号線と交差する位置に、寄生静電容量のため静電破壊が発生して短絡故障を引き起こしやすく、検出過程で該環状構造の１つのチャネルの短絡故障が発生したと検出した場合、該チャネルを除去でき（例えば、レーザー切断により）、回路構造は依然として他のチャネルを介して正常に作動できる。
例えば、図３Ａに示すように、該複数の信号線は複数のデータ線ＤＬを備え、該複数のデータ線ＤＬは、該サブ画素アレイの各列のサブ画素に１対１で対応して接続されてサブ画素にデータ信号を提供する。１つの画素行について、該複数のデータ線は、該画素行の複数の画素部に１対１で対応する複数のデータ線群に分割され、図３Ａに示すように、各データ線群は、第１サブ画素Ｐ１に接続される第１データ線ＤＬ１、第２サブ画素Ｐ２に接続される第２データ線ＤＬ２、第３サブ画素Ｐ３に接続される第３データ線ＤＬ３、及び第４サブ画素Ｐ４に接続される第４データ線ＤＬ４を備える。各画素部について、該画素部に対応して接続されるデータ線ＤＬ１～ＤＬ４はいずれも第１サブ画素Ｐ１と第３サブ画素Ｐ３との間に位置する。このような配置により、検出線と電源線の配置のためにスペースを提供することができる。
例えば、図２Ａに示すように、表示基板１０は、第１方向Ｄ１に沿って延在する複数の検出線２３０をさらに備え、該検出線２３０は、サブ画素１００の検出サブ回路（例えば、第３トランジスタＴ３）に接続され、該検出サブ回路を外部検出回路に接続することに用いられる。例えば、各検出線２３０と複数のデータ線ＤＬのいずれか１つとの間に少なくとも１列の前記サブ画素が介在され、すなわち、該検出線２３０はいずれかのデータ線ＤＬに直接に隣接しない。例えば、図２Ａに示すように、各画素部について、第１データ線ＤＬ１及び第４データ線ＤＬ４は第１サブ画素Ｐ１と第４サブ画素Ｐ４との間に位置し、第２データ線ＤＬ２及び第３データ線ＤＬ３は第２サブ画素Ｐ２と第３サブ画素Ｐ３との間に位置し、検出線２３０は第４サブ画素Ｐ４と第２サブ画素Ｐ２との間に位置する。
このような配置により、データ線が該検出線に直接に隣接するため抵抗容量負荷を発生させてデータ線の信号遅延をもたらすことを回避し、該遅延に起因する表示むら等の故障をさらに回避する。また、データ線ＤＬで伝送される信号が通常高周波信号であるため、検出線２３０とデータ線ＤＬを直接に隣接しないように配置することにより、検出線２３０が外部補償充電サンプリング過程で高周波信号クロストークを受信してサンプリング精度に影響を与えることを回避できる。
例えば、図３Ａに示すように、該画素部の４つのサブ画素は１本の検出線２３０を共有し、該検出線２３０は、第２方向Ｄ２に沿って延在する検出部２３１を介してそれぞれ４つのサブ画素の第３トランジスタＴ３の第２極Ｔ３ｄに電気的に接続される。該検出線２３０は、ビアを介して検出部２３１に電気的に接続され、該検出部２３１は、１０番のビアを介して第３トランジスタＴ３の第２極Ｔ３ｄに電気的に接続される。該第３トランジスタＴ３の第１極Ｔ３ｓは６番のビアを介して第３トランジスタＴ３の第１極接触領域Ｔ３ａ１に電気的に接続され、第３トランジスタＴ３の第２極Ｔ３ｄは５番のビアを介して第３トランジスタＴ３の第２極接触領域Ｔ３ａ２に電気的に接続される。
例えば、該第３トランジスタＴ３と第２コンデンサー電極Ｃｂは同層に配置され、一体構造として接続される。
例えば、図３Ａに示すように、該表示基板１０は、第１方向Ｄ１に沿って延在する複数の電源線２４０をさらに備え、該複数の電源線２４０は、複数のサブ画素に第１電源電圧を提供するように配置され、該電源電圧は、例えば高電源電圧ＶＤＤである。該電源線２４０は、例えば、第３導電層５０３に位置する。図３Ａに示すように、該複数の電源線２４０のそれぞれと複数のデータ線のいずれか１つとの間に少なくとも１つの画素列が介在され、すなわち、電源線２４０はいずれかのデータ線ＤＬに直接に隣接しない。このような配置により、データ線が電源線に直接に隣接するため抵抗容量負荷を発生させてデータ線の信号遅延をもたらすことを回避し、該遅延に起因する色ずれ、表示むら等の故障をさらに回避する。
例えば、いずれかの電源線２４０は、ベース基板１０１に垂直な方向に検出部２３１と重ならず、すなわち、該電源線２４０は、隣接する検出部２３１の間隔に対応して配置される。このような配置形態により、信号線の重なりを低減させ、それにより信号線間の寄生静電容量及びこれによる信号遅延を効果的に低減させる。
例えば、図３Ｂに示すように、該電源線２４０は、３番のビアを介して直接に隣接するサブ画素（例えば、第１サブ画素Ｐ１）の第１トランジスタＴ１の第２極Ｔ１ｄに電気的に接続され、例えば、該電源線は該第１トランジスタＴ１の第２極Ｔ１ｄと一体構造である。例えば、該電源線２４０は、接続電極２４１を介して該電源線２４０に直接に隣接しないサブ画素の第１トランジスタＴ１の第２極Ｔ１ｄに電気的に接続される。例えば、該接続電極２４１は、１１番のビアを介して第２サブ画素又は第４サブ画素の第１トランジスタＴ１の第２極Ｔ１ｄに電気的に接続される。
例えば、前記表示基板は、複数の第１表面微細構造１１及び複数の第２表面微細構造１２を備え、前記複数の第１表面微細構造及び複数の第２表面微細構造のうちの一部分は前記複数のデータ線ＤＬに分布し、前記複数の第１表面微細構造及び複数の第２表面微細構造のうちの他の部分は前記複数の電源線に分布し、前記複数の第１表面微細構造及び前記複数の第２表面微細構造の前記複数のデータ線での分布密度は、前記複数の第１表面微細構造及び前記複数の第２表面微細構造の前記複数の電源線での分布密度よりも高い。
データ線に印加される動的電圧が応力に対してより敏感であるため、データ線での表面微細構造の分布密度をより高く設定して、パネルの安定性を向上させることに役立つ。
例えば、該接続電極２４１及び検出部２３１はいずれも第１導電層５０１に位置する。
例えば、ベース基板に垂直な方向に、接続電極２４１は検出線２３０と重ならない。図３Ｂに示すように、該接続電極２４１は、検出線２３０に対応する位置に切断されて検出線２３０と重ならず、このように寄生静電容量を低減させることができる。
例えば、本開示の第１表面微細構造及び第２表面微細構造は、上記本開示に係る表示基板の任意の信号線又は任意の導電性構造に配置されてもよく、例えば、該信号線又は導電性構造のビアに対応する部分に配置され、それにより、該信号線又は導電性構造の該ビアでの応力を解放して、切断リスクを低減させることに役立つ。
例えば、該第１表面微細構造と第２表面微細構造との距離は、１つのサブ画素のサイズの１／１０よりも小さい。このような配置により、画素サイズ範囲内の応力を効果的に解放することができる。
例えば、前記第１表面微細構造の前記ベース基板での正投影と前記第２表面微細構造の前記ベース基板での正投影との中心距離の前記第１方向及び前記第２方向における成分は、それぞれ前記複数のサブ画素のそれぞれの前記第１方向及び前記第２方向における平均サイズよりも小さい。
例えば、１つのサブ画素のサイズは、それに直接に隣接し且つそれぞれ両側に位置する信号線により限定される。例えば、図３Ｂに示すように、各サブ画素の第１方向における平均サイズ（長さ）は、対応する第１走査線１５０と第２走査線１６０の平均距離であり、各サブ画素の第２方向における平均サイズ（幅）は、対応するデータ線ＤＬと検出線２３０／電源線２４０の平均距離である。
例えば、１つのサブ画素の長さ及び幅はそれぞれ１００～５００ミクロンであり、該第１表面微細構造１１と第２表面微細構造１２の前記ベース基板での正投影間の中心距離は５～２０ミクロンである。
例えば、該第１表面微細構造１１及び第２表面微細構造１２は、第１方向Ｄ１に沿って配列され、例えば第１方向Ｄ１に沿って延在する信号線（例えば、データ線、電源線、検出線等）に位置する。例えば、図３Ａに示すように、第１表面微細構造１１及び第２表面微細構造１２は同じ電源線２４０に位置し、第１表面微細構造１１は第１凹面構造を備え、第２表面微細構造１２は第２凹面構造を備え、該第１凹面構造及び第２凹面構造は同じ色のサブ画素に向かい、例えば、該第１凹面構造及び該第２凹面構造の法線のベース基板での正投影と第１方向Ｄ１との夾角はいずれも鋭角であり、すなわち同一列のサブ画素に向かう。
例えば、各画素列のサブ画素は（すなわち、同一列に位置するサブ画素）は、同じ色の光を発する。発光素子から発された光が該凹面構造に斜めに入射する場合、該凹面構造は、該光を発光素子（例えば、発光素子の陰極）に反射することができ、上記配置により、凹面構造は、光を該光と同じ色のサブ画素に反射して、異なる色のサブ画素の光のクロスカラーを回避することができる。
以下、該第２トランジスタＴ２の第１極Ｔ２ｓを本開示の第１導電性構造として例示して、本開示に係る表示基板を例示的に説明するが、本開示の実施例はこれに限定されない。
例えば、第１表面微細構造１１は、ベース基板に対して、該第２トランジスタＴ２の第２極Ｔ２の傾斜する表面に位置し、例えば、該第２トランジスタＴ２の第２極Ｔ２の第１部分、第２部分、第３部分の少なくとも１つに位置し、該第２表面微細構造１２は、ベース基板に平行な該第２トランジスタＴ２の第２極Ｔ２ｓの表面に位置し、例えば、該第２トランジスタＴ２の第２極Ｔ２の第１部分、第２部分、第３部分の少なくとも１つに位置する。
例えば、図３Ａ～３Ｂに示すように、該第１表面微細構造１１は、該第２トランジスタＴ２の第２極Ｔ２の第３部分Ｓ３に位置し、該第３部分Ｓ３は、ビア８００（又は、第１、第２凹溝Ｖ２）に充填されるため基板に対して２つの斜面（本開示の第１導電性構造の第１表面の一例）を有し、該第１表面構造１１は２つの斜面の少なくとも１つに位置する。例えば、図３Ｂに示すように、該第１表面微細構造１１は第３トランジスタＴ３に近接する斜面に位置する。
例えば、別のいつくかの例では、第１表面微細構造１１は、該第２トランジスタＴ２の第２極Ｔ２の第１部分Ｓ１に位置してもよく、該第１部分Ｓ１は、ビア８００に充填されるためベース基板に対する斜面（本開示の第１導電性構造の第１表面の一例）を有し、該第１表面微細構造１１は該斜面に位置する。
例えば、図３Ｂに示すように、該第２表面微細構造は、該第２凹溝に充填され且つ該ベース基板の板面に平行な表面を形成する該第３部分Ｓ３の部分に位置する。導電性構造が凹溝内に受けた応力が大きいため、凹溝に充填された該第３部分Ｓ３の部分に表面微細構造を配置することにより、応力の解放に役立つ。
別のいつくかの例では、ベース基板の板面に平行な該第２トランジスタＴ２の第２極Ｔ２の第１部分Ｓ１、第２部分Ｓ２及び第３部分Ｓ３の表面（本開示の第１導電性構造の第２表面の複数の例）にそれぞれ該第２表面微細構造１２が配置される。例えば、該第２トランジスタＴ２の第２極Ｔ２の第１部分Ｓ１は、該ビア８００に位置して該半導体層１０４と直接に接触する部分を備え、該部分の上面に該第２表面微細構造１２が配置されてもよく、それにより応力を軽減する。
なお、例示を容易にするために、図３Ｂでは該第１表面微細構造１１及び第２表面微細構造１２の凹状構造を空白で示し、実際の構造では、該凹状構造は、少なくとも周囲の絶縁層で充填される可能性があり、例えば、全部が該第４絶縁層２０４で充填される。
ビア８００のサイズが相対的に大きいため、該第２トランジスタＴ２の第２極Ｔ２ｓに該第１表面微細構造１１及び第２表面微細構造１２を配置することにより、該第２トランジスタＴ２の第２極Ｔ２ｓの応力を効果的に軽減し、故障のリスクを低減させることができる。
例えば、該第１表面微細構造の第１方向におけるサイズは、該第３部分Ｓ３の該第１方向における最大サイズの１０分の１よりも小さい。
例えば、該第１表面微細構造１１又は第２表面微細構造１２の第１方向Ｄ１におけるサイズ（すなわち、図３Ｂの断面線Ｉ－Ｉ’方向に沿ったサイズ）は、該ビア８００のベース基板１０１での正投影の第１方向Ｄ１における最大サイズの１０分の１よりも小さく、例えば２％～５％である。
例えば、図３Ａ～３Ｂを参照し、各サブ画素は発光素子１２５をさらに備え、例えば、該発光素子は、有機発光ダイオードであり、順次に積層された第１電極１２３、発光層１２４及び第２電極１２２を備える。例えば、該発光素子１２５はトップエミッション構造であり、第１電極は反射性を有し、第２電極１２２は透過性又は半透過性を有する。例えば、第１電極は、高仕事関数の材料であって陽極として機能し、例えば、ＩＴＯ／Ａｇ／ＩＴＯ積層構造であり、第２電極１２２は、低仕事関数の材料であって陰極として機能し、例えば、半透過金属又は金属合金材料であり、例えばＡｇ／Ｍｇ合金材料である。
例えば、該表示基板１０は、第３導電層５０３と発光素子の第１電極１２３との間に位置する第４絶縁層２０４及び第５絶縁層２０５をさらに備える。例えば、該第４絶縁層２０４はパッシベーション層であり、例えば無機絶縁層であり、例えば、酸化ケイ素、窒化ケイ素、酸窒化ケイ素等のケイ素の酸化物、ケイ素の窒化物又はケイ素の窒素酸化物であり、該第５絶縁層２０５は有機絶縁材料であり、例えば、ポリイミド（ＰＩ）、アクリレート、エポキシ樹脂、ポリメチルメタクリレート（ＰＭＭＡ）等の有機絶縁材料である。例えば、第５絶縁層２０５は平坦化層である。
例えば、表示基板１０は、発光素子１２５の第１電極１２３に位置する画素画定層２０６をさらに備え、該画素画定層２０６は有機絶縁材料であり、例えば、ポリイミド（ＰＩ）、アクリレート、エポキシ樹脂、ポリメチルメタクリレート（ＰＭＭＡ）等の有機絶縁材料である。該発光素子１２５の第１電極１２３は、ビア７００（すなわち、図３Ａの８番のビア）を介して第１トランジスタＴ１の第１極Ｔ１ｓ及び第２コンデンサー電極Ｃｂに電気的に接続され、該ビア７００は、例えば第４絶縁層２０４及び第５絶縁層２０５を貫通する。
例えば、図３Ａ～３Ｂに示すように、発光素子の第１電極１２３は、第１方向Ｄ１に順次接続された第１電極部１２３ａ、第２電極部１２３ｂ及び第３電極部１２３ｃを備え、該第１電極部１２３ａは、対応する第１トランジスタＴ１の第１極Ｔ１ｓに電気的に接続され、且つベース基板１０１に垂直な方向に対応する第１トランジスタＴ１の第１極Ｔ１ｓと重なることに用いられる。該第３電極部１２３ｃは、発光層１２４と直接に接触し、ベース基板に垂直な方向に発光素子の開口領域（図示せず）と重なることに用いられ、すなわち、該第３電極部１２３ｃは、該発光素子の有効発光領域に対応し、ベース基板に垂直な方向にビア７００と重ならず、それによりビア７００での界面による発光材料の発光効率への悪影響を回避する。該第２電極部１２３ｂは、該第１電極部１２３ａと第３電極部１２３ｃを接続する。例えば、発光素子の開口領域は、画素画定層２０６において該発光素子に対応して配置される開口領域であり、該開口領域は、該発光素子の第１電極１２３を露出させ、該発光素子の発光層の少なくとも一部を収容する。
図３Ａに示すように、発光素子の第１電極１２３の第２電極部１２３ｂの第２方向Ｄ２における平均サイズは、第１電極部１２３ａの第２方向Ｄ２における平均サイズよりも小さく、また、第３電極部１２３ｃの第２方向Ｄ２における平均サイズよりも小さい。
例えば、前記第１電極部の前記第１方向における最大サイズと前記第２方向における最大サイズとの和は、前記第３電極部の前記第１方向における最大サイズと前記第２方向における最大サイズとの和よりも小さく、前記第２電極部の前記第１方向における最大サイズと前記第２方向における最大サイズとの和は、前記第３電極部の前記第１方向における最大サイズと前記第２方向における最大サイズとの和よりも小さい。
例えば、表示基板は、複数の第１表面微細構造１１及び複数の第２表面微細構造１２を備え、前記複数の第１表面微細構造及び複数の第２表面微細構造のうちの一部分はベース基板に垂直な方向に前記第１電極部と重なり、前記複数の第１表面微細構造及び複数の第２表面微細構造のうちの他の部分は前記ベース基板に垂直な方向に前記第３電極部と重なり、前記第１電極部と重なる第１表面微細構造及び第２表面微細構造の分布密度は、前記第３電極部と重なる第１表面微細構造及び第２表面微細構造の分布密度よりも高い。
第１電極部が画素駆動領域に近接し、例えばベース基板に垂直な方向に第１トランジスタＴ１と少なくとも部分的に重なり、画素駆動領域の応力がより集中するため、上記配置により、駆動領域の応力を効果的に解放して、表示基板の性能を向上させることができる。
図３Ａに示すように、第１方向Ｄ１に、第１走査線１５０は第１電極部１２３ａと第３電極部１２３ｃとの間に位置し、該第２電極部１２３ｂはベース基板に垂直な方向に第１走査線１５０と重なり、該第２電極部１２３ｂの第２方向Ｄ２におけるサイズを小さくすることにより、該第２電極部１２３ｂと第１走査線１５０との重なり面積を小さくして寄生静電容量を低減させることに役立つ。
例えば、該第２電極部１２３ｂはベース基板１０１に垂直な方向に第１走査線１５０の第１部分１５１と重なり、ベース基板１０１に垂直な方向に第１走査線１５０の第２部分１５２と重ならない。
第１走査線１５０の第２部分１５２が第１方向Ｄ１における信号線（例えば、電源線、検出線、データ線等）と重なるため、該第２部分１５２は、短絡等の故障が発生しやすく、修復過程で修復する必要がある。該発光素子の第１電極を該第１走査線１５０の第２部分１５２と重ならないように配置することにより、第２部分１５２の修復難しさを低減させることができる。
図３Ａに示すように、該第１サブ画素Ｐ１は、第２方向Ｄ２に対向する第１側及び第２側を備え、該第１側に電源線２４０が配置され、該第２側にデータ線ＤＬ（第１データ線ＤＬ１と第４データ線ＤＬ４）が配置され、該第２電極部１２３ｂは、該第１電極部１２３ａ及び第３電極部１２３ｃに対して第１側に凹み、すなわち第２側から離れる方向に凹み、すなわち該第２電極部１２３ｂと電源線との距離は、データ線との距離よりも小さい。
電源線２４０で伝送されるのは定電圧であり、データ線ＤＬで伝送されるのは高周波信号であるため、該第２電極部１２３ｂを電源線に近接するように配置することにより、データ線ＤＬでの高周波信号が発光素子の第１電極の電位に影響を与えて表示階調に影響を与えることを防止できる。
第２サブ画素、第３サブ画素及び第４サブ画素にも同様の設定がある。例えば、図３Ａに示すように、該第２サブ画素Ｐ２は第３サブ画素Ｐ３に直接に隣接し、該第３サブ画素Ｐ３は、第２方向において対向する第１側及び第２側を有し、第２データ線ＤＬ２及び第３データ線ＤＬ３は、該第３サブ画素Ｐ３の第１側に位置し、且つ第２サブ画素Ｐ２と第３サブ画素Ｐ３との間に位置し、検出線２３０は該第３サブ画素Ｐ３の第２側に位置する。第３サブ画素の発光素子の第１電極の第２電極部は、第１電極部及び第３電極部に対して、第３サブ画素の第２側から離れる方向に凹み、すなわち該第２電極部と検出線２３０との距離は、データ線との距離よりも小さい。
検出線２３０で伝送されるのは低周波検出信号であり、データ線ＤＬで伝送されるのは高周波信号であるため、該第２電極部を検出線に近接するように配置することにより、データ線ＤＬでの高周波信号が発光素子の第１電極の電位に影響を与えて表示階調に影響を与えることを防止できる。
例えば、各サブ画素の発光素子ＯＬＥＤは、いずれも白色光を発するように配置され、該表示基板１０はカラーフィルタ層をさらに備え、白色光がカラーフィルタ層を透過して出射されてフルカラー表示を実現する。例えば、該発光層１２４は、Ｏｐｅｎ Ｍａｓｋと蒸着プロセスを組み合わせることにより表面全体に形成され、このように、例えばファインメタルマスク（Ｆｉｎｅ Ｍｅｔａｌ Ｍａｓｋ、ＦＭＭ）で発光層に対してパターニングプロセスを行うことを回避し、それによりＦＭＭ精度が限られて表示基板の解像度を制限することを回避する。
例えば、本開示のいくつかの実施例に係る表示基板１０の発光素子は、ボトムエミッション構造を使用してもよい。例えば、図３Ａ～３Ｂに示すように、カラーフィルタ層は、発光素子の第１電極のベース基板１０１に近接する側に位置し、例えば第４絶縁層２０４と第５絶縁層２０５との間に位置する。カラーフィルタ層は、白色サブ画素以外の複数のサブ画素にそれぞれ対応する複数のカラーフィルタ部１９０を備え、すなわち、該第１サブ画素Ｐ１、第２サブ画素Ｐ２及び第３サブ画素Ｐ３はそれぞれ１つのカラーフィルタ部１９０に対応し、該第１サブ画素Ｐ１、第２サブ画素Ｐ２及び第３サブ画素Ｐ３の発光素子が発した光は該カラーフィルタ部９０を透過して出射されて表示光を形成する。白色サブ画素の光がカラーフィルタ層を透過する必要がないため、第４サブ画素Ｐ４に対応してカラーフィルタ部が配置されない。
例えば、隣接するカラーフィルタ部はベース基板に垂直な方向に重なり、対応する重なり箇所に第１表面微細構造又は第２表面微細構造が配置される。カラーフィルタが重なって応力が不均一になるため、表面微細構造は、該領域の応力を効果的に解放することができる。
例えば、前記ベース基板に垂直な方向に、前記第１サブ画素に対応するカラーフィルタ部、前記第２サブ画素に対応するカラーフィルタ部は、ベース基板に垂直な方向に前記第２表面微細構造と重なる。
図３Ａ～３Ｂを組み合わせて参照し、各カラーフィルタ部１９０は、対応するサブ画素の発光素子の第１電極の第１電極部１２３ａと重なり、該発光素子の第１電極の第３電極部１２３ｃと重ならず、これは、カラーフィルタ層が発光素子の発光層のみに対応して配置される必要があるためである。図３Ｂに示すように、ベース基板に垂直な方向に、発光素子の第１電極の第３電極部１２３ｃ、発光層１２４及びカラーフィルタ部１９０は互いに重なる。
例えば、図３Ａ～３Ｂに示すように、ベース基板１０１に垂直な方向に、第１サブ画素Ｐ１の発光素子の第１電極の第２電極部１２３ｂの第１走査線１５０と重なる部分はさらに、該第１サブ画素Ｐ１に対応するカラーフィルタ部１９０と重なる。ベース基板に垂直な方向に、カラーフィルタ部１９０が第１走査線１５０と発光素子の第１電極１２３との間に位置し、カラーフィルタ部１９０上の第５絶縁層２０５が平坦化層であるため、カラーフィルタ部１９０の形成は、該ベース基板に対する、該カラーフィルタ部での該第５絶縁層２０５の高さに影響を与えず、すなわち発光素子の第１電極と第１走査線１５０との間隔を変化させないが、カラーフィルタ部１９０の誘電率が該第５絶縁層２０５の誘電率よりも低く、従って、該カラーフィルタ部１９０を第２電極部１２３ｂと第１走査線１５０との間に形成して両者と重ねることにより、該発光素子の第１電極と第１走査線との間の寄生静電容量をさらに低減させることに役立つ。
発明者は、複数の第１中空領域Ｈ１又は第２中空領域Ｈ２が第２方向Ｄ２に規則的に配列される場合、一定の規則的な連続性が生じると、周期的な回折現象が発生し、該中空領域と非中空領域の金属線箇所で周囲光の反射に明らかな差を有してしまい、それにより表示むらをもたらすことを発見した。
一方では、図３Ａに示すように、１つの画素部において、複数の第１中空領域Ｈ１の幾何学的中心は一直線上になく、それにより該第１中空領域が同じ方向に配列されるという規則性を低減させ、周期的な回折に起因する表示むらを低減させることに役立つ。
他方では、本開示の実施例に係る表示基板は、カラーフィルタ層を利用して、同一行に位置し且つ１つの画素部に対応する複数の中空領域を選択的に遮蔽し、それにより中空領域の画素部での配列規則を破り、回折効果を弱め、表示の均一性を向上させる。
図３Ａに示すように、第１方向Ｄ１に、１つの画素行（第１画素行）に対応するカラーフィルタ部は、該画素行に対応する第１走査線１５０と、直接に隣接する次の画素行（第２画素行）に対応する第２走査線１６０との間に位置する。
例えば、該第２画素行は、第２方向Ｄ２に沿って順次配列された第５サブ画素Ｐ５、第６サブ画素Ｐ６及び第７サブ画素Ｐ７を備え、該第５サブ画素Ｐ５と第１サブ画素Ｐ１は同一列に位置し、該第６サブ画素Ｐ６と第２サブ画素Ｐ２は同一列に位置し、該第７サブ画素Ｐ７と第３サブ画素Ｐ３は同一列に位置する。例えば、同一列に位置するサブ画素は同じ色の光を発する。
例えば、図３Ｂに示すように、各サブ画素の発光素子の第１電極はさらに第１方向Ｄ１に延在して、ベース基板に垂直な方向に、隣接する次の画素行のサブ画素の第２コンデンサー電極Ｃｂと重なる。正常な状態で、該発光素子の第１電極と次の行のサブ画素の第２コンデンサー電極Ｃｂとの間に第４絶縁層２０４及び第５絶縁層２０５が介在され、該サブ画素の画素回路が故障する場合、該発光素子の第１電極と次の行のサブ画素の第２コンデンサー電極Ｃｂとの間に修復孔を形成してもよく、例えば、レーザーで該第４絶縁層２０４を除去し、該発光素子の第１電極を該修復孔に充填して次の行のサブ画素の第２コンデンサー電極Ｃｂに電気的に接続し、該第２コンデンサー電極Ｃｂが所在するサブ画素の発光素子の第１電極に電気的に接続されるものであり、従って、故障したサブ画素の発光素子の第１電極と次の行のサブ画素の発光素子の第１電極は電気的接続を形成し、それにより、故障した該サブ画素を修復する。図３Ａでは、９番のビアで該修復孔の位置を示す。
例えば、該第１画素行に対応するカラーフィルタ部１９０はそれぞれ第２画素行に近接する側辺を備え、例えば、該側辺は直線形であり、第２方向Ｄ２に平行である。
例えば、ベース基板に垂直な方向に、第１サブ画素Ｐ１に対応するカラーフィルタ部１９０は複数の第１中空領域Ｈ１の少なくとも１つと重なり、第２サブ画素Ｐ２に対応するカラーフィルタ部１９０は複数の第１中空領域Ｈ１といずれも重ならない。
例えば、ベース基板に垂直な方向に、第１サブ画素Ｐ１に対応するカラーフィルタ部は複数の第１中空領域Ｈ１のうちの１つと重なり、且つ第１重なり面積を有し、第２サブ画素Ｐ２に対応するカラーフィルタ部は複数の第１中空領域Ｈ１のうちの別の１つと重なり、且つ第２重なり面積を有し、該第１重なり面積と第２重なり面積とは異なる。
例えば、該第１重なり面積と第２重なり面積との差の絶対値は（ｎ＊λ）２（すなわち、整数倍波長の二乗）よりも大きく、λは該第１サブ画素Ｐ１と第２サブ画素Ｐ２が発した光の波長のうち大きい方の値である。該第１重なり面積と第２重なり面積との差の絶対値が大きいほど、光回折による表示効果への影響が小さくなる。
図３Ａに示すように、ベース基板に垂直な方向に、第１サブ画素Ｐ１に対応するカラーフィルタ部１９０は複数の第１中空領域Ｈ１のうちの１つと重なり、第２サブ画素Ｐ２に対応するカラーフィルタ部１９０及び第３サブ画素Ｐ３に対応するカラーフィルタ部１９０は複数の第１中空領域Ｈ１といずれも重ならない。
図３Ａに示すように、第２画素行に対応する第２走査線１６０の第２部分１６２は、ベース基板に垂直な方向に、電源線２４０、データ線ＤＬ及び検出線２３０と重なって第２方向Ｄ２に沿って順次に配置された複数の第２中空領域Ｈ２を画定する。
図３Ａに示すように、ベース基板に垂直な方向に、第１サブ画素Ｐ１に対応するカラーフィルタ部は複数の第２中空領域Ｈ２のうちの１つの第２中空領域と重なり、且つ第３重なり面積Ａ３を有し、第２サブ画素Ｐ２に対応するカラーフィルタ部は複数の第２中空領域Ｈ２のうちの別の第２中空領域と重なり、且つ第４重なり面積Ａ４を有し、第３サブ画素Ｐ３は複数の第２中空領域Ｈ２のうちのさらに別の第２中空領域と重なり、且つ第５重なり面積Ａ５を有し、該第３重なり面積Ａ３、第４重なり面積Ａ４及び第５重なり面積Ａ５はいずれも異なる。例えば、図３Ｂに示すように、Ａ３＞Ａ４＞Ａ５である。
図３Ａに示すように、複数の第１中空領域Ｈ１のうち、第４サブ画素Ｐ４に近接する第１中空領域Ｈ１’はいずれもベース基板に垂直な方向にカラーフィルタ層と重ならず、複数の第２中空領域Ｈ２のうち、第４サブ画素Ｐ４に近接する第２中空領域Ｈ２’はいずれもベース基板に垂直な方向にカラーフィルタ層と重ならない。
図３Ａに示すように、第２方向Ｄ２に該第１中空領域Ｈ１’に直接に隣接する第１中空領域Ｈ１’’は、ベース基板に垂直な方向にカラーフィルタ層と重ならず、第２方向Ｄ２に該第２中空領域Ｈ２’に直接に隣接する第２中空領域Ｈ２’’は、ベース基板に垂直な方向にカラーフィルタ層と重ならない。
第４サブ画素Ｐ４が白色光を発し、白色光の回折による表示の均一性への影響が小さいため、該第４サブ画素Ｐ４に近接する中空領域は遮蔽されなくてもよい。
例えば、図３Ｂに示すように、ベース基板に垂直な方向に、第１データ線ＤＬ１、第２データ線ＤＬ２及び第３データ線ＤＬ３はいずれもカラーフィルタ層と重なる。このような配置により、データ線が光を反射して表示むらが発生することを回避できる。
例えば、第４データ線ＤＬ４はカラーフィルタ層と重ならない。
図３Ｂに示すように、ベース基板に垂直な方向に、検出線２３０はカラーフィルタ層と重なり、重なり面積は第１データ線ＤＬ１、第２データ線ＤＬ２及び第３データ線ＤＬ３のいずれかのデータ線とカラーフィルタ層との重なり面積よりも小さい。
第４データ線ＤＬ４及び検出線２３０が第１データ線ＤＬ１、第２データ線ＤＬ２及び第３データ線ＤＬ３よりも第４サブ画素Ｐ４に最も近く、該第４サブ画素Ｐ４が白色光を発し、白色光の回折による表示の均一性への影響が小さいため、第４データ線ＤＬ４及び該検出線２３０は、第１サブ画素Ｐ４が発した光の反射にほとんど影響を与えず、該第４データ線及び検出線を遮蔽しなくてもよい。
別のいつくかの例では、図３Ｃに示すように、該第１表面微細構造１１及び第２表面微細構造１２は同じ電源線２４０に位置し、すなわち、該電源線２４０は該第１導電性構造として機能し、該第１表面微細構造１１は、ベース基板に垂直な方向に、該電源線２４０に対応する第２中空領域Ｈ２と少なくとも部分的に重なる。
該電源線２４０が該第２中空領域Ｈ２に傾斜し、応力が大きいため、該第１表面微細構造１２を該電源線２４０の第２中空領域Ｈ２に対応する箇所に配置することにより応力を解放し、歩留まりを向上させることに役立つ。
さらに別のいつくかの例では、図３Ｄに示すように、該第１表面微細構造１１及び第２表面微細構造１２は、第３トランジスタＴ３の第２極Ｔ３ｄに位置し、すなわち第３トランジスタＴ３の第２極Ｔ３ｄは該第１導電性構造として機能し、該第１表面微細構造はベース基板に垂直な方向に１０番のビア（本開示の第４ビアの一例）と少なくとも部分的に重なる。
さらに別のいつくかの例では、図３Ｅに示すように、該第１表面微細構造１１及び第２表面微細構造１２は、第３トランジスタＴ３の第１極Ｔ３ｓに位置し、すなわち第３トランジスタＴ３の第１極Ｔ３ｓは該第１導電性構造として機能し、該第１表面微細構造はベース基板に垂直な方向に６番のビアと少なくとも部分的に重なる。
明確にするために、図３Ｄ及び３Ｅでは、該第１表面微細構造１１及び第２表面微細構造１２を黒点で示している。ビアでの第１導電性構造の傾斜度が大きく、応力が大きいため、該第１導電性構造のビアに対応する位置に該第１表面微細構造を配置することにより、応力の解放に役立つ。
本開示の少なくとも１つの実施例は上記表示基板の製造方法をさらに提供する。以下、図３Ａ～３Ｂ及び図４Ａ～図４Ｄを参照し、１つのサブ画素を例示して本開示の実施例に係る表示基板の製造方法を例示的に説明するが、本開示の実施例はこれに限定されない。図４Ａ～図４Ｄはそれぞれ１つのサブ画素（例えば、第１サブ画素Ｐ１）の第１導電層、半導体層、第２導電層、第３導電層のパターンを示す。
該製造方法は、以下のステップＳ６１～Ｓ６５を含む。
ステップＳ６１、第１導電性材料層を形成し、該第１導電性材料層に対してパターニングプロセスを行って図４Ａに示される第１導電層５０１、すなわち遮蔽層１７０及び蓄積コンデンサーＣｓｔの第３コンデンサー電極Ｃｃを形成する。該パターニングプロセスにより、互いに絶縁される検出部２３１及び接続電極２４１をさらに形成する。
ステップＳ６２、該第１導電層５０１上に第１絶縁層２０１を形成し、該第１絶縁層上に半導体材料層を形成し、該半導体材料層に対してパターニングプロセスを行って図４Ｂに示される半導体層１０４を形成し、すなわち、互いに間隔をおいた第１トランジスタＴ１の活性層Ｔ１ａ、第２トランジスタＴ２の活性層Ｔ２ａ及び第３トランジスタＴ３の活性層Ｔ３ａを形成する。
ステップＳ６３、該半導体層１０４上に第２絶縁層２０２を形成し、該第２絶縁層上に第２導電性材料層を形成し、該第２導電性材料層に対してパターニングプロセスを行って図４Ｃに示される第２導電層５０２を形成し、すなわち、互いに絶縁される第１トランジスタＴ１のゲートＴ１ｇ、第２トランジスタＴ２のゲートＴ２ｇ及び第３トランジスタＴ３のゲートＴ３ｇを形成する。図４Ｃでは延在部１８０がさらに示される。
例えば、図４Ｃに示すように、該第２導電層５０２は、互いに絶縁される第１走査線１５０及び第２走査線１６０をさらに備える。
例えば、該第１走査線１５０及び第２走査線１６０の線幅は５～１５ミクロンの範囲である。
例えば、該第１走査線１５０は対応する行のサブ画素の第２トランジスタＴ２のゲートＴ２ｇと一体構造であり、該第２走査線１６０はそれぞれ対応する行のサブ画素の第３トランジスタＴ３のゲートＴ３ｇと一体構造である。
ステップＳ６４、セルフアライメントプロセスを使用し、該第２導電層５０２をマスクとして利用して該半導体層２０４を導体化処理（例えば、ドーピング処理）し、該半導体層２０４の該第２導電層５０２で被覆されていない部分を導体化し、それにより該第１コンデンサー電極Ｃａを取得し、チャネル領域の両側に位置する各トランジスタの活性層の部分を導体化して第１極接触領域及び第２極接触領域をそれぞれ形成し、該第１極接触領域及び第２極接触領域はそれぞれ該トランジスタの第１極及び第２極に電気的に接続することに用いられる。図４Ｂでは第１トランジスタＴ１の活性層Ｔ１ａの第１極接触領域Ｔ１ａ１及び第２極接触領域Ｔ１ａ２、第２トランジスタＴ２の活性層Ｔ２ａの第１極接触領域Ｔ２ａ１及び第２極接触領域Ｔ２ａ２、及び第３トランジスタＴ３の活性層Ｔ３ａの第１極接触領域Ｔ３ａ１及び第２極接触領域Ｔ３ａ２が示される。図４Ｂでは接続部７２０がさらに示される。
例えば、該半導体層１０４を導体化処理する前に、第２絶縁層２０２に対してエッチングプロセスを行って、該第２絶縁層２０２の該第２導電層５０２で被覆されていない領域を全てエッチングし、すなわち第２絶縁層１０３はベース基板１０１に垂直な方向に第２導電層５０２と重なる。このように、イオン注入によって半導体層２０４の第２導電層２０２で被覆されていない領域を導体化処理する時に、注入されたイオンは第２絶縁層２０２で止められない。
ステップＳ６５、該第２導電層５０２上に第３絶縁層２０３を形成し、該第３絶縁層２０３上に第３導電性材料層を形成し、該第３導電性材料層に対してパターニングプロセスを行って図４Ｄに示される第３導電層５０３を形成し、すなわち、第１トランジスタＴ１の第１極Ｔ１ｓ及び第２極Ｔ１ｄ、第２トランジスタＴ２の第１極Ｔ２ｓ及び第２極Ｔ２ｄ、及び第３トランジスタＴ３の第１極Ｔ３ｓ及び第２極Ｔ３ｄを形成する。
例えば、該第３導電層５０３は、互いに絶縁されるデータ線ＤＬ、検出線２３０及び電源線２４０をさらに備える。
例えば、データ線ＤＬの線幅は５～１５ミクロンの範囲であり、検出線２３０の線幅は５～３０ミクロンの範囲であり、電源線２４０の線幅は５～３０ミクロンの範囲である。
例えば、図４Ｄに示すように、該電源線２４０はそれに直接に隣接する（最も近い）サブ画素の第１トランジスタＴ１の第２極Ｔ１ｄと一体構造である。例えば、各データ線１１０はそれに接続されるサブ画素の第２トランジスタＴ２の第２極Ｔ２ｄと一体構造である。
例えば、該半導体材料層の材料は、シリコン系材料（アモルファスシリコンａ－Ｓｉ、多結晶シリコンｐ－Ｓｉ等）、金属酸化物半導体（ＩＧＺＯ、ＺｎＯ、ＡＺＯ、ＩＺＴＯ等）及び有機物材料（セキシチオフェン、ポリチオフェン等）を含むが、これらに限定されない。
例えば、上記第１導電性材料層は遮光導電性材料であり、例えば、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、マグネシウム（Ｍｇ）、タングステン（Ｗ）及び上記金属からなる合金材料を含む。例えば、該第１導電性材料層は、モリブデンチタン合金であってもよく、例えば厚さが５０～１００ナノメートルである。
例えば、第２導電性材料層及び第３導電性材料層の材料は、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、マグネシウム（Ｍｇ）、タングステン（Ｗ）及び上記金属からなる合金材料、又は、酸化インジウムスズ（ＩＴＯ）、酸化インジウム亜鉛（ＩＺＯ）、酸化亜鉛（ＺｎＯ）、酸化亜鉛アルミニウム（ＡＺＯ）等の導電性金属酸化物材料を含んでもよい。
例えば、第２導電性材料層はモリブデンチタン合金と銅の積層構造であり、例えば、モリブデンチタン合金の厚さは３０～５０ナノメートルであり、銅の厚さは３００～４００ナノメートルである。
例えば、第３導電性材料層はモリブデンチタン合金と銅の積層構造であり、例えば、モリブデンチタン合金の厚さは３０～５０ナノメートルであり、銅の厚さは４００～７００ナノメートルである。
例えば、該半導体材料層の材料は、シリコン系材料（アモルファスシリコンａ－Ｓｉ、多結晶シリコンｐ－Ｓｉ等）、金属酸化物半導体（ＩＧＺＯ、ＺｎＯ、ＡＺＯ、ＩＺＴＯ等）及び有機物材料（セキシチオフェン、ポリチオフェン等）を含むが、これらに限定されない。
例えば、該半導体材料層の材料は酸化インジウムガリウム亜鉛であり、厚さは３０～５０ナノメートルである。
例えば、第１絶縁層２０１、第２絶縁層２０２、第３絶縁層２０３は、例えば無機絶縁層であり、例えば、酸化ケイ素、窒化ケイ素、酸窒化ケイ素等のケイ素の酸化物、ケイ素の窒化物又はケイ素の窒素酸化物であり、又は酸化アルミニウム、窒化チタン等の金属窒素酸化物を含む絶縁材料である。例えば、これらの絶縁層は、ポリイミド（ＰＩ）、アクリレート、エポキシ樹脂、ポリメチルメタクリレート（ＰＭＭＡ）等の有機材料であってもよく、本開示の実施例はこれを限定しない。
例えば、第１絶縁層２０１の材料は酸化ケイ素であり、厚さは３００～５００ナノメートルである。例えば、第２絶縁層２０２の材料は酸化ケイ素であり、厚さは１００～１６０ナノメートルである。例えば、第３絶縁層の材料は酸化ケイ素であり、厚さは４００～６００ナノメートルである。
例えば、図３Ｂを参照し、該第３導電層５０３上に第４絶縁層２０４、カラーフィルタ層及び第５絶縁層２０５を順次形成し、該第５絶縁層２０５上に発光素子の第１電極１２３を形成し、次に、該第１電極１２３上に画素画定層２０６を形成し、発光層１２４及び第２電極１２２を順次形成するようにしてもよく、このように図３Ａに示される表示基板１０を形成する。
例えば、該カラーフィルタ層の形成は、まず、赤色カラーフィルタ層を形成し、該赤色カラーフィルタ層に対してパターニングプロセスを行って赤色サブ画素に対応するカラーフィルタ部を形成し、次に、緑色カラーフィルタ層を形成し、該緑色カラーフィルタ層に対してパターニングプロセスを行って緑色サブ画素に対応するカラーフィルタ部を形成し、その後、青色カラーフィルタ層を形成し、該青色カラーフィルタ層に対してパターニングプロセスを行って青色サブ画素に対応するカラーフィルタ部を形成する工程を含んでもよい。
例えば、該赤色カラーフィルタ層、緑色カラーフィルタ層及び青色カラーフィルタ層の厚さはそれぞれ２０００～３０００ナノメートルであり、すなわち、各カラーフィルタ部の厚さは２０００～３０００ナノメートルである。
例えば、隣接するサブ画素の間にカラーフィルタ部の重なりによって遮光部を形成してクロスカラーを回避することができる。
例えば、該表示基板の導電性構造又は信号線をエッチングして凹面構造を形成し、又は該導電性構造又は信号線の表面をプラズマ処理することによって、上記第１表面微細構造及び第２表面微細構造を形成することができる。
本開示の少なくとも１つの実施例は表示パネルをさらに提供し、上記いずれかの表示基板１０を備える。なお、本開示の少なくとも１つの実施例に係る上記表示基板１０は、発光素子１２５を備えてもよく、発光素子１２５を備えなくてもよく、すなわち、該発光素子１２５は表示基板１０の製造後にパネル工場で形成されてもよい。該表示基板１０自体が発光素子１２５を備えない場合、本開示の実施例に係る表示パネルは、表示基板１０を備えるだけでなく、発光素子１２５をさらに備える。
例えば、該表示パネルはＯＬＥＤ表示パネルであり、それに応じて、備えられた表示基板１０はＯＬＥＤ表示基板である。図５Ａに示すように、例えば、該表示パネル２０は、表示基板１０上に配置される封止層８０１及びカバープレート８０２をさらに備え、該封止層８０１は、表示基板１０上の発光素子をシールして外部の水分及び酸素が該発光素子及び駆動回路に浸透してデバイスを損傷することを防止するように配置される。例えば、封止層８０１は、有機薄膜を含み、又は有機薄膜と無機薄膜が交互に積層された構造を含む。例えば、該封止層８０１と表示基板１０との間に、発光素子の初期製造プロセスに残留した水蒸気又はゾルを吸収するように配置される吸水層（図示せず）がさらに配置されてもよい。カバープレート８０２は、例えばガラスカバープレートである。例えば、カバープレート８０２と封止層８０１は一体構造であってもよい。
別のいつくかの例では、図５Ｂに示すように、該表示パネルは、表示基板１０上に配置された接着剤層９０１及び金属封止層９０２を備える。該金属封止層９０２は、封止の役割に加えて、さらに該表示基板１０を支持して固定する役割を果たすことができ、例えば、大型アプリケーションで該表示基板１０を支持して該表示基板１０が受けた応力衝撃を低減させる。例えば、該表示基板１０はボトムエミッション構造であり、該金属封止層９０２は表示光を遮蔽しない。
本開示の少なくとも１つの実施例は表示装置３０をさらに提供し、図６に示すように、該表示装置３０は、上記いずれかの表示基板１０又は表示パネル２０を備え、本実施例の表示装置は、ディスプレイ、ＯＬＥＤパネル、ＯＬＥＤテレビ、電子ペーパー、携帯電話、タブレットＰＣ、ノートパソコン、デジタルフォトフレーム、ナビゲータ等の表示機能を有する任意の製品又は部材であってもよい。
例えば、上記パターニングプロセスは通常のフォトエッチングプロセスを使用してもよい、例えば、フォトレジストの塗布、露光、現像、乾燥、エッチング等のステップを含む。
以上は、本発明の例示的な実施形態に過ぎず、本発明の保護範囲を限定するものではなく、本発明の保護範囲は添付の特許請求の範囲により決められる。

Claims (87)

  1. 表示基板であって、ベース基板と、前記ベース基板上に位置する第１導電性構造と、を備え、
    前記第１導電性構造は、前記ベース基板から離れる第１表面及び第２表面を備え、前記第１表面及び前記第２表面の材料が同じであり、前記第１表面と前記ベース基板の板面は第１夾角を有し、前記第２表面と前記ベース基板の板面は前記第１夾角とは異なる第２夾角を有し、前記第１表面に第１表面微細構造が配置され、前記第２表面に第２表面微細構造が配置され、前記第１導電性構造は、前記ベース基板に近接する第３表面及び第４表面をさらに備え、前記第３表面は前記第１表面と対向し、前記第４表面は前記第２表面と対向し、
    前記第１表面微細構造は前記ベース基板に垂直な第１断面を有し、前記第１断面は前記第３表面で第１正投影を有し、前記第１正投影の長さは、前記第１表面微細構造の前記第１断面での長さよりも短く、
    前記第２表面微細構造は前記ベース基板に垂直な第２断面を有し、前記第２断面は前記第４表面で第２正投影を有し、前記第２正投影の長さは、前記第２表面微細構造の前記第２断面での長さよりも短い、表示基板。
  2. 前記第１断面の両端間の距離及び前記第２断面の両端間の距離はそれぞれ０．１ミクロンよりも大きくて１ミクロンよりも小さい、請求項１に記載の表示基板。
  3. 前記ベース基板に垂直な方向に、前記第１表面微細構造は前記第３表面と少なくとも部分的に重なり、前記第２表面微細構造は前記第４表面と少なくとも部分的に重なる、請求項１又は２に記載の表示基板。
  4. 前記第３表面及び前記第４表面の少なくとも１つは平坦な表面である、請求項１～３のいずれか１項に記載の表示基板。
  5. 前記第１表面微細構造の前記第３表面での正投影の面積は、前記第１表面微細構造の表面積よりも小さく、前記第２表面微細構造の前記第４表面での正投影の面積は、前記第２表面微細構造の表面積よりも小さい、請求項１～４のいずれか１項に記載の表示基板。
  6. 前記第１導電性構造の前記第１表面微細構造での最小厚さは、前記第１導電性構造の平均厚さよりも小さく且つ前記第１導電性構造の平均厚さの３／５よりも大きい、請求項１～５のいずれか１項に記載の表示基板。
  7. 前記第１表面微細構造は、前記第１断面に第１端点、第１中間点及び第２端点を有し、前記第２表面微細構造は、前記第２断面に第３端点、第２中間点及び第４端点を有し、
    前記第１中間点と前記第３表面との距離は、前記第１端点及び第２端点と前記第３表面との距離といずれも等しくなく、
    前記第２中間点と前記第４表面との距離は、前記第３端点及び前記第４端点と前記第４表面との距離といずれも等しくない、請求項１～６のいずれか１項に記載の表示基板。
  8. 前記第１夾角は０度よりも大きく、前記第２夾角は０度に等しい、請求項１～７のいずれか１項に記載の表示基板。
  9. 前記第１表面微細構造は前記第１断面に第１端点及び第２端点を有し、前記第２表面微細構造は前記第２断面に第３端点及び第４端点を有し、
    前記第１端点と前記第２端点により形成される線分の中点と、前記第３端点と前記第４端点により形成される線分の中点との、前記ベース基板の板面に対する距離は異なる、請求項８に記載の表示基板。
  10. 前記第１端点と前記第２端点との距離は、前記第３端点と前記第４端点との距離よりも大きい、請求項９に記載の表示基板。
  11. 前記第１導電性構造の前記ベース基板に近接する側に位置する第１絶縁層をさらに備え、
    前記第１絶縁層は、前記第１導電性構造の第３表面及び第４表面とそれぞれ直接に接触する第１部分及び第２部分を備え、前記第１部分の最小厚さは前記第２部分の最小厚さよりも小さい、請求項８又は９に記載の表示基板。
  12. 前記第１絶縁層の前記ベース基板に近接する側に位置する第２導電性構造をさらに備え、
    前記第１絶縁層の第１部分は前記第２導電性構造の少なくとも一部を被覆する、請求項１１に記載の表示基板。
  13. ベース基板に垂直な方向に、前記第１表面微細構造は前記第２導電性構造と重ならない、請求項１２に記載の表示基板。
  14. 前記第１導電性構造は、前記第１絶縁層を貫通する第１ビアを介して前記第２導電性構造に電気的に接続され、
    前記ベース基板に垂直な方向に、前記第１表面微細構造は前記第１ビアの少なくとも一部と重なる、請求項１２又は１３に記載の表示基板。
  15. 前記第１絶縁層は積層された第１サブ層及び第２サブ層を備え、前記第２サブ層は前記第１サブ層よりも前記ベース基板から離れ、
    前記第１サブ層は前記第１ビアによって露出された第１側面を備え、前記第２サブ層は前記第１ビアによって露出された第２側面を備え、前記第１側面及び前記第２側面のうち少なくとも１つは前記第１導電性構造の第３表面と直接に接触する、請求項１４に記載の表示基板。
  16. 前記第１側面と前記ベース基板との夾角は前記第２側面と前記ベース基板との夾角よりも大きい、請求項１５に記載の表示基板。
  17. 前記第２サブ層の緻密性は前記第１サブ層の緻密性よりも高い、請求項１５又は１６に記載の表示基板。
  18. 前記第１表面の酸素含有量は前記第３表面の酸素含有量よりも高い、請求項１～１７のいずれか１項に記載の表示基板。
  19. 前記第１表面微細構造は前記第１断面に第１端点及び第２端点を有し、前記第１断面の前記第３表面に最も近い点と、前記第１端点及び前記第２端点との距離は等しくない、請求項１～１８のいずれか１項に記載の表示基板。
  20. 前記第１表面微細構造は第１凹面構造を備え、前記第２表面微細構造は第２凹面構造を備える、請求項１～１９のいずれか１項に記載の表示基板。
  21. 前記ベース基板上に位置する複数のサブ画素をさらに備え、
    前記複数のサブ画素は、第１方向及び前記第１方向と交差する第２方向に沿って複数の画素列及び複数の画素行として配置され、
    前記複数のサブ画素のそれぞれは、前記ベース基板上の第１トランジスタ、第２トランジスタ、第３トランジスタ及び蓄積コンデンサーを備え、
    前記第２トランジスタの第１極は前記蓄積コンデンサーの第１コンデンサー電極及び前記第１トランジスタのゲートに電気的に接続され、前記第２トランジスタの第２極はデータ信号を受信するように配置され、前記第２トランジスタのゲートは第１制御信号を受信するように配置され、前記第２トランジスタは、前記第１制御信号に応答して前記データ信号を前記第１トランジスタのゲート及び前記蓄積コンデンサーに書き込むように配置され、
    前記第１トランジスタの第１極は前記蓄積コンデンサーの第２コンデンサー電極に電気的に接続され、発光素子の第１電極に電気的に接続されるように配置され、前記第１トランジスタの第２極は第１電源電圧を受けるように配置され、前記第１トランジスタは、前記第１トランジスタのゲートの電圧の制御により前記発光素子を駆動するための電流を制御するように配置され、
    前記第３トランジスタの第１極は前記第１トランジスタの第１極及び前記蓄積コンデンサーの第２コンデンサー電極に電気的に接続され、前記第３トランジスタの第２極は検出回路に接続されるように配置される、請求項１～２０のいずれか１項に記載の表示基板。
  22. 前記第１表面微細構造の前記ベース基板での正投影と前記第２表面微細構造の前記ベース基板での正投影との中心距離の前記第１方向及び前記第２方向における成分は、それぞれ前記複数のサブ画素のそれぞれの前記第１方向及び前記第２方向における平均サイズよりも小さい、請求項２１に記載の表示基板。
  23. 各画素列のサブ画素は同じ色の光を発する、請求項２１又は２２に記載の表示基板。
  24. 前記第１表面微細構造は第１凹面構造を備え、前記第２表面微細構造は第２凹面構造を備え、
    前記第１凹面構造及び前記第２凹面構造は前記第１導電性構造の延在方向に沿って配列され、同じ色のサブ画素に向かっている、請求項２３に記載の表示基板。
  25. 前記表示基板は、前記第１トランジスタのゲートから突出する延在部をさらに備え、前記延在部は、前記第１トランジスタのゲートから前記第２方向に沿って延在し、前記ベース基板に垂直な方向に前記第２トランジスタの第１極と少なくとも部分的に重なり、且つ電気的に接続される、請求項２１～２４のいずれか１項に記載の表示基板。
  26. 前記第２トランジスタの活性層は、第１極接触領域、第２極接触領域、及び前記第１極接触領域と前記第２極接触領域との間に位置するチャネル領域を備え、前記第２トランジスタの第１極は、第２ビアを介して前記第１極接触領域、前記延在部及び前記第１コンデンサー電極にそれぞれ電気的に接続される、請求項２５に記載の表示基板。
  27. 前記第２ビアは、前記第１方向に沿って延在し、前記延在部の表面及び前記第１方向において対向する２つの側面の少なくとも一部を露出させる、請求項２６に記載の表示基板。
  28. 前記延在部は、前記第２ビアを第１凹溝及び第２凹溝に区切り、前記第２トランジスタの第１極は、前記第１凹溝及び前記第２凹溝を充填し、前記延在部の前記２つの側面を被覆し、
    前記第２トランジスタの第１極は、第１部分、第２部分及び第３部分を備え、
    前記第２部分は前記延在部の前記表面を被覆し、前記第１部分は前記第１凹溝を被覆し、前記第３部分は前記第２凹溝を被覆し、前記第１部分及び前記第３部分はさらにそれぞれ前記延在部の前記２つの側面を被覆する、請求項２７に記載の表示基板。
  29. 前記第１導電性構造は前記第２トランジスタの第１極であり、前記第１表面微細構造及び前記第２表面微細構造はいずれも前記第２トランジスタの第１極の第３部分に位置する、請求項２８に記載の表示基板。
  30. 前記第１表面微細構造の前記第１方向におけるサイズは、前記第３部分の前記第１方向における最大サイズの１０分の１よりも小さい、請求項２９に記載の表示基板。
  31. 前記第１表面微細構造の前記第１方向におけるサイズは、前記第２ビアの前記ベース基板での正投影の前記第１方向における最大サイズの１０分の１よりも小さい、請求項２９又は３０に記載の表示基板。
  32. 前記複数のサブ画素のそれぞれは前記発光素子をさらに備え、前記発光素子は、順次に積層された第１電極、発光層及び第２電極を備え、前記第１電極は前記第２電極よりも前記ベース基板に近接し、前記発光素子の第１電極は、第３ビアを介して前記発光素子が所在するサブ画素の第１トランジスタの第１極に電気的に接続される、請求項２１～３１のいずれか１項に記載の表示基板。
  33. 前記発光素子の第１電極は、前記第１方向に順次接続された第１電極部、第２電極部及び第３電極部を備え、前記第１電極部は、対応する第１トランジスタの第１極に電気的に接続することに用いられ、前記ベース基板に垂直な方向に前記対応する第１トランジスタの第１極と重なり、
    前記発光素子の第３電極部は、前記ベース基板に垂直な方向に前記発光素子の開口領域と少なくとも部分的に重なる、請求項３２に記載の表示基板。
  34. 前記第１電極部の前記第１方向における最大サイズと前記第２方向における最大サイズとの和は、前記第３電極部の前記第１方向における最大サイズと前記第２方向における最大サイズとの和よりも小さく、
    前記第２電極部の前記第１方向における最大サイズと前記第２方向における最大サイズとの和は、前記第３電極部の前記第１方向における最大サイズと前記第２方向における最大サイズとの和よりも小さい、請求項３３に記載の表示基板。
  35. 前記表示基板は、複数の第１表面微細構造及び複数の第２表面微細構造を備え、前記複数の第１表面微細構造及び複数の第２表面微細構造のうちの一部分はベース基板に垂直な方向に前記第１電極部と重なり、前記複数の第１表面微細構造及び複数の第２表面微細構造のうちの他の部分は前記ベース基板に垂直な方向に前記第３電極部と重なり、
    前記第１電極部と重なる第１表面微細構造及び第２表面微細構造の分布密度は、前記第３電極部と重なる第１表面微細構造及び第２表面微細構造の分布密度よりも高い、請求項３３又は３４に記載の表示基板。
  36. 前記発光素子の第１電極の第２電極部の前記第２方向における平均サイズは、前記第１電極部の前記第２方向における平均サイズよりも小さく、また、前記第３電極部の前記第２方向における平均サイズよりも小さい、請求項３３～３５のいずれか１項に記載の表示基板。
  37. 前記複数の画素行は第１画素行を備え、前記第１画素行は複数の画素部に分割され、各画素部は、前記第２方向に沿って順次に配置される第１サブ画素、第２サブ画素及び第３サブ画素を備え、前記第１サブ画素、前記第２サブ画素及び前記第３サブ画素はそれぞれ３つの基本色の光を発するように配置され、
    前記表示基板は、前記第２方向に沿って延在する第１走査線をさらに備え、前記第１走査線は、前記第１サブ画素、第２サブ画素及び第３サブ画素内の第２トランジスタのゲートに電気的に接続されて前記第１制御信号を提供する、請求項３３～３６のいずれか１項に記載の表示基板。
  38. 前記第１走査線は、前記ベース基板に垂直な方向に、前記第１サブ画素の発光素子の第１電極の第２電極部と重なる、請求項３７に記載の表示基板。
  39. 前記発光素子の第１電極の前記ベース基板に近接する側に位置するカラーフィルタ層をさらに備え、
    前記カラーフィルタ層は、前記第１サブ画素、前記第２サブ画素及び前記第３サブ画素にそれぞれ対応する複数のカラーフィルタ部を備え、前記第１サブ画素、前記第２サブ画素及び前記第３サブ画素が発した光はそれぞれ対応するカラーフィルタ部を通って表示基板から出射されて表示光を形成する、請求項３８に記載の表示基板。
  40. 前記ベース基板に垂直な方向に、前記第１サブ画素に対応するカラーフィルタ部、前記第２サブ画素に対応するカラーフィルタ部はいずれも前記ベース基板に垂直な方向に前記第２表面微細構造と重なる、請求項３９に記載の表示基板。
  41. 前記ベース基板に垂直な方向に、前記複数のカラーフィルタ部のそれぞれは、対応するサブ画素の発光素子の第１電極の第３電極部と重なり、前記対応するサブ画素の発光素子の第１電極の第１電極部と重ならない、請求項３９又は４０に記載の表示基板。
  42. 前記第１走査線は、前記カラーフィルタ層の前記ベース基板に近接する側に位置し、
    前記ベース基板に垂直な方向に、前記第１サブ画素の発光素子の第１電極の第２電極部の、前記第１走査線と重なる部分はさらに、前記第１サブ画素に対応するカラーフィルタ部と重なる、請求項４１に記載の表示基板。
  43. 前記第１走査線は、交互に接続された第１部分及び第２部分を備え、前記第２部分は環状構造である、請求項４２に記載の表示基板。
  44. 前記ベース基板に垂直な方向に、前記第１サブ画素の発光素子の第１電極は、前記第１走査線の第１部分と重なり、前記第１走査線の第２部分と重ならない、請求項４３に記載の表示基板。
  45. 前記第１方向に沿って延在する複数の第１信号線をさらに備え、
    前記ベース基板に垂直な方向に、前記複数の第１信号線は、前記第１走査線の第２部分と重なって前記第２方向に沿って配置される複数の第１中空領域を画定する、請求項４３又は４４に記載の表示基板。
  46. 各画素部内の対応する複数の第１中空領域の幾何学的中心は一直線上にない、請求項４５に記載の表示基板。
  47. 前記ベース基板に垂直な方向に、前記第１サブ画素に対応するカラーフィルタ部は前記複数の第１中空領域のうちの少なくとも１つと重なり、前記第２サブ画素に対応するカラーフィルタ部は前記複数の第１中空領域といずれも重ならない、請求項４５又は４６に記載の表示基板。
  48. 前記ベース基板に垂直な方向に、前記第１サブ画素に対応するカラーフィルタ部は、前記複数の第１中空領域のうちの１つの第１中空領域と重なり、且つ第１重なり面積を有し、前記第２サブ画素に対応するカラーフィルタ部は、前記複数の第１中空領域のうちの別の第１中空領域と重なり、且つ第２重なり面積を有し、
    前記第１重なり面積と前記第２重なり面積とは異なる、請求項４５～４７のいずれか１項に記載の表示基板。
  49. 前記第１重なり面積と前記第２重なり面積との差の絶対値は（ｎ＊λ）２よりも大きく、λは前記第１サブ画素及び第２サブ画素が発した光の波長のうち大きい方の値である、請求項４８に記載の表示基板。
  50. 前記表示基板は、複数の第１表面微細構造及び複数の第２表面微細構造を備え、前記複数の第１表面微細構造及び複数の第２表面微細構造のうちの一部はベース基板に垂直な方向に前記第１走査線の第１部分と重なり、前記複数の第１表面微細構造及び複数の第２表面微細構造のうちの他の部分は前記ベース基板に垂直な方向に前記第１走査線の第２部分と重なり、
    ベース基板に垂直な方向に、前記第１走査線の第２部分と重なる第１表面微細構造及び第２表面微細構造の分布密度は、前記第１走査線の第１部分と重なる第１表面微細構造及び第２表面微細構造の分布密度よりも高い、請求項４８又は４９に記載の表示基板。
  51. 前記第１重なり面積は、前記複数の第１表面微細構造又は前記第２表面微細構造のそれぞれの前記ベース基板での正投影の面積よりも大きく、
    前記第２重なり面積は、前記複数の第１表面微細構造又は前記第２表面微細構造のそれぞれの前記ベース基板での正投影の面積よりも大きい、請求項５０に記載の表示基板。
  52. 前記画素部は、白色光を発するように配置される第４サブ画素をさらに備え、
    前記複数の第１中空領域のうち、前記第４サブ画素に近接する第１中空領域はいずれも前記ベース基板に垂直な方向に前記カラーフィルタ層と重ならない、請求項４５～５１のいずれか１項に記載の表示基板。
  53. 前記複数の第１信号線は、前記複数の画素列に１対１で対応して接続される複数のデータ線を備え、
    前記第１画素行について、複数のデータ線は、前記複数の画素部に１対１で対応する複数のデータ線群に分割され、各データ線群は、それぞれ前記第１サブ画素、第２サブ画素及び第３サブ画素に接続される第１データ線、第２データ線及び第３データ線を備え、
    各前記画素部について、前記画素部に対応して接続される前記第１データ線、前記第２データ線及び前記第３データ線はいずれも前記第１サブ画素と前記第３サブ画素との間に位置する、請求項４５～５２のいずれか１項に記載の表示基板。
  54. 前記第１方向に沿って延在する複数の電源線をさらに備え、
    前記複数の電源線は、前記複数のサブ画素に前記第１電源電圧を提供するように配置され、前記複数の電源線のそれぞれと前記複数のデータ線のいずれか１つとの間に少なくとも１つの画素列が介在されている、請求項５３に記載の表示基板。
  55. 前記表示基板は、複数の第１表面微細構造及び複数の第２表面微細構造を備え、前記複数の第１表面微細構造及び複数の第２表面微細構造のうちの一部分は前記複数のデータ線に分布し、前記複数の第１表面微細構造及び複数の第２表面微細構造のうちの他の部分は前記複数の電源線に分布し、
    前記複数の第１表面微細構造及び前記複数の第２表面微細構造の前記複数のデータ線での分布密度は、前記複数の第１表面微細構造及び前記複数の第２表面微細構造の前記複数の電源線での分布密度よりも高い、請求項５４に記載の表示基板。
  56. 前記第２サブ画素は、前記第３サブ画素に直接に隣接し、前記第３サブ画素は、前記第２方向において対向する第１側及び第２側を有し、
    前記第２データ線及び前記第３データ線は、前記第３サブ画素の第１側に位置し且つ前記第２サブ画素と前記第３サブ画素との間に位置する、請求項５３～５５のいずれか１項に記載の表示基板。
  57. 前記第３サブ画素の発光素子の第１電極の第２電極部は、第１電極部及び第３電極部に対して、前記第３サブ画素の第２側から離れる方向に凹んでいる、請求項５６に記載の表示基板。
  58. 前記ベースに垂直な方向に、前記第２データ線、前記第３データ線はそれぞれ前記カラーフィルタ層と少なくとも部分的に重なる、請求項５３～５７のいずれか１項に記載の表示基板。
  59. 前記画素部は、白色光を発するように配置される第４サブ画素をさらに備え、
    前記各データ線群は、前記第４サブ画素に接続される第４データ線をさらに備え、
    ベース基板に垂直な方向に、前記第４データ線は前記カラーフィルタ層と重ならない、請求項５３～５８のいずれか１項に記載の表示基板。
  60. 前記複数の画素行は、前記第１方向に前記第１画素行に直接に隣接する第２画素行をさらに備え、
    前記第２画素行は、前記第２方向に沿って順次配列された第５サブ画素、第６サブ画素及び第７サブ画素を備え、前記第５サブ画素は前記第１サブ画素と同一画素列に位置し、前記第６サブ画素は前記第２サブ画素と同一画素列に位置し、前記第７サブ画素は前記第３サブ画素と同一画素列に位置する、請求項４５～５９のいずれか１項に記載の表示基板。
  61. 前記第１サブ画素に対応するカラーフィルタ部は前記第５サブ画素に近接する側辺を有し、前記側辺は前記第２方向に平行である、請求項６０に記載の表示基板。
  62. 前記表示基板は、前記第２方向に沿って延在する第２走査線をさらに備え、前記第２走査線は、前記第５サブ画素、第６サブ画素及び第７サブ画素内の第３トランジスタのゲートに電気的に接続されて第２制御信号を提供する、請求項６０又は６１に記載の表示基板。
  63. 前記第２走査線は、交互に接続された第１部分及び第２部分を備え、前記第２部分は環状構造である、請求項６２に記載の表示基板。
  64. 前記ベース基板に垂直な方向に、前記複数の第１信号線は、前記第２走査線の第２部分と重なって前記第２方向に沿って順次に配置される複数の第２中空領域を画定する、請求項６３に記載の表示基板。
  65. 前記第１導電性構造は前記複数の第１信号線の１つであり、前記第１表面微細構造及び前記第２表面微細構造は前記第１信号線に位置し、前記第１表面微細構造は、前記ベース基板に垂直な方向に、前記第１信号線に対応する第２中空領域と少なくとも部分的に重なる、請求項６４に記載の表示基板。
  66. 前記ベース基板に垂直な方向に、前記第１サブ画素に対応するカラーフィルタ部は、前記複数の第２中空領域のうちの１つの第２中空領域と重なり、且つ第３重なり面積を有し、前記第２サブ画素に対応するカラーフィルタ部は、前記複数の第２中空領域のうちの別の１つの第２中空領域と重なり、且つ第４重なり面積を有し、前記第３サブ画素に対応するカラーフィルタ部は、前記複数の第２中空領域のうちのさらに別の第２中空領域と重なり、且つ第５重なり面積を有し、
    前記第３重なり面積、前記第４重なり面積及び前記第５重なり面積はいずれも異なる、請求項６４又は６５に記載の表示基板。
  67. 前記第３トランジスタの第２極は、第４ビアを介して前記第２方向に沿って延在する検出部に電気的に接続され、前記検出部は、前記第１方向に沿って延在する検出線に電気的に接続され、それにより、前記第３トランジスタの第２極は、前記検出部及び前記検出線を介して前記検出回路に接続される、請求項２１～６６のいずれか１項に記載の表示基板。
  68. 前記第１導電性構造は前記第３トランジスタの第２極であり、前記第１表面微細構造及び前記第２表面微細構造は前記第３トランジスタの第２極に位置し、前記第１表面微細構造は、前記ベース基板に垂直な方向に前記第４ビアと少なくとも部分的に重なる、請求項６７に記載の表示基板。
  69. 前記第３トランジスタの活性層は、第１極接触領域、第２極接触領域、及び前記第１極接触領域と前記第２極接触領域との間に位置するチャネル領域を備え、
    前記第３トランジスタの第１極は、第５ビアを介して前記第３トランジスタの第１極接触領域に電気的に接続される、請求項２１～６８のいずれか１項に記載の表示基板。
  70. 前記第１導電性構造は前記第３トランジスタの第１極であり、前記第１表面微細構造及び前記第２表面微細構造は前記第３トランジスタの第１極に位置し、前記第１表面微細構造は、前記ベース基板に垂直な方向に前記第５ビアと少なくとも部分的に重なる、請求項６９に記載の表示基板。
  71. 表示基板であって、ベース基板と、前記ベース基板上に位置する第１導電性構造と、を備え、
    前記第１導電性構造は、前記ベース基板から離れる第１表面及び第２表面を備え、前記第１表面及び前記第２表面の材料が同じであり、前記第１表面に第１表面微細構造が配置され、前記第２表面に第２表面微細構造が配置され、
    前記第１表面微細構造は前記ベース基板に垂直な第１断面を有し、前記第２表面微細構造は前記ベース基板に垂直な第２断面を有し、
    前記第１表面微細構造は前記第１断面に第１端点及び第２端点を有し、前記第２表面微細構造は前記第２断面に第３端点及び第４端点を有し、
    前記第１端点と前記第２端点を結ぶ線の中点と、前記第３端点と前記第４端点を結ぶ線の中点との、前記ベース基板の板面に対する距離は異なる、表示基板。
  72. 前記第１導電性構造の前記第１表面微細構造での最小厚さは、前記第１導電性構造の平均厚さよりも小さく且つ前記第１導電性構造の平均厚さの３／５よりも大きい、請求項７１に記載の表示基板。
  73. 前記第１導電性構造は、前記ベース基板に近接する第３表面及び第４表面をさらに備え、前記ベース基板に垂直な方向に、前記第１表面微細構造は前記第３表面と少なくとも部分的に重なり、前記第２表面微細構造は前記第４表面と少なくとも部分的に重なる、請求項７１又は７２に記載の表示基板。
  74. 前記第３表面及び前記第４表面の少なくとも１つは平坦な表面である、請求項７３に記載の表示基板。
  75. 前記第１表面微細構造の前記第３表面での正投影の面積は、前記第１表面微細構造の表面積よりも小さく、
    前記第２表面微細構造の前記第４表面での正投影の面積は、前記第２表面微細構造の表面積よりも小さい、請求項７３又は７４に記載の表示基板。
  76. 前記第１表面微細構造は、前記第１断面に前記第１端点と前記第２端点との間に位置する第１中間点をさらに有し、前記第２表面微細構造は、前記第２断面に前記第３端点と前記第４端点との間に位置する第２中間点をさらに有し、
    前記第１中間点と前記第３表面との距離は、前記第１端点及び第２端点と前記第３表面との距離といずれも等しくなく、
    前記第２中間点と前記第４表面との距離は、前記第３端点及び前記第４端点と前記第４表面との距離といずれも等しくない、請求項７３～７５のいずれか１項に記載の表示基板。
  77. 前記第１表面と前記ベース基板の板面は第１夾角を有し、前記第２表面と前記ベース基板の板面は前記第１夾角とは異なる第２夾角を有する、請求項７１～７６のいずれか１項に記載の表示基板。
  78. 前記第１夾角は０度よりも大きく、前記第２夾角は０に等しい、請求項７７に記載の表示基板。
  79. 前記第１導電性構造の前記ベース基板に近接する側に位置する第１絶縁層をさらに備え、
    前記第１絶縁層は、前記第１導電性構造の第３表面及び第４表面とそれぞれ直接に接触する第１部分及び第２部分を備え、前記第１部分の最小厚さは前記第２部分の最小厚さよりも小さい、請求項７８に記載の表示基板。
  80. 前記第１絶縁層の前記ベース基板に近接する側に位置する第２導電性構造をさらに備え、
    前記第１絶縁層の第１部分は前記第２導電性構造の少なくとも一部を被覆する、請求項７９に記載の表示基板。
  81. ベース基板に垂直な方向に、前記第１表面微細構造は前記第２導電性構造と重ならない、請求項８０に記載の表示基板。
  82. 前記第１導電性構造は、前記第１絶縁層を貫通する第１ビアを介して前記第２導電性構造に電気的に接続され、
    前記ベース基板に垂直な方向に、前記第１表面微細構造は前記第１ビアの少なくとも一部と重なる、請求項８０又は８１に記載の表示基板。
  83. 前記第１絶縁層は積層された第１サブ層及び第２サブ層を備え、前記第２サブ層は前記第１サブ層よりも前記ベース基板から離れ、
    前記第１サブ層は前記第１ビアによって露出された第１側面を備え、前記第２サブ層は前記第１ビアによって露出された第２側面を備え、前記第１側面及び前記第２側面のうち少なくとも１つは前記第１導電性構造の第３表面と直接に接触する、請求項８２に記載の表示基板。
  84. 前記第１側面と前記ベース基板との夾角は前記第２側面と前記ベース基板との夾角よりも大きい、請求項８３に記載の表示基板。
  85. 前記第２サブ層の緻密性は前記第１サブ層の緻密性よりも高い、請求項８３又は８４に記載の表示基板。
  86. 前記第１表面の酸素含有量は前記第３表面の酸素含有量よりも高い、請求項７３～８５のいずれか１項に記載の表示基板。
  87. 請求項１～８６のいずれか１項に記載の表示基板を備える表示装置。
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