JP2024069848A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2024069848A
JP2024069848A JP2022180096A JP2022180096A JP2024069848A JP 2024069848 A JP2024069848 A JP 2024069848A JP 2022180096 A JP2022180096 A JP 2022180096A JP 2022180096 A JP2022180096 A JP 2022180096A JP 2024069848 A JP2024069848 A JP 2024069848A
Authority
JP
Japan
Prior art keywords
trench
type
type semiconductor
gate
semiconductor portion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2022180096A
Other languages
English (en)
Inventor
亮太 黒田
Ryota Kuroda
仁 松浦
Hitoshi Matsuura
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2022180096A priority Critical patent/JP2024069848A/ja
Priority to US18/452,811 priority patent/US20240162335A1/en
Publication of JP2024069848A publication Critical patent/JP2024069848A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

【課題】パワートランジスタとオプション素子を含む半導体デバイスの平坦性を向上する。【解決手段】半導体装置は、半導体基板ＳＵＢの素子形成領域に形成されたトレンチＴＲと、トレンチＴＲの内壁に形成された絶縁膜ＴＯと、トレンチＴＲの内部の一部に絶縁膜ＴＯを介して埋め込まれたｐ型半導体部ＰＳＵと、トレンチＴＲの内部の他の一部に絶縁膜ＴＯを介して埋め込まれ、かつ、ｐ型半導体部ＰＳＵと接触するように設けられたｎ型半導体部ＮＳＵと、を備える。【選択図】図３

Description

本発明は、半導体装置およびその製造技術に関し、例えば、パワートランジスタの他に温度検知ダイオードおよびゲート保護ダイオードに代表されるオプション素子を含む半導体装置およびその製造技術に適用して有効な技術に関する。
特開２００６－３２４５７０号公報（特許文献１）には、トレンチゲート型パワートランジスタに関する技術が記載されている。
特開２００６－３２４５７０号公報
例えば、パワートランジスタとともに、温度検知ダイオードおよびゲート保護ダイオードに代表されるオプション素子を含む半導体装置がある。このような半導体装置は、例えば、２００ｍｍ半導体ウェハを使用して製造されている。
ここで、２００ｍｍ半導体ウェハを使用した半導体装置の製造工程では、半導体基板上に形成されたポリシリコン膜を利用することにより、上述したオプション素子を形成している。このため、半導体基板の表面に段差が生じる。この結果、その後のコンタクトプラグを形成する工程で使用されるフォトリソグラフィ技術において焦点合わせなどの困難性が生じることから、コンタクトプラグの形成が難化する。
また、近年では、２００ｍｍ半導体ウェハよりも大口径の３００ｍｍ半導体ウェハを使用して半導体装置を製造することが検討されている。
この３００ｍｍ半導体ウェハを使用した半導体装置の製造工程では、上述した２００ｍｍ半導体ウェハの製造工程に存在するデメリットを克服して、製造ラインを改善することが進められている。特に、３００ｍｍ半導体ウェハを使用した半導体装置の製造工程では、段差に起因する製造工程の複雑化や困難性の上昇を避けるため、パワートランジスタとオプション素子を含む半導体デバイスの平坦性を高めることが望まれている。
以上のことから、パワートランジスタとオプション素子を含む半導体デバイスの平坦性を高めるために、オプション素子の構造に関する工夫が望まれている。
一実施の形態における半導体装置は、半導体基板の素子形成領域に形成されたトレンチと、トレンチの内壁に形成された絶縁膜と、トレンチの内部の一部に絶縁膜を介して埋め込まれたｐ型半導体部と、トレンチの内部の他の一部に絶縁膜を介して埋め込まれ、かつ、ｐ型半導体部と接触するように設けられたｎ型半導体部と、を備える。
一実施の形態における半導体装置の製造方法は、トレンチゲート型パワートランジスタを含む半導体装置の製造方法である。ここで、半導体装置の製造方法は、（ａ）半導体基板の第１領域にゲートトレンチを形成し、かつ、前記半導体基板の第２領域にトレンチを形成する工程、（ｂ）ゲートトレンチの内壁にゲート絶縁膜を形成し、かつ、トレンチの内壁に絶縁膜を形成する工程、（ｃ）ゲートトレンチの内部にゲート電極を形成する工程、（ｄ）トレンチの内部にｐ型半導体部を形成する工程、（ｅ）トレンチの内部にｐ型半導体部と接するｎ型半導体部を形成する工程、を備える。
一実施の形態によれば、パワートランジスタとオプション素子を含む半導体デバイスの平坦性を高めることができる。
ＩＧＢＴチップの回路構成を示す回路図である。 ＩＧＢＴチップの平面レイアウトを示す上面図である。 具現化態様１における温度検知ダイオードの構成を示す斜視図である。 （ａ）は、温度検知ダイオードの上面図であり、（ｂ）は、（ａ）に示されるカソード電極とアノード電極を取り除いた構成を示す上面図である。 「Ｔｙｐｅ１」の温度検知ダイオードの断面構造を示す図であり、（ａ）は、図４（ａ）のＡ－Ａ線で切断した断面図であり、（ｂ）は、図４（ａ）のＢ－Ｂ線で切断した断面図であり、（ｃ）は、図４（ａ）のＣ－Ｃ線で切断した断面図である。 「Ｔｙｐｅ２」の温度検知ダイオードの断面構造を示す図であり、（ａ）は、図４（ａ）のＡ－Ａ線で切断した断面図であり、（ｂ）は、図４（ａ）のＢ－Ｂ線で切断した断面図であり、（ｃ）は、図４（ａ）のＣ－Ｃ線で切断した断面図である。 （ａ）および（ｂ）は、「Ｔｙｐｅ２」の温度検知ダイオードとトレンチゲート型ＩＧＢＴとを含む半導体装置の製造工程を示す図である。 （ａ）および（ｂ）は、図７に続く製造工程を示す図である。 （ａ）および（ｂ）は、図８に続く製造工程を示す図である。 （ａ）および（ｂ）は、図９に続く製造工程を示す図である。 （ａ）および（ｂ）は、図１０に続く製造工程を示す図である。 （ａ）および（ｂ）は、図１１に続く製造工程を示す図である。 （ａ）および（ｂ）は、図１２に続く製造工程を示す図である。 （ａ）および（ｂ）は、図１３に続く製造工程を示す図である。 （ａ）および（ｂ）は、図１４に続く製造工程を示す図である。 （ａ）および（ｂ）は、図１５に続く製造工程を示す図である。 （ａ）および（ｂ）は、図１６に続く製造工程を示す図である。 （ａ）および（ｂ）は、図１７に続く製造工程を示す図である。 （ａ）および（ｂ）は、図１８に続く製造工程を示す図である。 「Ｔｙｐｅ１」のゲート保護ダイオードの断面構造を示す図である。 「Ｔｙｐｅ２」のゲート保護ダイオードの上面図である。 図２１のＡ－Ａ線で切断した断面図である。 絶縁膜の絶縁破壊が生じるメカニズムを説明する図である。 絶縁膜の絶縁破壊が生じるメカニズムを説明する図である。 絶縁膜の絶縁破壊が生じるメカニズムを説明する図である。 トレンチゲート型ＩＧＢＴのエミッタ端子と電気的に接続された金属電極と接続されるプラグを示す断面図である。
実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
本実施の形態では、パワートランジスタとしてＩＧＢＴ（Insulated Gate Bipolar Transistor）を例に挙げて説明するが、本実施の形態における技術的思想は、ＩＧＢＴに限らず、例えば、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）にも幅広く適用することができる。
＜ＩＧＢＴチップの回路構成＞
本明細書では、半導体素子であるＩＧＢＴが形成された半導体チップをＩＧＢＴチップと呼び、ＩＧＢＴチップの回路構成を以下に示す。
図１は、ＩＧＢＴチップの回路構成を示す回路図である。
図１において、ＩＧＢＴチップには、メイン電流を流すためのメインＩＧＢＴ１０と、メイン電流の電流値を検出するためのサブＩＧＢＴ１１（センスＩＧＢＴ）とが設けられている。具体的には、コレクタ端子ＣＴとエミッタ端子ＥＴ１との間にメインＩＧＢＴ１０が設けられているとともに、コレクタ端子ＣＴとサブエミッタ端子ＥＴ２との間にサブＩＧＢＴ１１が設けられている。このとき、メインＩＧＢＴ１０のゲート電極とサブＩＧＢＴ１１のゲート電極とは互いに電気的に接続されており、これらのゲート電極はともにゲート端子ＧＴと接続されている。例えば、メインＩＧＢＴ１０を流れる電流をメイン電流と呼び、サブＩＧＢＴ１１に流れる電流をセンス電流と呼ぶことにすると、メイン電流：センス電流（センス比）＝１００００：１である。なお、メインＩＧＢＴ１０は、エミッタ端子ＥＴ１だけでなく、ケルビンエミッタ端子ＫＥＴとも電気的に接続されている。
また、ＩＧＢＴチップには、メインＩＧＢＴ１０のゲート電極にサージ電圧が加わった場合に、このサージ電圧からメインＩＧＢＴ１０を保護するためのゲート保護ダイオード１２Ａが設けられている。同様に、ＩＧＢＴチップには、サブＩＧＢＴ１１のゲート電極にサージ電圧が加わった場合に、このサージ電圧からサブＩＧＢＴ１１を保護するためのゲート保護ダイオード１２Ｂも設けられている。
具体的に、ゲート保護ダイオード１２Ａは、ゲート端子ＧＴとエミッタ端子ＥＴ１との間に設けられている一方、ゲート保護ダイオード１２Ｂは、ゲート端子ＧＴとサブエミッタ端子ＥＴ２との間に設けられている。これらのゲート保護ダイオード１２Ａおよびゲート保護ダイオード１２Ｂのそれぞれは、例えば、逆直列接続（双方向接続）された複数のツェナダイオードから構成されている。
ゲート保護ダイオード１２Ａおよびゲート保護ダイオード１２Ｂは、ダイオードであり、逆方向降伏電圧以上の電圧が加わらないという特性を有している。このことから、大きなサージ電圧がゲート端子ＧＴとエミッタ端子ＥＴ１との間あるいはゲート端子ＧＴとサブエミッタ端子ＥＴ２との間に加わったとしても、ゲート保護ダイオード１２Ａあるいはゲート保護ダイオード１２Ｂによって、サージ電圧が逆方向降伏電圧にクランプされる。この結果、メインＩＧＢＴ１０あるいはサブＩＧＢＴ１１に逆方向降伏電圧以上の電圧が加わることを抑制することができる。
このように、制御信号を入力する入力端子であるゲート端子ＧＴとエミッタ端子ＥＴ１との間にゲート保護ダイオード１２Ａを設けるとともに、ゲート端子ＧＴとサブエミッタ端子ＥＴ２との間にゲート保護ダイオード１２Ｂを設けることにより、サージ電圧に起因するメインＩＧＢＴ１０およびサブＩＧＢＴ１１の破壊を防止することができる。
さらに、ＩＧＢＴチップには、温度検知ダイオード１３が設けられている。この温度検知ダイオード１３は、アノード端子ＡＴとカソード端子ＫＴとの間に設けられており、ＩＧＢＴチップの温度を測定する機能を有している。具体的に、温度検知ダイオード１３は、ダイオードであり、ダイオードの順方向電圧降下（ＶＦ）は、温度依存性を有する。このため、例えば、温度検知ダイオード１３に一定電流を流した際における順方向電圧降下（ＶＦ）を測定することにより、間接的に温度を検出することができる。
以上のようにして、ＩＧＢＴチップの回路が構成されている。
＜ＩＧＢＴチップのレイアウト構成＞
次に、ＩＧＢＴチップのレイアウト構成について説明する。
図２は、ＩＧＢＴチップ１００の平面レイアウトを示す上面図である。
図２において、ＩＧＢＴチップ１００の上面には、例えば、４分割されたエミッタ端子ＴＥ１と、カソード端子ＫＴと、アノード端子ＡＴと、ゲート端子ＧＴと、ケルビンエミッタ端子ＫＥＴと、サブエミッタ端子ＥＴ２が形成されている。
なお、図２において点線で示す領域Ｒ１は、ゲート保護ダイオード搭載領域である。また、ＩＧＢＴチップ１００の下面全面（裏面全面）にコレクタ端子が形成されている。
以上のようにして、ＩＧＢＴチップ１００のレイアウトが構成されている。
＜改善の検討＞
図１に示すように、ＩＧＢＴチップには、メインＩＧＢＴ１０とサブＩＧＢＴ１１とともに、ゲート保護ダイオード１２と、温度検知ダイオード１３が設けられている。ここで、例えば、メインＩＧＢＴ１０とサブＩＧＢＴ１１は、複数のセルから構成され、複数のセルのそれぞれは、トレンチゲート型ＩＧＢＴから構成されている。
一方、ゲート保護ダイオード１２と温度検知ダイオード１３は、オプション素子を構成し、さらに、図１では示されていないが、オプション素子には、トレンチゲート型ＩＧＢＴのゲート電極と電気的に接続されたゲート抵抗素子も含まれている。すなわち、ＩＧＢＴチップには、トレンチゲート型ＩＧＢＴとともにオプション素子が設けられている。
このように構成されているＩＧＢＴチップでは、段差に起因する製造工程の複雑化や困難性の上昇を避けるため、トレンチゲート型ＩＧＢＴとオプション素子を含む半導体デバイスの平坦性を高めることが望まれている。
この点に関し、まず、オプション素子に含まれるゲート抵抗素子に対する工夫が施されている。具体的に、今までは、トレンチゲート型ＩＧＢＴのゲート電極に使用されるポリシリコン膜とは別のポリシリコン膜を半導体基板上に形成して加工することにより、トレンチゲート型ＩＧＢＴのゲート電極と電気的に接続されたゲート抵抗素子が形成されている。つまり、トレンチゲート型ＩＧＢＴのゲート電極は半導体基板に設けられたトレンチ内に形成されている一方、ゲート抵抗素子は半導体基板上に形成されている。この結果、トレンチゲート型ＩＧＢＴとゲート抵抗素子との間に段差が生じる。
そこで、近年、オプション素子に含まれるゲート抵抗素子に対する工夫が施されて、トレンチゲート型ＩＧＢＴとゲート抵抗素子とを含む半導体デバイスの平坦性を高めることが行われている。具体的に、半導体基板にトレンチを形成し、このトレンチの内部に絶縁膜を介してポリシリコン膜を埋め込んだ構造からゲート抵抗素子を形成することが検討されている。つまり、トレンチゲート型ＩＧＢＴのゲート電極とゲート抵抗素子を、いずれも半導体基板に設けられたトレンチ内に形成することが検討されている。この構造によれば、半導体基板上に形成されたポリシリコン膜によってゲート抵抗素子を形成する必要がなくなる。そのため、トレンチゲート型ＩＧＢＴとゲート抵抗素子とを含む半導体デバイスの平坦性を高めることができる。
ただし、上述したように、ＩＧＢＴチップに設けられているオプション素子には、ゲート抵抗素子の他に、ゲート保護ダイオード１２と温度検知ダイオード１３が含まれている。したがって、トレンチゲート型ＩＧＢＴとオプション素子を含む半導体デバイスの平坦性を高めるためには、ゲート抵抗素子に対する工夫だけでは充分とは言えず、ゲート保護ダイオード１２および温度検知ダイオード１３に対する工夫も必要とされる。
そこで、本実施の形態では、ゲート保護ダイオード１２および温度検知ダイオード１３に対する工夫を施すことにより、トレンチゲート型ＩＧＢＴとオプション素子を含む半導体デバイスの平坦性を高めている。以下では、この工夫を施した本実施の形態における技術的思想について説明する。
＜実施の形態における基本思想＞
本実施の形態における基本思想は、半導体基板にトレンチを形成し、このトレンチの内部に絶縁膜を介してｐ型半導体部とｎ型半導体部とを設ける思想である。この基本思想によれば、トレンチの内部において、ｐ型半導体部とｎ型半導体部との接触面にｐｎ接合が形成されることから、トレンチの内部にｐｎ接合ダイオードが形成される。この結果、このｐｎ接合ダイオードをゲート保護ダイオードや温度検知ダイオードに利用することができる。すなわち、基本思想によれば、トレンチの内部にゲート保護ダイオードや温度検知ダイオードを形成することができる。
このことは、半導体基板上に形成された段差の原因となるポリシリコン膜を利用してゲート保護ダイオードや温度検知ダイオードを形成する必要がなくなることを意味する。すなわち、基本思想を採用すると、トレンチゲート型ＩＧＢＴとともに、すべてのオプション素子をトレンチの内部に形成することができる。
このことから、基本思想によれば、トレンチゲート型ＩＧＢＴとオプション素子との間に段差が生じることを抑制することができるため、トレンチゲート型ＩＧＢＴとオプション素子を含む半導体デバイスの平坦性を高めることができる。
つまり、基本思想を採用する半導体装置は、半導体基板の素子形成領域に形成されたトレンチと、トレンチの内壁に形成された絶縁膜と、トレンチの内部の一部に絶縁膜を介して埋め込まれたｐ型半導体部と、トレンチの内部の他の一部に絶縁膜を介して埋め込まれ、かつ、ｐ型半導体部と接触するように設けられたｎ型半導体部と、を備える。
これにより、トレンチの内部にゲート保護ダイオードや温度検知ダイオードを形成することができる結果、トレンチゲート型ＩＧＢＴとオプション素子を含む半導体デバイスの平坦性を高めることができる。したがって、基本思想によれば、半導体装置の製造工程において、段差に起因する製造工程の複雑化や困難性の上昇を避けることができる。
以下では、上述した基本思想を具現化した具現化態様について説明する。
＜具現化態様１＞
具現化態様１では、基本思想を温度検知ダイオードとして具現化する例を説明する。
＜＜温度検知ダイオードの構成＞＞
図３は、具現化態様１における温度検知ダイオード２０の模式的な構成を示す斜視図である。ここで、半導体基板ＳＵＢは、素子形成領域を有しており、この素子形成領域の一部に、図３に示す温度検知ダイオード２０が形成されている。
一方、図３には示されていないが、半導体基板ＳＵＢの素子形成領域には、温度検知ダイオード２０の他に、パワートランジスタが形成されている。そして、パワートランジスタは、例えば、トレンチゲート型ＩＧＢＴから構成されている。なお、ここでのトレンチゲート型ＩＧＢＴのデバイス構造は、公知のトレンチゲート型ＩＧＢＴのデバイス構造と同様であることから、トレンチゲート型ＩＧＢＴのデバイス構造の説明は省略する。
図３において、例えば、シリコン基板からなる半導体基板ＳＵＢの裏面には、空乏層の延びを抑制するための裏面ｎ型バッファ層ＲＮとコレクタ電位が供給される裏面ｐ型層ＲＰとが設けられている。一方、半導体基板ＳＵＢの表面には、エミッタ電位が供給されるｐ型層ＰＷＬが設けられている。すなわち、ｐ型層ＰＷＬは、トレンチゲート型ＩＧＢＴのエミッタ電位と接続されている。
図３に示すように、ｐ型層ＰＷＬには、複数のトレンチＴＲが設けられている。複数のトレンチＴＲのそれぞれの内壁には、例えば、酸化シリコン膜からなる絶縁膜ＴＯが形成されている。そして、トレンチＴＲの内部の一部には、絶縁膜ＴＯを介してｐ型半導体部ＰＳＵが埋め込まれている。一方、トレンチＴＲの内部の他の一部には、絶縁膜ＴＯを介してｎ型半導体部ＮＳＵが埋め込まれている。このとき、ｐ型半導体部ＰＳＵとｎ型半導体部ＮＳＵは、互いに接触している。この結果、ｐ型半導体部ＰＳＵとｎ型半導体部ＮＳＵとの接触領域にｐｎ接合が形成されている。これにより、ｐ型半導体部ＰＳＵとｎ型半導体部ＮＳＵによってｐｎ接合ダイオードが構成される。このｐｎ接合ダイオードが温度検知ダイオード２０として機能する。すなわち、具現化態様１における温度検知ダイオード２０は、トレンチＴＲに埋め込まれたｐ型半導体部ＰＳＵと、トレンチＴＲに埋め込まれたｎ型半導体部ＮＳＵから構成されている。
ここで、ｐ型半導体部ＰＳＵは、例えば、アクセプタとしてのホウ素が導入されたポリシリコン膜から構成されている。これに対し、ｎ型半導体部ＮＳＵは、例えば、ドナーとしての砒素やリンが導入されたポリシリコン膜から構成されている。
次に、図３に示すように、ｎ型半導体部ＮＳＵは、プラグＰＬＧ１と電気的に接続されている一方、ｐ型半導体部ＰＳＵは、プラグＰＬＧ２と電気的に接続されている。このとき、プラグＰＬＧ２の底部と接触するようにｐ型バックゲート層ＰＢが設けられている。なお、図３では示されていないが、同様に、プラグＰＬＧ１の底部と接触するようにｐ型バックゲート層ＰＢが設けられている。
さらに、図３に示すように、複数のトレンチＴＲのうち、互いに隣り合う２つのトレンチＴＲの間には、エミッタ電位が供給されるｐ型層ＰＷＬと電気的に接続されたプラグＰＬＧ３が設けられている。そして、ｐ型層ＰＷＬがトレンチゲート型ＩＧＢＴのエミッタ電位と接続されていることを考慮すると、プラグＰＬＧ３は、パワートランジスタであるトレンチゲート型ＩＧＢＴのエミッタ電位と接続されている。
以上のようにして、温度検知ダイオード２０が構成されている。
さらに、温度検知ダイオード２０の構成について説明する。
図４（ａ）は、温度検知ダイオード２０の上面図である。図４（ａ）において、ｐ型層ＰＷＬには、複数のトレンチＴＲが設けられている。具体的に、複数のトレンチＴＲは、Ｘ方向に並んで配置されており、複数のトレンチＴＲのそれぞれは、Ｙ方向に延在している。ここで、Ｘ方向とＹ方向は、半導体基板ＳＵＢの表面に沿う方向であり、かつ互いに直交している。そして、複数のトレンチＴＲのそれぞれの内部には、ｐ型半導体部ＰＳＵとｎ型半導体部ＮＳＵとが埋め込まれている。このとき、ｎ型半導体部ＮＳＵの上方には、Ｘ方向に延在するカソード電極ＫＥが配置されている一方、ｐ型半導体部ＰＳＵの上方には、Ｘ方向に延在するアノード電極ＡＥが配置されている。
図４（ｂ）は、図４（ａ）に示されるカソード電極ＫＥとアノード電極ＡＥを取り除いた構成を示す上面図である。図４（ｂ）に示すように、ｎ型半導体部ＮＳＵは、プラグＰＬＧ１と電気的に接続されている。このため、図４（ａ）と図４（ｂ）から、ｎ型半導体部ＮＳＵは、プラグＰＬＧ１を介してカソード電極ＫＥと電気的に接続されていることがわかる。同様に、図４（ａ）と図４（ｂ）から、ｐ型半導体部ＮＳＵは、プラグＰＬＧ２を介してアノード電極ＡＥと電気的に接続されている。
続いて、温度検知ダイオード２０の断面構造について説明するが、具現化態様１における温度検知ダイオード２０の断面構造には、２種類ある。このため、以下では、温度検知ダイオード２０の１種類目の断面構造を「Ｔｙｐｅ１」と呼び、温度検知ダイオード２０の２種類目の断面構造を「Ｔｙｐｅ２」と呼び、それぞれについて説明する。
＜＜＜「Ｔｙｐｅ１」の構造＞＞＞
図５は、「Ｔｙｐｅ１」の温度検知ダイオード２０ａの断面構造を示す図である。
特に、図５（ａ）は、図４（ａ）のＡ－Ａ線で切断した断面図であり、図５（ｂ）は、図４（ａ）のＢ－Ｂ線で切断した断面図であり、図５（ｃ）は、図４（ａ）のＣ－Ｃ線で切断した断面図である。
図５（ａ）において、トレンチＴＲの内部には、絶縁膜ＴＯを介してｐ型半導体部ＰＳＵとｎ型半導体部ＮＳＵ１とが埋め込まれている。このとき、ｐ型半導体部ＰＳＵ上にｎ型半導体部ＮＳＵ１が設けられている。このｎ型半導体部ＮＳＵ１には、ドナーとしての砒素（Ａｓ）が導入されている。また、「Ｔｙｐｅ１」では、ｎ型半導体部ＮＳＵ１に達するようにプラグＰＬＧ１が配置されており、このプラグＰＬＧ１の底部にｐ型バックゲート層ＰＢが設けられている。プラグＰＬＧ１は、トレンチＴＲ上に形成されている層間絶縁膜ＩＬを貫通しており、層間絶縁膜ＩＬ上に形成されているカソード電極ＫＥと電気的に接続されている。これにより、トレンチＴＲに埋め込まれているｎ型半導体部ＮＳＵ１は、プラグＰＬＧ１を介してカソード電極ＫＥと電気的に接続されている。
次に、図５（ｂ）において、トレンチＴＲの内部には、絶縁膜ＴＯを介してｐ型半導体部ＰＳＵが埋め込まれている。このｐ型半導体部ＰＳＵには、アクセプタとしてのホウ素（Ｂ）が導入されている。また、「Ｔｙｐｅ１」では、ｐ型半導体部ＰＳＵに達するようにプラグＰＬＧ２が配置されており、このプラグＰＬＧ２の底部にｐ型バックゲート層ＰＢが設けられている。プラグＰＬＧ２は、トレンチＴＲ上に形成されている層間絶縁膜ＩＬを貫通しており、層間絶縁膜ＩＬ上に形成されているアノード電極ＡＥと電気的に接続されている。これにより、トレンチＴＲに埋め込まれているｐ型半導体部ＰＳＵは、プラグＰＬＧ２を介してアノード電極ＡＥと電気的に接続されている。
続いて、図５（ｃ）において、トレンチＴＲの内部には、絶縁膜ＴＯを介してｎ型半導体部ＮＳＵ１とｐ型半導体部ＰＳＵとが埋め込まれている。ここで、図５（ｃ）に示すように、トレンチＴＲの内部の大部分には、ｐ型半導体部ＰＳＵが埋め込まれており、ｐ型半導体部ＰＳＵは、トレンチＴＲの底部にまで達している。これに対し、トレンチＴＲの内部に埋め込まれているｎ型半導体部ＮＳＵ１は、ｐ型半導体部ＰＳＵよりも小さく、トレンチＴＲの底部にまでは達していない。そして、ｎ型半導体部ＮＳＵ１は、プラグＰＬＧ１を介してカソード電極ＫＥと電気的に接続されている一方、ｐ型半導体部ＰＳＵは、プラグＰＬＧ２を介してアノード電極ＡＥと電気的に接続されている。
以上のように、「Ｔｙｐｅ１」では、トレンチＴＲの内部にｐ型半導体部ＰＳＵとｎ型半導体部ＮＳＵ１とが埋め込まれているとともに、ｐ型半導体部ＰＳＵとｎ型半導体部ＮＳＵ１とが互いに接触してｐｎ接合が形成されている。この結果、「Ｔｙｐｅ１」では、トレンチＴＲの内部にｐｎ接合ダイオードが形成され、このｐｎ接合ダイオードが温度検知ダイオード２０ａとして機能する。
＜＜＜「Ｔｙｐｅ２」の構造＞＞＞
図６は、「Ｔｙｐｅ２」の温度検知ダイオード２０ｂの断面構造を示す図である。
特に、図６（ａ）は、図４（ａ）のＡ－Ａ線で切断した断面図であり、図６（ｂ）は、図４（ａ）のＢ－Ｂ線で切断した断面図であり、図６（ｃ）は、図４（ａ）のＣ－Ｃ線で切断した断面図である。
図６（ａ）において、トレンチＴＲの内部には、絶縁膜ＴＯを介してｎ型半導体部ＮＳＵ２Ａとｎ型半導体部ＮＳＵ２Ｂとが埋め込まれている。このとき、ｎ型半導体部ＮＳＵ２Ａ上にｎ型半導体部ＮＳＵ２Ｂが設けられている。このｎ型半導体部ＮＳＵ２Ａには、ドナーとしてのリン（Ｐ）が導入されている。一方、ｎ型半導体部ＮＳＵ２Ｂには、ドナーとしての砒素（Ａｓ）が導入されている。
また、「Ｔｙｐｅ２」では、ｎ型半導体部ＮＳＵ２Ｂに達するようにプラグＰＬＧ１が配置されており、このプラグＰＬＧ１の底部にｐ型バックゲート層ＰＢが設けられている。プラグＰＬＧ１は、トレンチＴＲ上に形成されている層間絶縁膜ＩＬを貫通しており、層間絶縁膜ＩＬ上に形成されているカソード電極ＫＥと電気的に接続されている。これにより、トレンチＴＲに埋め込まれているｎ型半導体部ＮＳＵ２Ａおよびｎ型半導体部ＮＳＵ２Ｂは、プラグＰＬＧ１を介してカソード電極ＫＥと電気的に接続されている。
次に、図６（ｂ）において、トレンチＴＲの内部には、絶縁膜ＴＯを介してｐ型半導体部ＰＳＵが埋め込まれている。このｐ型半導体部ＰＳＵには、アクセプタとしてのホウ素（Ｂ）が導入されている。また、「Ｔｙｐｅ２」でも、ｐ型半導体部ＰＳＵに達するようにプラグＰＬＧ２が配置されており、このプラグＰＬＧ２の底部にｐ型バックゲート層ＰＢが設けられている。プラグＰＬＧ２は、トレンチＴＲ上に形成されている層間絶縁膜ＩＬを貫通しており、層間絶縁膜ＩＬ上に形成されているアノード電極ＡＥと電気的に接続されている。これにより、トレンチＴＲに埋め込まれているｐ型半導体部ＰＳＵは、プラグＰＬＧ２を介してアノード電極ＡＥと電気的に接続されている。
続いて、図６（ｃ）において、トレンチＴＲの内部には、絶縁膜ＴＯを介してｎ型半導体部ＮＳＵ２Ａ、ｎ型半導体部ＮＳＵ２Ｂおよびｐ型半導体部ＰＳＵが埋め込まれている。ここで、図６（ｃ）に示すように、ｐ型半導体部ＰＳＵおよびｎ型半導体部ＮＳＵ２Ａは、トレンチＴＲの底部にまで達している。これに対し、ｎ型半導体部ＮＳＵ２Ｂは、ｎ型半導体部ＮＳＵ２Ａ上に形成されており、トレンチＴＲの表面に形成されている。そして、ｎ型半導体部ＮＳＵ２Ｂは、プラグＰＬＧ１を介してカソード電極ＫＥと電気的に接続されている一方、ｐ型半導体部ＰＳＵは、プラグＰＬＧ２を介してアノード電極ＡＥと電気的に接続されている。
以上のように、「Ｔｙｐｅ２」では、トレンチＴＲの内部にｐ型半導体部ＰＳＵとｎ型半導体部ＮＳＵ２Ａとｎ型半導体部ＮＳＵ２Ｂが埋め込まれている。
そして、ｐ型半導体部ＰＳＵとｎ型半導体部ＮＳＵ２Ａとが互いに接触してｐｎ接合が形成されているとともに、ｐ型半導体部ＰＳＵとｎ型半導体部ＮＳＵ２Ｂとが互いに接触してｐｎ接合が形成されている。この結果、「Ｔｙｐｅ２」でも、トレンチＴＲの内部にｐｎ接合ダイオードが形成されていることになり、このｐｎ接合ダイオードが温度検知ダイオード２０ｂとして機能する。
＜＜具現化態様１における構造上の特徴＞＞
次に、具現化態様１における構造上の特徴点について説明する。具現化態様１における構造上の特徴点は、例えば、図３～図６に示すように、トレンチＴＲの内部に温度検知ダイオード２０が設けられている点にある。つまり、具現化態様１では、半導体基板にトレンチを形成し、このトレンチの内部に絶縁膜を介してｐ型半導体部とｎ型半導体部とを設けるという基本思想を利用して、トレンチＴＲの内部に温度検知ダイオード２０を形成している点に構造上の特徴点がある。そして、この特徴点によれば、半導体基板上に形成されたポリシリコン膜を利用して温度検知ダイオードを形成するという段差の発生要因がなくなる結果、トレンチゲート型ＩＧＢＴと温度検知ダイオード２０とを含む半導体デバイスの平坦性を高めることができる。
＜＜半導体装置の製造方法＞＞
（１）まず、「Ｔｙｐｅ１」の温度検知ダイオード２０ａとトレンチゲート型ＩＧＢＴとを含む半導体装置の製造方法について簡単に説明する。
この半導体装置の製造方法は、（ａ）半導体基板の第１領域にゲートトレンチを形成し、かつ、半導体基板の第２領域にトレンチＴＲを形成する工程、（ｂ）ゲートトレンチの内壁にゲート絶縁膜を形成し、かつ、トレンチＴＲの内壁に絶縁膜ＴＯを形成する工程、（ｃ）ゲートトレンチの内部にゲート電極を形成する工程、（ｄ）トレンチＴＲの内部にｐ型半導体部ＰＳＵを形成する工程、（ｅ）トレンチＴＲの内部にｐ型半導体部ＰＳＵと接するｎ型半導体部ＮＳＵ１を形成する工程、を備える。
ここで、半導体装置の製造方法は、（ｆ）トレンチゲート型ＩＧＢＴのエミッタ領域を形成する工程を有している。このとき、製造容易性の観点から、ｎ型半導体部ＮＳＵ１を形成する「（ｅ）工程」が、トレンチゲート型ＩＧＢＴのエミッタ領域を形成する「（ｆ）工程」を利用できることが望ましいが、以下に記載する観点から、ｎ型半導体部ＮＳＵ１を形成する「（ｅ）工程」は、トレンチゲート型ＩＧＢＴのエミッタ領域を形成する「（ｆ）工程」とは別の工程であることが好ましい。
なぜなら、ｎ型半導体部ＮＳＵ１は、トレンチゲート型ＩＧＢＴのエミッタ領域よりも深い位置まで形成する必要があるからである。すなわち、トレンチゲート型ＩＧＢＴのエミッタ領域の深さは、コンタクトプラグがエミッタ領域を貫通する深さである。これに対し、ｎ型半導体部ＮＳＵ１をプラグＰＬＧ１が貫通してｐ型半導体部ＰＳＵにまで達するように形成してしまうと、プラグＰＬＧ１を介してカソード電極ＫＥがｐ型半導体部ＰＳＵと電気的に接続されてしまう結果、「Ｔｙｐｅ１」の温度検知ダイオード２０ａが機能しなくなる。つまり、「Ｔｙｐｅ１」の温度検知ダイオード２０ａでは、プラグＰＬＧ１がｎ型半導体部ＮＳＵ１を貫通せず、かつ、プラグＰＬＧ１の底部に形成されるｐ型バックゲート層ＰＢがｐ型半導体部ＰＳＵと接触しない深さを有している必要がある（図５（ｃ）参照）。すなわち、ｎ型半導体部ＮＳＵ１の深さは、半導体基板の表面からｐ型バックゲート層ＰＢの最底部までの長さよりも大きい必要がある。
（２）次に、「Ｔｙｐｅ２」の温度検知ダイオード２０ｂとトレンチゲート型ＩＧＢＴとを含む半導体装置の製造方法について図面を参照しながら説明する。
この半導体装置の製造方法については、図７～図１９を使用して説明する。ここで、それぞれの図において、（ａ）は、トレンチゲート型ＩＧＢＴが形成されるセル形成領域ＲＡと、温度検知ダイオードが形成される温度検知ダイオード形成領域ＲＢとが図示される。そして、温度検知ダイオード形成領域ＲＢにおいては、図４（ａ）のＡ－Ａ線での断面図とＢ－Ｂ線での断面図とが図示される。一方、それぞれの図において、（ｂ）は、図４（ａ）のＣ－Ｃ線での断面図が図示される。
まず、図７（ａ）および図７（ｂ）に示すように、例えば、ｎ型シリコン基板からなる半導体基板ＳＵＢにｐ型ウェルとして機能するｐ型層ＰＷＬとホールバリア層として機能するｎ型層ＮＷを形成する。その後、フォトリソグラフィ技術およびエッチング技術を使用することにより、セル形成領域ＲＡにゲートトレンチＧＴＲを形成するとともに、温度検知ダイオード形成領域ＲＢにトレンチＴＲを形成する。その後、ゲートトレンチＧＴＲの内壁およびトレンチＴＲの内壁を含む半導体基板ＳＵＢの表面（正確には、ｐ型層ＰＷＬの表面）に、例えば、酸化シリコン膜からなる絶縁膜ＴＯを形成する。
次に、図８（ａ）および図８（ｂ）に示すように、ゲートトレンチＧＴＲの内部およびトレンチＴＲの内部を埋め込むように、絶縁膜ＴＯ上にポリシリコン膜ＰＦを形成する。ポリシリコン膜ＰＦは、極微量の不純物が導入されたポリシリコン膜であるか、または真性ポリシリコン膜である。真性ポリシリコン膜は、導電型不純物（ドナーやアクセプタ）が導入されていないポリシリコン膜である。ポリシリコン膜ＰＦは、例えば、ＣＶＤ（Chemical Vapor Deposition）法を使用することにより形成することができる。
続いて、図９（ａ）および図９（ｂ）に示すように、例えば、イオン注入法を使用することにより、ｐ型層ＰＷＬの表面に形成されているポリシリコン膜ＰＦにアクセプタとして機能するホウ素（Ｂ）を導入することにより、ｐ型ポリシリコン膜ＰＰＦにする。このとき、ゲートトレンチＧＴＲに埋め込まれているポリシリコン膜ＰＦやトレンチＴＲに埋め込まれているポリシリコン膜ＰＦには、ホウ素は導入されない。または、ｎ型半導体部ＮＳＵ２Ａの形成が困難にならない範囲で、いくつかのホウ素はトレンチＴＲに埋め込まれているポリシリコン膜ＰＦの上部まで導入されてもよい。
そして、図１０（ａ）および図１０（ｂ）に示すように、ｐ型ポリシリコン膜ＰＰＦ上にレジスト膜ＰＲ１を塗布した後、レジスト膜ＰＲ１に対して露光・現像処理を施すことにより、レジスト膜ＰＲ１をパターニングする。レジスト膜ＰＲ１のパターニングは、リン（Ｐ）を導入する領域を露出するように行われる。その後、パターニングしたレジスト膜ＰＲ１をマスクにしたイオン注入法により、レジスト膜ＰＲ１から露出するｐ型ポリシリコン膜ＰＰＦの領域にドナーとして機能するリンをカウンタドーピングする。これにより、リンを導入した領域がｎ型ポリシリコン膜ＮＰＦに変化する。なお、この工程においても、ゲートトレンチＧＴＲに埋め込まれているポリシリコン膜ＰＦやトレンチＴＲに埋め込まれているポリシリコン膜ＰＦには、リンは導入されない。または、ｐ型半導体部ＰＳＵの形成が困難にならない範囲で、いくつかのリンはトレンチＴＲに埋め込まれているポリシリコン膜ＰＦの上部まで導入されてもよい。
ここで、図１０（ａ）に示すように、セル形成領域ＲＡにおいては、ゲートトレンチＧＴＲに埋め込まれているポリシリコン膜ＰＦと接触するようにｎ型ポリシリコン膜ＮＰＦが形成される。また、図１０（ｂ）に示すように、温度検知ダイオード形成領域ＲＢにおいては、トレンチＴＲに埋め込まれているポリシリコン膜ＰＦの一部と接触するようにｎ型ポリシリコン膜ＮＰＦが形成されるとともに、ポリシリコン膜ＰＦの他の一部と接触するようにｐ型ポリシリコン膜ＰＰＦが形成される。
次に、半導体基板ＳＵＢに対して、例えば、１１００℃の熱処理（アニール処理）を施す。これにより、図１１（ａ）に示すように、セル形成領域ＲＡにおいては、ゲートトレンチＧＴＲの内部に埋め込まれているポリシリコン膜ＰＦにｎ型ポリシリコン膜ＮＰＦからリンが拡散する。この結果、ゲートトレンチＧＴＲの内部にｎ型ポリシリコン膜からなるゲート電極ＧＥが形成される。一方、図１１（ｂ）に示すように、温度検知ダイオード形成領域ＲＢにおいては、トレンチＴＲに埋め込まれているポリシリコン膜ＰＦの一部と接触しているｎ型ポリシリコン膜ＮＰＦからトレンチＴＲの内部にリンが拡散して、ｎ型半導体部ＮＳＵ２Ａが形成されるとともに、トレンチＴＲに埋め込まれているポリシリコン膜ＰＦの他の一部と接触しているｐ型ポリシリコン膜ＰＰＦからトレンチＴＲの内部にホウ素が拡散して、ｐ型半導体部ＰＳＵが形成される。この結果、トレンチＴＲの内部には、互いに接触するｎ型半導体部ＮＳＵ２Ａとｐ型半導体部ＰＳＵが形成される。つまり、トレンチＴＲの内部には、ｐｎ接合ダイオードが形成される。
このように、具現化態様１では、セル形成領域ＲＡにおいてゲートトレンチＧＴＲの内部にゲート電極ＧＥを形成する工程と、温度検知ダイオード形成領域ＲＢにおいてトレンチＴＲの内部の一部にｎ型半導体部ＮＳＵ２Ａを形成し、かつ、トレンチＴＲの内部の他の一部にｐ型半導体部ＰＳＵを形成する工程を同じ工程で実施することができる。
続いて、図１２（ａ）および図１２（ｂ）に示すように、例えば、エッチング技術を使用することにより、ｐ型層ＰＷＬ上に形成されているｐ型ポリシリコン膜ＰＰＦおよびｎ型ポリシリコン膜ＮＰＦを除去する。さらに、例えば、エッチング技術を使用することにより、露出する絶縁膜ＴＯを除去する。このとき、セル形成領域ＲＡにおいては、ゲートトレンチＧＴＲの内壁に残存する絶縁膜ＴＯがゲート絶縁膜ＧＯＸとして機能する。
次に、図１３（ａ）および図１３（ｂ）に示すように、例えば、フォトリソグラフィ技術およびイオン注入法を使用することにより、セル形成領域ＲＡにおいて、互いに隣り合うゲートトレンチＧＴＲの間に位置する領域に形成されているｎ型層ＮＷの表面領域にホウ素を導入する。これにより、ｐ型層であるチャネル層ＣＨを形成することができる。
その後、図１４（ａ）および図１４（ｂ）に示すように、ｐ型層ＰＷＬの表面上にレジスト膜ＰＲ２を塗布した後、このレジスト膜ＰＲ２に対して露光・現像処理を施すことにより、レジスト膜ＰＲ２をパターニングする。レジスト膜ＰＲ２のパターニングは、ドナーとして機能する砒素を導入する領域を露出するように行われる。そして、パターニングしたレジスト膜ＰＲ２をマスクにしたイオン注入法により、砒素を導入する。これにより、セル形成領域ＲＡにおいては、チャネル層ＣＨの表面領域にｎ型半導体領域であるエミッタ領域ＥＲを形成する。一方、温度検知ダイオード形成領域ＲＢにおいては、リンを導入したｎ型半導体部ＮＳＵ２Ａの表面領域に砒素を導入することにより、ｎ型半導体部ＮＳＵ２Ｂを形成する。このように、具現化態様１では、セル形成領域ＲＡにおいてエミッタ領域ＥＲを形成する工程と、温度検知ダイオード形成領域ＲＢにおいてｎ型半導体部ＮＳＵ２Ｂを形成する工程を同じ工程で実施することができる。
続いて、図１５（ａ）および図１５（ｂ）に示すように、セル形成領域ＲＡから温度検知ダイオード形成領域ＲＢにわたって、層間絶縁膜ＩＬを形成する。層間絶縁膜ＩＬは、例えば、酸化シリコン膜から構成されており、例えば、ＣＶＤ法を使用することにより形成することができる。
そして、図１６（ａ）および図１６（ｂ）に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬを貫通するコンタクトホールＣＮＴを形成する。具体的に、セル形成領域ＲＡにおいては、層間絶縁膜ＩＬおよびエミッタ領域ＥＲを貫通してチャネル層ＣＨに達するコンタクトホールＣＮＴ３が形成される。一方、温度検知ダイオード形成領域ＲＢにおいては、層間絶縁膜ＩＬを貫通してｎ型半導体部ＮＳＵ２Ｂに達するコンタクトホールＣＮＴ１と、層間絶縁膜ＩＬを貫通してｐ型半導体部ＰＳＵに達するコンタクトホールＣＮＴ２が形成される。その後、フォトリソグラフィ技術およびイオン注入法を使用することにより、コンタクトホールＣＮＴの底部にホウ素を導入して、ｐ型バックゲート層ＰＢを形成する。
次に、図１７（ａ）および図１７（ｂ）に示すように、コンタクトホールＣＮＴを形成した層間絶縁膜ＩＬ上にタングステン膜を形成する。タングステン膜は、例えば、ＣＶＤ法を使用することにより形成することができる。このとき、タングステン膜は、層間絶縁膜ＩＬの表面上に形成されるだけでなく、コンタクトホールＣＮＴの内部にも埋め込まれる。その後、例えば、ＣＭＰ（Chemical Mechanical Polishing）法を使用することにより、層間絶縁膜ＩＬの表面上に形成されている不要なタングステン膜を除去する一方、コンタクトホールＣＮＴに埋め込まれたタングステン膜を残存させて、プラグＰＬＧを形成する。具体的に、セル形成領域ＲＡにおいては、エミッタ領域ＥＲおよびチャネル層ＣＨと電気的に接続されるプラグＰＬＧ３が形成される。これに対し、温度検知ダイオード形成領域ＲＢにおいては、ｎ型半導体部ＮＳＵ２Ｂと電気的に接続されるプラグＰＬＧ１と、ｐ型半導体部ＰＳＵと電気的に接続されるプラグＰＬＧ２が形成される。
続いて、図１８（ａ）および図１８（ｂ）に示すように、プラグＰＬＧを形成した層間絶縁膜ＩＬ上にチタンタングステン膜（ＴｉＷ膜）とアルミニウム膜（Ａｌ膜）の積層膜を形成する。チタンタングステン膜およびアルミニウム膜のそれぞれは、例えば、スパッタリング法を使用することにより形成することができる。その後、フォトリソグラフィ技術およびエッチング技術を使用することにより、チタンタングステン膜（ＴｉＷ膜）とアルミニウム膜（Ａｌ膜）の積層膜をパターニングする。これにより、例えば、セル形成領域ＲＡにおいては、プラグＰＬＧ３と電気的に接続されるエミッタ電極ＥＥを形成することができる。一方、温度検知ダイオード形成領域ＲＢにおいては、プラグＰＬＧ１と電気的に接続されるカソード電極ＫＥと、プラグＰＬＧ２と電気的に接続されるアノード電極ＡＥとを形成することができる。
次に、図１９（ａ）および図１９（ｂ）に示すように、半導体基板ＳＵＢの裏面に裏面ｎ型バッファ層ＲＮを形成した後、この裏面ｎ型バッファ層ＲＮと接触する裏面ｐ型層ＲＰを形成する。以上のようにして、「Ｔｙｐｅ２」の温度検知ダイオードとトレンチゲート型ＩＧＢＴとを含む半導体装置を製造することができる。
＜＜具現化態様１における製法上の特徴＞＞
続いて、具現化態様１における製法上の特徴点について説明する。
具現化態様１における製法上の第１特徴点は、温度検知ダイオードをトレンチＴＲの内部に形成する結果、たとえ、トレンチゲート型ＩＧＢＴの他にオプション素子としての温度検知ダイオードを形成する場合であっても、例えば、図１６（ａ）および図１６（ｂ）に示すように、コンタクトホールＣＮＴが形成された層間絶縁膜ＩＬの表面の平坦性を向上できる点にある。これにより、コンタクトホールＣＮＴを形成した層間絶縁膜ＩＬ上にタングステン膜を形成した後、ＣＭＰ法によって、層間絶縁膜ＩＬの表面上に形成されている不要なタングステン膜を除去することが容易となる利点が得られる。
すなわち、具現化態様１によれば、オプション素子としても温度検知ダイオードを形成する場合であっても、層間絶縁膜に段差が生じることを抑制できるため、段差に起因する製造工程の複雑化や困難性の上昇を避けることができる。特に、図１６から図１７に至るプラグ形成工程において、ＣＭＰ法を使用する場合、層間絶縁膜ＩＬの表面の平坦性が向上している具現化態様１によれば、段差に起因するタングステン膜の「研磨残り」を抑制できる結果、ＣＭＰ法によるプラグ形成工程の信頼性を向上することができる。
次に、製法上の第２特徴点は、例えば、図８（ａ）および図８（ｂ）以降の図に示すように、ポリシリコン膜ＰＦだけを使用して、トレンチゲート型ＩＧＢＴと温度検知ダイオードを製造している点にある。これは、トレンチＴＲの内部に温度検知ダイオードを形成するという具現化態様１の構成を採用しているからこそ実現できる特徴点である。
例えば、トレンチＴＲの内部に温度検知ダイオードを形成する構成を採用しない場合、トレンチゲート型ＩＧＢＴのゲートトレンチに埋め込むポリシリコン膜ＰＦとは別のポリシリコン膜を半導体基板上に形成して、このポリシリコン膜に温度検知ダイオードを形成する必要がある。この場合、層間絶縁膜に段差が生じるだけでなく、ポリシリコン膜の成膜工程が増加する。そして、ポリシリコン膜の成膜工程が増加するということは、トレンチゲート型ＩＧＢＴと温度検知ダイオードとを含む半導体装置の製造コストが上昇することを意味する。この点に関し、具現化態様１における第２特徴点によれば、トレンチゲート型ＩＧＢＴのゲートトレンチに埋め込むポリシリコン膜ＰＦを利用して温度検知ダイオードを形成することができる。つまり、第２特徴点によれば、トレンチゲート型ＩＧＢＴとともに温度検知ダイオードを設ける半導体装置であっても、トレンチゲート型ＩＧＢＴのゲート電極と温度検知ダイオードを形成するためのポリシリコン膜の成膜工程を１回に抑えることができる結果、トレンチゲート型ＩＧＢＴと温度検知ダイオードとを含む半導体装置の製造コストを低減できる利点が得られる。
続いて、製法上の第３特徴点は、例えば、図１１（ａ）および図１１（ｂ）に示すように、ゲートトレンチＧＴＲの内部にゲート電極ＧＥを形成する工程と、トレンチＴＲの内部にｎ型半導体部ＮＳＵ２Ａおよびｐ型半導体部ＰＳＵを形成する工程を別工程ではなく、同一工程で実施している点にある。また、製法上の第３特徴点は、例えば、図１４（ａ）および図１４（ｂ）に示すように、エミッタ領域ＥＲを形成する工程と、ｎ型半導体部ＮＳＵ２Ｂを形成する工程とを別工程ではなく、同一工程で実施している点にある。
これにより、第３特徴点によれば、トレンチゲート型ＩＧＢＴと温度検知ダイオードとを含む半導体装置の製造工程を簡略化することができる。この結果、第３特徴点によれば、トレンチゲート型ＩＧＢＴと温度検知ダイオードとを含む半導体装置の製造コストを低減することができる。以上のことから、第１特徴点～第３特徴点を有する具現化態様１における半導体装置の製造方法は、平坦性の向上だけでなく、半導体装置の製造コストも削減できる技術的思想を提供している点で大きな技術的意義を有している。
＜具現化態様２＞
具現化態様２では、基本思想をゲート保護ダイオードとして具現化する例を説明する。
＜＜ゲート保護ダイオードの構成＞＞
以下では、ゲート保護ダイオード３０の断面構造について説明するが、具現化態様２におけるゲート保護ダイオード３０の断面構造には、２種類ある。このため、ゲート保護ダイオード３０の１種類目の断面構造を「Ｔｙｐｅ１」と呼び、ゲート保護ダイオード３０の２種類目の断面構造を「Ｔｙｐｅ２」と呼び、それぞれについて説明する。
＜＜＜「Ｔｙｐｅ１」の構造＞＞＞
図２０は、「Ｔｙｐｅ１」のゲート保護ダイオード３０ａの断面構造を示す図である。
ここで、半導体基板ＳＵＢは、素子形成領域を有しており、この素子形成領域の一部に、図２０に示すゲート保護ダイオード３０ａが形成されている。
一方、図２０には示されていないが、半導体基板ＳＵＢの素子形成領域には、ゲート保護ダイオード３０ａの他に、パワートランジスタが形成されている。そして、パワートランジスタは、例えば、トレンチゲート型ＩＧＢＴから構成されている。
図２０において、例えば、シリコン基板からなる半導体基板ＳＵＢの裏面には、空乏層の延びを抑制するための裏面ｎ型バッファ層ＲＮと、コレクタ電位が供給される裏面ｐ型層ＲＰとが設けられている。一方、半導体基板ＳＵＢの表面には、エミッタ電位が供給されるｐ型層ＰＷＬが設けられている。すなわち、ｐ型層ＰＷＬは、トレンチゲート型ＩＧＢＴのエミッタ電位と接続されている。
図２０に示すように、ｐ型層ＰＷＬには、トレンチＴＲが設けられている。トレンチＴＲの内壁には、例えば、酸化シリコン膜からなる絶縁膜ＴＯが形成されている。そして、トレンチＴＲの内部には、ｐ型半導体部ＰＳＵとｎ型半導体部ＮＳＵとが埋め込まれている。このとき、ｐ型半導体部ＰＳＵとｎ型半導体部ＮＳＵは、互いに接触している。この結果、ｐ型半導体部ＰＳＵとｎ型半導体部ＮＳＵとの接触領域にｐｎ接合が形成される。これにより、ｐ型半導体部ＰＳＵとｎ型半導体部ＮＳＵによってｐｎ接合ダイオードが構成される。このｐｎ接合ダイオードがゲート保護ダイオード３０ａとして機能する。すなわち、具現化態様２におけるゲート保護ダイオード３０ａは、トレンチＴＲに埋め込まれたｐ型半導体部ＰＳＵと、トレンチＴＲに埋め込まれたｎ型半導体部ＮＳＵから構成されている。ここで、ｐ型半導体部ＰＳＵは、例えば、アクセプタとしてのホウ素が導入されたポリシリコン膜から構成されている。これに対し、ｎ型半導体部ＮＳＵは、例えば、ドナーとしての砒素やリンが導入されたポリシリコン膜から構成されている。
以下では、ゲート保護ダイオード３０ａの断面構造を具体的に説明する。
図２０において、トレンチＴＲの内部の一部には、絶縁膜ＴＯを介してｐ型半導体部ＰＳＵ１Ａとｎ型半導体部ＮＳＵ１Ａとが埋め込まれている。このとき、ｐ型半導体部ＰＳＵ１Ａ上にｎ型半導体部ＮＳＵ１Ａが設けられている。このｎ型半導体部ＮＳＵ１Ａには、ドナーとしての砒素が導入されている。一方、ｐ型半導体部ＰＳＵ１Ａには、アクセプタとしてのホウ素が導入されている。また、「Ｔｙｐｅ１」では、ｎ型半導体部ＮＳＵ１Ａに達する一方、ｎ型半導体部ＮＳＵ１Ａを貫通しないようにプラグＰＬＧ１Ａが配置されており、このプラグＰＬＧ１Ａの底部にｐ型バックゲート層ＰＢが設けられている。プラグＰＬＧ１Ａは、トレンチＴＲ上に形成されている層間絶縁膜ＩＬを貫通しており、層間絶縁膜ＩＬ上に形成されている金属電極ＭＥ１と電気的に接続されている。これにより、ｎ型半導体部ＮＳＵ１Ａは、プラグＰＬＧ１Ａを介して金属電極ＭＥ１と電気的に接続されている。そして、この金属電極ＭＥ１は、例えば、トレンチゲート型ＩＧＢＴのゲート電極と電気的に接続されている。したがって、ｎ型半導体部ＮＳＵ１Ａは、トレンチゲート型ＩＧＢＴのゲート電極と電気的に接続されている。
同様に、トレンチＴＲの内部の一部には、絶縁膜ＴＯを介してｐ型半導体部ＰＳＵ１Ｂとｎ型半導体部ＮＳＵ１Ｂとが埋め込まれている。このとき、ｐ型半導体部ＰＳＵ１Ｂ上にｎ型半導体部ＮＳＵ１Ｂが設けられている。このｎ型半導体部ＮＳＵ１Ｂには、ドナーとしての砒素が導入されている。一方、ｐ型半導体部ＰＳＵ１Ｂには、アクセプタとしてのホウ素が導入されている。また、「Ｔｙｐｅ１」では、ｎ型半導体部ＮＳＵ１Ｂに達する一方、ｎ型半導体部ＮＳＵ１Ｂを貫通しないようにプラグＰＬＧ１Ｂが配置されており、このプラグＰＬＧ１Ｂの底部にｐ型バックゲート層ＰＢが設けられている。プラグＰＬＧ１Ｂは、トレンチＴＲ上に形成されている層間絶縁膜ＩＬを貫通しており、層間絶縁膜ＩＬ上に形成されている金属電極ＭＥ２と電気的に接続されている。これにより、ｎ型半導体部ＮＳＵ１Ｂは、プラグＰＬＧ１Ｂを介して金属電極ＭＥ２と電気的に接続されている。そして、この金属電極ＭＥ２は、例えば、トレンチゲート型ＩＧＢＴのエミッタ領域と電気的に接続されている。したがって、ｎ型半導体部ＮＳＵ１Ｂは、トレンチゲート型ＩＧＢＴのエミッタ領域と電気的に接続されている。
続いて、図２０に示すように、トレンチＴＲの内部において、ｐ型半導体部ＰＳＵ１Ａとｐ型半導体部ＰＳＵ１Ｂとの間には、複数のｎ型半導体部ＮＳＵと複数のｐ型半導体部ＰＳＵとが設けられている。具体的に、ｐ型半導体部ＰＳＵ１Ａと接するようにｎ型半導体部ＮＳＵ１Ｃが設けられており、このｎ型半導体部ＮＳＵ１Ｃと接するようにｐ型半導体部ＰＳＵ１Ｃが設けられている。同様に、ｐ型半導体部ＰＳＵ１Ｃと接するようにｎ型半導体部ＮＳＵ１Ｄが設けられており、このｎ型半導体部ＮＳＵ１Ｄと接するようにｐ型半導体部ＰＳＵ１Ｄが設けられている。また、ｐ型半導体部ＰＳＵ１Ｄと接するようにｎ型半導体部ＮＳＵ１Ｅが設けられており、このｎ型半導体部ＮＳＵ１Ｅと接するようにｐ型半導体部ＰＳＵ１Ｅが設けられている。そして、ｐ型半導体部ＰＳＵ１Ｅと接するようにｎ型半導体部ＮＳＵ１Ｆが設けられており、このｎ型半導体部ＮＳＵ１Ｆと接するようにｐ型半導体部ＰＳＵ１Ｆが設けられている。さらに、ｐ型半導体部ＰＳＵ１Ｆと接するようにｎ型半導体部ＮＳＵ１Ｇが設けられており、このｎ型半導体部ＮＳＵ１Ｇと接するようにｐ型半導体部ＰＳＵ１Ｇが設けられている。また、ｐ型半導体部ＰＳＵ１Ｇと接するようにｎ型半導体部ＮＳＵ１Ｈが設けられており、このｎ型半導体部ＮＳＵ１Ｈは、ｐ型半導体部ＰＳＵ１Ｂと接触するように設けられている。
つまり、トレンチＴＲの内部であって、ｐ型半導体部ＰＳＵ１Ａとｐ型半導体部ＰＳＵ１Ｂとの間において、複数のｎ型半導体部ＮＳＵのうちの２つのｎ型半導体部ＮＳＵの間には、複数のｐ型半導体部ＰＳＵのうちの１つのｐ型半導体部ＰＳＵが配置されている。また、トレンチＴＲの内部であって、ｐ型半導体部ＰＳＵ１Ａとｐ型半導体部ＰＳＵ１Ｂとの間において、複数のｐ型半導体部ＰＳＵのうちの２つのｐ型半導体部ＰＳＵの間には、複数のｎ型半導体部ＮＳＵのうちの１つのｎ型半導体部ＮＳＵが配置されている。ｐ型半導体部ＰＳＵ１Ａと接するｎ型半導体部ＮＳＵは、ｐ型半導体部ＰＳＵ１Ａと複数のｐ型半導体部ＰＳＵのうちの１つのｐ型半導体部ＰＳＵの間に配置されている。ｐ型半導体部ＰＳＵ１Ｂと接するｎ型半導体部ＮＳＵは、ｐ型半導体部ＰＳＵ１Ｂと複数のｐ型半導体部ＰＳＵのうちの１つのｐ型半導体部ＰＳＵの間に配置されている。
ここで、ｎ型半導体部ＮＳＵ１Ｃ～ＮＳＵ１Ｈのそれぞれには、ドナーとしてのリンが導入されている。一方、ｐ型半導体部ＰＳＵ１Ｃ～ＰＳＵ１Ｇのそれぞれには、アクセプタとしてのホウ素が導入されている。
以上のように、「Ｔｙｐｅ１」では、トレンチＴＲの内部に複数のｐ型半導体部ＰＳＵと複数のｎ型半導体部ＮＳＵとが埋め込まれており、ｐ型半導体部ＰＳＵとｎ型半導体部ＮＳＵとが交互に配置されている。この結果、「Ｔｙｐｅ１」では、トレンチＴＲの内部に逆直列接続された複数のｐｎ接合ダイオードが形成されていることになり、この逆直列接続された複数のｐｎ接合ダイオードがゲート保護ダイオード３０ａとして機能する。そして、ｎ型半導体部ＮＳＵ１Ａは、トレンチゲート型ＩＧＢＴのゲート電極と電気的に接続されている一方、ｎ型半導体部ＮＳＵ１Ｂは、トレンチゲート型ＩＧＢＴのエミッタ領域と電気的に接続されている。このことから、ゲート保護ダイオード３０ａは、トレンチゲート型ＩＧＢＴのゲート電極とエミッタ領域との間に設けられている。
＜＜＜「Ｔｙｐｅ２」の構造＞＞＞
図２１は、ゲート保護ダイオード３０ｂの上面図である。図２１において、ｐ型層ＰＷＬには、複数のトレンチＴＲが設けられている。具体的に、複数のトレンチＴＲは、Ｘ方向に並んで配置されており、複数のトレンチＴＲのそれぞれは、Ｙ方向に延在している。そして、複数のトレンチＴＲのそれぞれの内部には、複数のｐ型半導体部ＰＳＵと複数のｎ型半導体部ＮＳＵとが埋め込まれている。具体的に、図２１に示すように、複数のトレンチＴＲのそれぞれの内部において、ｎ型半導体部ＮＳＵとｐ型半導体部ＰＳＵとがＹ方向に沿って交互に配置されている。このとき、図２１において、複数のトレンチＴＲの上方には、Ｙ方向に延在する複数のトレンチＴＲと交差するように、Ｘ方向に延在する金属電極ＭＥ１およびＸ方向に延在する金属電極ＭＥ２が配置されている。なお、図２１では示されないが、金属電極ＭＥ１は、例えば、トレンチゲート型ＩＧＢＴのゲート電極と電気的に接続されている。一方、金属電極ＭＥ２は、例えば、トレンチゲート型ＩＧＢＴのエミッタ領域と電気的に接続されている。
次に、図２２は、図２１のＡ－Ａ線で切断した断面図であり、「Ｔｙｐｅ２」のゲート保護ダイオード３０ｂの断面構造を示す図である。
図２２に示すように、ｐ型層ＰＷＬには、トレンチＴＲが設けられている。トレンチＴＲの内壁には、例えば、酸化シリコン膜からなる絶縁膜ＴＯが形成されている。そして、トレンチＴＲの内部には、ｐ型半導体部ＰＳＵとｎ型半導体部ＮＳＵとが埋め込まれている。このとき、ｐ型半導体部ＰＳＵとｎ型半導体部ＮＳＵは、互いに接触している。この結果、ｐ型半導体部ＰＳＵとｎ型半導体部ＮＳＵとの接触領域にｐｎ接合が形成される。これにより、ｐ型半導体部ＰＳＵとｎ型半導体部ＮＳＵによってｐｎ接合ダイオードが構成される。このｐｎ接合ダイオードがゲート保護ダイオード３０ｂとして機能する。すなわち、具現化態様２におけるゲート保護ダイオード３０ｂは、トレンチＴＲに埋め込まれたｐ型半導体部ＰＳＵと、トレンチＴＲに埋め込まれたｎ型半導体部ＮＳＵから構成されている。ここで、ｐ型半導体部ＰＳＵは、例えば、アクセプタとしてのホウ素が導入されたポリシリコン膜から構成されている。これに対し、ｎ型半導体部ＮＳＵは、例えば、ドナーとしての砒素やリンが導入されたポリシリコン膜から構成されている。
以下では、ゲート保護ダイオード３０ｂの断面構造を具体的に説明する。
図２２において、トレンチＴＲの内部の一部には、絶縁膜ＴＯを介してｎ型半導体部ＮＳＵ２Ａａとｎ型半導体部ＰＳＵ２Ｂａが埋め込まれている。このとき、ｎ型半導体部ＮＳＵ２Ａａ上にｎ型半導体部ＮＳＵ２Ｂａが設けられている。このｎ型半導体部ＮＳＵ２Ａａには、ドナーとしてのリンが導入されている。一方、ｎ型半導体部ＮＳＵ２Ｂａには、ドナーとしての砒素が導入されている。また、「Ｔｙｐｅ２」では、ｎ型半導体部ＮＳＵ２Ｂａを貫通して、ｎ型半導体部ＮＳＵ２Ａａに達するようにプラグＰＬＧ１Ａａが配置されており、このプラグＰＬＧ１Ａａの底部にｐ型バックゲート層ＰＢが設けられている。プラグＰＬＧ１Ａａは、トレンチＴＲ上に形成されている層間絶縁膜ＩＬを貫通しており、層間絶縁膜ＩＬ上に形成されている金属電極ＭＥ１と電気的に接続されている。これにより、ｎ型半導体部ＮＳＵ２Ａａおよびｎ型半導体部ＮＳＵ２Ｂａは、プラグＰＬＧ１Ａａを介して金属電極ＭＥ１と電気的に接続されている。そして、この金属電極ＭＥ１は、例えば、トレンチゲート型ＩＧＢＴのゲート電極と電気的に接続されている。したがって、ｎ型半導体部ＮＳＵ２Ａａおよびｎ型半導体部ＮＳＵ２Ｂａは、トレンチゲート型ＩＧＢＴのゲート電極と電気的に接続されている。
同様に、トレンチＴＲの内部の一部には、絶縁膜ＴＯを介してｎ型半導体部ＮＳＵ２Ａｂとｎ型半導体部ＰＳＵ２Ｂｂが埋め込まれている。このとき、ｎ型半導体部ＮＳＵ２Ａｂ上にｎ型半導体部ＮＳＵ２Ｂｂが設けられている。このｎ型半導体部ＮＳＵ２Ａｂには、ドナーとしてのリンが導入されている。一方、ｎ型半導体部ＮＳＵ２Ｂｂには、ドナーとしての砒素が導入されている。また、「Ｔｙｐｅ２」では、ｎ型半導体部ＮＳＵ２Ｂｂを貫通して、ｎ型半導体部ＮＳＵ２Ａｂに達するようにプラグＰＬＧ１Ｂａが配置されており、このプラグＰＬＧ１Ｂａの底部にｐ型バックゲート層ＰＢが設けられている。プラグＰＬＧ１Ｂａは、トレンチＴＲ上に形成されている層間絶縁膜ＩＬを貫通しており、層間絶縁膜ＩＬ上に形成されている金属電極ＭＥ２と電気的に接続されている。これにより、ｎ型半導体部ＮＳＵ２Ａｂおよびｎ型半導体部ＮＳＵ２Ｂｂは、プラグＰＬＧ１Ｂａを介して金属電極ＭＥ２と電気的に接続されている。そして、この金属電極ＭＥ２は、例えば、トレンチゲート型ＩＧＢＴのエミッタ領域と電気的に接続されている。したがって、ｎ型半導体部ＮＳＵ２Ａｂおよびｎ型半導体部ＮＳＵ２Ｂｂは、トレンチゲート型ＩＧＢＴのエミッタ領域と電気的に接続されている。
続いて、図２２に示すように、トレンチＴＲの内部において、ｎ型半導体部ＮＳＵ２Ａａとｎ型半導体部ＮＳＵ２Ａｂとの間には、複数のｎ型半導体部ＮＳＵと複数のｐ型半導体部ＰＳＵとが設けられている。具体的に、ｎ型半導体部ＮＳＵ２Ａａと接するようにｐ型半導体部ＰＳＵ３Ａが設けられており、このｐ型半導体部ＰＳＵ３Ａと接するようにｎ型半導体部ＮＳＵ３Ａが設けられている。同様に、ｎ型半導体部ＮＳＵ３Ａと接するようにｐ型半導体部ＰＳＵ３Ｂが設けられており、このｐ型半導体部ＰＳＵ３Ｂと接するようにｎ型半導体部ＮＳＵ３Ｂが設けられている。また、ｎ型半導体部ＮＳＵ３Ｂと接するようにｐ型半導体部ＰＳＵ３Ｃが設けられており、このｐ型半導体部ＰＳＵ３Ｃと接するようにｎ型半導体部ＮＳＵ３Ｃが設けられている。そして、ｎ型半導体部ＮＳＵ３Ｃと接するようにｐ型半導体部ＰＳＵ３Ｄが設けられており、このｐ型半導体部ＰＳＵ３Ｄは、ｎ型半導体部ＮＳＵ２Ａｂと接触するように設けられている。
つまり、トレンチＴＲの内部であって、ｎ型半導体部ＮＳＵ２Ａａとｎ型半導体部ＮＳＵ２Ａｂとの間において、複数のｎ型半導体部ＮＳＵのうちの２つのｎ型半導体部ＮＳＵの間には、複数のｐ型半導体部ＰＳＵのうちの１つのｐ型半導体部ＰＳＵが配置されている。また、トレンチＴＲの内部であって、ｎ型半導体部ＮＳＵ２Ａａとｎ型半導体部ＮＳＵ２Ａｂとの間において、複数のｐ型半導体部ＰＳＵのうちの２つのｐ型半導体部ＰＳＵの間には、複数のｎ型半導体部ＮＳＵのうちの１つのｎ型半導体部ＮＳＵが配置されている。ｎ型半導体部ＮＳＵ２Ａａと接するｐ型半導体部ＰＳＵは、ｎ型半導体部ＮＳＵ２Ａａと複数のｎ型半導体部ＮＳＵのうちの１つのｎ型半導体部ＮＳＵの間に配置されている。ｎ型半導体部ＮＳＵ２Ａｂと接するｐ型半導体部ＰＳＵは、ｎ型半導体部ＮＳＵ２Ａｂと複数のｎ型半導体部ＮＳＵのうちの１つのｎ型半導体部ＮＳＵの間に配置されている。
ここで、ｎ型半導体部ＮＳＵ３Ａ～ＮＳＵ３Ｃのそれぞれには、ドナーとしてのリンが導入されている。一方、ｐ型半導体部ＰＳＵ３Ａ～ＰＳＵ３Ｄのそれぞれには、アクセプタとしてのホウ素が導入されている。
以上のように、「Ｔｙｐｅ２」でも、トレンチＴＲの内部に複数のｐ型半導体部ＰＳＵと複数のｎ型半導体部ＮＳＵとが埋め込まれており、ｐ型半導体部ＰＳＵとｎ型半導体部ＮＳＵとが交互に配置されている。この結果、「Ｔｙｐｅ２」でも、トレンチＴＲの内部に逆直列接続された複数のｐｎ接合ダイオードが形成され、この逆直列接続された複数のｐｎ接合ダイオードがゲート保護ダイオード３０ｂとして機能する。そして、ｎ型半導体部ＮＳＵ２Ａａおよびｎ型半導体部ＮＳＵ２Ｂａは、トレンチゲート型ＩＧＢＴのゲート電極と電気的に接続されている一方、ｎ型半導体部ＮＳＵ２Ａｂおよびｎ型半導体部ＮＳＵ２Ｂｂは、トレンチゲート型ＩＧＢＴのエミッタ領域と電気的に接続されている。このことから、ゲート保護ダイオード３０ｂは、トレンチゲート型ＩＧＢＴのゲート電極とエミッタ領域との間に設けられていることになる。
＜＜具現化態様２における構造上の特徴＞＞
次に、具現化態様２における構造上の特徴点について説明する。具現化態様２における構造上の特徴点は、例えば、図２０～図２２に示すように、トレンチＴＲの内部にゲート保護ダイオード３０が設けられている点にある。つまり、具現化態様２では、半導体基板にトレンチを形成し、このトレンチの内部に絶縁膜を介して複数のｐ型半導体部と複数のｎ型半導体部とを交互に設けることにより、トレンチＴＲの内部にゲート保護ダイオード３０を形成している点に構造上の特徴点がある。そして、この特徴点によれば、半導体基板上に形成されたポリシリコン膜を利用してゲート保護ダイオードを形成するという段差の発生要因がなくなる結果、トレンチゲート型ＩＧＢＴとゲート保護ダイオード３０とを含む半導体デバイスの平坦性を高めることができる。
＜＜半導体装置の製造方法＞＞
具現化態様２においては、具現化態様１における半導体装置の製造方法を利用することにより、トレンチゲート型ＩＧＢＴとゲート保護ダイオードを含む半導体装置を製造することができる。例えば、図１０（ａ）および図１０（ｂ）に示されるレジスト膜ＰＲ１のパターニングなどに代表されるパターニング工程を変更することにより、具現化態様２における半導体装置を製造することができる。
＜具現化態様１および具現化態様２の「Ｔｙｐｅ１」に共通する利点＞
例えば、温度検知ダイオードやゲート保護ダイオードを構成するｐｎ接合ダイオードにおいて、ｐｎ接合ダイオードを流れる電流は、ｐｎ接合ダイオードのｐｎ接合面積で決定される。この点に関し、具現化態様１における「Ｔｙｐｅ１」では、図５（ｃ）に示すように、ｐｎ接合面積は、表面に形成されるｎ型半導体部ＮＳＵ１のレイアウトで決定され、トレンチＴＲの深さには依存しない。これに対し、具現化態様１における「Ｔｙｐｅ２」では、図６（ｃ）に示すように、ｐｎ接合面積は、トレンチＴＲの深さに依存する。
同様に、具現化態様２における「Ｔｙｐｅ１」でも、図２０に示すように、ｐｎ接合面積は、基本的にｎ型半導体部ＮＳＵ１Ａおよびｎ型半導体部ＮＳＵ１Ｂのレイアウトで決定され、トレンチＴＲの深さには依存しない。一方、具現化態様２における「Ｔｙｐｅ２」では、図２２に示すように、ｐｎ接合面積は、トレンチＴＲの深さに依存する。
ここで、一般的に、レイアウトのばらつき（フォトリソグラフィ技術の露光ばらつき）は、トレンチＴＲの深さばらつきよりも小さい。したがって、「Ｔｙｐｅ１」によれば、ｐｎ接合ダイオードの電流ばらつきを低減できる利点が得られる。すなわち、「Ｔｙｐｅ１」によれば、電流ばらつきが小さく、ダイオードの電流設計がしやすい利点が得られる。
＜具現化態様１および具現化態様２に共通するさらなる工夫点＞
続いて、具現化態様１および具現化態様２に共通するさらなる工夫点について説明する。この工夫点とは、例えば、図３に示すように、互いに隣り合うトレンチＴＲの間にトレンチゲート型ＩＧＢＴのエミッタ電位と接続されたプラグＰＬＧ３が形成されている点である。これにより、プラグＰＬＧ３を介してｐ型層ＰＷＬから正孔を引き抜くことができる。
以下では、プラグＰＬＧ３を設ける技術的意義について説明する。
例えば、図２３は、一般的なトレンチゲート型ＩＧＢＴ２００を示す図である。
図２３において、ｎ型シリコン基板からなる半導体基板ＳＵＢの裏面には、裏面ｎ型バッファ層ＲＮとコレクタ電位が供給される裏面ｐ型層ＲＰとが設けられている。一方、半導体基板ＳＵＢの表面には、エミッタ電位が供給されるｐ型層ＰＷＬが設けられている。すなわち、ｐ型層ＰＷＬは、トレンチゲート型ＩＧＢＴのエミッタ端子ＥＴ１と電気的に接続されている。そして、ｐ型層ＰＷＬには、トレンチＴＲが設けられており、トレンチＴＲの内部には、ゲート絶縁膜ＧＯＸを介してゲート電極ＧＥが埋め込まれている。
ｐ型層ＰＷＬの表面には、絶縁膜ＩＦが形成されており、この絶縁膜ＩＦ上には、例えば、ポリシリコン抵抗からなるゲート抵抗ＧＲが配置されており、このゲート抵抗ＧＲはゲート電極ＧＥと接続されている。また、ゲート抵抗ＧＲは、ゲート端子ＧＴと電気的に接続されており、これによって、ゲート電極ＧＥは、ゲート抵抗ＧＲを介してゲート端子ＧＴと電気的に接続されている。
このように構成されているトレンチゲート型ＩＧＢＴ２００において、例えば、傷などによる裏面欠陥５０が生じる場合がある。この場合、コレクタ電位が裏面ｎ型バッファ層ＲＮに印加される。裏面欠陥５０が存在しない通常のトレンチゲート型ＩＧＢＴ２００では、裏面ｐ型層ＲＰが存在するため、トレンチゲート型ＩＧＢＴ２００には、寄生的なボディダイオードではなく寄生的なバイポーラトランジスタが存在する。
ところが、図２３に示すように、裏面欠陥５０が存在するトレンチゲート型ＩＧＢＴ２００においては、裏面欠陥５０によってトレンチゲート型ＩＧＢＴがパワーＭＯＳＦＥＴとして機能する。この結果、裏面欠陥５０が存在するトレンチゲート型ＩＧＢＴにおいては、寄生ダイオードであるボディダイオードが形成される。具体的に、図２３においては、半導体基板ＳＵＢとｐ型層ＰＷＬによって、ボディダイオード（ｐｎ接合ダイオード）が形成される。そして、裏面欠陥５０および裏面ｎ型バッファ層ＲＮを介して、ｎ型シリコン基板である半導体基板ＳＵＢにコレクタ電位が印加される。
ここで、例えば、インバータ回路の構成要素として、トレンチゲート型ＩＧＢＴ２００が使用されていると、インバータ回路の動作中にトレンチゲート型ＩＧＢＴ２００のオン／オフ動作が行われる。そして、インバータ回路の負荷としてモータなどのインダクタンスを含む部品が接続されている場合、トレンチゲート型ＩＧＢＴ２００をオフした際、インダクタンスに起因する逆起電力が発生する。すなわち、逆起電力が発生した場合、トレンチゲート型ＩＧＢＴ２００のエミッタ端子ＥＴ１には正電位が印加される一方、トレンチゲート型ＩＧＢＴ２００のコレクタには負電位が印加される。このことは、図２３において、エミッタ端子ＥＴ１と電気的に接続されているｐ型層ＰＷＬに正電位が印加される一方、裏面欠陥５０によって、半導体基板ＳＵＢに負電位が印加されることを意味する。つまり、半導体基板ＳＵＢとｐ型層ＰＷＬからなるボディダイオードに順方向電圧が印加される。このため、トレンチゲート型ＩＧＢＴがオフすると、ボディダイオードがオンしてバルク（半導体基板ＳＵＢとｐ型層ＰＷＬ）にキャリアが流入する。
続いて、トレンチゲート型ＩＧＢＴのスイッチング動作によって、トレンチゲート型ＩＧＢＴがオンすると、エミッタ端子ＥＴ１に負電位が印加される一方、裏面欠陥５０を有する裏面ｎ型バッファ層ＲＮに正電位のコレクタ電位が印加される。この結果、図２４に示すように、バルクに存在する多数のキャリアが掃き出される。具体的に、バルク内に存在する正孔は、負電位が印加されているエミッタ端子ＥＴ１に掃き出される一方、バルク内に存在する電子は、正電位が印加されているコレクタに掃き出される。
このとき、例えば、図２４に示すように、ゲート抵抗ＧＲが延在している領域の下方領域（ｐ型層ＰＷＬの内部領域）にある領域Ｒ２において、正孔が移動する際の電圧降下に起因する高電界が発生する。そして、さらに、コレクタに印加される正電位が上昇すると、例えば、図２５に示すように、バルクの内部においてインパクトイオン化現象が発生することにより、多数のキャリアが生じる。この結果、正孔が移動する際の電圧降下が増大して、領域Ｒ２にさらなる高電界が生じる。すると、この高電界によって、ゲート抵抗ＧＲの下層に位置する絶縁膜ＩＦが絶縁破壊する。
このように、図２３～図２５に示すメカニズムによって、一般的なトレンチゲート型ＩＧＢＴ２００では、絶縁膜ＩＦの絶縁破壊という不具合が生じてしまう。すなわち、ｐ型層ＰＷＬ上に形成されたゲート抵抗ＧＲに起因して、エミッタ端子ＥＴ１までの正孔の移動距離が長くなる結果、高電界が発生して絶縁膜ＩＦの絶縁破壊が生じる。
この点に関し、具現化態様１および具現化態様２を前提として、ゲート抵抗もトレンチの内部に形成している半導体デバイスでは、互いに隣り合うトレンチの間に、トレンチゲート型ＩＧＢＴのエミッタ電位と接続されたプラグを形成している。そして、具現化態様１においても、温度検知ダイオード２０を形成した複数のトレンチＴＲにおいて、互いに隣り合うトレンチＴＲの間にトレンチゲート型ＩＧＢＴのエミッタ電位と接続されたプラグを形成している。つまり、図３に示すように、互いに隣り合うトレンチＴＲの間にトレンチゲート型ＩＧＢＴのエミッタ電位と接続されたプラグＰＬＧ３を形成している。同様に、具現化態様２においても、ゲート保護ダイオード３０を形成した複数のトレンチＴＲにおいて、互いに隣り合うトレンチＴＲの間にトレンチゲート型ＩＧＢＴのエミッタ電位と接続されたプラグを形成している。
具体的に、図２６は、トレンチゲート型ＩＧＢＴのエミッタ端子ＥＴ１と電気的に接続された金属電極ＭＥと接続されるプラグＰＬＧ３を示す断面図である。図２６に示すように、金属電極ＭＥと接続されているプラグＰＬＧ３は、層間絶縁膜ＩＬを貫通してｐ型層ＰＷＬと電気的に接続されている。そして、ｐ型層ＰＷＬに接続するプラグＰＬＧ３は、例えば、バルクの内部に蓄積されたキャリアの掃き出し口として機能する。このことは、多数のプラグＰＬＧ３を設けることによって、バルクの内部からエミッタ端子ＥＴ１まで正孔が移動する際におけるバルク内での移動距離を短くできることを意味する。これにより、バルクの内部における正孔の移動に起因する電圧降下が小さくなって、高電界の発生が抑制される。このことから、具現化態様１および具現化態様２によれば、図２３～図２５に示す一般的なトレンチゲート型ＩＧＢＴ２００で顕在化する絶縁膜ＩＦの絶縁破壊に対する対策も取られている。この結果、具現化態様１および具現化態様２は、トレンチゲート型ＩＧＢＴとオプション素子（温度検知ダイオード２０やゲート保護ダイオード３０）を含む半導体装置の信頼性を向上できるという技術的意義を有している。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
１０ メインＩＧＢＴ
１１ サブＩＧＢＴ
１２ ゲート保護ダイオード
１２Ａ ゲート保護ダイオード
１２Ｂ ゲート保護ダイオード
１３ 温度検知ダイオード
２０ 温度検知ダイオード
２０ａ 温度検知ダイオード
２０ｂ 温度検知ダイオード
３０ ゲート保護ダイオード
３０ａ ゲート保護ダイオード
３０ｂ ゲート保護ダイオード
５０ 裏面欠陥
１００ ＩＧＢＴチップ
ＡＥ アノード電極
ＡＴ アノード端子
ＣＨ チャネル層
ＣＮＴ コンタクトホール
ＣＮＴ１ コンタクトホール
ＣＮＴ２ コンタクトホール
ＣＴ コレクタ端子
ＥＥ エミッタ電極
ＥＲ エミッタ領域
ＥＴ１ エミッタ端子
ＥＴ２ サブエミッタ端子
ＧＥ ゲート電極
ＧＴ ゲート端子
ＧＴＲ ゲートトレンチ
ＩＦ 絶縁膜
ＩＬ 層間絶縁膜
ＫＥ カソード電極
ＫＥＴ ケルビンエミッタ端子
ＫＴ カソード端子
ＭＥ 金属電極
ＭＥ１ 金属電極
ＭＥ２ 金属電極
ＮＰＦ ｎ型ポリシリコン膜
ＮＳＵ ｎ型半導体部
ＮＳＵ１ ｎ型半導体部
ＮＳＵ１Ａ ｎ型半導体部
ＮＳＵ１Ｂ ｎ型半導体部
ＮＳＵ１Ｃ ｎ型半導体部
ＮＳＵ１Ｄ ｎ型半導体部
ＮＳＵ１Ｅ ｎ型半導体部
ＮＳＵ１Ｆ ｎ型半導体部
ＮＳＵ１Ｇ ｎ型半導体部
ＮＳＵ１Ｈ ｎ型半導体部
ＮＳＵ２Ａ ｎ型半導体部
ＮＳＵ２Ａａ ｎ型半導体部
ＮＳＵ２Ａｂ ｎ型半導体部
ＮＳＵ２Ｂ ｎ型半導体部
ＮＳＵ２Ｂａ ｎ型半導体部
ＮＳＵ２Ｂｂ ｎ型半導体部
ＮＳＵ３Ａ ｎ型半導体部
ＮＳＵ３Ｂ ｎ型半導体部
ＮＳＵ３Ｃ ｎ型半導体部
ＮＷ ｎ型層
ＰＢ ｐ型バックゲート層
ＰＦ ポリシリコン膜
ＰＬＧ プラグ
ＰＬＧ１ プラグ
ＰＬＧ１Ａ プラグ
ＰＬＧ１Ａａ プラグ
ＰＬＧ１Ａｂ プラグ
ＰＬＧ１Ｂ プラグ
ＰＬＧ２ プラグ
ＰＬＧ３ プラグ
ＰＰＦ ｐ型ポリシリコン膜
ＰＲ１ レジスト膜
ＰＲ２ レジスト膜
ＰＳＵ ｐ型半導体部
ＰＳＵ１Ａ ｐ型半導体部
ＰＳＵ１Ｂ ｐ型半導体部
ＰＳＵ１Ｃ ｐ型半導体部
ＰＳＵ１Ｄ ｐ型半導体部
ＰＳＵ１Ｅ ｐ型半導体部
ＰＳＵ１Ｆ ｐ型半導体部
ＰＳＵ１Ｇ ｐ型半導体部
ＰＳＵ３Ａ ｐ型半導体部
ＰＳＵ３Ｂ ｐ型半導体部
ＰＳＵ３Ｃ ｐ型半導体部
ＰＳＵ３Ｄ ｐ型半導体部
ＰＷＬ ｐ型層
ＲＮ 裏面ｎ型バッファ層
ＲＰ 裏面ｐ型層
Ｒ１ 領域
Ｒ２ 領域
ＳＵＢ 半導体基板
ＴＯ 絶縁膜
ＴＲ トレンチ

Claims (16)

  1. 半導体基板の素子形成領域に形成されたトレンチと、
    前記トレンチの内壁に形成された絶縁膜と、
    前記トレンチの内部の一部に前記絶縁膜を介して埋め込まれたｐ型半導体部と、
    前記トレンチの内部の他の一部に前記絶縁膜を介して埋め込まれ、かつ、前記ｐ型半導体部と接触するように設けられたｎ型半導体部と、
    を備える、半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記半導体基板は、シリコン基板であり、
    前記ｎ型半導体部には、砒素が導入されている、半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記半導体基板は、シリコン基板であり、
    前記ｎ型半導体部は、
    砒素が導入された第１半導体部と、
    リンが導入された第２半導体部と、
    を有し、
    前記第１半導体部は、前記第２半導体部上に設けられている、半導体装置。
  4. 請求項１に記載の半導体装置において、
    前記半導体基板は、シリコン基板であり、
    前記ｐ型半導体部には、ホウ素が導入されている、半導体装置。
  5. 請求項１に記載の半導体装置において、
    前記半導体基板の前記素子形成領域には、
    パワートランジスタと、
    温度検知ダイオードと、
    が設けられ、
    前記温度検知ダイオードは、
    前記トレンチに埋め込まれた前記ｐ型半導体部と、
    前記トレンチに埋め込まれた前記ｎ型半導体部と、
    を含み、
    前記ｐ型半導体部は、第１プラグと電気的に接続され、
    前記ｎ型半導体部は、第２プラグと電気的に接続されている、半導体装置。
  6. 請求項５に記載の半導体装置において、
    前記半導体基板にはｐ型層が設けられ、
    前記パワートランジスタは、トレンチゲート型ＩＧＢＴであり、
    前記トレンチは、前記ｐ型層に設けられ、かつ複数存在し、
    複数の前記トレンチには、
    第１トレンチと、
    前記第１トレンチの隣りに設けられた第２トレンチと、
    が含まれ、
    前記第１トレンチと前記第２トレンチとの間に位置する前記ｐ型層と電気的に接続されたプラグが形成されている、半導体装置。
  7. 請求項６に記載の半導体装置において、
    前記プラグは、前記ｐ型層を介して前記トレンチゲート型ＩＧＢＴのエミッタ電位と接続されている、半導体装置。
  8. 請求項１に記載の半導体装置において、
    前記ｐ型半導体部は、複数存在し、
    前記ｎ型半導体部は、複数存在し、
    複数の前記ｐ型半導体部と複数の前記ｎ型半導体部は、交互に配置されている、半導体装置。
  9. 請求項８に記載の半導体装置において、
    複数の前記ｎ型半導体部は、
    第１プラグと接続された第１半導体部と、
    第２プラグと接続された第２半導体部と、
    前記第１半導体部と前記第２半導体部との間に位置する第３半導体部と、
    を含む、半導体装置。
  10. 請求項９に記載の半導体装置において、
    前記半導体基板は、シリコン基板であり、
    前記第１半導体部には、砒素が導入され、
    前記第２半導体部には、砒素が導入され、
    前記第３半導体部には、リンが導入されている、半導体装置。
  11. 請求項９に記載の半導体装置において、
    前記半導体基板の素子形成領域には、
    ゲート電極を有するパワートランジスタと、
    ゲート保護ダイオードと、
    が設けられ、
    前記ゲート保護ダイオードは、
    前記トレンチに埋め込まれた複数の前記ｐ型半導体部と、
    前記トレンチに埋め込まれた複数の前記ｎ型半導体部と、
    を含む、半導体装置。
  12. 請求項１１に記載の半導体装置において、
    前記パワートランジスタは、トレンチゲート型ＩＧＢＴであり、
    前記第１半導体部は、前記第１プラグを介して、前記トレンチゲート型ＩＧＢＴのゲート電極と電気的に接続され、
    前記第２半導体部は、前記第２プラグを介して、前記トレンチゲート型ＩＧＢＴのエミッタ電位と接続されている、半導体装置。
  13. 請求項１２に記載の半導体装置において、
    前記トレンチは、複数存在し、
    複数の前記トレンチには、
    第１トレンチと、
    前記第１トレンチの隣りに設けられた第２トレンチと、
    が含まれ、
    前記第１トレンチと前記第２トレンチとの間には、前記トレンチゲート型ＩＧＢＴの前記エミッタ電位と接続されたプラグが形成されている、半導体装置。
  14. トレンチゲート型パワートランジスタを含む半導体装置の製造方法であって、
    （ａ）半導体基板の第１領域にゲートトレンチを形成し、かつ、前記半導体基板の第２領域にトレンチを形成する工程、
    （ｂ）前記ゲートトレンチの内壁にゲート絶縁膜を形成し、かつ、前記トレンチの内壁に絶縁膜を形成する工程、
    （ｃ）前記ゲートトレンチの内部にゲート電極を形成する工程、
    （ｄ）前記トレンチの内部にｐ型半導体部を形成する工程、
    （ｅ）前記トレンチの内部に前記ｐ型半導体部と接するｎ型半導体部を形成する工程、
    を備える、半導体装置の製造方法。
  15. 請求項１４に記載の半導体装置の製造方法において、
    前記トレンチゲート型パワートランジスタは、トレンチゲート型ＩＧＢＴであり、
    （ｆ）前記トレンチゲート型ＩＧＢＴのエミッタ領域を形成する工程、
    （ｇ）前記ｐ型半導体部と電気的に接続される第１プラグを形成し、前記ｎ型半導体部と電気的に接続される第２プラグを形成する工程、
    を有し、
    前記（ｅ）工程と前記（ｆ）工程は、同一工程で実施される、半導体装置の製造方法。
  16. 請求項１５に記載の半導体装置の製造方法において、
    前記ｎ型半導体部は、
    第１半導体部と、
    第２半導体部と、
    を含み、
    前記（ｅ）工程は、
    （ｅ１）前記（ｆ）工程と同一工程で前記第１半導体部を形成する工程、
    （ｅ２）前記（ｃ）工程と同一工程で前記第２半導体部を形成する工程、
    を有する、半導体装置の製造方法。
JP2022180096A 2022-11-10 2022-11-10 半導体装置およびその製造方法 Pending JP2024069848A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2022180096A JP2024069848A (ja) 2022-11-10 2022-11-10 半導体装置およびその製造方法
US18/452,811 US20240162335A1 (en) 2022-11-10 2023-08-21 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2022180096A JP2024069848A (ja) 2022-11-10 2022-11-10 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2024069848A true JP2024069848A (ja) 2024-05-22

Family

ID=91027449

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022180096A Pending JP2024069848A (ja) 2022-11-10 2022-11-10 半導体装置およびその製造方法

Country Status (2)

Country Link
US (1) US20240162335A1 (ja)
JP (1) JP2024069848A (ja)

Also Published As

Publication number Publication date
US20240162335A1 (en) 2024-05-16

Similar Documents

Publication Publication Date Title
US9673309B2 (en) Semiconductor device and method for fabricating semiconductor device
JP4492735B2 (ja) 半導体装置及び半導体装置の製造方法
US7456484B2 (en) Semiconductor device having IGBT and diode
KR100780967B1 (ko) 고전압용 쇼트키 다이오드 구조체
CN107210299B (zh) 半导体装置
CN107534042B (zh) 半导体装置
JP6471508B2 (ja) 半導体装置
JP2009188178A (ja) 半導体装置
US20180261594A1 (en) Semiconductor device
CN110931554A (zh) 半导体装置
JP7327672B2 (ja) 半導体装置
CN114520226A (zh) 半导体器件及其制造方法
US11133385B2 (en) Semiconductor device
JP2021136241A (ja) 半導体装置および半導体装置の製造方法
JP4577480B2 (ja) 絶縁ゲート型半導体装置
CN107833915B (zh) 半导体器件
JP2024069848A (ja) 半導体装置およびその製造方法
US11569373B2 (en) Semiconductor device and method for manufacturing semiconductor device
JP7488778B2 (ja) 半導体装置
US11177360B2 (en) Semiconductor device
US11245031B2 (en) Semiconductor device
US10418479B2 (en) Semiconductor device and method of manufacturing semiconductor device
JP7200739B2 (ja) 半導体装置
US11121221B2 (en) Semiconductor device
CN113823627A (zh) 半导体装置及其制造方法