JP2024064739A - 半導体受光素子およびその製造方法 - Google Patents

Abstract

【課題】表面リーク電流および経時変化を抑制することが可能な半導体受光素子および製造方法を提供する。【解決手段】面内に配列された複数のメサを有する半導体受光素子であって、１つのメサは第１メサ、第２メサおよび第３メサを含み、半導体受光素子は、光吸収層と、光吸収層の上に設けられた第１電界制御層と、アバランシェ増倍層と、第２電界制御層と、第１半導体層と、絶縁膜と、を具備し、第１電界制御層は第１導電型を有し、第２電界制御層は、第１導電型とは異なる第２導電型を有し、アバランシェ増倍層は第１メサを形成し、第２電界制御層は第２メサを形成し、第１半導体層は第３メサを形成し、第１メサの幅は第２メサの幅より大きく、第２メサの幅は第３メサの幅より大きく、隣り合う２つのメサの間に、メサよりも窪んだ第１凹部が設けられ、絶縁膜は、メサおよび前記第１凹部を覆い、光吸収層は、２つのメサおよび第１凹部の下に位置する。【選択図】図１Ｂ

Description

本開示は半導体受光素子およびその製造方法に関するものである。

光通信などに用いられる高速・高感度の半導体受光素子として、アバランシェフォトダイオード（ＡＰＤ）が知られている（例えば特許文献１、非特許文献１）。

特開２００６－３３９４１３号公報

"Ｔｒｉｐｌｅ－ｍｅｓａ Ａｖａｌａｎｃｈｅ Ｐｈｏｔｏｄｉｏｄｅ Ｗｉｔｈ Ｉｎｖｅｒｔｅｄ Ｐ－Ｄｏｗｎ Ｓｔｒｕｃｔｕｒｅ ｆｏｒ Ｒｅｌｉａｂｉｌｉｔｙ ａｎｄ Ｓｔａｂｉｌｉｔｙ" Ｊｏｕｒｎａｌ ｏｆ ｌｉｇｈｔｗａｖｅ ｔｅｃｈｎｏｌｏｇｙ，Ｖｏｌｕｍｅ３２，Ｎｏ．８（２０１４） ｐｐ．１５４３－１５４８

低容量化のために、半導体受光素子にメサを形成する。メサにおいて、ｎ型の電界制御層、アバランシェ増倍層およびｐ型の電界制御層が順番に積層されることで、ｐｉｎ（ｐｏｓｉｔｉｖｅ－ｉｎｔｒｉｎｓｉｃ－ｎｅｇａｔｉｖｅ）接合が形成される。半導体受光素子の使用時には、逆バイアス電圧を印加する。アバランシェ増倍層に高い電界がかかる。高電界によって加速されたキャリアが流れることで、アバランシェ増倍が起こる。

半導体受光素子の表面および側面を絶縁膜で覆う。半導体層と絶縁膜とが接触することで、界面に準位が発生する。こうした準位に起因して表面リーク電流が発生する恐れがある。逆バイアス電圧を印加した際に、ｐｉｎ接合の側面に強い電界がかかることで、表面リーク電流が増加する恐れがある。半導体受光素子の表面を絶縁膜で覆う。光吸収層が絶縁膜に接触することで、表面に欠陥および汚染などが発生する恐れがある。この結果、特性の経時変化が起こりやすい。そこで、表面リーク電流および経時変化を抑制することが可能な半導体受光素子およびその製造方法を提供することを目的とする。

本開示に係る半導体受光素子は、面内に配列された複数のメサを有する半導体受光素子であって、１つの前記メサは第１メサ、第２メサおよび第３メサを含み、前記半導体受光素子は、光吸収層と、前記光吸収層の上に設けられた第１電界制御層と、前記第１電界制御層の上に設けられたアバランシェ増倍層と、前記アバランシェ増倍層の上に設けられた第２電界制御層と、前記第２電界制御層の上に設けられた第１半導体層と、絶縁膜と、を具備し、前記第１電界制御層は第１導電型を有し、前記第２電界制御層は、前記第１導電型とは異なる第２導電型を有し、前記アバランシェ増倍層は前記第１メサを形成し、前記第２電界制御層は前記第２メサを形成し、前記第１半導体層は前記第３メサを形成し、前記第１メサの幅は前記第２メサの幅より大きく、前記第２メサの幅は前記第３メサの幅より大きく、隣り合う２つの前記メサの間に、前記メサよりも窪んだ第１凹部が設けられ、前記絶縁膜は、前記メサおよび前記第１凹部を覆い、前記光吸収層は、２つの前記メサおよび前記第１凹部の下に位置する。

本開示に係る半導体受光素子の製造方法は、光吸収層、第１電界制御層、アバランシェ増倍層、第２電界制御層、および第１半導体層を、この順番で積層する工程と、前記アバランシェ増倍層から第１メサを形成する工程と、前記第２電界制御層から、前記第１メサの上に位置する第２メサを形成する工程と、前記第１半導体層から、前記第２メサの上に位置する第３メサを形成する工程と、絶縁膜を形成する工程と、を有し、前記第１メサの幅は前記第２メサの幅より大きく、前記第２メサの幅は前記第３メサの幅より大きく、隣り合う２つの前記第１メサの間に、前記第１メサよりも窪んだ凹部が設けられ、前記絶縁膜は、前記第１メサ、前記第２メサ、前記第３メサ、および前記凹部を覆い、前記光吸収層は、２つの前記第１メサおよび前記凹部の下に位置する。

本開示によれば表面リーク電流および経時変化を抑制することが可能である。

図１Ａは半導体受光素子を例示する平面図である。 図１Ｂは半導体受光素子を例示する断面図である。 図２Ａはメサを拡大した断面図である。 図２Ｂはメサを拡大した平面図である。 図３Ａは半導体受光素子の製造方法を例示する断面図である。 図３Ｂは半導体受光素子の製造方法を例示する断面図である。 図４Ａは半導体受光素子の製造方法を例示する断面図である。 図４Ｂは半導体受光素子の製造方法を例示する断面図である。 図５Ａは半導体受光素子の製造方法を例示する断面図である。 図５Ｂは半導体受光素子の製造方法を例示する断面図である。

[本開示の実施形態の説明]
最初に本開示の実施形態の内容を列記して説明する。

本開示の一形態は、（１）面内に配列された複数のメサを有する半導体受光素子であって、１つの前記メサは第１メサ、第２メサおよび第３メサを含み、前記半導体受光素子は、光吸収層と、前記光吸収層の上に設けられた第１電界制御層と、前記第１電界制御層の上に設けられたアバランシェ増倍層と、前記アバランシェ増倍層の上に設けられた第２電界制御層と、前記第２電界制御層の上に設けられた第１半導体層と、絶縁膜と、を具備し、前記第１電界制御層は第１導電型を有し、前記第２電界制御層は、前記第１導電型とは異なる第２導電型を有し、前記アバランシェ増倍層は前記第１メサを形成し、前記第２電界制御層は前記第２メサを形成し、前記第１半導体層は前記第３メサを形成し、前記第１メサの幅は前記第２メサの幅より大きく、前記第２メサの幅は前記第３メサの幅より大きく、隣り合う２つの前記メサの間に、前記メサよりも窪んだ第１凹部が設けられ、前記絶縁膜は、前記メサおよび前記第１凹部を覆い、前記光吸収層は、２つの前記メサおよび前記第１凹部の下に位置する半導体受光素子である。第１電界制御層、アバランシェ増倍層、第２電界制御層はｐｉｎ接合を形成する。第１半導体層の真下にかかる電界は強く、第１半導体層より外の電界は弱い。ｐｉｎ接合部分の側面にかかる電界が弱くなる。側面にかかる電界を緩和することで、表面リーク電流を抑制することができる。光吸収層がメサおよび第１凹部の下に位置することで、絶縁膜との接触面積が小さくなる。光吸収層の表面の欠陥および汚染が抑制され、表面の電荷の誘起が抑制される。経時変化を抑制することができる。
（２）上記（１）において、前記面内において、前記第１メサの端部は前記第２メサの端部よりも外側に位置し、前記面内において、前記第２メサの端部は前記第３メサの端部よりも外側に位置してもよい。第１メサの側面および第２メサの側面にかかる電界を緩和することで、表面リーク電流を効果的に抑制することができる。
（３）上記（１）または（２）において、前記第２電界制御層と前記第１半導体層との間に設けられた第２半導体層を具備し、前記第２電界制御層および前記第２半導体層は前記第２メサを形成してもよい。第１メサの側面および第２メサの側面にかかる電界を緩和することで、表面リーク電流を効果的に抑制することができる。
（４）上記（１）から（３）のいずれかにおいて、前記第１電界制御層はｎ型の導電型を有し、前記第１半導体層および前記第２電界制御層はｐ型の導電型を有してもよい。第１電界制御層、アバランシェ増倍層および第２電界制御層はｐｉｎ接合を形成する。ｐｉｎ接合の側面にかかる電界を緩和することで、表面リーク電流を効果的に抑制することができる。
（５）上記（１）から（４）のいずれかにおいて、前記アバランシェ増倍層および前記第１電界制御層は前記第１メサを形成し、前記第１電界制御層が前記第１凹部の底面を形成してもよい。光吸収層は第１電界制御層より下に位置しており、第１凹部において絶縁膜と接触しない。光吸収層の表面が電気的に安定する。経時変化を抑制することができる。第１凹部によってメサを分離し、メサ間の干渉を抑制することができる。
（６）上記（１）から（５）のいずれかにおいて、前記第２電界制御層のドーピング濃度は、前記第１電界制御層のドーピング濃度よりも低くてもよい。第２電界制御層が第１電界制御層よりも早く空乏化する。アバランシェ増倍層に電界がかかりやすくなる。
（７）上記（１）から（６）のいずれかにおいて、前記光吸収層の前記第１電界制御層とは反対に設けられた第３半導体層と、第１電極と、第２電極と、を具備し、前記第１電極は、前記第３メサの上に設けられ、前記第１半導体層に電気的に接続され、前記第３半導体層は前記第１導電型を有し、前記第２電極は前記第３半導体層に電気的に接続されてもよい。第１電極および第２電極を用いて半導体受光素子に逆バイアス電圧を印加することができる。
（８）上記（７）において、前記メサから離間した位置に第２凹部が設けられ、前記第２凹部は前記第１半導体層まで延伸し、前記第２凹部に隣接して、前記第２凹部よりも突出する凸部が設けられ、前記第２電極は前記第２凹部に設けられ、前記凸部に設けられた第３電極と、前記第２電極と前記第３電極とを接続する配線と、を具備してもよい。第１電極および第２電極を用いて半導体受光素子に逆バイアス電圧を印加することができる。
（９）上記（１）から（８）のいずれかにおいて、前記絶縁膜は窒化シリコン、酸化シリコンまたは酸窒化シリコンで形成されてもよい。光吸収層は第１凹部の下に位置している。絶縁膜の成膜工程において、光吸収層の露出面積が小さいため、表面の欠陥などが発生しにくい。経時変化を抑制することができる。
（１０）光吸収層、第１電界制御層、アバランシェ増倍層、第２電界制御層、および第１半導体層を、この順番で積層する工程と、前記アバランシェ増倍層から第１メサを形成する工程と、前記第２電界制御層から、前記第１メサの上に位置する第２メサを形成する工程と、前記第１半導体層から、前記第２メサの上に位置する第３メサを形成する工程と、絶縁膜を形成する工程と、を有し、前記第１メサの幅は前記第２メサの幅より大きく、前記第２メサの幅は前記第３メサの幅より大きく、隣り合う２つの前記第１メサの間に、前記第１メサよりも窪んだ凹部が設けられ、前記絶縁膜は、前記第１メサ、前記第２メサ、前記第３メサ、および前記凹部を覆い、前記光吸収層は、２つの前記第１メサおよび前記凹部の下に位置する半導体受光素子の製造方法である。第１電界制御層、アバランシェ増倍層、第２電界制御層はｐｉｎ接合を形成する。第１半導体層の真下にかかる電界は強く、第１半導体層より外の電界は弱い。ｐｉｎ接合部分の側面にかかる電界が弱くなる。側面にかかる電界を緩和することで、表面リーク電流を抑制することができる。光吸収層が第１メサおよび第１凹部の下に位置することで、絶縁膜との接触面積が小さくなる。光吸収層の表面の欠陥および汚染が抑制され、表面の電荷の誘起が抑制される。経時変化を抑制することができる。

［本開示の実施形態の詳細］
本開示の実施形態に係る半導体受光素子およびその製造方法の具体例を、以下に図面を参照しつつ説明する。なお、本開示はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

（半導体受光素子）
図１Ａは半導体受光素子１００を例示する平面図である。半導体受光素子１００の平面形状は矩形である。半導体受光素子１００の上面は、ＸＹ平面に平行である。半導体受光素子１００の２つの辺はＸ軸方向に平行であり、別の２つの辺はＹ軸方向に平行である。Ｚ軸方向は、半導体受光素子１００の厚さ方向であり、半導体層が積層される方向である。Ｘ軸方向、Ｙ軸方向、およびＺ軸方向は互いに直交する。半導体受光素子１００は、裏面から入射される光を吸収し、電気信号を出力する。

半導体受光素子１００は、アバランシェフォトダイオード（ＡＰＤ）アレイである。半導体受光素子１００は、複数のメサ１０、凹部１２（第１凹部）、凹部１４（第２凹部）、および凸部１９を有する。

複数のメサ１０は半導体受光素子１００のうち中央部１３に設けられ、半導体受光素子１００の１つの面に２次元アレイ状に配列されている。１つのメサ１０が１つのアバランシェフォトダイオードに対応する。隣り合う２つのメサ１０の間には凹部１２が設けられている。複数のメサ１０は凹部１２によって分離されている。図１Ａではメサ１０の個数は９個としている。メサ１０の個数は２個以上であり、１００個以上でもよい。例えばメサ１０のアレイは１×８以上、１００×２００以下である。

半導体受光素子１００の外周部には凸部１９が設けられている。メサ１０と凸部１９との間には凹部１４が設けられている。凹部１４および凸部１９は、中央部１３を囲む。

１つのメサ１０に１つの電極１５（第１電極）が設けられている。凹部１４には電極１６（第２電極）が設けられている。凸部１９には複数の電極１７（第３電極）が設けられている。電極１６と電極１７とは配線１８によって接続されている。

図１Ｂは半導体受光素子１００を例示する断面図であり、図１Ａの線Ａ－Ａに沿った断面を図示している。図１Ｂに示すように、半導体受光素子１００は、基板２０、反射防止膜２１、バッファ層２２、光吸収層２４、グレーディッド層２５および２６、電界制御層２８（第１電界制御層）、アバランシェ増倍層３０、電界制御層３２（第２電界制御層）、電界緩和層３４（第２半導体層）、およびコンタクト層３６（第１半導体層）を有する。

基板２０の下面に反射防止膜２１が設けられている。基板２０の上面に、バッファ層２２、光吸収層２４、グレーディッド層２５および２６、電界制御層２８が、この順番で積層されている。凹部１２は、２つのメサ１０の間に設けられ、電界制御層２８の途中まで延伸する。電界制御層２８は凹部１２の底面を形成する。電界制御層２８のうちメサ１０に含まれる部分は、電界制御層２８のうち凹部１２の底面となる部分よりも、図１Ｂの上方向に突出する。電界制御層２８の突出部分の上面にアバランシェ増倍層３０が設けられている。アバランシェ増倍層３０の上面に電界制御層３２が設けられている。電界制御層３２の上面に電界緩和層３４が設けられている。電界緩和層３４の上面にコンタクト層３６が設けられている。

メサ１０は、電界制御層２８、アバランシェ増倍層３０、電界制御層３２、電界緩和層３４、およびコンタクト層３６によって形成される。メサ１０は三段構造であり、３つのメサを含む。メサ１０の上であって、コンタクト層３６の上面に電極１５が設けられている。

電界制御層２８、グレーディッド層２５および２６、光吸収層２４、バッファ層２２、基板２０は、複数のメサ１０および複数の凹部１２の下に広がる。

凹部１４および凸部１９はメサ１０から離間している。凹部１４はバッファ層２２の上面まで延伸する。バッファ層２２の上面が凹部１４の底面となる。凸部１９は、光吸収層２４、グレーディッド層２５および２６、電界制御層２８、アバランシェ増倍層３０、電界制御層３２、電界緩和層３４、およびコンタクト層３６を有する。

電極１６は凹部１４の内側に設けられている。電極１７は凸部１９の上に設けられている。配線１８は、凹部１４の内側から凸部１９の上面まで引き出されており、電極１６および電極１７に電気的に接続される。

基板２０は、例えばｎ型のインジウムリン（ｎ－ＩｎＰ）または半絶縁性のＩｎＰで形成されている。バッファ層２２は、例えばｎ＋型ＩｎＰ（（ｎ＋）－ＩｎＰ）で形成されている。バッファ層２２の厚さは例えば１．５μｍ以上、２．５μｍ以下である。ｎ型ドーピング濃度は例えば１×１０^１８ｃｍ^－３以上である。

光吸収層２４は例えばノンドープのインジウムガリウム砒素（ｉ－ＩｎＧａＡｓ）で形成されている。光吸収層２４の厚さは例えば１μｍ以上、５μｍ以下である。グレーディッド層２５および２６は、例えばノンドープのインジウムガリウム砒素リン（ｉ－ＩｎＧａＡｓＰ）で形成されている。グレーディッド層２５および２６それぞれの厚さは例えば２５ｎｍである。

電界制御層２８は例えば（ｎ＋）－ＩｎＰで形成されている。電界制御層２８の厚さは例えば５０ｎｍ以上、５００ｎｍ以下である。電界制御層２８のドーピング濃度は例えば１×１０^１８ｃｍ^－３以上、９×１０^１８ｃｍ^－３以下である。アバランシェ増倍層３０は例えばノンドープのＩｎＰ（ｉ－ＩｎＰ）で形成されている。アバランシェ増倍層３０の厚さは例えば５０ｎｍ以上、５００ｎｍ以下である。電界制御層３２は例えばｐ＋型のＩｎＰ（（ｐ＋）－ＩｎＰ）で形成されている。電界制御層３２の厚さは例えば５０ｎｍ以上、５００ｎｍ以下である。電界制御層３２のドーピング濃度は例えば１×１０^１７ｃｍ^－３以上、９×１０^１７ｃｍ^－３以下であり、電界制御層２８のドーピング濃度より低い。

電界緩和層３４は例えばｉ－ＩｎＧａＡｓで形成されている。厚さは例えば５０ｎｍ以上、５００ｎｍ以下である。コンタクト層３６は例えば（ｐ＋）－ＩｎＧａＡｓで形成されている。厚さは例えば１００ｎｍ以上、３００ｎｍ以下である。ドーピング濃度は例えば１×１０^１９ｃｍ^－３以上、９×１０^１９ｃｍ^－３以下である。各半導体層は上記以外の半導体で形成されてもよい。

半導体受光素子１００の表面は絶縁膜１１に覆われている。絶縁膜１１はパッシベーション膜であり、半導体受光素子１００の表面を保護する。絶縁膜１１は、窒化シリコン（ＳｉＮ）、酸化シリコン（ＳｉＯ_２）、酸窒化シリコン（ＳｉＯＮ）などの絶縁体で形成されている。絶縁膜１１はメサ１０の側面および上面、凸部１９の側面および上面、凹部１２の底面、および凹部１４の底面を覆う。

絶縁膜１１はメサ１０の上に開口部を有する。当該開口部からコンタクト層３６の上面が露出する。電極１５は、開口部を通じてコンタクト層３６の上面に接触する。絶縁膜１１は凹部１４の底面の上に開口部を有する。電極１６は開口部を通じてバッファ層２２の上面に接触する。凸部１９は絶縁膜１１で覆われる。電極１７とコンタクト層３６との間には絶縁膜１１が設けられるため、電極１７はコンタクト層３６に接続されない。配線１８と凸部１９との間に絶縁膜１１が設けられるため、配線１８は凸部１９の半導体層には接続されない。

電極１５および電極１７は、金属層４０、アンダーバンプメタル（ＵＢＭ）４２、およびバンプ４４を有する。金属層４０は、例えばチタン（Ｔｉ）層と白金（Ｐｔ）層とを含む。Ｔｉ層とＰｔ層とはこの順番で積層されている。ＵＢＭ４２は金属層４０の上面に設けられている。ＵＢＭ４２は、例えばＴｉ層、ニッケル（Ｎｉ）層、金（Ａｕ）層を含む。Ｔｉ層、Ｎｉ層、およびＡｕ層は、金属層４０の上にこの順番で積層されている。バンプ４４は、ＵＢＭ４２の上面に設けられ、インジウム（Ｉｎ）などの金属で形成されている。

電極１６は、金属層４０と同様にＴｉ層とＰｔ層とで形成される。配線１８は例えばＴｉ層とＡｕ層とを含む。Ｔｉ層とＡｕ層とはこの順番で積層されている。電極および配線１８は上記以外の金属で形成されてもよい。

図２Ａはメサ１０を拡大した断面図であり、光吸収層２４からコンタクト層３６までを図示し、基板２０などは省略している。図２Ａに示すように、メサ１０は３段構造であり、３つのメサ５０、５２および５４を有する。図２Ａの下から上に向けて、メサ５０（第１メサ）、メサ５２（第２メサ）、およびメサ５４（第３メサ）がこの順番で並ぶ。メサ５０は、電界制御層２８およびアバランシェ増倍層３０によって形成される。メサ５２は、電界制御層３２および電界緩和層３４によって形成される。メサ５４はコンタクト層３６で形成される。

図２Ｂはメサ１０を拡大した平面図である。図２Ｂに示すように、メサ５０、５２および５４の平面形状は矩形である。メサ５４の幅Ｗ３は例えば３０μｍ以上、９０μｍ以下である。メサ５２の幅Ｗ２はメサ５４の幅Ｗ３よりも大きい。メサ５０の幅Ｗ１は、メサ５２の幅Ｗ２およびメサ５４の幅Ｗ３よりも大きい。幅Ｗ２と幅Ｗ３との差、および幅Ｗ１と幅Ｗ２との差は、それぞれ１０μｍ以上、２０μｍ以下である。

ＸＹ平面内において、メサ５４はメサ５０の中央部およびメサ５２の中央部の上に位置する。メサ５２はメサ５０の中央部の上に位置する。メサ５０の端部は、メサ５２の端部よりも外に位置する。メサ５２の端部は、メサ５４の端部よりも外に位置する。メサ５０、５２および５４の平面形状は矩形でもよいし、多角形でもよいし、円などでもよい。

半導体受光素子１００は、基板２０の下から入射される光を検知する。半導体受光素子１００は、例えば波長が１．５μｍ以上、１．６５μｍ以下の光に対して感受性を有する。半導体受光素子１００が許容できる光の出力は例えば１×１０^４Ｊ／ｍ^２以下である。半導体受光素子１００の使用時には逆バイアス電圧を印加する。電極１５に負電圧が印加される。電極１７に正電圧が印加される。電圧の大きさは例えば１０Ｖ以上、３０Ｖ以下である。

電界制御層２８、アバランシェ増倍層３０および電界制御層３２はｐｉｎ接合を形成する。逆バイアス電圧の印加によって空乏層が形成される。アバランシェ増倍層３０にかかる電界は、電界制御層２８および３２にかかる電界よりも高い。光吸収層２４は、半導体受光素子１００に入射した光を吸収し、キャリア（電子正孔対）を発生させる。キャリアは、高電界によって加速され、アバランシェ増倍層３０に流れ、原子に衝突する。アバランシェ増倍が起き、電流が流れる。半導体受光素子１００により光を検知することができる。

（製造方法）
図３Ａから図５Ｂは半導体受光素子１００の製造方法を例示する断面図である。図３Ａに示すように、有機金属気相成長法（ＭＯＶＰＥ：Ｍｅｔａｌ－ｏｒｇａｎｉｃ Ｖａｐｏｒ Ｐｈａｓｅ Ｅｐｉｔａｘｙ）により、基板２０の上に、バッファ層２２、光吸収層２４、グレーディッド層２５および２６、電界制御層２８、アバランシェ増倍層３０、電界制御層３２、電界緩和層３４、およびコンタクト層３６をこの順番にエピタキシャル成長する。図３Ｂに示すように、例えばドライエッチングによってコンタクト層３６の一部を除去し、メサ５４を形成する。コンタクト層３６の外では電界緩和層３４が露出する。

図４Ａに示すように、例えばドライエッチングによって電界緩和層３４および電界制御層３２の一部を除去し、メサ５２および凸部１９が形成される。メサ５２および凸部１９から外れた位置ではアバランシェ増倍層３０が露出する。

図４Ｂに示すように、例えばドライエッチングによって、アバランシェ増倍層３０の一部および電界制御層２８の一部を除去し、メサ５０を形成する。ドライエッチングは電界制御層２８の途中で停止する。複数のメサ１０および凹部１２が形成される。

図５Ａに示すように、例えばドライエッチングにより、メサ１０と凸部１９との間において、電界制御層２８、グレーディッド層２５および２６、光吸収層２４のそれぞれの一部を除去し、凹部１４を形成する。凹部１４は凸部１９に隣接する。ドライエッチングの範囲は不図示のマスクによって調整する。工程の順番は変えてもよい。例えば最初に凹部１４および凸部１９を形成し、さらにメサ５０、メサ５２およびメサ５４の順番で形成してもよい。

図５Ｂに示すように、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法などにより絶縁膜１１を形成する。絶縁膜１１のうちメサ１０の上に開口部を形成し、凹部１４の上にも開口部を形成する。真空蒸着およびリフトオフにより、図２Ａなどに示した金属層４０およびＵＢＭ４２、電極１６、および配線１８が形成される。リフロー処理によりバンプ４４が形成される。基板２０の下面には反射防止膜２１を形成する。以上の工程によって半導体受光素子１００が形成される。

本実施形態によれば、図１Ｂに示すように、ｎ＋型の電界制御層２８、アバランシェ増倍層３０、ｐ＋型の電界制御層３２が順番に積層され、ｐｉｎ接合を形成する。電界制御層３２の上にコンタクト層３６が設けられている。電界制御層２８からコンタクト層３６までの層によってメサ１０が形成される。絶縁膜１１はメサ１０および凹部１２を覆う。絶縁膜１１と半導体層との界面に準位が発生する。界面に発生した準位をキャリアが伝導すると、表面リーク電流が増加する。アバランシェフォトダイオードでは高い電圧が用いられる。このため表面リーク電流が増加しやすい。実施形態によれば、側面にかかる電界を緩和することで、キャリアの伝導に起因する表面リーク電流を抑制することができる。

図２Ａに示すように、メサ１０は３つのメサ５０、５２および５４を含む。電界制御層２８およびアバランシェ増倍層３０はメサ５０を形成する。電界制御層３２はメサ５２を形成する。コンタクト層３６はメサ５４を形成する。メサ５０の幅Ｗ１はメサ５２の幅Ｗ２およびメサ５４の幅Ｗ３より大きい。メサ５２の幅Ｗ２はメサ５４の幅Ｗ３より大きい。逆バイアス電圧を印加すると、コンタクト層３６の真下に高い電界がかかる。コンタクト層３６の真下の電界に比べて、コンタクト層３６より外の電界は弱い。メサ５２のうちメサ５４より外側の電界は弱くなる。メサ５０のうちメサ５２より外側の電界はさらに弱くなる。電界制御層３２の側面はメサ５２の側面を形成する。電界制御層２８およびアバランシェ増倍層３０の側面はメサ５０の側面を形成する。ｐｉｎ接合部分の側面にかかる電界は、コンタクト層３６の真下の電界に比べて弱い。側面にかかる電界を緩和することで、界面準位を介した表面リーク電流を抑制することができる。

図１Ｂに示すように、光吸収層２４は、メサ１０および凹部１２の下に位置している。光吸収層２４のうち凹部１４に露出する部分は絶縁膜１１に接触する。一方、光吸収層２４のうちメサ１０および凹部１２の下の部分は絶縁膜１１に接触しない。光吸収層２４と絶縁膜１１との接触面積が小さくなる。絶縁膜１１を成膜する際に、光吸収層２４の欠陥および汚染などが発生しにくい。絶縁膜１１中の電荷などにより、光吸収層２４に表面反転層が形成されにくい。電気的に不安定な現象が抑制される。半導体受光素子１００の経時変化が抑制される。

図２Ｂに示すように、メサ５０の端部はメサ５２の端部よりも外側に位置する。メサ５２の端部はメサ５４の端部よりも外側に位置する。メサ５０の外周の全体がメサ５２より外に位置してもよい。メサ５２の外周の全体がメサ５４より外に位置してもよい。電界はメサ５４の真下で強く、メサ５４から離れるほど弱くなる。メサ５０およびメサ５２のうちメサ５４より外の部分にかかる電界が弱くなる。メサ５０の側面およびメサ５２の側面にかかる電界が弱くなることで、表面リーク電流を効果的に抑制することができる。

電界制御層３２とコンタクト層３６との間に電界緩和層３４が設けられている。電界制御層３２と電界緩和層３４とはメサ５２を形成する。電界緩和層３４を設けることで、メサ５２の側面にかかる電界を緩和することができる。メサ５０の側面はメサ５２の側面より外に位置し、電界がさらに弱くなる。メサのエッジにかかる電界を緩和することで、表面リーク電流を効果的に抑制することができる。

電界制御層２８は（ｎ＋）－ＩｎＰで形成されている。電界制御層３２は（ｐ＋）－ＩｎＰで形成されている。アバランシェ増倍層３０はアンドープのＩｎＰで形成されている。電界制御層２８、アバランシェ増倍層３０、電界制御層３２はｐｉｎ接合を形成する。ｐｉｎ接合の側面にかかる電界が緩和されることで、表面リーク電流を効果的に抑制することができる。

一例として、バッファ層２２および電界制御層２８がｎ型の導電型を有する。電界制御層３２およびコンタクト層３６がｐ型の導電型を有する。バッファ層２２および電界制御層２８がｐ型の導電型を有し、電界制御層３２およびコンタクト層３６がｎ型の導電型を有してもよい。

図４Ｂに示すように、電界制御層２８は厚さの途中までドライエッチングされる。電界制御層２８とアバランシェ増倍層３０とはメサ５０を形成する。電界制御層２８は凹部１２の底面を形成する。図１Ｂに示すように、絶縁膜１１は電界制御層２８を覆う。光吸収層２４は、電界制御層２８の下に設けられており、凹部１２の下においては絶縁膜１１に接触しない。光吸収層２４の表面の欠陥および汚染、表面での電極の誘起などが抑制される。光吸収層２４の表面が電気的に安定になり、経時変化が抑制される。凹部１２は電界制御層３２およびアバランシェ増倍層３０を貫通し、電界制御層２８の途中まで延伸する。凹部１２によって、複数のメサ１０間を電気的に分離することができる。画素間の干渉を効果的に抑制することができる。

絶縁膜１１は、ＳｉＮ、ＳｉＯ_２、ＳｉＯＮなどの絶縁体で形成される。絶縁膜１１は例えばプラズマＣＶＤ法で形成される。成膜の工程において、半導体層が高温の状態に置かれ、原料ガスのプラズマに曝露される。光吸収層２４は凹部１２の下に位置し、凹部１２の側面および底面を形成しない。光吸収層２４の露出面積が小さいため、成膜の工程における表面の欠陥などが発生しにくい。

電界制御層３２のドーピング濃度は、電界制御層２８のドーピング濃度よりも低く、例えば１／１０程度である。逆バイアス電荷を印加した際に、電界制御層３２が電界制御層２８よりも早く空乏化する。アバランシェ増倍層３０に高電界がかかりやすくなり、アバランシェ増倍が効果的に発生する。

電極１６はｎ型のバッファ層２２に接続されている。電極１５はメサ５４の上に設けられ、ｐ＋型のコンタクト層３６に接続されている。電極１５および１６を用いて半導体受光素子１００に逆バイアス電圧を印加することができる。

電極１６は凹部１４に設けられている。電極１７は凸部１９の上に設けられ、配線１８を通じて電極１６に接続される。電極１５および電極１７が同じ高さに位置する。電極１５および電極１７はバンプ４４を有する。バンプ４４を用いて、半導体受光素子１００を外部の機器に接続し、逆バイアス電圧の印加および電気信号の出力を行うことができる。

以上、本開示の実施形態について詳述したが、本開示は係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本開示の要旨の範囲内において、種々の変形・変更が可能である。

１０、５０、５２、５４ メサ
１１ 絶縁膜
１２、１４ 凹部
１３ 中央部
１５、１６、１７ 電極
１８ 配線
１９ 凸部
２０ 基板
２２ バッファ層
２４ 光吸収層
２８、３２ 電界制御層
３０ アバランシェ増倍層
３６ コンタクト層
４０ 金属層
４２ ＵＢＭ
４４ バンプ
１００ 半導体受光素子

Claims (10)

1. 面内に配列された複数のメサを有する半導体受光素子であって、
   １つの前記メサは第１メサ、第２メサおよび第３メサを含み、
   前記半導体受光素子は、光吸収層と、
   前記光吸収層の上に設けられた第１電界制御層と、
   前記第１電界制御層の上に設けられたアバランシェ増倍層と、
   前記アバランシェ増倍層の上に設けられた第２電界制御層と、
   前記第２電界制御層の上に設けられた第１半導体層と、
   絶縁膜と、を具備し、
   前記第１電界制御層は第１導電型を有し、
   前記第２電界制御層は、前記第１導電型とは異なる第２導電型を有し、
   前記アバランシェ増倍層は前記第１メサを形成し、
   前記第２電界制御層は前記第２メサを形成し、
   前記第１半導体層は前記第３メサを形成し、
   前記第１メサの幅は前記第２メサの幅より大きく、前記第２メサの幅は前記第３メサの幅より大きく、
   隣り合う２つの前記メサの間に、前記メサよりも窪んだ第１凹部が設けられ、
   前記絶縁膜は、前記メサおよび前記第１凹部を覆い、
   前記光吸収層は、２つの前記メサおよび前記第１凹部の下に位置する半導体受光素子。
2. 前記面内において、前記第１メサの端部は前記第２メサの端部よりも外側に位置し、
   前記面内において、前記第２メサの端部は前記第３メサの端部よりも外側に位置する請求項１に記載の半導体受光素子。
3. 前記第２電界制御層と前記第１半導体層との間に設けられた第２半導体層を具備し、
   前記第２電界制御層および前記第２半導体層は前記第２メサを形成する請求項１または請求項２に記載の半導体受光素子。
4. 前記第１電界制御層はｎ型の導電型を有し、
   前記第１半導体層および前記第２電界制御層はｐ型の導電型を有する請求項１または請求項２に記載の半導体受光素子。
5. 前記アバランシェ増倍層および前記第１電界制御層は前記第１メサを形成し、
   前記第１電界制御層が前記第１凹部の底面を形成する請求項１または請求項２に記載の半導体受光素子。
6. 前記第２電界制御層のドーピング濃度は、前記第１電界制御層のドーピング濃度よりも低い請求項１または請求項２に記載の半導体受光素子。
7. 前記光吸収層の前記第１電界制御層とは反対に設けられた第３半導体層と、
   第１電極と、
   第２電極と、を具備し、
   前記第１電極は、前記第３メサの上に設けられ、前記第１半導体層に電気的に接続され、
   前記第３半導体層は前記第１導電型を有し、
   前記第２電極は前記第３半導体層に電気的に接続される請求項１または請求項２に記載の半導体受光素子。
8. 前記メサから離間した位置に第２凹部が設けられ、
   前記第２凹部は前記第１半導体層まで延伸し、
   前記第２凹部に隣接して、前記第２凹部よりも突出する凸部が設けられ、
   前記第２電極は前記第２凹部に設けられ、
   前記凸部に設けられた第３電極と、
   前記第２電極と前記第３電極とを接続する配線と、を具備する請求項７に記載の半導体受光素子。
9. 前記絶縁膜は窒化シリコン、酸化シリコンまたは酸窒化シリコンで形成される請求項１または請求項２に記載の半導体受光素子。
10. 光吸収層、第１電界制御層、アバランシェ増倍層、第２電界制御層、および第１半導体層を、この順番で積層する工程と、
    前記アバランシェ増倍層から第１メサを形成する工程と、
    前記第２電界制御層から、前記第１メサの上に位置する第２メサを形成する工程と、
    前記第１半導体層から、前記第２メサの上に位置する第３メサを形成する工程と、
    絶縁膜を形成する工程と、を有し、
    前記第１メサの幅は前記第２メサの幅より大きく、前記第２メサの幅は前記第３メサの幅より大きく、
    隣り合う２つの前記第１メサの間に、前記第１メサよりも窪んだ凹部が設けられ、
    前記絶縁膜は、前記第１メサ、前記第２メサ、前記第３メサ、および前記凹部を覆い、
    前記光吸収層は、２つの前記第１メサおよび前記凹部の下に位置する半導体受光素子の製造方法。
    
    

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