JP2024023058A - 光検出装置および光検出システム - Google Patents

Abstract

【課題】検出精度を高めることができる光検出装置を得る。【解決手段】本開示の一実施の形態に係る光検出装置は、複数の第１の受光画素と、複数の第２の受光画素とを含む複数の受光画素と、複数の第１の受光画素により生成された複数のパルス信号の論理和演算を行うことにより第１の検出信号を生成可能な第１の論理和回路と、第１の検出信号に基づいて第１のタイミングコードを生成可能な第１のタイミングコード生成回路と、複数の第２の受光画素により生成された複数のパルス信号の論理和演算を行うことにより第２の検出信号を生成可能な第２の論理和回路と、第２の検出信号に基づいて第２のタイミングコードを生成可能な第２のタイミングコード生成回路と、第１のタイミングコードおよび第２のタイミングコードに基づいて第１の合成信号を生成可能であり、第１の合成信号に基づいて第１のヒストグラムを生成可能な第１のヒストグラム生成回路とを備える。【選択図】図８

Description

本開示は、光を検出する光検出装置および光検出システムに関する。

検出対象までの距離を計測する際、しばしば、ＴｏＦ（Time Of Flight）法が用いられる。このＴｏＦ法では、光を射出するとともに、検出対象により反射された反射光を検出する。そして、ＴｏＦ法では、光を射出したタイミングおよび反射光を検出したタイミングの間の時間差を計測することにより、検出対象までの距離を計測する。例えば、特許文献１には、１６個の受光画素の出力信号の論理和を求め、その結果に基づいて受光タイミングを検出する技術が開示されている（例えば、特許文献１）。

特開２０２１－１３９６４７号公報

光検出装置では、検出精度を高めることが望まれており、さらなる検出精度の向上が期待されている。

検出精度を高めることができる光検出装置および光検出システムを提供することが望ましい。

本開示の一実施の形態における第１の光検出装置は、複数の受光画素と、第１の論理和回路と、第１のタイミングコード生成回路と、第２の論理和回路と、第２のタイミングコード生成回路と、第１のヒストグラム生成回路とを備えている。複数の受光画素のそれぞれは光パルスを検出し光パルスに応じたパルスを含むパルス信号を生成することが可能なものである。複数の受光画素は、互いに隣り合わない位置に配置された複数の第１の受光画素と、互いに隣り合わない位置に配置された複数の第２の受光画素とを含む。第１の論理和回路は、複数の第１の受光画素により生成された複数のパルス信号の論理和演算を行うことにより第１の検出信号を生成可能なものである。第１のタイミングコード生成回路は、第１の検出信号に含まれるパルスが生じたタイミングに応じた第１のタイミングコードを生成可能なものである。第２の論理和回路は、複数の第２の受光画素により生成された複数のパルス信号の論理和演算を行うことにより第２の検出信号を生成可能なものである。第２のタイミングコード生成回路は、第２の検出信号に含まれるパルスが生じたタイミングに応じた第２のタイミングコードを生成可能なものである。第１のヒストグラム生成回路は、第１のタイミングコードをデコードすることにより複数のビット信号を有する第１の信号を生成するとともに第２のタイミングコードをデコードすることにより複数のビット信号を有する第２の信号を生成することが可能であり、第１の信号および第２の信号を合成することにより第１の合成信号を生成可能であり、第１の合成信号に基づいて第１のヒストグラムを生成可能なものである。

本開示の一実施の形態における第２の光検出装置は、複数の受光画素と、第１のタイミングコード生成回路と、第２のタイミングコード生成回路と、第１のヒストグラム生成回路とを備えている。複数の受光画素のそれぞれは光パルスを検出し光パルスに応じたパルスを含むパルス信号を生成することが可能なものである。複数の受光画素は、第１の受光画素および第２の受光画素を含む。第１のタイミングコード生成回路は、第１の受光画素により生成されたパルス信号に含まれるパルスが生じたタイミングに応じた第１のタイミングコードを生成可能なものである。第２のタイミングコード生成回路は、第２の受光画素により生成されたパルス信号に含まれるパルスが生じたタイミングに応じた第２のタイミングコードを生成可能なものである。第１のヒストグラム生成回路は、第１のタイミングコードをデコードすることにより複数のビット信号を有する第１の信号を生成するとともに第２のタイミングコードをデコードすることにより複数のビット信号を有する第２の信号を生成することが可能であり、第１の信号および第２の信号を合成することにより第１の合成信号を生成可能であり、第１の合成信号に基づいて第１のヒストグラムを生成可能なものである。

本開示の一実施の形態における光検出システムは、光源と、複数の受光画素と、第１の論理和回路と、第１のタイミングコード生成回路と、第２の論理和回路と、第２のタイミングコード生成回路と、第１のヒストグラム生成回路とを備えている。光源は、第１の光パルスを射出可能なものである。複数の受光画素のそれぞれは第１の光パルスに応じた第２の光パルスを検出し第２の光パルスに応じたパルスを含むパルス信号を生成することが可能なものである。複数の受光画素は、互いに隣り合わない位置に配置された複数の第１の受光画素と、互いに隣り合わない位置に配置された複数の第２の受光画素とを含む。第１の論理和回路は、複数の第１の受光画素により生成された複数のパルス信号の論理和演算を行うことにより第１の検出信号を生成可能なものである。第１のタイミングコード生成回路は、第１の検出信号に含まれるパルスが生じたタイミングに応じた第１のタイミングコードを生成可能なものである。第２の論理和回路は、複数の第２の受光画素により生成された複数のパルス信号の論理和演算を行うことにより第２の検出信号を生成可能なものである。第２のタイミングコード生成回路は、第２の検出信号に含まれるパルスが生じたタイミングに応じた第２のタイミングコードを生成可能なものである。第１のヒストグラム生成回路は、第１のタイミングコードをデコードすることにより複数のビット信号を有する第１の信号を生成するとともに第２のタイミングコードをデコードすることにより複数のビット信号を有する第２の信号を生成することが可能であり、第１の信号および第２の信号を合成することにより第１の合成信号を生成可能であり、第１の合成信号に基づいて第１のヒストグラムを生成可能なものである。

本開示の一実施の形態における第１の光検出装置および光検出システムでは、互いに隣り合わない位置に配置された複数の第１の受光画素と、互いに隣り合わない位置に配置された複数の第２の受光画素とを含む複数の受光画素のそれぞれにより、光パルスが検出され、光パルスに応じたパルスを含むパルス信号が生成される。第１の論理和回路により、複数の第１の受光画素により生成された複数のパルス信号の論理和演算が行われることにより、第１の検出信号が生成される。第１のタイミングコード生成回路により、第１の検出信号に含まれるパルスが生じたタイミングに応じた第１のタイミングコードが生成される。第２の論理和回路により、複数の第２の受光画素により生成された複数のパルス信号の論理和演算が行われることにより、第２の検出信号が生成される。第２のタイミングコード生成回路により、第２の検出信号に含まれるパルスが生じたタイミングに応じた第２のタイミングコードが生成される。第１のヒストグラム生成回路により、第１のタイミングコードがデコードされることにより複数のビット信号を有する第１の信号が生成されるとともに、第２のタイミングコードがデコードされることにより複数のビット信号を有する第２の信号が生成される。そして、第１の信号および第２の信号が合成されることにより第１の合成信号が生成され、第１の合成信号に基づいて第１のヒストグラムが生成される。

本開示の一実施の形態における第２の光検出装置では、第１の受光画素および第２の受光画素を含む複数の受光画素のそれぞれにより、光パルスが検出され、光パルスに応じたパルスを含むパルス信号が生成される。第１のタイミングコード生成回路により、第１の受光画素により生成されたパルス信号に含まれるパルスが生じたタイミングに応じた第１のタイミングコードが生成される。第２のタイミングコード生成回路により、第２の受光画素により生成されたパルス信号に含まれるパルスが生じたタイミングに応じた第２のタイミングコードが生成される。第１のヒストグラム生成回路により、第１のタイミングコードがデコードされることにより複数のビット信号を有する第１の信号が生成されるとともに、第２のタイミングコードがデコードされることにより複数のビット信号を有する第２の信号が生成される。そして、第１の信号および第２の信号が合成されることにより第１の合成信号が生成され、第１の合成信号に基づいて第１のヒストグラムが生成される。

本開示の一実施の形態に係る光検出システムの一構成例を表すブロック図である。 図１に示した発光部が射出する光の光パターンを表す説明図である。 図１に示した光検出部の一構成例を表すブロック図である。 図３に示した受光画素の一構成例を表す回路図である。 図４に示した受光画素の一動作例を表すタイミング波形図である。 図３に示した受光画素の他の一構成例を表す回路図である。 図３に示した受光画素の大きさとスポット光の大きさとの関係を表す説明図である。 図３に示した検出信号生成部、ＴＤＣ部、およびヒストグラム生成部の一構成例を表す回路図である。 図３に示した画素アレイにおける受光画素と後段回路との接続を表す説明図である。 図８に示した波形整形回路の一構成例を表す回路図である。 図１０に示した波形整形回路の一動作例を表すタイミング波形図である。 図８に示した波形整形回路の他の一構成例を表す回路図である。 図３に示したＴＤＣ部の一動作例を表すタイミング波形図である。 図３に示したヒストグラム生成部の一動作例を表すタイミング波形図である。 図３に示したヒストグラム生成部により生成されたヒストグラムの一例を表す説明図である。 比較例に係る光検出部の一構成例を表すブロック図である。 図１６に示した検出信号生成部、ＴＤＣ部、およびヒストグラム生成部の一構成例を表す回路図である。 図１６に示したＴＤＣ部の一動作例を表すタイミング波形図である。 図１６に示したヒストグラム生成部により生成されたヒストグラムの一例を表す説明図である。 変形例に係る受光画素の配置の一例を表す説明図である。 他の変形例に係る検出信号生成部、ＴＤＣ部、およびヒストグラム生成部の一構成例を表す回路図である。 他の変形例に係る受光画素と後段回路との接続を表す説明図である。 他の変形例に係る受光画素と後段回路との接続を表す説明図である。 他の変形例に係る光検出部の一構成例を表すブロック図である。 図２４に示したＴＤＣ部およびヒストグラム生成部の一構成例を表す回路図である。 図２４に示した画素アレイにおける受光画素と後段回路との接続を表す説明図である。 図８に示したヒストグラム生成回路における合成回路の一構成例を表す回路図である。 他の変形例に係る合成回路の一構成例を表す回路図である。 図２８に示した合成回路の一動作例を表すタイミング波形図である。 他の変形例に係る合成回路の一構成例を表す回路図である。 図３０に示した合成回路の一動作例を表すタイミング波形図である。 他の変形例に係る受光画素の選択の一例を表す説明図である。 他の変形例に係る検出信号生成部、ＴＤＣ部、およびヒストグラム生成部の一構成例を表す回路図である。 他の変形例に係る受光画素と後段回路との接続を表す説明図である。 図３４に示したトライステートインバータの一構成例を表す回路図である。 図３４に示したトライステートインバータの一動作例を表す真理値表回路図である。 図３４に示したトライステートインバータの他の一構成例を表す回路図である。 図３４に示したトライステートインバータの他の一構成例を表す回路図である。 図３に示した光検出部の一実装例を表す説明図である。 図３に示した光検出部の他の一実装例を表す説明図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 撮像部の設置位置の一例を示す説明図である。

以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．実施の形態
２．移動体への応用例

＜１．実施の形態＞
［構成例］
図１は、一実施の形態に係る光検出システム（光検出システム１）の一構成例を表すものである。光検出システム１は、ＴｏＦセンサであり、検出対象に対して光を射出するとともに、検出対象により反射された反射光を検出するように構成される。光検出システム１は、発光部１１と、光学系１２と、光検出部２０と、制御部１４とを備えている。

発光部１１は、制御部１４からの指示に基づいて、検出対象に向かって光パルスＬ０を射出するように構成される。発光部１１は、制御部１４からの指示に基づいて、発光および非発光を交互に繰り返す発光動作を行うことにより光パルスＬ０を射出するようになっている。発光部１１は、例えば赤外光を射出する光源を有する。この光源は、例えば、レーザ光源を用いて構成される。

図２は、発光部１１の光パターンを表すものである。この例では、発光部１１は、複数の発光素子を有し、これらの発光素子が光パルスを射出する。これにより、発光部１１は、図２に示したように、複数のスポット光を含む光パターンで、光パルスＬ０を射出するようになっている。

光学系１２（図１）は、光検出部２０の受光面Ｓにおいて像を結像させるレンズを含んで構成される。この光学系１２には、発光部１１から射出され、検出対象により反射された光パルス（反射光パルスＬ１）が入射するようになっている。

光検出部２０は、制御部１４からの指示に基づいて、反射光パルスＬ１を検出するように構成される。そして、光検出部２０は、検出結果に基づいて距離画像を生成し、生成した距離画像の画像データをデータＤＴとして出力するようになっている。

制御部１４は、発光部１１および光検出部２０に制御信号を供給し、これらの動作を制御することにより、光検出システム１の動作を制御するように構成される。

この構成により、光検出システム１は、光パルスＬ０を繰り返し射出するとともに、この光パルスＬ０に応じた反射光パルスＬ１を繰り返し検出することにより、ＴｏＦ値についてのヒストグラムを生成する。そして、光検出システム１では、そのヒストグラムに基づいて、検出対象までの距離を検出するようになっている。

図３は、光検出部２０の一構成例を表すものである。光検出部２０は、画素アレイ２１と、検出信号生成部２２と、ＴＤＣ（Time to Digital Converter）部２３と、ヒストグラム生成部２４と、距離演算部２５と、測距制御部２６とを有している。

画素アレイ２１は、マトリックス状に配置された複数の受光画素Ｐを有している。複数の受光画素Ｐのそれぞれは、反射光パルスＬ１を検出することによりパルス信号ＰＬＳを生成するように構成される。

図４は、受光画素Ｐの一構成例を表すものである。この例では、受光画素Ｐは、フォトダイオードＰＤと、電流源ＣＳ１と、インバータＩＶ１と、フリップフロップ回路ＦＦ１と、インバータＩＶ２とを有している。

フォトダイオードＰＤは、光を電荷に変換する光電変換素子である。フォトダイオードＰＤのアノードにはバイアス電圧ＶＡが供給され、カソードはノードＮ１に接続される。フォトダイオードＰＤは、例えばシングルフォトンアバランシェダイオード（ＳＰＡＤ；Single Photon Avalanche Diode）を用いることができる。

電流源ＣＳ１は、電源電圧ＶＤＤの電源ノードからノードＮ１に向かって所定の電流を流すように構成される。

インバータＩＶ１は、ノードＮ１における電圧が論理しきい値電圧Ｖthより高い場合に低レベルを出力し、ノードＮ１における電圧が論理しきい値電圧Ｖthより低い場合に高レベルを出力することにより、パルス信号ＰＬＳ１を生成するように構成される。

フリップフロップ回路ＦＦ１は、Ｄ型のフリップフロップ回路であり、データ入力端子は電源電圧ＶＤＤの電源ノードに接続され、クロック入力端子にはパルス信号ＰＬＳ１が供給され、負論理のリセット端子はインバータＩＶ２の出力端子に接続され、出力端子からパルス信号ＰＬＳを出力するように構成される。

インバータＩＶ２は、パルス信号ＰＬＳの反転信号を生成し、生成した信号をフリップフロップ回路ＦＦ１のリセット端子に供給するように構成される。

図５は、受光画素Ｐの一動作例を表すものであり、（Ａ）はノードＮ１における電圧（電圧ＶＮ１）の波形を示し、（Ｂ）はパルス信号ＰＬＳ１の波形を示し、（Ｃ）はパルス信号ＰＬＳの波形を示す。

フォトダイオードＰＤに反射光パルスＬ１が入射すると、フォトダイオードＰＤのカソードからアノードに向かって電流が流れ、タイミングｔ１において、ノードＮ１の電圧ＶＮ１は、電源電圧ＶＤＤから低下し始める（図５（Ａ））。そして、タイミングｔ２において、電圧ＶＮ１が論理しきい値電圧Ｖthを下回ると、インバータＩＶ１は、パルス信号ＰＬＳ１を低レベルから高レベルに変化させる（図５（Ｂ））。フリップフロップ回路ＦＦ１は、このパルス信号ＰＬＳ１の立ち上がりエッジに基づいて、タイミングｔ３において、パルス信号ＰＬＳを低レベルから高レベルに変化させる（図５（Ｃ））。インバータＩＶ２は、このパルス信号ＰＬＳに基づいて出力信号を高レベルから低レベルにするので、フリップフロップ回路ＦＦ１は、タイミングｔ４においてリセットされ、パルス信号ＰＬＳを高レベルから低レベルに変化させる。

ノードＮ１の電圧ＶＮ１は、ある程度低下した後に上昇し始め、タイミングｔ５において、論理しきい値電圧Ｖthを上回る（図５（Ａ））。これにより、インバータＩＶ１は、パルス信号ＰＬＳ１を高レベルから低レベルに変化させる（図５（Ｂ））。その後、電圧ＶＮ１は電源電圧ＶＤＤに戻る。タイミングｔ１～ｔ５の期間（いわゆるデッドタイム）では、受光画素Ｐは、この反射光パルスＬ１以外の光パルスを受光できないが、タイミングｔ５以降、次の反射光パルスＬ１を検出可能になる。

このように、図４に示した受光画素Ｐでは、フリップフロップ回路ＦＦ１およびインバータＩＶ２を設けることにより、パルス信号ＰＬＳのパルス幅を狭くすることができるとともに、デッドタイムを短くすることができる。なお、この例に限定されるものではなく、図６に示すように、フリップフロップ回路ＦＦ１およびインバータＩＶ２を省いてもよい。

図７は、受光画素Ｐの大きさと反射光パルスＬ１のスポット光ＬＬの大きさとの関係を表すものである。スポット光ＬＬの半径は、受光画素Ｐの大きさと同程度である。よって、図７において縦方向に隣り合う２つの受光画素Ｐの両方は、１つの反射光パルスＬ１を検出し得る。同様に、図７において横方向に隣り合う２つの受光画素Ｐの両方は、１つの反射光パルスＬ１を検出し得る。一方、図７において斜め方向に並ぶ２つの受光画素Ｐの両方は、１つの反射光パルスＬ１を検出しにくく、この２つの受光画素Ｐのうちの一方が、１つの反射光パルスＬ１を検出しやすいようになっている。

図８は、検出信号生成部２２、ＴＤＣ部２３、およびヒストグラム生成部２４の一構成例を表すものである。この例では、光検出システム１は、１２個の受光画素Ｐを単位として動作し、この１２個の受光画素Ｐにおける受光結果に基づいて、反射光パルスＬ１の検出タイミングについての１つのヒストグラムＨＧを生成する。図８に示した回路は、検出信号生成部２２、ＴＤＣ部２３、およびヒストグラム生成部２４のうち、１２個の受光画素Ｐから供給された１２個のパルス信号ＰＬＳに基づく動作を行う回路である。

検出信号生成部２２は、検出信号生成回路３０Ａ，３０Ｂを有している。検出信号生成回路３０Ａ，３０Ｂは、１２個の受光画素Ｐに係る１２個のパルス信号ＰＬＳに基づいて、１２個の受光画素Ｐにおける受光結果に応じた検出信号ＤＥＴＡ，ＤＥＴＢを生成するように構成される。検出信号生成回路３０Ａは、論理和回路３１Ａと、波形整形回路３２Ａとを有している。検出信号生成回路３０Ｂは、論理和回路３１Ｂと、波形整形回路３２Ｂとを有している。

論理和回路３１Ａは、６つのパルス信号ＰＬＳに基づいて論理和演算を行うことにより検出信号ＤＥＴ１Ａを生成するように構成される。論理和回路３１Ｂは、６つのパルス信号ＰＬＳに基づいて論理和演算を行うことにより検出信号ＤＥＴ１Ｂを生成するように構成される。

図９は、１２個の受光画素Ｐと、論理和回路３１Ａ，３１Ｂとの接続の一例を表すものである。この例では、３×４で配置された１２個の受光画素Ｐ（受光画素Ｐ０～Ｐ１１）が、論理和回路３１Ａ，３１Ｂに接続される。図９では、受光画素Ｐ０，Ｐ２，Ｐ４，Ｐ６，Ｐ８，Ｐ１０および論理和回路３１Ａをドットの網掛けで示し、受光画素Ｐ１，Ｐ３，Ｐ５，Ｐ７，Ｐ９，Ｐ１１および論理和回路３１Ｂを斜線の網掛けで示す。ドットの網掛けで示した受光画素Ｐ０，Ｐ２，Ｐ４，Ｐ６，Ｐ８，Ｐ１０は、横方向および縦方向において互いに隣り合わない位置に配置される。また、斜線の網掛けで示した受光画素Ｐ１，Ｐ３，Ｐ５，Ｐ７，Ｐ９，Ｐ１１は、横方向および縦方向において互いに隣り合わない位置に配置される。

受光画素Ｐ０，Ｐ２，Ｐ４，Ｐ６，Ｐ８，Ｐ１０は論理和回路３１Ａに接続され、論理和回路３１Ａは、これらの受光画素Ｐ０，Ｐ２，Ｐ４，Ｐ６，Ｐ８，Ｐ１０から供給された６つのパルス信号ＰＬＳに基づいて論理和演算を行うことにより検出信号ＤＥＴ１Ａを生成する。また、受光画素Ｐ１，Ｐ３，Ｐ５，Ｐ７，Ｐ９，Ｐ１１は論理和回路３１Ｂに接続され、論理和回路３１Ｂは、これらの受光画素Ｐ１，Ｐ３，Ｐ５，Ｐ７，Ｐ９，Ｐ１１から供給された６つのパルス信号ＰＬＳに基づいて論理和演算を行うことにより検出信号ＤＥＴ１Ｂを生成する。

図７に示したように、縦方向に隣り合う２つの受光画素Ｐの両方は、１つの反射光パルスＬ１を検出し得る。同様に、図７において横方向に隣り合う２つの受光画素Ｐの両方は、１つの反射光パルスＬ１を検出し得る。一方、図７において斜め方向に並ぶ２つの受光画素Ｐの両方は、１つの反射光パルスＬ１を検出しにくい。よって、例えば、受光画素Ｐ０，Ｐ２，Ｐ４，Ｐ６，Ｐ８，Ｐ１０のうちの２以上が、１つの反射光パルスＬ１を検出しにくく、同様に、例えば、受光画素Ｐ１，Ｐ３，Ｐ５，Ｐ７，Ｐ９，Ｐ１１のうちの２以上が、１つの反射光パルスＬ１を検出しにくい。その結果、検出信号ＤＥＴ１Ａには、１つの反射光パルスＬ１に係る複数のパルスが生じにくく、同様に、検出信号ＤＥＴ１Ｂには、１つの反射光パルスＬ１に係る複数のパルスが生じにくくなっている。

波形整形回路３２Ａ（図８）は、後段のＴＤＣ部２３が安定して動作することができるように、検出信号ＤＥＴ１Ａの波形を整形することにより検出信号ＤＥＴＡを生成するように構成される。波形整形回路３２Ｂは、後段のＴＤＣ部２３が安定して動作することができるように、検出信号ＤＥＴ１Ｂの波形を整形することにより検出信号ＤＥＴＢを生成するように構成される。

図１０は、波形整形回路３２Ａの一構成例を表すものである。なお、図１０では、論理和回路３１Ａをも描いている。波形整形回路３２Ａは、フリップフロップ回路ＦＦ２と、インバータＩＶ３～ＩＶ５と、電流源ＣＳ２，ＣＳ３とを有している。

フリップフロップ回路ＦＦ２は、Ｄ型のフリップフロップ回路であり、データ入力端子は電源電圧ＶＤＤの電源ノードに接続され、クロック入力端子には検出信号ＤＥＴ１Ａが供給され、負論理のリセット端子はインバータＩＶ５の出力端子に接続され、出力端子から検出信号ＤＥＴＡを出力するように構成される。

インバータＩＶ３は、検出信号ＤＥＴＡの反転信号を生成するように構成される。電流源ＣＳ２は、インバータＩＶ３の接地端子と接地ノードとの間に設けられ、測距制御部２６から供給された制御信号に基づいて電流量を変更可能に構成される。これにより、インバータＩＶ３は、遅延時間を変更することができるようになっている。具体的には、インバータＩＶ３では、例えば、電流源ＣＳ２の電流量を大きくすることにより遅延時間を小さくすることができ、電流源ＣＳ２の電流量を小さくすることにより遅延時間を大きくすることができる。インバータＩＶ４は、インバータＩＶ３の出力信号の反転信号を生成するように構成される。電流源ＣＳ３は、インバータＩＶ４の接地端子と接地ノードとの間に設けられ、測距制御部２６から供給された制御信号に基づいて電流量を変更可能に構成される。これにより、インバータＩＶ４は、遅延時間を変更することができるようになっている。インバータＩＶ５は、インバータＩＶ４の出力信号の反転信号を生成し、生成した信号をフリップフロップ回路ＦＦ２のリセット端子に供給するように構成される。

図１１は、波形整形回路３２Ａを含む検出信号生成回路３０Ａの一動作例を表すものであり、（Ａ）は論理和回路３１Ａに入力される６つのパルス信号ＰＬＳの波形を示し、（Ｂ）は検出信号ＤＥＴ１Ａの波形を示し、（Ｃ）は検出信号ＤＥＴＡの波形を示す。

論理和回路３１Ａは、図１１（Ａ）に示した６つのパルス信号ＰＬＳに基づいて、検出信号ＤＥＴ１Ａを生成する（図１１（Ｂ））。

検出信号ＤＥＴ１Ａは、タイミングｔ１１において開始しタイミングｔ１２において終了するパルスＷ１を含む（図１１（Ｂ））。フリップフロップ回路ＦＦ２は、タイミングｔ１１における検出信号ＤＥＴ１Ａの立ち上がりエッジに基づいて、検出信号ＤＥＴＡを低レベルから高レベルに変化させる（図１１（Ｃ））。この検出信号ＤＥＴＡは、インバータＩＶ３～ＩＶ５および電流源ＣＳ２，ＣＳ３により、反転されるとともに遅延される。そして、インバータＩＶ５の出力信号が高レベルから低レベルに変化するタイミングｔ１３において、フリップフロップ回路ＦＦ２がリセットされ、フリップフロップ回路ＦＦ２は、検出信号ＤＥＴＡを高レベルから低レベルに変化させる。この検出信号ＤＥＴＡは、インバータＩＶ３～ＩＶ５および電流源ＣＳ２，ＣＳ３により、反転されるとともに遅延されるので、インバータＩＶ５の出力信号は、タイミングｔ１４において、低レベルから高レベルに変化する。このようにタイミングｔ１３～ｔ１４の期間では、フリップフロップ回路ＦＦ２はリセットされるので、タイミングｔ１１～ｔ１４までの期間Ｔでは、波形整形回路３２Ａは、パルスＷ１以外のパルスを受け付けない。このようにして、波形整形回路３２Ａは、タイミングｔ１１において開始しタイミングｔ１３において終了するパルスを生成する。このパルスは、検出信号ＤＥＴ１ＡにおけるパルスＷ１に対応している。

検出信号ＤＥＴ１Ａは、タイミングｔ１５において開始しタイミングｔ１６において終了するパルスＷ２と、タイミングｔ１８において開始しタイミングｔ１９において終了するパルスＷ３を含む（図１１（Ｂ））。フリップフロップ回路ＦＦ２は、タイミングｔ１５における検出信号ＤＥＴ１Ａの立ち上がりエッジに基づいて、検出信号ＤＥＴＡを低レベルから高レベルに変化させる（図１１（Ｃ））。この検出信号ＤＥＴＡは、インバータＩＶ３～ＩＶ５および電流源ＣＳ２，ＣＳ３により、反転されるとともに遅延される。そして、インバータＩＶ５の出力信号が高レベルから低レベルに変化するタイミングｔ１７において、フリップフロップ回路ＦＦ２がリセットされ、フリップフロップ回路ＦＦ２は、検出信号ＤＥＴＡを高レベルから低レベルに変化させる。この検出信号ＤＥＴＡは、インバータＩＶ３～ＩＶ５および電流源ＣＳ２，ＣＳ３により、反転されるとともに遅延されるので、インバータＩＶ５の出力信号は、タイミングｔ２０において、低レベルから高レベルに変化する。このようにタイミングｔ１７～ｔ２０の期間では、フリップフロップ回路ＦＦ２はリセットされるので、タイミングｔ１５～ｔ２０までの期間Ｔでは、波形整形回路３２Ａは、パルスＷ２以外のパルスを受け付けない。このようにして、波形整形回路３２Ａは、タイミングｔ１５において開始しタイミングｔ１７において終了するパルスを生成する。このパルスは、検出信号ＤＥＴ１ＡにおけるパルスＷ２に対応している。

検出信号ＤＥＴ１Ａは、タイミングｔ２１において開始しタイミングｔ２２において終了するパルスＷ４と、タイミングｔ２４において開始しタイミングｔ２６において終了するパルスＷ５を含む（図１１（Ｂ））。フリップフロップ回路ＦＦ２は、タイミングｔ２１における検出信号ＤＥＴ１Ａの立ち上がりエッジに基づいて、検出信号ＤＥＴＡを低レベルから高レベルに変化させる（図１１（Ｃ））。この検出信号ＤＥＴＡは、インバータＩＶ３～ＩＶ５および電流源ＣＳ２，ＣＳ３により、反転されるとともに遅延される。そして、インバータＩＶ５の出力信号が高レベルから低レベルに変化するタイミングｔ２３において、フリップフロップ回路ＦＦ２がリセットされ、フリップフロップ回路ＦＦ２は、検出信号ＤＥＴＡを高レベルから低レベルに変化させる。この検出信号ＤＥＴＡは、インバータＩＶ３～ＩＶ５および電流源ＣＳ２，ＣＳ３により、反転されるとともに遅延されるので、インバータＩＶ５の出力信号は、タイミングｔ２５において、低レベルから高レベルに変化する。このようにタイミングｔ２３～ｔ２５の期間では、フリップフロップ回路ＦＦ２はリセットされるので、タイミングｔ２１～ｔ２５までの期間Ｔでは、波形整形回路３２Ａは、パルスＷ４以外のパルスを受け付けない。このようにして、波形整形回路３２Ａは、タイミングｔ２１において開始しタイミングｔ２３において終了するパルスを生成する。このパルスは、検出信号ＤＥＴ１ＡにおけるパルスＷ４に対応している。

このようにして、波形整形回路３２Ａは、検出信号ＤＥＴ１Ａに含まれるパルスに基づいてパルスを生成するとともに、その後、所定時間にわたりパルスの生成を行わないように動作することにより、検出信号ＤＥＴＡを生成するようになっている。

この例では、波形整形回路３２Ａは、図１０に示したように、電流源ＣＳ２，ＣＳ３を用いて遅延時間を調節できるようにしたが、これに限定されるものではない。これに代えて、例えば、図１２に示すように、容量素子を用いて遅延時間を調節できるようにしてもよい。この例では、波形整形回路３２Ａは、スイッチＳＷ１，ＳＷ２と、キャパシタＣ１，Ｃ２とを有している。スイッチＳＷ１は、測距制御部２６から供給された制御信号に基づいてオンオフ可能に構成され、一端はインバータＩＶ３の出力端子に接続され、他端はキャパシタＣ１に接続される。キャパシタＣ１の一端はスイッチＳＷ１の他端に接続され、他端は接地ノードに接続される。これにより、インバータＩＶ３は、遅延時間を変更することができるようになっている。具体的には、インバータＩＶ３では、例えば、スイッチＳＷ１をオフ状態にすることにより遅延時間を小さくすることができ、スイッチＳＷ１をオン状態にすることにより遅延時間を大きくすることができる。スイッチＳＷ２は、測距制御部２６から供給された制御信号に基づいてオンオフ可能に構成され、一端はインバータＩＶ４の出力端子に接続され、他端はキャパシタＣ２に接続される。キャパシタＣ２の一端はスイッチＳＷ２の他端に接続され、他端は接地ノードに接続される。これにより、インバータＩＶ４は、遅延時間を変更することができるようになっている。

以上、波形整形回路３２Ａを例に挙げて説明したが、波形整形回路３２Ｂについても同様である。

ＴＤＣ部２３（図８）は、ＴＤＣ回路４０Ａ，４０Ｂを有している。ＴＤＣ回路４０Ａ，４０Ｂは、１２個の受光画素Ｐに係る検出信号ＤＥＴＡ，ＤＥＴＢに基づいて、その１２個の受光画素Ｐにおける反射光パルスＬ１の検出タイミングに応じたタイミングコードＣＯＤＥＡ，ＣＯＤＥＢを生成するように構成される。ＴＤＣ回路４０Ａは、スイッチ４１Ａと、ラッチ回路４２Ａ，４３Ａと、スイッチ４４Ａと、切替回路４５Ａとを有している。ＴＤＣ回路４０Ｂは、スイッチ４１Ｂと、ラッチ回路４２Ｂ，４３Ｂと、スイッチ４４Ｂと、切替回路４５Ｂとを有している。

スイッチ４１Ａは、切替回路４５Ａから供給された制御信号に基づいて、検出信号ＤＥＴＡを、ラッチ回路４２Ａまたはラッチ回路４３Ａに供給するように構成される。ラッチ回路４２Ａ，４３Ａのそれぞれは、スイッチ４１Ａから供給された検出信号ＤＥＴＡに基づいて、測距制御部２６から供給されたカウンタコードＴＤＣＣＯＤＥをラッチし、ラッチしたコードを出力するように構成される。カウンタコードＴＤＣＣＯＤＥは、この例では４ビットのコードである。なお、これに限定されるものではなく、これに代えて、カウンタコードＴＤＣＣＯＤＥは、例えば３ビット以下のコードであってもよいし、５ビット以上のコードであってもよい。スイッチ４４Ａは、切替回路４５Ａから供給された制御信号に基づいて、ラッチ回路４２Ａから供給されたコードおよびラッチ回路４３Ａから供給されたコードのうちの一方を選択し、選択されたコードをタイミングコードＣＯＤＥＡとして出力するように構成される。切替回路４５Ａは、検出信号ＤＥＴＡに基づいて、スイッチ４１Ａ，４４Ａの動作を制御するステートマシンである。切替回路４５Ａは、検出信号ＤＥＴＡにパルスが生じる度にスイッチ４１Ａを切り替えるとともに、スイッチ４４Ａを切り替える。例えば、スイッチ４１Ａが検出信号ＤＥＴＡをラッチ回路４２Ａに供給している場合には、スイッチ４４Ａはラッチ回路４３Ａから供給されたコードをタイミングコードＣＯＤＥＡとして出力する。また、例えば、スイッチ４１Ａが検出信号ＤＥＴＡをラッチ回路４３Ａに供給している場合には、スイッチ４４Ａはラッチ回路４２Ａから供給されたコードをタイミングコードＣＯＤＥＡとして出力する。これにより、ＴＤＣ回路４０Ａは、検出信号ＤＥＴＡに含まれるパルスが生じたタイミングに応じたタイミングコードＣＯＤＥＡを生成し、検出信号ＤＥＴＡにおけるそのパルスの次のパルスが生じたタイミングで、このタイミングコードＣＯＤＥＡを出力するようになっている。

スイッチ４１Ｂは、切替回路４５Ｂから供給された制御信号に基づいて、検出信号ＤＥＴＢを、ラッチ回路４２Ｂまたはラッチ回路４３Ｂに供給するように構成される。ラッチ回路４２Ｂ，４３Ｂのそれぞれは、スイッチ４１Ｂから供給された検出信号ＤＥＴＢに基づいて、測距制御部２６から供給されたカウンタコードＴＤＣＣＯＤＥをラッチし、ラッチしたコードを出力するように構成される。スイッチ４４Ｂは、切替回路４５Ｂから供給された制御信号に基づいて、ラッチ回路４２Ｂから供給されたコードおよびラッチ回路４３Ｂから供給されたコードのうちの一方を選択し、選択されたコードをタイミングコードＣＯＤＥＢとして出力するように構成される。切替回路４５Ｂは、検出信号ＤＥＴＢに基づいて、スイッチ４１Ｂ，４４Ｂの動作を制御するステートマシンである。スイッチ４１Ｂ、ラッチ回路４２Ｂ，４３Ｂ、スイッチ４４Ｂ、および切替回路４５Ｂの動作は、スイッチ４１Ａ、ラッチ回路４２Ａ，４３Ａ、スイッチ４４Ａ、および切替回路４５Ａの動作と同様である。

ヒストグラム生成部２４は、ヒストグラム生成回路５０を有している。ヒストグラム生成回路５０は、１２個の受光画素Ｐに係るタイミングコードＣＯＤＥＡ，ＣＯＤＥＢに基づいてヒストグラムＨＧを生成するように構成される。ヒストグラム生成回路５０は、デコーダ５１Ａ，５１Ｂと、複数の論理和回路（この例では１６個の論理和回路Ｇ０～Ｇ１５）と、複数のカウンタ（この例では１６個のカウンタＣＮ０～ＣＮ１５）とを有している。

デコーダ５１Ａは、複数ビット（この例では４ビット）のタイミングコードＣＯＤＥＡをデコードすることにより複数の信号（この例では１６個の信号ａ０～ａ１５）を生成するように構成される。例えば、タイミングコードＣＯＤＥＡが“００００”である場合には、デコーダ５１Ａは信号ａ０を“１”にするとともに他の信号ａ１～ａ１５を“０”にする。例えば、タイミングコードＣＯＤＥＡが“０００１”である場合には、デコーダ５１Ａは信号ａ１を“１”にするとともに他の信号ａ０，ａ２～ａ１５を“０”にする。例えば、タイミングコードＣＯＤＥが“１１１１”である場合には、デコーダ５１Ａは信号ａ１５を“１”にするとともに他の信号ａ０～ａ１４を“０”にするようになっている。

デコーダ５１Ｂは、複数ビット（この例では４ビット）のタイミングコードＣＯＤＥＢをデコードすることにより複数の信号（この例では１６個の信号ｂ０～ｂ１５）を生成するように構成される。デコーダ５１Ｂの動作は、デコーダ５１Ａの動作と同様である。

論理和回路Ｇ０は、デコーダ５１Ａから供給された信号ａ０およびデコーダ５１Ｂから供給された信号ｂ０の論理和を求めるように構成される。論理和回路Ｇ１は、デコーダ５１Ａから供給された信号ａ１およびデコーダ５１Ｂから供給された信号ｂ１の論理和を求めるように構成される。論理和回路Ｇ２～Ｇ１５についても同様である。これにより、論理和回路Ｇ０～Ｇ１５は、デコーダ５１Ａから供給された信号ａ０～ａ１５と、デコーダ５１Ｂから供給された信号ｂ０～ｂ１５とを合成するようになっている。

カウンタＣＮ０は、論理和回路Ｇ０の出力信号の立ち上がりエッジに基づいてカウント動作を行うことによりカウント値ＣＮＴ［０］を生成するように構成される。カウンタＣＮ１は、論理和回路Ｇ１の出力信号の立ち上がりエッジに基づいてカウント動作を行うことによりカウント値ＣＮＴ［１］を生成するように構成される。カウンタＣＮ２～ＣＮ１５についても同様である。

この構成により、カウンタＣＮ０～ＣＮ１５のそれぞれは、タイミングコードＣＯＤＥＡおよびタイミングコードＣＯＤＥＢに基づいて、カウント値ＣＮＴ［０］～ＣＮＴ［１５］をインクリメントする。ヒストグラム生成回路５０が生成したカウント値ＣＮＴ［０］～ＣＮＴ［１５］は、１２個の受光画素Ｐにおける反射光パルスＬ１の検出タイミングを示すヒストグラムＨＧを構成する。光検出システム１は、１２個の受光画素Ｐを単位として動作するので、ヒストグラム生成部２４は、複数のヒストグラムＨＧを生成する。そして、ヒストグラム生成部２４は、生成した複数のヒストグラムＨＧについての情報を、距離演算部２５に供給するようになっている。

図８に示した回路は、検出信号生成部２２、ＴＤＣ部２３、およびヒストグラム生成部２４のうち、１２個の受光画素Ｐから供給された１２個のパルス信号ＰＬＳに基づく動作を行う回路である。よって、検出信号生成部２２は、複数の検出信号生成回路３０Ａと、複数の検出信号生成回路３０Ｂとを有する。ＴＤＣ部２３は、複数のＴＤＣ回路４０Ａと、複数のＴＤＣ回路４０Ｂとを有する。ヒストグラム生成部２４は、複数のヒストグラム生成回路５０を有する。

距離演算部２５（図３）は、測距制御部２６からの指示に基づいて、複数のヒストグラムＨＧのそれぞれに基づいて、光検出システム１と計測対象との間の距離値を算出するように構成される。このようにして、距離演算部２５は、距離画像を生成し、生成した距離画像の画像データをデータＤＴとして出力するようになっている。

測距制御部２６（図３）は、制御部１４（図１）からの指示に基づいて、検出信号生成部２２、ＴＤＣ部２３、ヒストグラム生成部２４、および距離演算部２５の動作を制御するように構成される。

ここで、受光画素Ｐ０，Ｐ２，Ｐ４，Ｐ６，Ｐ８，Ｐ１０は、本開示における「複数の第１の受光画素」の一具体例に対応する。受光画素Ｐ１，Ｐ３，Ｐ５，Ｐ７，Ｐ９，Ｐ１１は、本開示における「複数の第２の受光画素」の一具体例に対応する。パルス信号ＰＬＳは、本開示における「パルス信号」の一具体例に対応する。論理和回路３１Ａは、本開示における「第１の論理和回路」の一具体例に対応する。検出信号ＤＥＴＡは、本開示における「第１の検出信号」の一具体例に対応する。論理和回路３１Ｂは、本開示における「第２の論理和回路」の一具体例に対応する。検出信号ＤＥＴＢは、本開示における「第２の検出信号」の一具体例に対応する。ＴＤＣ回路４０Ａは、本開示における「第１のタイミングコード生成回路」の一具体例に対応する。タイミングコードＣＯＤＥＡは、本開示における「第１のタイミングコード」の一具体例に対応する。ＴＤＣ回路４０Ｂは、本開示における「第２のタイミングコード生成回路」の一具体例に対応する。タイミングコードＣＯＤＥＢは、本開示における「第２のタイミングコード」の一具体例に対応する。ヒストグラム生成回路５０は、本開示における「第１のヒストグラム生成回路」の一具体例に対応する。信号ａ０～ａ１５は、本開示における「第１の信号」の一具体例に対応する。信号ｂ０～ｂ１５は、本開示における「第２の信号」の一具体例に対応する。ヒストグラムＨＧは、本開示における「第１のヒストグラム」の一具体例に対応する。

［動作および作用］
続いて、本実施の形態の光検出システム１の動作および作用について説明する。

（全体動作概要）
まず、図１，３を参照して、光検出システム１の全体動作概要を説明する。発光部１１は、検出対象物に向かって光パルスＬ０を射出する。光学系１２は、光検出部２０の受光面Ｓにおいて像を結像させる。光検出部２０は、反射光パルスＬ１を検出する。制御部１４は、発光部１１および光検出部２０に制御信号を供給し、これらの動作を制御することにより、光検出システム１の測距動作を制御する。

光検出部２０において、画素アレイ２１の受光画素Ｐは、光を検出することによりパルス信号ＰＬＳを生成する。検出信号生成部２２の検出信号生成回路３０Ａ，３０Ｂは、１２個の受光画素Ｐに係る１２個のパルス信号ＰＬＳに基づいて、１２個の受光画素Ｐにおける受光結果に応じた検出信号ＤＥＴＡ，ＤＥＴＢを生成する。ＴＤＣ部２３のＴＤＣ回路４０Ａ，４０Ｂは、１２個の受光画素Ｐに係る検出信号ＤＥＴＡ，ＤＥＴＢに基づいて、その１２個の受光画素Ｐにおける反射光パルスＬ１の検出タイミングに応じたタイミングコードＣＯＤＥＡ，ＣＯＤＥＢを生成する。ヒストグラム生成部２４のヒストグラム生成回路５０は、１２個の受光画素Ｐに係るタイミングコードＣＯＤＥＡ，ＣＯＤＥＢに基づいてヒストグラムＨＧを生成する。距離演算部２５は、複数のヒストグラムＨＧのそれぞれに基づいて、光検出システム１と計測対象との間の距離値を算出するように構成される。このようにして、距離演算部２５は、距離画像を生成し、生成した距離画像の画像データをデータＤＴとして出力する。測距制御部２６は、制御部１４からの指示に基づいて、検出信号生成部２２、ＴＤＣ部２３、ヒストグラム生成部２４、および距離演算部２５の動作を制御する。

（詳細動作）
次に、光検出システム１の動作について、詳細に説明する。

図１３は、ＴＤＣ部２３の一動作例を表すものであり、（Ａ）は画素アレイ２１への入射光の光波形を示し、（Ｂ）は検出信号ＤＥＴＡの波形を示し、（Ｃ）は検出信号ＤＥＴＢの波形を示し、（Ｄ）はタイミングコードＣＯＤＥＡを示し、（Ｅ）はタイミングコードＣＯＤＥＢを示す。この例では、画素アレイ２１には、タイミングｔ３１付近において、反射光パルスＬ１が入射している（図１３（Ａ））。この反射光パルスＬ１の光強度は、計測対象までの距離の２乗に反比例する。また、画素アレイ２１には、背景光ＬＢも入射している。

検出信号生成部２２の検出信号生成回路３０Ａは、６つの受光画素Ｐ（受光画素Ｐ０，Ｐ２，Ｐ４，Ｐ６，Ｐ８，Ｐ１０）から供給された６つのパルス信号ＰＬＳに基づいて、タイミングｔ３１から始まるパルスを検出信号ＤＥＴＡとして出力する（図１３（Ｂ））。このパルスは、反射光パルスＬ１に応じたパルスである。ＴＤＣ部２３のＴＤＣ回路４０Ａは、この検出信号ＤＥＴＡのパルスの立ち上がりエッジに基づいて、カウンタコードＴＤＣＣＯＤＥをラッチすることにより、コードＣＯＤＥＡ１を生成する。

次に、検出信号生成部２２の検出信号生成回路３０Ｂは、６つの受光画素Ｐ（受光画素Ｐ１，Ｐ３，Ｐ５，Ｐ７，Ｐ９，Ｐ１１）から供給された６つのパルス信号ＰＬＳに基づいて、タイミングｔ３２から始まるパルスを検出信号ＤＥＴＢとして出力する（図１３（Ｃ））。このパルスは、反射光パルスＬ１に応じたパルスである。ＴＤＣ部２３のＴＤＣ回路４０Ｂは、この検出信号ＤＥＴＢのパルスの立ち上がりエッジに基づいて、カウンタコードＴＤＣＣＯＤＥをラッチすることにより、コードＣＯＤＥＢ１を生成する。

次に、検出信号生成部２２の検出信号生成回路３０Ａは、６つの受光画素Ｐ（受光画素Ｐ０，Ｐ２，Ｐ４，Ｐ６，Ｐ８，Ｐ１０）から供給された６つのパルス信号ＰＬＳに基づいて、タイミングｔ３３から始まるパルスを検出信号ＤＥＴＡとして出力する（図１３（Ｂ））。このパルスは、背景光ＬＢに応じたパルスである。ＴＤＣ部２３のＴＤＣ回路４０Ａは、この検出信号ＤＥＴＡのパルスの立ち上がりエッジに基づいて、カウンタコードＴＤＣＣＯＤＥをラッチすることにより、コードＣＯＤＥＡ２を生成する。また、ＴＤＣ回路４０Ａは、このタイミングｔ３３において、検出信号ＤＥＴＡにおける前回のパルスに基づいて生成したコードＣＯＤＥＡ１を、タイミングコードＣＯＤＥＡとして出力する（図１３（Ｄ））。

次に、検出信号生成部２２の検出信号生成回路３０Ｂは、６つの受光画素Ｐ（受光画素Ｐ１，Ｐ３，Ｐ５，Ｐ７，Ｐ９，Ｐ１１）から供給された６つのパルス信号ＰＬＳに基づいて、タイミングｔ３４から始まるパルスを検出信号ＤＥＴＢとして出力する（図１３（Ｃ））。このパルスは、背景光ＬＢに応じたパルスである。ＴＤＣ部２３のＴＤＣ回路４０Ｂは、この検出信号ＤＥＴＢのパルスの立ち上がりエッジに基づいて、カウンタコードＴＤＣＣＯＤＥをラッチすることにより、コードＣＯＤＥＢ２を生成する。また、ＴＤＣ回路４０Ｂは、このタイミングｔ３４において、検出信号ＤＥＴＢにおける前回のパルスに基づいて生成したコードＣＯＤＥＢ１を、タイミングコードＣＯＤＥＢとして出力する（図１３（Ｅ））。

次に、検出信号生成部２２の検出信号生成回路３０Ａは、６つの受光画素Ｐ（受光画素Ｐ０，Ｐ２，Ｐ４，Ｐ６，Ｐ８，Ｐ１０）から供給された６つのパルス信号ＰＬＳに基づいて、タイミングｔ３５から始まるパルスを検出信号ＤＥＴＡとして出力する（図１３（Ｂ））。このパルスは、背景光ＬＢに応じたパルスである。ＴＤＣ部２３のＴＤＣ回路４０Ａは、この検出信号ＤＥＴＡのパルスの立ち上がりエッジに基づいて、カウンタコードＴＤＣＣＯＤＥをラッチすることにより、コードＣＯＤＥＡ３を生成する。また、ＴＤＣ回路４０Ａは、このタイミングｔ３５において、検出信号ＤＥＴＡにおける前回のパルスに基づいて生成したコードＣＯＤＥＡ２を、タイミングコードＣＯＤＥＡとして出力する（図１３（Ｄ））。

このように、この例では、ＴＤＣ回路４０Ａは、タイミングｔ３３において、反射光パルスＬ１の検出タイミングを示すコードＣＯＤＥＡ１を出力し、ＴＤＣ回路４０Ｂは、タイミングｔ３４において、反射光パルスＬ１の検出タイミングを示すコードＣＯＤＥＡ２を出力する。すなわち、ＴＤＣ回路４０Ａ，４０Ｂは、１つの反射光パルスＬ１の検出タイミングを示すコードＣＯＤＥＡ１，ＣＯＤＥＡ２を、互いに異なるタイミングで出力する。

図１４は、ヒストグラム生成部２４のヒストグラム生成回路５０の一動作例を表すものであり、（Ａ）はタイミングコードＣＯＤＥＡを示し、（Ｂ）はタイミングコードＣＯＤＥＢを示し、（Ｃ）～（Ｅ）は信号ａ０～ａ１５の波形を示し、（Ｆ）から（Ｈ）は信号ｂ０～ｂ１５の波形を示し、（Ｉ）～（Ｋ）は論理和回路Ｇ０～Ｇ１５の波形を示す。

この例では、タイミングｔ４１において、コードＣＯＤＥＡ１がタイミングコードＣＯＤＥＡとして供給され、タイミングｔ４３において、コードＣＯＤＥＢ１がタイミングコードＣＯＤＥＢとして供給される（図１４（Ａ）,（Ｂ））。

デコーダ５１Ａは、コードＣＯＤＥＡ１をデコードし、デコード結果をタイミングｔ４１～ｔ４２において信号ａ０～ａ１５として出力する（図１４（Ｃ）～（Ｅ））。この例では、信号ａ９が高レベルであり、信号ａ０～ａ８，ａ１０～ａ１５が低レベルである。

デコーダ５１Ｂは、コードＣＯＤＥＢ１をデコードし、デコード結果をタイミングｔ４３～ｔ４４において信号ｂ０～ｂ１５として出力する（図１４（Ｆ）～（Ｈ））。この例では、信号ｂ９が高レベルであり、信号ｂ０～ｂ８，ｂ１０～ｂ１５が低レベルである。すなわち、この例では、コードＣＯＤＥＡ１のコード値と、コードＣＯＤＥＢ１のコード値は、互いに同じである。

論理和回路Ｇ０～Ｇ１５は、信号ａ０～ａ１５と、信号ｂ０～ｂ１５との論理和をそれぞれ求める。論理和回路Ｇ９の出力信号は、信号ａ９に応じて、タイミングｔ４１～ｔ４２の期間において高レベルになり、信号ｂ９に応じて、タイミングｔ４３～ｔ４４の期間において高レベルになる（図１４（Ｊ））。論理和回路Ｇ０～Ｇ８，Ｇ１０～Ｇ１５の出力信号は低レベルを維持する（図１４（Ｉ）,（Ｋ））。

これにより、論理和回路Ｇ９の後段のカウンタＣＮ９は、図１４（Ｊ）に示した論理和回路Ｇ９の出力信号に基づいて、インクリメント動作を２回行う。これにより、カウント値ＣＮＴ［９］は２つ分増加する。このようにして、ヒストグラム生成回路５０は、ヒストグラムＨＧを生成する。

図１５は、ヒストグラムＨＧの一例を表すものである。ヒストグラムＨＧは、カウント値ＣＮＴ［０］～ＣＮＴ［１５］をこの順に並べたものである。横軸は、受光タイミングを示し、縦軸は頻度を示す。破線は、光検出システム１と計測対象との間の距離から求められる、受光タイミングの望ましい分布特性の一例を示す。この例では、ヒストグラムＨＧは、望ましい分布特性とほぼ一致している。距離演算部２５は、例えば、このようなヒストグラムＨＧのピーク位置に基づいて、光検出システム１と計測対象との間の距離を算出することができる。

（比較例）
次に、比較例に係る光検出部２０Ｒと対比して、本実施の形態の作用を説明する。

図１６は、比較例に係る光検出部２０Ｒの一構成例を表すものである。光検出部２０Ｒは、画素アレイ２１と、検出信号生成部２２Ｒと、ＴＤＣ部２３Ｒと、ヒストグラム生成部２４Ｒと、距離演算部２５と、測距制御部２６Ｒとを有している。図１７は、検出信号生成部２２Ｒ、ＴＤＣ部２３Ｒ、およびヒストグラム生成部２４Ｒの一構成例を表すものである。

検出信号生成部２２Ｒは、検出信号生成回路３０Ｒを有している。検出信号生成回路３０Ｒは、１２個の受光画素Ｐに係る１２個のパルス信号ＰＬＳに基づいて、１２個の受光画素Ｐにおける受光結果に応じた検出信号ＤＥＴを生成するように構成される。検出信号生成回路３０Ｒは、論理和回路３１Ｒを有している。論理和回路３１Ｒは、図９に示した１２個の受光画素Ｐ（受光画素Ｐ０～Ｐ１１）から供給された１２個のパルス信号ＰＬＳに基づいて論理和演算を行うことにより検出信号ＤＥＴＲを生成するように構成される。

ＴＤＣ部２３Ｒは、ＴＤＣ回路４０Ｒを有している。ＴＤＣ回路４０Ｒは、１２個の受光画素Ｐに係る検出信号ＤＥＴＲに基づいて、その１２個の受光画素Ｐにおける反射光パルスＬ１の検出タイミングに応じたタイミングコードＣＯＤＥＲを生成するように構成される。ＴＤＣ回路４０Ｒは、ラッチ回路４２Ｒを有している。ラッチ回路４２Ｒは、検出信号ＤＥＴＲに基づいて、測距制御部２６Ｒから供給されたカウンタコードＴＤＣＣＯＤＥをラッチし、ラッチしたコードをタイミングコードＣＯＤＥＲとして出力するように構成される。

ヒストグラム生成部２４Ｒは、ヒストグラム生成回路５０Ｒを有している。ヒストグラム生成回路５０Ｒは、１２個の受光画素Ｐに係るタイミングコードＣＯＤＥＲに基づいてヒストグラムＨＧを生成するように構成される。ヒストグラム生成回路５０Ｒは、デコーダ５１Ｒと、複数のカウンタ（この例では１６個のカウンタＣＮ０～ＣＮ１５）とを有している。デコーダ５１Ｒは、複数ビット（この例では４ビット）のタイミングコードＣＯＤＥＲをデコードすることにより複数の信号（この例では１６個の信号ａ０～ａ１５）を生成するように構成される。カウンタＣＮ０～ＣＮ１５は、信号ａ０～ａ１５の立ち上がりエッジに基づいてカウント動作を行うことによりカウント値ＣＮＴ［０］～ＣＮＴ［１５］をそれぞれ生成するように構成される。

測距制御部２６Ｒ（図１６）は、制御部１４（図１）からの指示に基づいて、検出信号生成部２２Ｒ、ＴＤＣ部２３Ｒ、ヒストグラム生成部２４Ｒ、および距離演算部２５の動作を制御するように構成される。

図１８は、ＴＤＣ部２３Ｒの一動作例を表すものであり、（Ａ）は画素アレイ２１への入射光の光波形を示し、（Ｂ）はパルス信号ＰＬＳの波形を示し、（Ｃ）は検出信号ＤＥＴＲの波形を示し、（Ｄ）はタイミングコードＣＯＤＥＲを示す。この例では、画素アレイ２１には、タイミングｔ５１付近において、反射光パルスＬ１が入射している（図１８（Ａ））。

１２個の受光画素Ｐのうちの１つの受光画素Ｐが、タイミングｔ５１から始まるパルスをパルス信号ＰＬＳとして出力し、他の１つの受光画素Ｐが、タイミングｔ５４から始まるパルスをパルス信号ＰＬＳとして出力する（図１８（Ｂ））。これらのパルスは、反射光パルスＬ１に応じたパルスである。検出信号生成部２２Ｒの検出信号生成回路３０Ｒは、これらのパルス信号ＰＬＳに基づいて、タイミングｔ５１から始まるパルス、およびタイミングｔ５２から始まるパルスを、検出信号ＤＥＴＲとして出力する（図１８（Ｃ））。

ＴＤＣ部２３ＲのＴＤＣ回路４０Ｒは、この検出信号ＤＥＴＲにおける、タイミングｔ５１から始まるパルスの立ち上がりエッジに基づいて、カウンタコードＴＤＣＣＯＤＥをラッチすることによりコードＣＯＤＥＲ１を生成する（図１８（Ｃ））。そして、ＴＤＣ回路４０Ｒは、このコードＣＯＤＥＲ１を、タイミングコードＣＯＤＥＲとして出力する（図１８（Ｄ））。

この例では、検出信号ＤＥＴＲは、タイミングｔ５１から始まるパルスの直後に、タイミングｔ５２から始まるパルスを含むが、これらのパルスの間隔が狭いので、ＴＤＣ回路４０Ｒは、タイミングｔ５２から始まるパルスに基づいて動作できない。よって、ＴＤＣ回路４０Ｒは、タイミングｔ５１から始まるパルスに係るコードＣＯＤＥＲ１のみを、タイミングコードＣＯＤＥＲとして出力する。

ヒストグラム生成部２４Ｒのヒストグラム生成回路５０Ｒは、このようなタイミングコードＣＯＤＥＲに基づいて、ヒストグラムＨＧを生成する。

図１９は、比較例に係る光検出部２０Ｒが生成したヒストグラムＨＧの一例を表すものである。破線は、光検出システム１と計測対象との間の距離から求められる、受光タイミングの望ましい分布特性の一例を示す。この例では、ヒストグラムＨＧは、望ましい分布特性と一致しておらず、ヒストグラムＨＧのピーク位置は、望ましい分布特性のピーク位置よりも左側にずれている。すなわち、図１８に示したように、タイミングｔ５２から始まるパルスに係るタイミング情報が失われているので、ヒストグラムＨＧにおける右側のデータがやや欠落する。その結果、ヒストグラムＨＧのピーク位置は、望ましい分布特性のピーク位置よりも左側にずれる。距離演算部２５は、例えば、ヒストグラムＨＧのピーク位置に基づいて、光検出システム１と計測対象との間の距離を算出する。よって、このような光検出部２０Ｒを備えた光検出システムでは、距離の検出精度が低下してしまう。

一方、本実施の形態に係る光検出システム１では、図１３，１４に示したように、光検出部２０は、タイミングｔ３１から始まるパルスに係るコードＣＯＤＥＡ１、およびタイミングｔ３２から始まるパルスに係るコードＣＯＤＥＢ１の両方に基づいてヒストグラムＨＧを生成することができる。これにより、光検出システム１では、図１５に示したように、より正確なヒストグラムＨＧを得ることができるので、距離の検出精度を高めることができる。

このように、光検出システム１では、それぞれが反射光パルスＬ１を検出し反射光パルスＬ１に応じたパルスを含むパルス信号ＰＬＳを生成し、互いに隣り合わない位置に配置された複数の第１の受光画素（受光画素Ｐ０，Ｐ２，Ｐ４，Ｐ６，Ｐ８，Ｐ１０）と、互いに隣り合わない位置に配置された複数の第２の受光画素（受光画素Ｐ１，Ｐ３，Ｐ５，Ｐ７，Ｐ９，Ｐ１１）とを含む複数の受光画素Ｐを設けるようにした。複数の第１の受光画素により生成された複数のパルス信号ＰＬＳの論理和演算を行うことにより第１の検出信号（検出信号ＤＥＴＡ）を生成する第１の論理和回路（論理和回路３１Ａ）と、第１の検出信号に含まれるパルスが生じたタイミングに応じた第１のタイミングコード（タイミングコードＣＯＤＥＡ）を生成する第１のタイミングコード生成回路（ＴＤＣ回路４０Ａ）とを設けるようにした。複数の第２の受光画素により生成された複数のパルス信号ＰＬＳの論理和演算を行うことにより第２の検出信号（検出信号ＤＥＴＢ）を生成する第２の論理和回路（論理和回路３１Ｂ）と、第２の検出信号に含まれるパルスが生じたタイミングに応じた第２のタイミングコード（タイミングコードＣＯＤＥＢ）を生成する第２のタイミングコード生成回路（ＴＤＣ回路４０Ｂ）とを設けるようにした。第１のタイミングコードをデコードすることにより複数のビット信号を有する第１の信号（信号ａ０～ａ１５）を生成するとともに第２のタイミングコードをデコードすることにより複数のビット信号を有する第２の信号（信号ｂ０～ｂ１５）を生成し、第１の信号および第２の信号を合成することにより第１の合成信号を生成し、第１の合成信号に基づいて第１のヒストグラム（ヒストグラムＨＧ）を生成する第１のヒストグラム生成回路（ヒストグラム生成回路５０）とを設けるようにした。これにより、光検出システム１では、例えば、図１３，１４に示したように、タイミングｔ３１から始まるパルスに係るコードＣＯＤＥＡ１、およびタイミングｔ３２から始まるパルスに係るコードＣＯＤＥＢ１の両方に基づいてヒストグラムＨＧを生成することができるので、より正確なヒストグラムＨＧを得ることができるため、検出精度を高めることができる。

また、光検出システム１では、第１のタイミングコード生成回路（ＴＤＣ回路４０Ａ）は、第１の検出信号（検出信号ＤＥＴＡ）に含まれるパルスが生じたタイミングに応じた第１のタイミングコード（タイミングコードＣＯＤＥＡ）を生成し、第１の検出信号におけるこのパルスより後のパルスが生じたタイミングで第１のタイミングコードを出力するようにした。また、第２のタイミングコード生成回路（ＴＤＣ回路４０Ｂ）は、第２の検出信号（検出信号ＤＥＴＢ）に含まれるパルスが生じたタイミングに応じた第２のタイミングコード（タイミングコードＣＯＤＥＢ）を生成し、第２の検出信号におけるこのパルスより後のパルスが生じたタイミングで第２のタイミングコードを出力するようにした。これにより、ＴＤＣ回路４０Ａ，４０Ｂは、図１３に示したように、背景光ＬＢに応じたパルスに基づいて、タイミングコードＣＯＤＥＡ，ＣＯＤＥＢを出力し得るので、タイミングコードＣＯＤＥＡが出力されるタイミングと、タイミングコードＣＯＤＥＢが出力されるタイミングとは、互いに異なりやすい。よって、光検出システム１では、図１４に示したように、タイミングコードＣＯＤＥＡおよびタイミングコードＣＯＤＥＢの両方に基づいて、ヒストグラムＨＧを生成することができるので、より正確なヒストグラムＨＧを得ることができるため、検出精度を高めることができる。

［効果］
以上のように本実施の形態では、それぞれが反射光パルスを検出し反射光パルスに応じたパルスを含むパルス信号を生成し、互いに隣り合わない位置に配置された複数の第１の受光画素と、互いに隣り合わない位置に配置された複数の第２の受光画素とを含む複数の受光画素を設けるようにした。複数の第１の受光画素により生成された複数のパルス信号の論理和演算を行うことにより第１の検出信号を生成する第１の論理和回路と、第１の検出信号に含まれるパルスが生じたタイミングに応じた第１のタイミングコードを生成する第１のタイミングコード生成回路とを設けるようにした。複数の第２の受光画素により生成された複数のパルス信号の論理和演算を行うことにより第２の検出信号を生成する第２の論理和回路と、第２の検出信号に含まれるパルスが生じたタイミングに応じた第２のタイミングコードを生成する第２のタイミングコード生成回路とを設けるようにした。第１のタイミングコードをデコードすることにより複数のビット信号を有する第１の信号を生成するとともに第２のタイミングコードをデコードすることにより複数のビット信号を有する第２の信号を生成し、第１の信号および第２の信号を合成することにより第１の合成信号を生成し、第１の合成信号に基づいて第１のヒストグラムを生成する第１のヒストグラム生成回路とを設けるようにした。これにより、検出精度を高めることができる。

また、本実施の形態では、第１のタイミングコード生成回路は、第１の検出信号に含まれるパルスが生じたタイミングに応じた第１のタイミングコードを生成し、第１の検出信号におけるこのパルスより後のパルスが生じたタイミングで第１のタイミングコードを出力するようにした。また、第２のタイミングコード生成回路は、第２の検出信号に含まれるパルスが生じたタイミングに応じた第２のタイミングコードを生成し、第２の検出信号におけるこのパルスより後のパルスが生じたタイミングで第２のタイミングコードを出力するようにした。これにより、検出精度を高めることができる。

［変形例１］
上記実施の形態では、図９に示したように、１２個の受光画素Ｐのうちの、論理和回路３１Ａに接続された受光画素Ｐ、および論理和回路３１Ｂに接続された受光画素Ｐの配置パターンは、他の１２個の受光画素Ｐにおける配置パターンと同じようにしたが、これに限定されるものではない。これに代えて、例えば図２０に示すように、１２個の受光画素Ｐのうちの、論理和回路３１Ａに接続された受光画素Ｐ、および論理和回路３１Ｂに接続された受光画素Ｐの配置パターンは、他の１２個の受光画素Ｐにおける配置パターンと異なっていてもよい。この図２０の例では、例えば、領域ＲＡにおける１２個の受光画素Ｐのうちの左上の受光画素Ｐは論理和回路３１Ａに接続され、領域ＲＢにおける１２個の受光画素Ｐのうちの左上の受光画素Ｐは論理和回路３１Ｂに接続されている。

［変形例２］
上記実施の形態では、１２個の受光画素Ｐを２つの論理和回路３１Ａ，３１Ｂに接続したが、これに限定されるものではない。以下に、いくつか例に挙げて詳細に説明する。

まず、１２個の受光画素Ｐを４つの論理和回路に接続する例について説明する。

図２１は、本変形例に係る、検出信号生成部２２Ａ、ＴＤＣ部２３Ａ、およびヒストグラム生成部２４Ａの一構成例を表すものである。図２２は、１２個の受光画素Ｐと後段回路との接続の一例を表すものである。

検出信号生成部２２Ａは、検出信号生成回路１３０Ａ，１３０Ｂ，１３０Ｃ，１３０Ｄを有している。検出信号生成回路１３０Ａ，１３０Ｂ，１３０Ｃ，１３０Ｄは、１２個の受光画素Ｐに係る１２個のパルス信号ＰＬＳに基づいて、１２個の受光画素Ｐにおける受光結果に応じた検出信号ＤＥＴＡ，ＤＥＴＢ，ＤＥＴＣ，ＤＥＴＤを生成するように構成される。検出信号生成回路１３０Ａ，１３０Ｂ，１３０Ｃ，１３０Ｄは、論理和回路１３１Ａ，１３１Ｂ，１３１Ｃ，１３１Ｄをそれぞれ有している。この例では、３×４で配置された１２個の受光画素Ｐ（受光画素Ｐ０～Ｐ１１）が、４つの論理和回路１３１Ａ～１３１Ｄに接続される。受光画素Ｐ０，Ｐ２，Ｐ７は、横方向および縦方向において互いに隣り合わない位置に配置される。受光画素Ｐ０，Ｐ２，Ｐ７は論理和回路１３１Ａに接続される。受光画素Ｐ１，Ｐ６，Ｐ８は、横方向および縦方向において互いに隣り合わない位置に配置される。受光画素Ｐ１，Ｐ６，Ｐ８は論理和回路１３１Ｂに接続される。受光画素Ｐ４，Ｐ９，Ｐ１１は、横方向および縦方向において互いに隣り合わない位置に配置される。受光画素Ｐ４，Ｐ９，Ｐ１１は論理和回路１３１Ｃに接続される。受光画素Ｐ３，Ｐ５，Ｐ１０は、横方向および縦方向において互いに隣り合わない位置に配置される。受光画素Ｐ３，Ｐ５，Ｐ１０は論理和回路１３１Ｄに接続される。

ＴＤＣ部２３Ａは、ＴＤＣ回路４０Ａ，４０Ｂ，４０Ｃ，４０Ｄを有している。ＴＤＣ回路４０Ａ，４０Ｂ，４０Ｃ，４０Ｄは、１２個の受光画素Ｐに係る検出信号ＤＥＴＡ，ＤＥＴＢ，ＤＥＴＣ，ＤＥＴＤに基づいて、その１２個の受光画素Ｐにおける反射光パルスＬ１の検出タイミングに応じたタイミングコードＣＯＤＥＡ，ＣＯＤＥＢ，ＣＯＤＥＣ，ＣＯＤＥＤを生成するように構成される。

ヒストグラム生成部２４Ａは、ヒストグラム生成回路１５０を有している。ヒストグラム生成回路１５０は、１２個の受光画素Ｐに係るタイミングコードＣＯＤＥＡ，ＣＯＤＥＢ，ＣＯＤＥＣ，ＣＯＤＥＤに基づいてヒストグラムＨＧを生成するように構成される。ヒストグラム生成回路１５０は、デコーダ５１Ａ，５１Ｂ，５１Ｃ，５１Ｄと、論理和回路Ｇ０～Ｇ１５とを有している。デコーダ５１Ａは、複数ビット（この例では４ビット）のタイミングコードＣＯＤＥＡをデコードすることにより複数の信号（この例では１６個の信号ａ０～ａ１５）を生成するように構成される。デコーダ５１Ｂは、複数ビット（この例では４ビット）のタイミングコードＣＯＤＥＢをデコードすることにより複数の信号（この例では１６個の信号ｂ０～ｂ１５）を生成するように構成される。デコーダ５１Ｃは、複数ビット（この例では４ビット）のタイミングコードＣＯＤＥＣをデコードすることにより複数の信号（この例では１６個の信号ｃ０～ｃ１５）を生成するように構成される。デコーダ５１Ｄは、複数ビット（この例では４ビット）のタイミングコードＣＯＤＥＤをデコードすることにより複数の信号（この例では１６個の信号ｄ０～ｄ１５）を生成するように構成される。論理和回路Ｇ０は、デコーダ５１Ａから供給された信号ａ０、デコーダ５１Ｂから供給された信号ｂ０、デコーダ５１Ｃから供給された信号ｃ０、およびデコーダ５１Ｄから供給された信号ｄ０の論理和を求めるように構成される。論理和回路Ｇ１は、デコーダ５１Ａから供給された信号ａ１、デコーダ５１Ｂから供給された信号ｂ１、デコーダ５１Ｃから供給された信号ｃ１、およびデコーダ５１Ｄから供給された信号ｄ１の論理和を求めるように構成される。論理和回路Ｇ２～Ｇ１５についても同様である。これにより、論理和回路Ｇ０～Ｇ１５は、デコーダ５１Ａから供給された信号ａ０～ａ１５、デコーダ５１Ｂから供給された信号ｂ０～ｂ１５、デコーダ５１Ｃから供給された信号ｃ０～ｃ１５、およびデコーダ５１Ｄから供給された信号ｄ０～ｄ１５を合成するようになっている。

次に、１６個の受光画素Ｐを４つの論理和回路に接続する例について説明する。

図２３は、本変形例に係る、１６個の受光画素Ｐと後段回路との接続の一例を表すものである。この例では、４×４で配置された１６個の受光画素Ｐ（受光画素Ｐ０～Ｐ１５）が、４つの論理和回路１３１Ａ～１３１Ｄに接続される。受光画素Ｐ１，Ｐ３，Ｐ８，Ｐ１０は、横方向および縦方向において互いに隣り合わない位置に配置される。受光画素Ｐ１，Ｐ３，Ｐ８，Ｐ１０は論理和回路１３１Ａに接続される。受光画素Ｐ０，Ｐ２，Ｐ９，Ｐ１１は、横方向および縦方向において互いに隣り合わない位置に配置される。受光画素Ｐ０，Ｐ２，Ｐ９，Ｐ１１は論理和回路１３１Ｂに接続される。受光画素Ｐ４，Ｐ６，Ｐ１３，Ｐ１５は、横方向および縦方向において互いに隣り合わない位置に配置される。受光画素Ｐ４，Ｐ６，Ｐ１３，Ｐ１５は論理和回路１３１Ｃに接続される。受光画素Ｐ５，Ｐ７，Ｐ１２，Ｐ１４は、横方向および縦方向において互いに隣り合わない位置に配置される。受光画素Ｐ５，Ｐ７，Ｐ１２，Ｐ１４は論理和回路１３１Ｄに接続される。

次に、検出信号生成部を設けずに、２個の受光画素Ｐを２つのＴＤＣ回路に接続する例について説明する。

図２４は、本変形例に係る光検出部２０Ｃの一構成例を表すものである。光検出部２０Ｃは、画素アレイ２１と、ＴＤＣ部２３と、ヒストグラム生成部２４と、距離演算部２５と、測距制御部２６Ｃとを有している。

図２５は、ＴＤＣ部２３およびヒストグラム生成部２４の一構成例を表すものである。図２６は、２個の受光画素Ｐと後段回路との接続の一例を表すものである。

ＴＤＣ部２３は、ＴＤＣ回路４０Ａ，４０Ｂを有している。ＴＤＣ回路４０Ａ，４０Ｂは、２個の受光画素Ｐに係る２つのパルス信号ＰＬＳに基づいて、その２個の受光画素Ｐにおける反射光パルスＬ１の検出タイミングに応じたタイミングコードＣＯＤＥＡ，ＣＯＤＥＢを生成するように構成される。この例では、２×１で配置された２個の受光画素Ｐ（受光画素Ｐ０，Ｐ１）が、２つのＴＤＣ回路４０Ａ，４０Ｂに接続される。具体的には、受光画素Ｐ０はＴＤＣ回路４０Ａに接続され、受光画素Ｐ１はＴＤＣ回路４０Ｂに接続される。なお、これに限定されるものではなく、例えば、１×２で配置された２個の受光画素Ｐが２つのＴＤＣ回路４０Ａ，４０Ｂに接続されるようにしてもよい。

［変形例３］
上記実施の形態では、ヒストグラム生成回路５０において、図２７に示すように、例えば、論理和回路Ｇ０を合成回路として用いて、信号ａ０および信号ｂ０を合成したが、これに限定されるものではない。以下に、いくつか例を挙げて、本変形例について詳細に説明する。

図２８は、本変形例に係る合成回路ＧＤ０の一例を表すものである。この図２８では、合成回路ＧＤ０に加え、この合成回路ＧＤ０の後段のカウンタＣＮ０をも図示している。合成回路ＧＤ０は、信号ａ０および信号ｂ０を合成する。合成回路ＧＤ０は、排他的論理和回路ＥＸＯＲ１を有している。排他的論理和回路ＥＸＯＲ１は、デコーダ５１Ａから供給された信号ａ０およびデコーダ５１Ｂから供給された信号ｂ０の排他的論理和を求めるように構成される。合成回路ＧＤ０は、排他的論理和回路ＥＸＯＲ１の出力信号をカウンタＣＮ０に供給するようになっている。

この構成により、合成回路ＧＤ０は、信号ａ０および信号ｂ０のうちの一方のみが高レベルであり他方が低レベルである場合に、高レベルの信号を出力し、それ以外の場合に低レベルの信号を出力するようになっている。

図２９は、合成回路ＧＤ０の一動作例を表すものであり、（Ａ）は信号ａ０の波形を示し、（Ｂ）は信号ｂ０の波形を示し、（Ｃ）は合成回路ＧＤ０の出力信号の波形を示す。この例では、信号ａ０は、タイミングｔ６１において低レベルから高レベルに変化し、タイミングｔ６２において高レベルから低レベルに変化し、タイミングｔ６４において低レベルから高レベルに変化し、タイミングｔ６６において高レベルから低レベルに変化する（図２９（Ａ））。信号ｂ０は、タイミングｔ６３において低レベルから高レベルに変化し、タイミングｔ６５において高レベルから低レベルに変化する（図２９（Ｂ））。つまり、信号ａ０は、タイミングｔ６１から始まるパルスと、タイミングｔ６４から始まるパルスとを含み、信号ｂ０は、タイミングｔ６３から始まるパルスを含む。タイミングｔ６３から始まる信号ｂ０のパルスのパルス期間の一部と、タイミングｔ６４から始まる信号ａ０のパルスのパルス期間の一部とが互いに重なっている。

合成回路ＧＤ０は、タイミングｔ６１において、出力信号を低レベルから高レベルに変化させ、タイミングｔ６２において、出力信号を高レベルから低レベルに変化させる（図２９（Ｃ））。また、合成回路ＧＤ０は、タイミングｔ６３において、出力信号を低レベルから高レベルに変化させ、タイミングｔ６４において、出力信号を高レベルから低レベルに変化させる。また、合成回路ＧＤ０は、タイミングｔ６５において、出力信号を低レベルから高レベルに変化させ、タイミングｔ６６において、出力信号を高レベルから低レベルに変化させる。このように、合成回路ＧＤ０の出力信号は、タイミングｔ６１から始まるパルスと、タイミングｔ６３から始まるパルスと、タイミングｔ６５から始まるパルスとを含む。すなわち、信号ａ０，ｂ０は、３つのパルスを含むので、合成回路ＧＤ０の出力信号は、３つのパルスを含む。

合成回路ＧＤ０の後段のカウンタＣＮ０は、図２９（Ｃ）に示した合成回路ＧＤ０の出力信号に基づいて、インクリメント動作を３回行う。これにより、カウント値ＣＮＴ［０］は３つ分増加する。

図３０は、本変形例に係る他の合成回路ＧＥ０の一例を表すものである。合成回路ＧＥ０は、信号ａ０および信号ｂ０を合成する。合成回路ＧＥ０は、遅延回路ＤＬと、論理和回路ＯＲ２とを有している。遅延回路ＤＬは、この例ではデコーダ５１Ｂから供給された信号ｂ０を所定の時間だけ遅延させるように構成される。遅延回路ＤＬは、この例では、複数（この例では４つ）のインバータにより構成される。論理和回路ＯＲ２は、デコーダ５１Ａから供給された信号ａ０および遅延回路ＤＬの出力信号の論理和を求めるように構成される。

図３１は、合成回路ＧＥ０の一動作例を表すものであり、（Ａ）は信号ａ０の波形を示し、（Ｂ）は信号ｂ０の波形を示し、（Ｃ）は遅延回路ＤＬの出力信号の波形を示し、（Ｄ）は合成回路ＧＥ０の出力信号の波形を示す。この例では、信号ａ０は、タイミングｔ７１において低レベルから高レベルに変化し、タイミングｔ７２において高レベルから低レベルに変化する（図３１（Ａ））。信号ｂ０は、タイミングｔ７１おいて低レベルから高レベルに変化し、タイミングｔ７２において高レベルから低レベルに変化する（図３１（Ｂ））。つまり、信号ａ０，ｂ０のそれぞれは、タイミングｔ７１から始まるパルスを含む。

遅延回路ＤＬは、信号ｂ０を所定の時間ｄだけ遅延させる。よって、遅延回路ＤＬは、タイミングｔ７３において、出力信号を低レベルから高レベルに変化させ、タイミングｔ７４において、出力信号を高レベルから低レベルに変化させる（図３１（Ｃ））。

合成回路ＧＥ０は、タイミングｔ７１において、出力信号を低レベルから高レベルに変化させ、タイミングｔ７２において、出力信号を高レベルから低レベルに変化させ、タイミングｔ７３において、出力信号を低レベルから高レベルに変化させ、タイミングｔ７４において、出力信号を高レベルから低レベルに変化させる（図３１（Ｄ））。このように、合成回路ＧＥ０の出力信号は、タイミングｔ７１から始まるパルスと、タイミングｔ７３から始まるパルスとを含む。すなわち、信号ａ０，ｂ０は、２つのパルスを含むので、合成回路ＧＥ０の出力信号は、２つのパルスを含む。

合成回路ＧＥ０の後段のカウンタＣＮ０は、図３０（Ｄ）に示した合成回路ＧＥ０の出力信号に基づいて、インクリメント動作を２回行う。これにより、カウント値ＣＮＴ［０］は２つ分増加する。

なお、この例では、遅延回路ＤＬは、デコーダ５１Ｂから供給された信号ｂ０を所定の時間だけ遅延させるようにしたが、これに限定されるものではない。これに代えて、例えば、遅延回路ＤＬは、デコーダ５１Ａから供給された信号ａ０を所定の時間だけ遅延させてもよい。

［変形例４］
上記実施の形態では、画素アレイ２１における複数の受光画素Ｐの全てにおける受光結果に基づいて複数のヒストグラムＨＧを生成したが、これに限定されるものではない。これに代えて、例えば、画素アレイにおける複数の受光画素Ｐのうちの、所定数の受光画素Ｐを選択し、選択された所定数の受光画素Ｐにおける受光結果に基づいて１つのヒストグラムＨＧを生成してもよい。以下に、本変形例について詳細に説明する。

図３２は、本変形例に係る画素アレイ２１Ｅの一構成例を表すものである。画素アレイ２１Ｅは、複数の受光画素Ｐ１と、複数の受光画素Ｐ２と、複数の受光画素Ｐ３と、複数の受光画素Ｐ４と、複数の受光画素Ｐ５と、複数の受光画素Ｐ６とを含む。受光画素Ｐ０，Ｐ３，Ｐ４は、横方向および縦方向において互いに隣り合わない位置に配置される。受光画素Ｐ１，Ｐ２，Ｐ５は、横方向および縦方向において互いに隣り合わない位置に配置される。画素アレイ２１における複数の受光画素Ｐのうち、この例では６個（２×３）の受光画素Ｐが、選択される。この例では、領域ＲＳに含まれる６つの受光画素Ｐ１～Ｐ６が選択されている。

図３３は、本変形例に係る検出信号生成部２２Ｅと、ＴＤＣ部２３Ｅと、ヒストグラム生成部２４Ｅの一構成例を表すものである。図３４は、画素アレイ２１Ｅにおける複数の受光画素Ｐと後段回路との接続を表すものである。

検出信号生成部２２Ｅは、２つの検出信号生成回路２３０Ａ，２３０Ｂを有している。検出信号生成回路２３０Ａは、論理和回路２３１Ａを有している。検出信号生成回路２３０Ｂは、論理和回路２３１Ｂを有している。

図３４に示したように、受光画素Ｐ０～Ｐ６の後段には、トライステートインバータＴＳが設けられる。トライステートインバータＴＳは、例えば本変形例に係る測距制御部２６Ｅからの制御信号に基づいて、インバータとして動作し、あるいは出力インピーダンスをハイインピーダンスにする。複数の受光画素Ｐ０の後段の複数のトライステートインバータＴＳの出力端子は、互いに接続されるとともに、インバータＩＮＶ０の入力端子に接続される。複数の受光画素Ｐ３の後段の複数のトライステートインバータＴＳの出力端子は、互いに接続されるとともに、インバータＩＮＶ３の入力端子に接続される。複数の受光画素Ｐ４の後段の複数のトライステートインバータＴＳの出力端子は、互いに接続されるとともに、インバータＩＮＶ４の入力端子に接続される。複数の受光画素Ｐ１の後段の複数のトライステートインバータＴＳの出力端子は、互いに接続されるとともに、インバータＩＮＶ１の入力端子に接続される。複数の受光画素Ｐ２の後段の複数のトライステートインバータＴＳの出力端子は、互いに接続されるとともに、インバータＩＮＶ２の入力端子に接続される。複数の受光画素Ｐ５の後段の複数のトライステートインバータＴＳの出力端子は、互いに接続されるとともに、インバータＩＮＶ５の入力端子に接続される。インバータＩＮＶ０，ＩＮＶ３，ＩＮＶ４の出力端子は、論理和回路２３１Ａに接続される。インバータＩＮＶ１，ＩＮＶ２，ＩＮＶ５の出力端子は、論理和回路２３１Ｂに接続される。

この構成により、例えば測距制御部２６Ｅからの制御信号に基づいて、領域ＲＳに含まれる６つの受光画素Ｐ１～Ｐ６に接続されたトライステートインバータＴＳがインバータとして動作し、それ以外のトライステートインバータＴＳが出力インピーダンスをハイインピーダンスに設定する。これにより、領域ＲＳに含まれる６つの受光画素Ｐ１～Ｐ６のうちの、受光画素Ｐ０，Ｐ３，Ｐ４が生成した３つのパルス信号ＰＬＳに応じた３つのパルス信号が論理和回路２３１Ａに供給され、受光画素Ｐ１，Ｐ２，Ｐ５が生成した３つのパルス信号ＰＬＳに応じた３つのパルス信号が論理和回路２３１Ｂに供給される。

ＴＤＣ部２３Ｅは、２つのＴＤＣ回路４０Ａ，４０Ｂを有している。ヒストグラム生成部２４Ｅは、１つのヒストグラム生成回路５０を有している。

この例では、受光画素Ｐは、図６に示した回路構成を有するようにしたが、これに限定されるものではない。これに代えて、例えば、受光画素Ｐは、図４に示した回路構成を有していてもよい。これにより、デッドタイムを短くすることができる。また、例えば、図４に示したフリップフロップ回路ＦＦ１およびインバータＩＶ２を、インバータＩＮＶ０と論理和回路２３１Ａとを結ぶ経路、インバータＩＮＶ３と論理和回路２３１Ａとを結ぶ経路、インバータＩＮＶ４と論理和回路２３１Ａとを結ぶ経路、インバータＩＮＶ１と論理和回路２３１Ｂとを結ぶ経路、インバータＩＮＶ２と論理和回路２３１Ｂとを結ぶ経路、およびインバータＩＮＶ５と論理和回路２３１Ｂとを結ぶ経路にそれぞれ設けてもよい。この場合には、受光画素Ｐのそれぞれにフリップフロップ回路ＦＦ１およびインバータＩＶ２を設ける場合に比べて、フリップフロップ回路ＦＦ１およびインバータＩＶ２の数を減らすことができるので、回路面積を小さくすることができる。

図３５は、トライステートインバータＴＳの一構成例を表すものである。このトライステートインバータＴＳ（トライステートインバータＴＳＡ）は、トランジスタＭＰ１，ＭＰ２，ＭＮ３，ＭＮ４を有している。トランジスタＭＰ１，ＭＰ２は、Ｐ型のＭＯＳ（Metal-Oxide Semiconductor）トランジスタであり、トランジスタＭＮ３，ＭＮ４は、Ｎ型のＭＯＳトランジスタである。トランジスタＭＰ１のゲートには制御信号ＸＥＮが供給され、ソースは電源ノードに接続され、ドレインはトランジスタＭＰ２のソースに接続される。トランジスタＭＰ２のゲートはトランジスタＭＮ３のゲートに接続され、ソースはトランジスタＭＰ１のドレインに接続され、ドレインはトランジスタＭＮ３のドレインに接続される。トランジスタＭＮ３のゲートはトランジスタＭＰ２のゲートに接続され、ドレインはトランジスタＭＰ２のドレインに接続され、ソースはトランジスタＭＮ４のドレインに接続される。トランジスタＭＮ４のゲートには制御信号ＥＮが供給され、ドレインはトランジスタＭＮ３のソースに接続され、ソースは接地ノードに接続される。入力信号ＩＮは、トランジスタＭＰ２，ＭＮ３のゲートに供給され、出力信号ＯＵＴは、トランジスタＭＰ２，ＭＮ３のドレインから出力される。

図３６は、トライステートインバータＴＳの真理値表を表すものである。この図３６において、“Ｘ”は、高レベルおよび低レベルのうちのどちらでもよいことを示す。制御信号ＥＮが高レベル（Ｈ）であり、制御信号ＸＥＮが低レベル（Ｌ）である場合には、トライステートインバータＴＳは、インバータとして動作する。すなわち、トライステートインバータＴＳは、入力信号ＩＮが低レベルである場合には、出力信号ＯＵＴを高レベルにし、入力信号ＩＮが高レベルである場合には、出力信号ＯＵＴを低レベルにする。また、制御信号ＥＮが低レベルであり、制御信号ＸＥＮが高レベルである場合には、トライステートインバータＴＳは、出力インピーダンスを高インピーダンス（Ｈｉ－Ｚ）にする。

図３７は、トライステートインバータＴＳの他の一構成例を表すものである。このトライステートインバータＴＳ（トライステートインバータＴＳＢ）は、トランジスタＭＰ５，ＭＰ６，ＭＮ７，ＭＮ８を有している。トランジスタＭＰ５，ＭＰ６は、Ｐ型のＭＯＳトランジスタであり、トランジスタＭＮ７，ＭＮ８は、Ｎ型のＭＯＳトランジスタである。トランジスタＭＰ５のゲートはトランジスタＭＮ８のゲートに接続され、ソースは電源ノードに接続され、ドレインはトランジスタＭＰ６のソースに接続される。トランジスタＭＰ６のゲートには制御信号ＸＥＮが供給され、ソースはトランジスタＭＰ５のドレインに接続され、ドレインはトランジスタＭＮ７のドレインに接続される。トランジスタＭＮ７のゲートには制御信号ＥＮが供給され、ドレインはトランジスタＭＰ６のドレインに接続され、ソースはトランジスタＭＮ８のドレインに接続される。トランジスタＭＮ８のゲートはトランジスタＭＰ５のゲートに接続され、ドレインはトランジスタＭＮ７のソースに接続され、ソースは接地ノードに接続される。入力信号ＩＮは、トランジスタＭＰ５，ＭＮ８のゲートに供給され、出力信号ＯＵＴは、トランジスタＭＰ６，ＭＮ７のドレインから出力される。

図３８は、トライステートインバータＴＳの他の一構成例を表すものである。このトライステートインバータＴＳ（トライステートインバータＴＳＣ）は、トランジスタＭＰ９，ＭＮ１０，ＭＰ１１，ＭＮ１２を有している。トランジスタＭＰ９，ＭＰ１１は、Ｐ型のＭＯＳトランジスタであり、トランジスタＭＮ１０，ＭＮ１２は、Ｎ型のＭＯＳトランジスタである。トランジスタＭＰ９のゲートはトランジスタＭＮ１０のゲートに接続され、ソースは電源ノードに接続され、ドレインはトランジスタＭＮ１０のドレインおよびトランジスタＭＰ１１，ＭＮ１２のソースに接続される。トランジスタＭＮ１０のゲートはトランジスタＭＰ９のゲートに接続され、ドレインはトランジスタＭＰ９のドレインおよびトランジスタＭＰ１１，ＭＮ１２のソースに接続され、ソースは接地ノードに接続される。トランジスタＭＰ１１のゲートには制御信号ＸＥＮが供給され、ソースはトランジスタＭＰ９，ＭＮ１０のドレインおよびトランジスタＭＮ１２のソースに接続され、ドレインはトランジスタＭＮ１２のドレインに接続される。トランジスタＭＮ１２のゲートには制御信号ＥＮが供給され、ソースはトランジスタＭＰ９，ＭＮ１０のドレインおよびトランジスタＭＰ１１のソースに接続され、ドレインはトランジスタＭＰ１１のドレインに接続される。入力信号ＩＮは、トランジスタＭＰ９，ＭＮ１０のゲートに供給され、出力信号ＯＵＴは、トランジスタＭＰ１１，ＭＮ１２のドレインから出力される。

［変形例５］
上記実施の形態に係る光検出部２０（図３）は、１枚の半導体基板に形成してもよいし、複数の半導体基板に形成してもよい。以下に、いくつか例を挙げて、本変形例について詳細に説明する。

図３９は、光検出部２０の一実装例を表すものである。光検出部２０は、この例では、２枚の半導体基板１０１，１０２に形成される。半導体基板１０１は、光検出部２０の受光面Ｓ側に配置され、半導体基板１０２は、光検出部２０の受光面Ｓ側とは反対側に配置される。半導体基板１０１，１０２は互いに重ね合わされる。半導体基板１０１の配線と、半導体基板１０２の配線とは、配線１０３により接続される。配線１０３は、例えばＣｕ－Ｃｕ結合やバンプ結合などの金属結合などを用いることができる。光検出部２０は、これらの２枚の半導体基板１０１，１０２にわたって配置される。

例えば、画素アレイ２１は、半導体基板１０１に形成され、検出信号生成部２２、ＴＤＣ部２３、ヒストグラム生成部２４、および距離演算部２５は、半導体基板１０２における、画素アレイ２１に対応する領域に形成される。なお、これに限定されるものではなく、検出信号生成部２２、ＴＤＣ部２３、ヒストグラム生成部２４、および距離演算部２５のうちの少なくとも一部が、半導体基板１０２における、画素アレイ２１に対応する領域に形成されてもよい。

図４０は、光検出部２０の他の一実装例を表すものである。光検出部２０は、この例では、３枚の半導体基板１１１，１１２，１１３に形成される。半導体基板１１１は、光検出部２０の受光面Ｓ側に配置され、半導体基板１１２は、光検出部２０の受光面Ｓ側から２番目に配置され、半導体基板１１３は、光検出部２０の受光面Ｓとは反対側に配置される。半導体基板１１１，１１２は互いに重ね合わされ、半導体基板１１２，１１３は互いに重ね合わされる。半導体基板１１１の配線と、半導体基板１１２の配線とは、配線１１４により接続される。半導体基板１１２の配線と、半導体基板１１３の配線とは、配線１１５により接続される。配線１１４，１１５３は、例えばＣｕ－Ｃｕ結合やバンプ結合などの金属結合などを用いることができる。光検出部２０は、これらの３枚の半導体基板１１１～１１３にわたって配置される。

例えば、画素アレイ２１の複数のフォトダイオードＰＤは、半導体基板１１１に形成され、画素アレイ２１の電流源ＣＳ１およびインバータＩＶ１は、半導体基板１１２における、複数のフォトダイオードＰＤに対応する領域に形成され、画素アレイ２１の残りの回路、検出信号生成部２２、ＴＤＣ部２３、ヒストグラム生成部２４、および距離演算部２５は、半導体基板１１３における、複数のフォトダイオードＰＤに対応する領域に形成される。

例えば、光検出部２０を１枚の半導体基板に形成する場合には、例えば検出信号生成部２２における複数の論理和回路３１Ａおよび複数の論理和回路３１Ｂが、画素アレイ２１が形成された領域に形成されるようにしてもよい。そして、検出信号生成部２２における複数の波形整形回路３２Ａおよび複数の波形整形回路３２Ｂ、ＴＤＣ部２３、ヒストグラム生成部２４、および距離演算部２５が、画素アレイ２１が形成された領域とは異なる領域に形成されてもよい。なお、これに限定されるものではなく、検出信号生成部２２、ＴＤＣ部２３、ヒストグラム生成部２４、および距離演算部２５が、画素アレイ２１が形成された領域とは異なる領域に形成されてもよい。

［その他の変形例］
これらの変形例のうちの２以上を組み合わせてもよい。

＜２．移動体への応用例＞
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。

図４１は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。

車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図４１に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。

駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。

ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。

車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。

撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。

車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。

マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ Ｄｒｉｖｅｒ Ａｓｓｉｓｔａｎｃｅ Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。

また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。

また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。

音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図４１の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。

図４２は、撮像部１２０３１の設置位置の例を示す図である。

図４２では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。

撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。

なお、図４２には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。

撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。

例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。

例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。

撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。

以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。これにより、車両制御システム１２０００では、時間（ＴＯＦ値）や距離の検出精度を高めることができる。その結果、車両制御システム１２０００では、車両の衝突回避あるいは衝突緩和機能、車間距離に基づく追従走行機能、車速維持走行機能、車両の衝突警告機能、車両のレーン逸脱警告機能等を、高い精度で実現できる。

以上、実施の形態およびいくつかの変形例、ならびにそれらの具体的な応用例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。

例えば、上記の各実施の形態では、図４，６に示したような受光画素Ｐを設けたが、受光画素Ｐの回路構成は、これに限定されるものではなく、様々な回路構成を適用することができる。

なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。

なお、本技術は以下のような構成とすることができる。以下の構成の本技術によれば、検出精度を高めることができる。

（１）
それぞれが光パルス検出し前記光パルスに応じたパルスを含むパルス信号を生成することが可能であり、互いに隣り合わない位置に配置された複数の第１の受光画素と、互いに隣り合わない位置に配置された複数の第２の受光画素とを含む複数の受光画素と、
前記複数の第１の受光画素により生成された複数の前記パルス信号の論理和演算を行うことにより第１の検出信号を生成可能な第１の論理和回路と、
前記第１の検出信号に含まれる前記パルスが生じたタイミングに応じた第１のタイミングコードを生成可能な第１のタイミングコード生成回路と、
前記複数の第２の受光画素により生成された複数の前記パルス信号の論理和演算を行うことにより第２の検出信号を生成可能な第２の論理和回路と、
前記第２の検出信号に含まれる前記パルスが生じたタイミングに応じた第２のタイミングコードを生成可能な第２のタイミングコード生成回路と、
前記第１のタイミングコードをデコードすることにより複数のビット信号を有する第１の信号を生成するとともに前記第２のタイミングコードをデコードすることにより複数のビット信号を有する第２の信号を生成することが可能であり、前記第１の信号および前記第２の信号を合成することにより第１の合成信号を生成可能であり、前記第１の合成信号に基づいて第１のヒストグラムを生成可能な第１のヒストグラム生成回路と
を備えた光検出装置。
（２）
前記第１のタイミングコード生成回路は、前記第１の検出信号に含まれる前記パルスが生じたタイミングに応じた前記第１のタイミングコードを生成可能であり、前記第１の検出信号における前記パルスより後のパルスが生じたタイミングで前記第１のタイミングコードを出力可能であり、
前記第２のタイミングコード生成回路は、前記第２の検出信号に含まれる前記パルスが生じたタイミングに応じた前記第２のタイミングコードを生成可能であり、前記第２の検出信号における前記パルスより後のパルスが生じたタイミングで前記第２のタイミングコードを出力可能である
前記（１）に記載の光検出装置。
（３）
前記第１のヒストグラム生成回路は、前記第１の信号における複数のビット信号と、前記第２の信号における前記複数のビット信号とを、ビット単位で合成することにより、前記第１の合成信号を生成可能である
前記（１）または（２）に記載の光検出装置。
（４）
前記第１のヒストグラム生成回路は、前記第１の信号における第１のビット信号と、前記第２の信号における前記第１のビット信号に対応する第２のビット信号との論理和演算を行うことにより、前記第１のビット信号と前記第２のビット信号を合成可能である
前記（３）に記載の光検出装置。
（５）
前記第１のヒストグラム生成回路は、前記第１の信号における第１のビット信号と、前記第２の信号における前記第１のビット信号に対応する第２のビット信号との論理和演算および論理積演算を行い、前記論理和演算の結果と前記論理積演算の結果との排他的論理和演算を行うことにより、前記第１のビット信号と前記第２のビット信号を合成可能である
前記（３）に記載の光検出装置。
（６）
前記第１のヒストグラム生成回路は、前記第１の信号における第１のビット信号と、前記第２の信号における前記第１のビット信号に対応する第２のビット信号とのうちの一方を遅延させ、前記第１のビット信号および前記第２のビット信号のうちの遅延された信号と、遅延されていない信号との論理和演算を行うことにより、前記第１のビット信号と前記第２のビット信号を合成可能である
前記（３）に記載の光検出装置。
（７）
前記複数の受光画素は、第１の方向および前記第１の方向と交差する第２の方向に並設され、
前記複数の第１の受光画素のそれぞれは、前記第１の方向において、前記複数の第２の受光画素のうちの少なくともいずれか１つと隣り合うとともに、前記第２の方向において、前記複数の第２の受光画素のうちの少なくともいずれか１つと隣り合い、
前記複数の第２の受光画素のそれぞれは、前記第１の方向において、前記複数の第１の受光画素のうちの少なくともいずれか１つと隣り合うとともに、前記第２の方向において、前記複数の第１の受光画素のうちの少なくともいずれか１つと隣り合う
前記（１）から（６）のいずれかに記載の光検出装置。
（８）
第３の論理和回路と、
第３のタイミングコード生成回路と、
第４の論理和回路と、
第４のタイミングコード生成回路と、
第２のヒストグラム生成回路と
をさらに備え、
前記複数の受光画素は、互いに隣り合わない位置に配置された複数の第３の受光画素と、互いに隣り合わない位置に配置された複数の第４の受光画素とさらに含み、
前記複数の第１の受光画素および前記複数の第２の受光画素は、第１の画素領域に並設され、
前記複数の第３の受光画素および前記複数の第４の受光画素は、前記第１の画素領域と隣り合う第２の画素領域に並設され、
前記第３の論理和回路は、前記複数の第３の受光画素により生成された複数の前記パルス信号の論理和演算を行うことにより第３の検出信号を生成可能であり、
前記第３のタイミングコード生成回路は、前記第３の検出信号に含まれる前記パルスが生じたタイミングに応じた第３のタイミングコードを生成可能であり、
前記第４の論理和回路は、前記複数の第４の受光画素により生成された複数の前記パルス信号の論理和演算を行うことにより第４の検出信号を生成可能であり、
前記第４のタイミングコード生成回路は、前記第４の検出信号に含まれる前記パルスが生じたタイミングに応じた第４のタイミングコードを生成可能であり、
前記第２のヒストグラム生成回路は、前記第３のタイミングコードをデコードすることにより複数のビット信号を有する第３の信号を生成するとともに前記第４のタイミングコードをデコードすることにより複数のビット信号を有する第４の信号を生成することが可能であり、前記第３の信号および前記第４の信号を合成することにより第２の合成信号を生成可能であり、前記第２の合成信号に基づいて第２のヒストグラムを生成可能である
前記（１）から（７）のいずれかに記載の光検出装置。
（９）
前記第１の画素領域および前記第２の画素領域の境界を挟んで、
前記複数の第１の受光画素のうちのいずれか１つと、前記複数の第３の受光画素のうちのいずれか１つとが隣り合い、
前記複数の第２の受光画素のうちのいずれか１つと、前記複数の第４の受光画素のうちのいずれか１つとが隣り合う
前記（８）に記載の光検出装置。
（１０）
前記第１の画素領域および前記第２の画素領域の境界を挟んで、
前記複数の第１の受光画素のうちのいずれか１つと、前記複数の第４の受光画素のうちのいずれか１つとが隣り合い、
前記複数の第２の受光画素のうちのいずれか１つと、前記複数の第３の受光画素のうちのいずれか１つとが隣り合う
前記（８）に記載の光検出装置。
（１１）
前記複数の受光画素のうち、受光動作をアクティブにする画素領域を設定可能な制御部をさらに備え、
前記第１の論理和回路は、前記複数の第１の受光画素のうちの前記画素領域に属する複数の受光画素により生成された複数の前記パルス信号の論理和演算を行い、
前記第２の論理和回路は、前記複数の第２の受光画素のうちの前記画素領域に属する複数の受光画素により生成された複数の前記パルス信号の論理和演算を行う
前記（１）から（７）のいずれかに記載の光検出装置。
（１２）
前記光パルスはスポット光であり、
前記スポット光の半径は、前記複数の受光画素のそれぞれの大きさと同程度である
前記（１）から（１２）のいずれかに記載の光検出装置。
（１３）
前記複数の受光画素は、半導体基板における第１の領域に並設され、
前記第１の論理和回路および前記第２の論理和回路は、前記半導体基板における前記第１の領域に設けられた
前記（１）から（１３）のいずれかに記載の光検出装置。
（１４）
前記複数の受光画素は、第１の半導体基板における第２の領域に並設され、
前記第１のタイミングコード生成回路、前記第２のタイミングコード生成回路、および前記第１のヒストグラム生成回路は、前記第１の半導体基板に重ね合わされた第２の半導体基板における前記第２の領域に設けられた
前記（１）から（１３）のいずれかに記載の光検出装置。
（１５）
前記複数の受光画素のそれぞれは、受光素子と、受光回路とを有し、
前記複数の受光画素の複数の前記受光素子は、第１の半導体基板における第３の領域に並設され、
前記複数の受光画素における前記複数の受光素子以外の回路の一部は、前記第１の半導体基板に重ね合わされた第２の半導体基板における前記第３の領域に設けられ、
前記複数の受光画素における残りの回路、前記第１のタイミングコード生成回路、前記第２のタイミングコード生成回路、および前記第１のヒストグラム生成回路のうちの少なくとも一部は、前記第２の半導体基板に重ね合わされた第３の半導体基板における前記第３の領域に設けられた
前記（１）から（１３）のいずれかに記載の光検出装置。
（１６）
それぞれが光パルスを検出し前記光パルスに応じたパルスを含むパルス信号を生成することが可能な、第１の受光画素および第２の受光画素を含む複数の受光画素と、
前記第１の受光画素により生成された前記パルス信号に含まれる前記パルスが生じたタイミングに応じた第１のタイミングコードを生成可能な第１のタイミングコード生成回路と、
前記第２の受光画素により生成された前記パルス信号に含まれる前記パルスが生じたタイミングに応じた第２のタイミングコードを生成可能な第２のタイミングコード生成回路と、
前記第１のタイミングコードをデコードすることにより複数のビット信号を有する第１の信号を生成するとともに前記第２のタイミングコードをデコードすることにより複数のビット信号を有する第２の信号を生成することが可能であり、前記第１の信号および前記第２の信号を合成することにより第１の合成信号を生成可能であり、前記第１の合成信号に基づいて第１のヒストグラムを生成可能な第１のヒストグラム生成回路と
を備えた光検出装置。
（１７）
前記第１のタイミングコード生成回路は、前記第１の受光画素により生成された前記パルス信号に含まれる前記パルスが生じたタイミングに応じた前記第１のタイミングコードを生成可能であり、前記第１の受光画素により生成された前記パルス信号における前記パルスより後のパルスが生じたタイミングで前記第１のタイミングコードを出力可能であり、
前記第２のタイミングコード生成回路は、前記第２の受光画素により生成された前記パルス信号に含まれる前記パルスが生じたタイミングに応じた前記第２のタイミングコードを生成可能であり、前記第２の受光画素により生成された前記パルス信号における前記パルスより後のパルスが生じたタイミングで前記第２のタイミングコードを出力可能である
前記（１６）に記載の光検出装置。
（１８）
第１の光パルスを射出可能な光源と、
それぞれが前記第１の光パルスに応じた第２の光パルスを検出し前記第２の光パルスに応じたパルスを含むパルス信号を生成することが可能であり、互いに隣り合わない位置に配置された複数の第１の受光画素と、互いに隣り合わない位置に配置された複数の第２の受光画素とを含む複数の受光画素と、
前記複数の第１の受光画素により生成された複数の前記パルス信号の論理和演算を行うことにより第１の検出信号を生成可能な第１の論理和回路と、
前記第１の検出信号に含まれる前記パルスが生じたタイミングに応じた第１のタイミングコードを生成可能な第１のタイミングコード生成回路と、
前記複数の第２の受光画素により生成された複数の前記パルス信号の論理和演算を行うことにより第２の検出信号を生成可能な第２の論理和回路と、
前記第２の検出信号に含まれる前記パルスが生じたタイミングに応じた第２のタイミングコードを生成可能な第２のタイミングコード生成回路と、
前記第１のタイミングコードをデコードすることにより複数のビット信号を有する第１の信号を生成するとともに前記第２のタイミングコードをデコードすることにより複数のビット信号を有する第２の信号を生成することが可能であり、前記第１の信号および前記第２の信号を合成することにより第１の合成信号を生成可能であり、前記第１の合成信号に基づいて第１のヒストグラムを生成可能な第１のヒストグラム生成回路と
を備えた光検出システム。

１…光検出システム、１１…発光部、１２…光学系、１４…制御部、２０，２０Ｃ…光検出部、２１，２１Ｅ…画素アレイ、２２，２２Ａ，２２Ｅ…検出信号生成部、２３，２３Ａ，２３Ｅ…ＴＤＣ部、２４，２４Ａ，２４Ｅ…ヒストグラム生成部、２５…距離演算部、２６，２６Ｃ，２６Ｅ…測距制御部、３０Ａ，３０Ｂ，２３０Ａ，２３０Ｂ…検出信号生成回路、３１Ａ，３１Ｂ，１３１Ａ，１３１Ｂ，１３１Ｃ，１３１Ｄ，２３１Ａ，２３１Ｂ…論理和回路、３２Ａ，３２Ｂ…波形整形回路、４０Ａ，４０Ｂ，４０Ｃ，４０Ｄ…ＴＤＣ回路、４１Ａ，４１Ｂ，４４Ａ，４４Ｂ…スイッチ、４２Ａ，４２Ｂ，４３Ａ，４３Ｂ…ラッチ回路、４５Ａ，４５Ｂ…切替回路、５０，１５０…ヒストグラム生成回路、５１Ａ，５１Ｂ，５１Ｃ，５１Ｄ…デコーダ、１０１，１０２，１１１～１１３…半導体基板、１０３，１１４,１１５…配線、ａ０～ａ１５，ｂ０～ｂ１５，ｃ０～ｃ１５，ｄ０～ｄ１５…信号、ＣＮ０～ＣＮ１５…カウンタ、ＣＮＴ［０］～ＣＮＴ［１５］…カウント値、ＣＯＤＥＡ，ＣＯＤＥＢ，ＣＯＤＥＣ，ＣＯＤＥＤ…タイミングコード、ＣＳ１～ＣＳ３…電流源、Ｃ１，Ｃ２…キャパシタ、ＤＬ…遅延回路、ＤＥＴＡ，ＤＥＴＢ，ＤＥＴＣ，ＤＥＴＤ，ＤＥＴ１Ａ，ＤＥＴ１Ｂ…検出信号、ＤＴ…データ、ＥＸＯＲ１…排他的論理和回路、ＦＦ１，ＦＦ２…フリップフロップ回路、Ｇ０～Ｇ１５…論理和回路、ＧＤ０，ＧＥ０…合成回路、ＨＧ…ヒストグラム、ＩＶ１～ＩＶ５，ＩＮＶ０～ＩＮＶ５…インバータ、ＬＬ…スポット光、Ｌ０…光パルス、Ｌ１…反射光パルス、ＬＢ…背景光、ＯＲ２…論理和回路、Ｐ…受光画素、ＰＡＴ…光パターン、ＰＤ…フォトダイオード、ＰＬＳ，ＰＬＳ１…パルス信号、ＲＡ，ＲＢ…領域、Ｓ…受光面、ＳＷ１，ＳＷ２…スイッチ、ＴＤＣＣＯＤＥ…カウンタコード、ＴＳ，ＴＳＡ，ＴＳＢ，ＴＳＣ…トライステートインバータ。

Claims (18)

1. それぞれが光パルスを検出し前記光パルスに応じたパルスを含むパルス信号を生成することが可能であり、互いに隣り合わない位置に配置された複数の第１の受光画素と、互いに隣り合わない位置に配置された複数の第２の受光画素とを含む複数の受光画素）と、
   前記複数の第１の受光画素により生成された複数の前記パルス信号の論理和演算を行うことにより第１の検出信号を生成可能な第１の論理和回路と、
   前記第１の検出信号に含まれる前記パルスが生じたタイミングに応じた第１のタイミングコードを生成可能な第１のタイミングコード生成回路と、
   前記複数の第２の受光画素により生成された複数の前記パルス信号の論理和演算を行うことにより第２の検出信号を生成可能な第２の論理和回路と、
   前記第２の検出信号に含まれる前記パルスが生じたタイミングに応じた第２のタイミングコードを生成可能な第２のタイミングコード生成回路と、
   前記第１のタイミングコードをデコードすることにより複数のビット信号を有する第１の信号を生成するとともに前記第２のタイミングコードをデコードすることにより複数のビット信号を有する第２の信号を生成することが可能であり、前記第１の信号および前記第２の信号を合成することにより第１の合成信号を生成可能であり、前記第１の合成信号に基づいて第１のヒストグラムを生成可能な第１のヒストグラム生成回路と
   を備えた光検出装置。
2. 前記第１のタイミングコード生成回路は、前記第１の検出信号に含まれる前記パルスが生じたタイミングに応じた前記第１のタイミングコードを生成可能であり、前記第１の検出信号における前記パルスより後のパルスが生じたタイミングで前記第１のタイミングコードを出力可能であり、
   前記第２のタイミングコード生成回路は、前記第２の検出信号に含まれる前記パルスが生じたタイミングに応じた前記第２のタイミングコードを生成可能であり、前記第２の検出信号における前記パルスより後のパルスが生じたタイミングで前記第２のタイミングコードを出力可能である
   請求項１に記載の光検出装置。
3. 前記第１のヒストグラム生成回路は、前記第１の信号における複数のビット信号と、前記第２の信号における前記複数のビット信号とを、ビット単位で合成することにより、前記第１の合成信号を生成可能である
   請求項１に記載の光検出装置。
4. 前記第１のヒストグラム生成回路は、前記第１の信号における第１のビット信号と、前記第２の信号における前記第１のビット信号に対応する第２のビット信号との論理和演算を行うことにより、前記第１のビット信号と前記第２のビット信号を合成可能である
   請求項３に記載の光検出装置。
5. 前記第１のヒストグラム生成回路は、前記第１の信号における第１のビット信号と、前記第２の信号における前記第１のビット信号に対応する第２のビット信号との論理和演算および論理積演算を行い、前記論理和演算の結果と前記論理積演算の結果との排他的論理和演算を行うことにより、前記第１のビット信号と前記第２のビット信号を合成可能である
   請求項３に記載の光検出装置。
6. 前記第１のヒストグラム生成回路は、前記第１の信号における第１のビット信号と、前記第２の信号における前記第１のビット信号に対応する第２のビット信号とのうちの一方を遅延させ、前記第１のビット信号および前記第２のビット信号のうちの遅延された信号と、遅延されていない信号との論理和演算を行うことにより、前記第１のビット信号と前記第２のビット信号を合成可能である
   請求項３に記載の光検出装置。
7. 前記複数の受光画素は、第１の方向および前記第１の方向と交差する第２の方向に並設され、
   前記複数の第１の受光画素のそれぞれは、前記第１の方向において、前記複数の第２の受光画素のうちの少なくともいずれか１つと隣り合うとともに、前記第２の方向において、前記複数の第２の受光画素のうちの少なくともいずれか１つと隣り合い、
   前記複数の第２の受光画素のそれぞれは、前記第１の方向において、前記複数の第１の受光画素のうちの少なくともいずれか１つと隣り合うとともに、前記第２の方向において、前記複数の第１の受光画素のうちの少なくともいずれか１つと隣り合う
   請求項１に記載の光検出装置。
8. 第３の論理和回路と、
   第３のタイミングコード生成回路と、
   第４の論理和回路と、
   第４のタイミングコード生成回路と、
   第２のヒストグラム生成回路と
   をさらに備え、
   前記複数の受光画素は、互いに隣り合わない位置に配置された複数の第３の受光画素と、互いに隣り合わない位置に配置された複数の第４の受光画素とさらに含み、
   前記複数の第１の受光画素および前記複数の第２の受光画素は、第１の画素領域に並設され、
   前記複数の第３の受光画素および前記複数の第４の受光画素は、前記第１の画素領域と隣り合う第２の画素領域に並設され、
   前記第３の論理和回路は、前記複数の第３の受光画素により生成された複数の前記パルス信号の論理和演算を行うことにより第３の検出信号を生成可能であり、
   前記第３のタイミングコード生成回路は、前記第３の検出信号に含まれる前記パルスが生じたタイミングに応じた第３のタイミングコードを生成可能であり、
   前記第４の論理和回路は、前記複数の第４の受光画素により生成された複数の前記パルス信号の論理和演算を行うことにより第４の検出信号を生成可能であり、
   前記第４のタイミングコード生成回路は、前記第４の検出信号に含まれる前記パルスが生じたタイミングに応じた第４のタイミングコードを生成可能であり、
   前記第２のヒストグラム生成回路は、前記第３のタイミングコードをデコードすることにより複数のビット信号を有する第３の信号を生成するとともに前記第４のタイミングコードをデコードすることにより複数のビット信号を有する第４の信号を生成することが可能であり、前記第３の信号および前記第４の信号を合成することにより第２の合成信号を生成可能であり、前記第２の合成信号に基づいて第２のヒストグラムを生成可能である
   請求項１に記載の光検出装置。
9. 前記第１の画素領域および前記第２の画素領域の境界を挟んで、
   前記複数の第１の受光画素のうちのいずれか１つと、前記複数の第３の受光画素のうちのいずれか１つとが隣り合い、
   前記複数の第２の受光画素のうちのいずれか１つと、前記複数の第４の受光画素のうちのいずれか１つとが隣り合う
   請求項８に記載の光検出装置。
10. 前記第１の画素領域および前記第２の画素領域の境界を挟んで、
    前記複数の第１の受光画素のうちのいずれか１つと、前記複数の第４の受光画素のうちのいずれか１つとが隣り合い、
    前記複数の第２の受光画素のうちのいずれか１つと、前記複数の第３の受光画素のうちのいずれか１つとが隣り合う
    請求項８に記載の光検出装置。
11. 前記複数の受光画素のうち、受光動作をアクティブにする画素領域を設定可能な制御部をさらに備え、
    前記第１の論理和回路は、前記複数の第１の受光画素のうちの前記画素領域に属する複数の受光画素により生成された複数の前記パルス信号の論理和演算を行い、
    前記第２の論理和回路は、前記複数の第２の受光画素のうちの前記画素領域に属する複数の受光画素により生成された複数の前記パルス信号の論理和演算を行う
    請求項１に記載の光検出装置。
12. 前記光パルスはスポット光であり、
    前記スポット光の半径は、前記複数の受光画素のそれぞれの大きさと同程度である
    請求項１に記載の光検出装置。
13. 前記複数の受光画素は、半導体基板における第１の領域に並設され、
    前記第１の論理和回路および前記第２の論理和回路は、前記半導体基板における前記第１の領域に設けられた
    請求項１に記載の光検出装置。
14. 前記複数の受光画素は、第１の半導体基板における第２の領域に並設され、
    前記第１のタイミングコード生成回路、前記第２のタイミングコード生成回路、および前記第１のヒストグラム生成回路のうちの少なくとも一部は、前記第１の半導体基板に重ね合わされた第２の半導体基板における前記第２の領域に設けられた
    請求項１に記載の光検出装置。
15. 前記複数の受光画素のそれぞれは、受光素子と、受光回路とを有し、
    前記複数の受光画素の複数の前記受光素子は、第１の半導体基板における第３の領域に並設され、
    前記複数の受光画素における前記複数の受光素子以外の回路の一部は、前記第１の半導体基板に重ね合わされた第２の半導体基板における前記第３の領域に設けられ、
    前記複数の受光画素における残りの回路、前記第１のタイミングコード生成回路、前記第２のタイミングコード生成回路、および前記第１のヒストグラム生成回路のうちの少なくとも一部は、前記第２の半導体基板に重ね合わされた第３の半導体基板における前記第３の領域に設けられた
    請求項１に記載の光検出装置。
16. それぞれが光パルスを検出し前記光パルスに応じたパルスを含むパルス信号を生成することが可能な、第１の受光画素および第２の受光画素を含む複数の受光画素と、
    前記第１の受光画素により生成された前記パルス信号に含まれる前記パルスが生じたタイミングに応じた第１のタイミングコードを生成可能な第１のタイミングコード生成回路と、
    前記第２の受光画素により生成された前記パルス信号に含まれる前記パルスが生じたタイミングに応じた第２のタイミングコードを生成可能な第２のタイミングコード生成回路と、
    前記第１のタイミングコードをデコードすることにより複数のビット信号を有する第１の信号を生成するとともに前記第２のタイミングコードをデコードすることにより複数のビット信号を有する第２の信号を生成することが可能であり、前記第１の信号および前記第２の信号を合成することにより第１の合成信号を生成可能であり、前記第１の合成信号に基づいて第１のヒストグラムを生成可能な第１のヒストグラム生成回路と
    を備えた光検出装置。
17. 前記第１のタイミングコード生成回路は、前記第１の受光画素により生成された前記パルス信号に含まれる前記パルスが生じたタイミングに応じた前記第１のタイミングコードを生成可能であり、前記第１の受光画素により生成された前記パルス信号における前記パルスより後のパルスが生じたタイミングで前記第１のタイミングコードを出力可能であり、
    前記第２のタイミングコード生成回路は、前記第２の受光画素により生成された前記パルス信号に含まれる前記パルスが生じたタイミングに応じた前記第２のタイミングコードを生成可能であり、前記第２の受光画素により生成された前記パルス信号における前記パルスより後のパルスが生じたタイミングで前記第２のタイミングコードを出力可能である
    請求項１６に記載の光検出装置。
18. 第１の光パルスを射出可能な光源と、
    それぞれが前記第１の光パルスに応じた第２の光パルスを検出し前記第２の光パルスに応じたパルスを含むパルス信号を生成することが可能であり、互いに隣り合わない位置に配置された複数の第１の受光画素と、互いに隣り合わない位置に配置された複数の第２の受光画素とを含む複数の受光画素と、
    前記複数の第１の受光画素により生成された複数の前記パルス信号の論理和演算を行うことにより第１の検出信号を生成可能な第１の論理和回路と、
    前記第１の検出信号に含まれる前記パルスが生じたタイミングに応じた第１のタイミングコードを生成可能な第１のタイミングコード生成回路と、
    前記複数の第２の受光画素により生成された複数の前記パルス信号の論理和演算を行うことにより第２の検出信号を生成可能な第２の論理和回路と、
    前記第２の検出信号に含まれる前記パルスが生じたタイミングに応じた第２のタイミングコードを生成可能な第２のタイミングコード生成回路と、
    前記第１のタイミングコードをデコードすることにより複数のビット信号を有する第１の信号を生成するとともに前記第２のタイミングコードをデコードすることにより複数のビット信号を有する第２の信号を生成することが可能であり、前記第１の信号および前記第２の信号を合成することにより第１の合成信号を生成可能であり、前記第１の合成信号に基づいて第１のヒストグラムを生成可能な第１のヒストグラム生成回路と
    を備えた光検出システム。
    

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