JP2023551901A - ソフトな回復のボディ・ダイオードを有するパワー・トランジスタ - Google Patents

ソフトな回復のボディ・ダイオードを有するパワー・トランジスタ Download PDF

Info

Publication number
JP2023551901A
JP2023551901A JP2023533643A JP2023533643A JP2023551901A JP 2023551901 A JP2023551901 A JP 2023551901A JP 2023533643 A JP2023533643 A JP 2023533643A JP 2023533643 A JP2023533643 A JP 2023533643A JP 2023551901 A JP2023551901 A JP 2023551901A
Authority
JP
Japan
Prior art keywords
drift layer
semiconductor device
substrate
doping
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2023533643A
Other languages
English (en)
Inventor
ハン、キジョン
－ ヒョン リュー、セイ
リヒテンヴァルナ―、ダニエル
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Wolfspeed Inc
Original Assignee
Wolfspeed Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US17/110,027 external-priority patent/US11769827B2/en
Application filed by Wolfspeed Inc filed Critical Wolfspeed Inc
Publication of JP2023551901A publication Critical patent/JP2023551901A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7804—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode
    • H01L29/7805—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode in antiparallel, e.g. freewheel diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7804—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/32—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Bipolar Transistors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

半導体デバイスが、縦型トランジスタ１０及びボディ・ダイオード３０を含む。半導体デバイスに対する様々な改善により、特にスナッピネスの低減及びソフトネスの増加に対して、ボディ・ダイオードの性能の向上が可能となる。トランジスタは、基板１２と、基板上にドリフト層１４と、基板とは反対側のドリフト層に接合インプラントと、を含む。接合インプラントは、ボディ・ウェル１６と、ボディ・ウェル内にソース・ウェル１８と、を含む。ソース・コンタクト２２によってソース・ウェル及びボディ・ウェルとの、ドレイン・コンタクト２４によって基板との電気的な接触が行われる。ドリフト層の上に、ボディ・ウェル及びソース・ウェルの一部にわたってゲート絶縁体２６があり、ゲート絶縁体上に、ゲート・コンタクト２８がある。ソースとドレインとの間のボディ・ダイオードのソフトネスが、０．５よりも大きい。

Description

本出願は、２０２０年１２月２日に出願された米国特許出願第１７／１１０，０２７号及び２０２１年３月２２日に出願された米国特許出願第１７／２０８，２７１号の優先権を主張するものであり、上記出願の開示全体が、参照により本明細書に組み込まれる。
本開示は、半導体デバイスに関し、詳細には、ソフトな回復特性を有するボディ・ダイオードを含むパワー・トランジスタ及びパワー・トランジスタを製造する方法に関する。
トランジスタは、現代の電子機器において多くの用途を有する。高電圧及び電流を取り扱うことが可能なトランジスタであるパワー・トランジスタが、電力を負荷に送達するスイッチング回路において使用される場合が多い。パワー・スイッチング回路において使用されるトランジスタは一般的に、電流を双方向に導くことが可能である必要がある。したがって、パワー・スイッチング回路においてトランジスタと併せてアンチ・パラレル・ダイオードが設けられる。金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ：ｍｅｔａｌ－ｏｘｉｄｅ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ－ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）の場合、アンチ・パラレル・ダイオードのアノードがＭＯＳＦＥＴのドレインに結合され、アンチ・パラレル・ダイオードのカソードがＭＯＳＦＥＴのソースに結合される。これにより、ＭＯＳＦＥＴにおいて順方向導通動作モード時にドレインからソースへ、逆導通動作モードではソースからアンチ・パラレル・ダイオードを介してドレインへ、電流が流れることが可能となる。アンチ・パラレル・ダイオードにおいて導通と阻止との間で切り替わる場合、そのような遷移が行われることができる速度及び生じるスイッチング損失をアンチ・パラレル・ダイオードの性能特性が決定する。動作モード間の遷移時間及びスイッチング損失の両方を最小限にすることが一般的に望ましい。したがって、スイッチング速度を改善するとともにスイッチング損失を低減させるためにトランジスタと併せて使用するアンチ・パラレル・ダイオードの現在の必要性がある。
一実施例では、トランジスタが、基板と、基板上にドリフト層と、基板とは反対側のドリフト層に接合インプラントと、を含む。接合インプラントは、ボディ・ウェルと、ボディ・ウェル内にソース・ウェルと、を含む。ソース・コンタクトが、ソース・ウェル及びボディ・ウェルと電気的に接触する。ドレイン・コンタクトが、基板と電気的に接触する。ドリフト層の上に、ボディ・ウェル及びソース・ウェルの一部にわたって絶縁体層がある。絶縁体層上にゲート・コンタクトがある。ソース・コンタクトとドレイン・コンタクトとの間のボディ・ダイオードのソフトネス・ファクタが０．５よりも大きい。ボディ・ダイオードのソフトネス・ファクタが０．５よりも大きいようにトランジスタを提供することによって、双方向導通の用途において使用される場合の、ボディ・ダイオードのスイッチング性能、したがって、トランジスタのスイッチング損失が著しく低減される。
一実施例では、トランジスタが、基板と、基板上にドリフト層と、基板とは反対側のドリフト層に接合インプラントと、を含む。接合インプラントは、ボディ・ウェルと、ボディ・ウェル内にソース・ウェルと、を含む。ソース・コンタクトが、ソース・ウェル及びボディ・ウェルと電気的に接触する。ドレイン・コンタクトが、基板と電気的に接触する。ドリフト層の上に、ボディ・ウェル及びソース・ウェルの一部にわたって絶縁体層がある。絶縁体層上にゲート・コンタクトがある。ソース・コンタクトとドレイン・コンタクトとの間に、ボディ・ウェルと、ドリフト層と、基板とによってボディ・ダイオードが形成される。ボディ・ダイオードの順バイアス動作モード時、ボディ・ウェルとドリフト層との境界面における少数キャリアの濃度は、ドリフト層と基板との境界面における少数キャリアの濃度よりも低い。ボディ・ダイオードのドリフト層において前述の少数キャリア・プロファイルをもたらすようにトランジスタを設計することによって、ボディ・ダイオードのスナッピネス（ｓｎａｐｐｉｎｅｓｓ）が著しく低減され、それにより、双方向導通の用途において使用される場合のトランジスタのスイッチング性能を改善する。
一実施例では、半導体デバイスが、基板と、ドリフト層と、ドリフト層に１つ又は複数の注入領域と、を含む。ドリフト層は、１μｓ～２０μｓの間のキャリア寿命を有する。１つ又は複数の注入領域は、縦型トランジスタ・デバイス及びボディ・ダイオードを設けるように構成される。縦型トランジスタ・デバイスは、第１の方向に電流を導くように構成されるのに対し、ボディ・ダイオードは、第１の方向とは反対の第２の方向に電流を導くように構成される。１μｓ～２０μｓの間のキャリア寿命を有するドリフト層を設けることによって、ボディ・ダイオードのソフトネスを高めることができ、これにより、次いで、半導体デバイスに関連付けられるスイッチング損失を低減し得る。
一実施例では、ボディ・ダイオードのソフトネス・ファクタは、０．５～１０の間である。上述したように、これは、半導体デバイスに関連付けられるスイッチング損失を低減し得る。半導体デバイスは、ドリフト層に再結合領域を含み得、この再結合領域は、１×１０１３ｃｍ－３～１×１０１８ｃｍ－３の間である、少数キャリア再結合中心の密度を有する、エリアである。ボディ・ダイオードは、ノン・パンチ・スルー・ダイオードであるように設けられ得る。
一実施例では、半導体デバイスは、基板と、ドリフト層と、ドリフト層に１つ又は複数の注入領域と、ドリフト層に再結合領域と、を含む。１つ又は複数の注入領域は、縦型トランジスタ・デバイス及びボディ・ダイオードを設けるように構成される。縦型トランジスタ・デバイスは、第１の方向に電流を導くように構成されるのに対し、ボディ・ダイオードは、第１の方向とは反対の第２の方向に電流を導くように構成される。再結合領域は、ドリフト層において１つ又は複数の注入領域に接し、１×１０１３ｃｍ－３～１×１０１８ｃｍ－３の間である、少数キャリア再結合中心の密度を有する。再結合領域は、ボディ・ダイオードのソフトネスを高め得、これにより、次いで、半導体デバイスに関連付けられるスイッチング損失が低減する。
一実施例では、ボディ・ダイオードのソフトネス・ファクタは、０．５～１０の間である。ドリフト層は、１μｓ～２０μｓの間のキャリア寿命を有し得る。ボディ・ダイオードは、ノン・パンチ・スルー・ダイオードであるように設けられ得る。
特定の実施例では、上記の実施例のいずれの態様も、さらなる利点のために組み合わせられ得る。
当業者は、本開示の範囲を理解し、添付の図面に関連して好ましい実施例の以下の詳細な説明を読んだ後はそのさらなる態様がよく分かるであろう。
本明細書に組み込まれるとともにその一部を形成する添付の図面は、本開示のいくつかの態様を示し、説明とともに、本開示の原理を説明する役割を果たす。
本開示の一実施例によるトランジスタの断面図である。 本開示の一実施例によるトランジスタにおけるボディ・ダイオードの逆回復を示すグラフである。 本開示の一実施例によるパンチ・スルー・ダイオードについてのドリフト層内の電界を示す図である。 本開示の一実施例によるノン・パンチ・スルー・ダイオードについてのドリフト層内の電界を示す図である。 本開示の一実施例によるトランジスタのボディ・ダイオードの断面図である。 本開示の様々な実施例のうちの１つによるトランジスタの断面図である。 本開示の様々な実施例のうちの１つによるトランジスタの断面図である。 本開示の様々な実施例のうちの１つによるトランジスタの断面図である。 本開示の様々な実施例のうちの１つによるトランジスタの断面図である。 本開示の様々な実施例のうちの１つによるトランジスタの断面図である。 本開示の一実施例によるトランジスタにおける多数のインプラントについてのドーピング・プロファイルを示すグラフである。 本開示の一実施例によるトランジスタを製造する方法を示すフロー図である。 本開示の一実施例によるトランジスタのボディ・ダイオードの性能を示すグラフである。 本開示の一実施例による半導体デバイスを示す図である。 本開示の一実施例による半導体デバイスを示す図である。 本開示の一実施例による半導体デバイスを示す図である。 本開示の一実施例によるトランジスタを示す図である。 本開示の一実施例による半導体デバイスを示す図である。 図１３Ａの実施例について、縦型半導体デバイスにおける電界を示すグラフである。 図１３Ａの実施例について、阻止状態でドレイン－ソース電圧が増加する際のドリフト層の底部における電界とドレイン－ソース電流とを示すグラフである。 本開示の一実施例による半導体デバイスを示す図である。 図１４Ａの実施例について、半導体デバイスにおける電界を示すグラフである。 図１４Ａの実施例について、阻止状態でドレイン－ソース電圧が増加する際のドリフト層の底部における電界とドレイン－ソース電流とを示すグラフである。 本開示の一実施例による半導体デバイスを示す図である。 図１５Ａの実施例について、半導体デバイスにおける電界を示すグラフである。 図１５Ａの実施例について、阻止状態でドレイン－ソース電圧が増加する際のドリフト層の底部における電界とドレイン－ソース電流とを示すグラフである。 本開示の一実施例による半導体デバイスを示す図である。 図１６Ａの実施例について、半導体デバイスにおける電界を示すグラフである。 図１６Ａの実施例について、阻止状態でドレイン－ソース電圧が増加する際のドリフト層の底部における電界とドレイン－ソース電流とを示すグラフである。 本開示の一実施例による半導体デバイスを示す図である。 図１７Ａの実施例について、縦型半導体デバイスの様々な層全体中の相対的な段階的ドーピング濃度レベルを示すグラフである。 図１７Ａの実施例について、阻止状態でドレイン－ソース電圧が増加する際のドリフト層の底部における電界とドレイン－ソース電流とを示すグラフである。 本開示の一実施例によるパワー・デバイスを示す図である。 図１８Ａにおける実施例について、縦型半導体デバイスの様々な層全体中の相対的な段階的ドーピング濃度レベルを示すグラフである。 本開示の様々な実施例によるボディ・ダイオードの応答を示すグラフである。 本開示の様々な実施例によるボディ・ダイオードの応答を示すグラフである。 本開示の様々な実施例によるボディ・ダイオードの応答を示すグラフである。
以下に記載する実施例は、当業者が実施例を実施し、実施例を実施する最良の形態を示すことを可能にするために必要な情報を表す。添付の図面の図に照らして以下の説明を読むと、当業者は本開示の概念を理解し、本明細書において特に対処されないこれらの概念の適用を認識するであろう。これらの概念及び適用は、本開示の範囲及び添付の特許請求の範囲内にあることを理解されたい。
第１の、第２のなどの用語は、様々な要素を説明するために本明細書において使用し得るが、これらの要素は、これらの用語によって限定されないものとすることが理解されるであろう。これらの用語は、ある要素を別の要素と区別するためだけに使用される。例えば、本開示の範囲から逸脱することなく、第１の要素は、第２の要素と呼ぶことができ、同様に、第２の要素は、第１の要素と呼ぶことができる。本明細書において使用される場合、「及び／又は（ａｎｄ／ｏｒ）」という用語は、関連した列挙事項のうちの１つ又は複数の任意の及びすべての組み合わせを含む。
層、領域、又は基板などの要素は、別の要素「上に（ｏｎ）」ある又は別の要素「の上に（ｏｎｔｏ）」延びると言われる場合、別の要素上に直接ある又は別の要素の上に直接延びることができるか、或いは介在要素が存在してもよいことが理解されるであろう。対照的に、要素が別の要素「上に直接（ｄｉｒｅｃｔｌｙ ｏｎ）」ある又は別の要素「の上に直接（ｄｉｒｅｃｔｌｙ ｏｎｔｏ）」延びると言われる場合、介在要素は何も存在しない。同様に、層、領域、又は基板などの要素は、別の要素「の上に（ｏｖｅｒ）」ある又は別の要素「の上に（ｏｖｅｒ）」延びると言われる場合、別の要素の上に直接ある又は別の要素の上に直接延びることができるか、或いは介在要素が存在してもよいことが理解されるであろう。対照的に、要素が別の要素「の上に直接（ｄｉｒｅｃｔｌｙ ｏｖｅｒ）」ある又は別の要素「の上に直接（ｄｉｒｅｃｔｌｙ ｏｖｅｒ）」延びると言われる場合、介在要素は何も存在しない。要素が別の要素に「接続される（ｃｏｎｎｅｃｔｅｄ）」又は「結合される（ｃｏｕｐｌｅｄ）」と言われる場合、要素は別の要素に直接接続される又は結合されることができるか、或いは介在要素が存在してもよいことが理解されるであろう。対照的に、要素が別の要素に「直接接続される（ｄｉｒｅｃｔｌｙ ｃｏｎｎｅｃｔｅｄ）」又は「直接結合される（ｄｉｒｅｃｔｌｙ ｃｏｕｐｌｅｄ）」と言われる場合、介在要素は何も存在しない。
「より下の（ｂｅｌｏｗ）」又は「より上の（ａｂｏｖｅ）」又は「上の（ｕｐｐｅｒ）」又は「下の（ｌｏｗｅｒ）」又は「水平の（ｈｏｒｉｚｏｎｔａｌ）」又は「垂直の（ｖｅｒｔｉｃａｌ）」などの相対的な用語は、図に示すように、１つの要素、層、又は領域と別の要素、層、又は領域との関係を説明するために本明細書において使用され得る。これらの用語及び上記に説明した用語は、図に示す向きに加えて、デバイスの種々の向きを包含することを意図していることが理解されるであろう。
本明細書において使用される術語は、特定の実施例だけを説明するためのものであり、本開示を限定することを意図していない。本明細書において使用される場合、「１つの（ａ）」、「１つの（ａｎ）」、及び「その（ｔｈｅ）」という単数形は、文脈がそうではないことを明示していない限り、複数形も含むことを意図している。「備える、含む（ｃｏｍｐｒｉｓｅｓ）」、「備える、含む（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」、及び／又は「含む（ｉｎｃｌｕｄｉｎｇ）」という用語は、本明細書において使用される場合、記載された特徴、整数、ステップ、動作、要素、及び／又は構成要素の存在を明記するが、１つ又は複数の他の特徴、整数、ステップ、動作、要素、構成要素、及び／又はそれらの群の存在又は追加を除外しないことがさらに理解されるであろう。
別段に定義されない限り、本明細書において使用されるすべての用語（技術用語及び科学用語を含む）は、本開示が属する分野の当業者によって一般に理解されるのと同じ意味を有する。本明細書において使用される用語は、本明細書の文脈及び関連する技術におけるその意味と矛盾しない意味を有するものと解釈されるべきであり、本明細書において明確にそのように定義されない限り、理想化された又は過度に形式的な意味で解釈されないことがさらに理解されるであろう。
図１は、本開示の一実施例によるトランジスタ１０の断面図である。トランジスタ１０は、基板１２と、基板１２上にドリフト層１４と、を含む。ドリフト層１４の、基板１２とは反対側の表面に、ボディ・ウェル１６が設けられている。ソース・ウェル１８が、ボディ・ウェル１６内にあるようにボディ・ウェル１６に設けられている。コンタクト・ウェル１９もまた、ボディ・ウェル１６のソース・ウェル１８に隣接するようにボディ・ウェル１６に設けられている。接合型電界効果トランジスタ（ＪＦＥＴ：ｊｕｎｃｔｉｏｎ ｆｉｅｌｄ－ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）領域２０もまた、ドリフト層１４の、基板１２とは反対側の表面に、ボディ・ウェル１６に隣接して設けられている。ソース・コンタクト２２が、コンタクト・ウェル１９を介してソース・ウェル１８及びボディ・ウェル１６と電気的に接触するように基板１２とは反対側のドリフト層１４の上に設けられている。ドレイン・コンタクト２４が、基板１２と電気的に接触するように基板１２に設けられている。ゲート絶縁体２６が、ＪＦＥＴ領域２０、ボディ・ウェル１６の一部、及びソース・ウェル１８の一部の上にあるように、ドリフト層１４の、基板１２とは反対側の表面に設けられている。ゲート絶縁体２６上にゲート・コンタクト２８がある。
一実施例では、トランジスタ１０は、基板１２、ドリフト層１４、ソース・ウェル１８、及びＪＦＥＴ領域２０がｎ型である、ｎ型デバイスであるのに対し、ボディ・ウェル１６及びコンタクト・ウェル１９はｐ型である。基板１２のドーピング濃度は、１×１０１８ｃｍ－３～１×１０２１ｃｍ－３の間であり得る。基板１２の厚さは、１０μｍ～３６０μｍの間であり得る。ドリフト層１４のドーピング濃度は、１×１０１７ｃｍ－３～５×１０１３ｃｍ－３の間であり得る。ドリフト層１４のドーピング濃度は、その厚さ（図１に示すような上から下）に沿って連続的であってもよく、又は、その厚さに沿って変わるドーピング・プロファイルに応じて様々であってもよい。ドリフト層１４の厚さは、２μｍ～２００μｍの間であり得る。ドリフト層１４のドーピング濃度は、ドリフト層１４の厚さに応じて決まり得る。特に、ドーピング濃度は、ドリフト層１４の厚さに反比例し得る。ボディ・ウェル１６は、１×１０１６ｃｍ－３～３×１０１９ｃｍ－３の間のドーピング濃度を有し得る。ボディ・ウェル１６は、０．２μｍ～４μｍの間の厚さを有し得る。ソース・ウェル１８は、１×１０１８ｃｍ－３～１×１０２１ｃｍ－３の間のドーピング濃度を有し得る。ソース・ウェル１８は、０．１μ～２μｍの間の厚さを有し得る。ＪＦＥＴ領域２０は、１×１０１６ｃｍ－３～２×１０１７ｃｍ－３の間のドーピング濃度を有し得る。ＪＦＥＴ領域２０は、０．２μｍ～４μｍの間の厚さを有し得る。トランジスタ１０はｎ型デバイスとして上述されているが、本開示の原理はｐ型デバイスに同様に当てはまる。一実施例では、トランジスタ１０は、炭化ケイ素（ＳｉＣ）デバイスである。しかしながら、本開示の原理は、任意の材料系、特にワイド・バンドギャップ材料系に同様に当てはまる。上記のドーピング濃度範囲又は厚さ範囲のいずれにも関して、本開示は、その範囲内の任意の離散点又はより広い範囲内の任意の部分範囲を用いることを意図している。例えば、本開示は、ドリフト層１４のドーピング濃度が、１×１０１７ｃｍ－３～５×１０１３ｃｍ－３の間、１×１０１７ｃｍ－３若しくはその近く、５×１０１３ｃｍ－３若しくはその近く、１×１０１６ｃｍ－３～５×１０１３ｃｍ－３の間、１×１０１７ｃｍ－３～１×１０１５ｃｍ－３の間、又は任意の他の離散点若しくはより広い例示的な範囲内の部分範囲であることを意図している。同じことが、本明細書において示されたすべての範囲のドーピング濃度及び厚さ範囲に当てはまる。コンタクト・ウェル１９は、０．１μｍ～２μｍの間の厚さを有し得る。コンタクト・ウェル１９のドーピング濃度は、１×１０１６ｃｍ－３～１×１０２１ｃｍ－３の間であり得る。
一実施例では、トランジスタは、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）である。そのような実施例では、ゲート絶縁体２６は酸化物層であり得る。別の実施例では、トランジスタは、金属絶縁体半導体電界効果トランジスタ（ＭＩＳＦＥＴ：ｍｅｔａｌ－ｉｎｓｕｌａｔｏｒ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ－ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）である。
トランジスタ１０は、高電圧を遮断するとともに高電流を導通させることが可能なパワー・デバイスであり得る。特に、トランジスタ１０は、用途に応じて、３５０Ｖ～２０ｋＶの間の降伏電圧を有し得る。降伏電圧のこの範囲に従って、トランジスタ１０のオン状態抵抗は、０．３ｍΩ・ｃｍ２～１００ｍΩ・ｃｍ２の間であり得る。すなわち、３５０Ｖの降伏電圧に関して、トランジスタ１０のオン状態抵抗は、０．３ｍΩ・ｃｍ２未満であり得、一方、２０ｋＶの降伏電圧に関して、トランジスタ１０のオン状態抵抗は、１００ｍΩ・ｃｍ２未満であり得る。他の実例として、１５ｋＶの降伏電圧に関して９０ｍΩ・ｃｍ２未満のオン状態抵抗、１０ｋＶの降伏電圧に関して７０ｍΩ・ｃｍ２未満のオン状態抵抗、及び３．３ｋＶの降伏電圧に関して１０ｍΩ・ｃｍ２未満のオン状態抵抗が挙げられる。オン状態抵抗は、その降伏電圧に応じてこれらの最小値から最大値の間で様々であり得る。
上述したように、パワー・スイッチング用途に使用されるトランジスタは、電流を双方向に導通させるべきである。このことは、ソース・コンタクト２２とドレイン・コンタクト２４との間（アノードからソース、カソードからドレイン）で反平行に結合された外部ダイオードにより達成され得るが、同じ結果を、トランジスタ１０の構造内に形成された内蔵ボディ・ダイオードを用いて達成することもできる。図１に示すように、デバイスの右側において、ソース・コンタクト２２とドレイン・コンタクト２４との間にボディ・ダイオード３０が形成される。ボディ・ダイオード３０は、アノードとしてソース・コンタクト２２と、ボディ・ウェル１６と、コンタクト・ウェル１９と、ドリフト層１４と、基板１２と、カソードとしてドレイン・コンタクト２４とを含むＰｉＮダイオードである。双方向電流導通を可能にするためにボディ・ダイオード３０を用いることにより、外部ダイオードの必要性をなくすことによってスペースが節約される。しかしながら、ボディ・ダイオード３０は、スイッチングに最適化されないことがある。特に、ボディ・ダイオード３０は、以下で詳細に論じるように、スイッチング時間及びスイッチング損失を増加させかねない、高度のスナッピネスを被ることがある。
ダイオードのスナッピネスは、その逆回復を特徴付ける。例示するために、図２は、順方向導通から逆バイアス又は阻止に切り替わる場合のダイオードにわたる順方向電流及び電圧を示すグラフである。時間ｔ０の前、ダイオードは順バイアスされ、したがって、電流をアノードからカソードに導通させている。ゆえに、ダイオードにわたる電圧は約ゼロである。順バイアス時、ドリフト領域が過剰少数キャリアを含有するように過剰少数キャリアがダイオードのドリフト領域に注入される。時間ｔ０において、ダイオードは、そのアノード及びカソードにおいて供給される電圧を変えることによって順バイアスから逆バイアスに切り替えられる。したがって、ダイオードを通る電流は、過剰少数キャリアが減少するにつれて減少し始める。過剰少数キャリアによる電流の流れのため、ダイオードにわたる電圧は同じままである。時間ｔ１において、ダイオードを通る電流は、正電流から負電流に切り替わる。ダイオードにわたる電圧は、同じままであり続ける。ドリフト領域内の蓄積された過剰少数キャリアが減少し始めるにつれて、領域の抵抗が増大し始める。したがって、時間ｔ２において、ダイオードにわたる電圧が低下し始め、一方、電流は減少し続けている。この時点で空乏領域が形成し始める。時間ｔ３において、ドリフト領域内に過剰少数キャリアがほとんど残されなくなると、ダイオードを通る逆電流がその最大値に達する。時間ｔ４において、ダイオードにわたる負電圧がそのピーク値に達する。ダイオードを通る電流及びダイオードにわたる電圧は、それらがそれぞれゼロ及び逆電圧で安定する時間ｔ５まで増加し続ける。
逆回復プロセス時、ダイオードにわたる静電容量は、ダイオード内のそれぞれ拡散領域及び空乏領域による拡散容量及び空乏容量によって定められる。空乏領域が成長するにつれて、拡散容量の値及び空乏容量の値が変化する。拡散領域がもはや存在しないように空乏領域がダイオードを突き抜ける場合、拡散容量が急にゼロになることで、ダイオードの静電容量全体に大きな変化を生じさせ、これが、リンギング及び歪みを引き起こす可能性がある。
ダイオードを通る電流がゼロ（ｔ１）を通過するときからその負のピーク値（ｔ３）に達するときまでの間の時間が、ｔｓとして示されている。ダイオードを通る電流がその負のピーク値（ｔ３）に達するときからその電流が０．２・ＩＲＲＭ（ｔ４）に回復するときまでの間の時間が、ｔｆとして示されている。ｔｆとｔｓとの比（ｔｆ／ｔｓ）は、本明細書において、ダイオードのソフトネス・ファクタＳ１として定義される。ソフトネス・ファクタは、ダイオードのスナッピネスと逆相関関係にある。したがって、より高いソフトネス・ファクタが望ましい。二次的なソフトネス・ファクタＳ２が、本明細書において

として定義され、ここで、二次的なソフトネス・ファクタのより高い値が望ましい。ダイオードのソフトネスのスナッピネスを定量化するためのさらに別のやり方は、ｘ軸（ゼロ電流）と負の逆回復電流曲線との間の面積を考慮することによるものである。一般的に、この面積を最小限にすることが望ましい。
慣例的に、当業者は、降伏電圧及びオン状態抵抗などの、トランジスタ自体のいくつかの所望の特性に基づいて、トランジスタを設計する。換言すると、当業者は一般的にボディ・ダイオードの性能を念頭においてトランジスタを設計していない。本開示の本発明者らは、トランジスタの性能への影響が小さく又は最小限で、トランジスタのボディ・ダイオードの１つ又は複数の特徴を著しく改善することができることを見出した。特に、トランジスタの性能を維持しつつトランジスタにおけるボディ・ダイオードのスナッピネスを著しく低減させることができる。
トランジスタ１０内のボディ・ダイオード３０のスナッピネスを改善するために、いくつかの調整が行われる。まず、トランジスタ１０は、ボディ・ダイオード３０がノン・パンチ・スルー・ダイオードであるように設計される。本明細書において論じるように、ノン・パンチ・スルー・ダイオードは、ダイオードの降伏電圧において、ダイオードのドリフト層に形成された空乏領域が基板又は隣接するｎ＋層に貫入しないダイオードとして定義される。ボディ・ダイオード３０の場合、このことは、その降伏電圧において、空乏領域がドリフト層１４内にあるままであり、基板１２に貫入しないことを意味する。ボディ・ダイオード３０は、ドリフト層１４のドーピング濃度及び／又は厚さを、これらパラメータがトランジスタ１０の所望の降伏電圧及びオン状態抵抗について最適化される従来の設計に比して変えることによって、ノン・パンチ・スルーであるように設計され得る。特に、ドリフト層１４の厚さ及びドーピング濃度は、ボディ・ダイオード３０の空乏領域が逆バイアス時にドリフト層１４内にあるままであることを確実にするために、従来の設計に比して増加され得る。したがって、トランジスタ１０の所与の降伏電圧について、ドリフト層１４は、その従来のカウンターパートに比して、より厚く、より高濃度にドープされる。
ノン・パンチ・スルー・ダイオードを設けるために、以下の等式を用いてドリフト層１４の厚さ及びドーピング濃度を決定し得る。等式（１）は、降伏電圧ＢＶｄｉｏｄｅとドーピング濃度ＮＤとの関係を示す。等式（２）は、空乏領域の最大幅Ｗｄ，ｍａｘとドーピング濃度ＮＤとの関係を示す。

したがって、所与の降伏電圧について、ドリフト層１４のドーピング濃度は、空乏領域の最大幅Ｗｄ，ｍａｘがドリフト層１４の厚さを超えないようにドリフト層１４の厚さとともに選択することができる。
図３Ａ及び図３Ｂは、それぞれパンチ・スルー・ダイオード及びノン・パンチ・スルー・ダイオードについての、ドリフト層１４内の電界を示す。特に、図３Ａは、本明細書において説明されるようなパンチ・スルー・ダイオードのドリフト層１４内の電界を示す線を示し、図３Ｂは、ノン・パンチ・スルー・ダイオードのドリフト層１４内の電界を示す線を示す。示すように、ノン・パンチ・スルー・ダイオードについて、電界は、ドリフト層１４と基板１２との境界面に達する前にゼロに低下する。パンチ・スルー・ダイオードについて、電界は、ドリフト層１４と基板１２との境界面において有意なレベルにあるままであり、したがって、ドリフト層１４を「突き抜ける」。本明細書において論じるように、トランジスタ１０は、ボディ・ダイオード３０のスナッピネスを改善し得る、ノン・パンチ・スルー・ダイオードとしてボディ・ダイオード３０を設けるように設計することができる。本明細書において論じるように、ノン・パンチ・スルー・ボディ・ダイオード３０を達成するための１つのやり方は、ドリフト層１４の厚さを増加させることであり、このことが、図３Ａにおけるドリフト層１４よりも図３Ｂにおけるドリフト層１４が厚い理由である。しかしながら、他の設計考察も当てはまる。
従来の設計規則をトランジスタ１０に適用すれば、所与の降伏電圧についてオン状態抵抗を最小限にするためにドリフト層１４の厚さ及びドーピング濃度を選択することに影響するであろう。このことは、これら特徴の最適化をもたらし得るが、その結果、ボディ・ダイオード３０がパンチ・スルー・ダイオードになりかねない。本開示の本発明者らは、ボディ・ダイオード３０が所与の降伏電圧においてトランジスタ１０の望ましいがおそらくは僅かに高いオン状態抵抗を維持しつつもノン・パンチ・スルー・ダイオードであるように、ドリフト層１４の厚さ及びドーピング濃度を選択することができることを見出した。ボディ・ダイオード３０をノン・パンチ・スルー・ダイオードとして設けることにより、キャリアが、基板１２との境界面ではこのエリアにおける電界の低下により迅速に一掃されないため、より長くドリフト層１４にあるままとなることが可能となる。さらに、ボディ・ダイオード３０をノン・パンチ・スルー・ダイオードとして設けることにより、拡散容量が急にゼロになることを防ぐことによって、低減させなければ逆回復時にボディ・ダイオード３０の拡散容量の大きな変化に起因して生じるであろうリンギング及び歪みが低減する。
ボディ・ダイオード３０をノン・パンチ・スルー・ダイオードとして設けることに加えて又はそれとは無関係に、順バイアス時にボディ・ダイオード３０内の少数キャリアの分布プロファイルも変更される。したがって、図４は、トランジスタ１０から分離させたボディ・ダイオード３０の断面を示す。破線は、ボディ・ダイオード３０が本明細書において論じる改善を有しない従来のやり方で設けられている場合の、順バイアス時の少数キャリアの分布を示す。実線は、本明細書において論じる改善が行われる場合のボディ・ダイオード３０についての、順バイアス時の少数キャリアの分布を示す。示すように、本明細書において論じる改善を有しない場合、少数キャリアの濃度は、ボディ・ウェル１６とドリフト層１４との境界面において、ドリフト層１４と基板１２との境界面におけるよりも高い。このことは、ダイオードの逆回復時の性能低下を引き起こしかねない。特に、ボディ・ダイオード３０が逆バイアスに入るにつれて、破線が示すように、ボディ・ウェル１６とドリフト層１４との境界面において高濃度の少数キャリアがある場合、これらの少数キャリアを一掃するのにより長くかかり、空乏領域を形成し始める。これにより、図２に示すようなｔｓが延長し、それによって、スナッピネスが増加（ソフトネス・ファクタｔｆ／ｔｓが減少）及び性能が劣化する。さらに、空乏領域が成長するにつれて、同様に破線が示すように、ドリフト層１４と基板１２との境界面において比較的低い濃度の少数キャリアがある場合、これらキャリアは、ドリフト層１４から一掃され、したがって、空乏領域に基板１２を突き抜けさせかねない。上述したように、これもまた、ボディ・ダイオード３０内の拡散容量が急に消失することに起因して性能を劣化させる。さらに、図２に示すように、ドリフト層１４と基板１２との境界面の近くの少数キャリアの濃度が増加することにより、ｔｆが延長し、それによって、スナッピネスが低減（ソフトネス・ファクタｔｆ／ｔｓが増加）する。したがって、実線が示すように、ボディ・ウェル１６とドリフト層１４との境界面において、より低い濃度の少数キャリアを有し、ドリフト層１４と基板１２との境界面において、より高い濃度の少数キャリアを有することが望ましい。概して、ボディ・ウェル１６と基板１２との間のドリフト層１４に（平均して）正の勾配の少数キャリア濃度を有することが望ましい。
上述した所望の少数キャリア・プロファイルを達成するためのいくつかのやり方がある。一実施例では、ドリフト層１４と基板１２との境界面及びその近くにおける少数キャリアの濃度を増加させるために、ドリフト層１４のキャリア寿命が高められる。ＳｉＣでは、炭素空孔が、少数キャリアのための再結合中心を形成することによってキャリア寿命を縮めかねない。炭素空孔を低減させるために、以下で詳細に論じるように、ドリフト層１４の高温酸化が行われ、それによって、ドリフト層１４全体を通じてキャリア寿命を増加させる。様々な実施例では、ドリフト層１４における少数キャリア寿命は、０．５μｓ～２０μｓの間であるように意図的に高められ得る。とりわけ、本開示は、上記で示した少数キャリア寿命の例示的な範囲内における、又は、より広い範囲内の任意の部分範囲内における任意の離散値を用いることを意図している。例えば、様々な実施例では、ドリフト層１４の少数キャリア寿命は、１μｓ～２０μｓの間、１０μ～２０μ、１μ～５μの間、５μｓ～１０μｓの間、１５μｓ～２０μｓの間、３μｓ～１０μｓの間、又は、より広い例示的な範囲内の任意の他の部分範囲又は離散点にあり得る。当業者は、Ｚ１／２トラップ密度がＳｉＣにおけるキャリア寿命と逆相関関係にあることを理解するであろう。したがって、ドリフト層１４のキャリア寿命を増加させることは、Ｚ１／２トラップ密度を減少させることを伴い得る。様々な実施例では、ドリフト層１４のＺ１／２トラップ密度は、５×１０１３ｃｍ－３未満、１×１０１３ｃｍ－３未満、５×１０１２ｃｍ－３未満、１×１０１２ｃｍ－３未満、及び１×１０１０ｃｍ－３ほどに低いものであるように減少され得る。
ドリフト層１４のキャリア寿命の向上に加え、ボディ・ウェル１６とドリフト層１４との境界面における少数キャリアの減少も望ましい。このことは、順バイアス時に、より少ない少数キャリアがボディ・ウェル１６からドリフト層１４へ注入されるようにボディ・ウェル１６のドーピング濃度を減少させることによって達成することができる。様々な実施例では、ボディ・ウェル１６とドリフト層１４との境界面近くのボディ・ウェル１６のドーピング濃度は、１×１０１６ｃｍ－３～３×１０１９ｃｍ－３の間であり、これは、従来のドーピング濃度よりも約５～１５倍のどこでも低いものであり得る。より具体的には、ボディ・ウェル１６とドリフト層１４との境界面の０．２μｍ以内のボディ・ウェル１６のドーピング濃度が、１×１０１６ｃｍ－３～３×１０１９ｃｍ－３の間であり得る。とりわけ、本開示は、ボディ・ウェル１６のドーピング濃度が、ドーピング濃度の所与の例示的な範囲内の任意の離散値、又は例示的な範囲内の任意の部分範囲であってもよいことを意図している。
ボディ・ウェル１６のドーピング濃度を減少させることに加えて又はそれとは別に、図５Ａに示すように、ボディ・ウェル１６とドリフト層１４との境界面又はその近くにおけるドリフト領域１４に再結合領域３２が設けられ得る。再結合領域３２は、周囲のドリフト層１４よりも高い密度の少数キャリア再結合中心を有する領域である。これは、注入プロセスを介して意図的に再結合領域３２に損傷を与えることによって、又は、再結合領域３２をドープすることによって達成され得る。一実施例では、再結合領域は、再結合領域における少数キャリア再結合中心の密度を増加させるためにアルゴンを注入される。しかしながら、水素及びヘリウムなどの他のインプラントもいくつかの実施例において使用され得る。再結合領域３２における少数キャリアの密度は、ドリフト層１４におけるよりも５～１０倍の間で高いものであり得る。様々な実施例では、再結合領域３２における少数キャリア再結合中心の密度は、１×１０１３ｃｍ－３～１×１０１８ｃｍ－３の間であり得る。とりわけ、再結合領域３２における少数キャリア再結合中心の密度は、この範囲内の任意の離散点、又はこの範囲内の任意の部分範囲であり得る。例えば、再結合領域３２における少数キャリア再結合中心の密度は、１×１０１４ｃｍ－３～１×１０１８ｃｍ－３の間、１×１０１５ｃｍ－３～１×１０１８ｃｍ－３の間、１×１０１６ｃｍ－３～１×１０１８ｃｍ－３の間、１×１０１７ｃｍ－３～１×１０１８ｃｍ－３の間、１×１０１４ｃｍ－３～１×１０１７ｃｍ－３の間、１×１０１４ｃｍ－３～１×１０１６ｃｍ－３の間、１×１０１４ｃｍ－３～１×１０１５ｃｍ－３の間、１×１０１５ｃｍ－３～１×１０１７ｃｍ－３の間、及び１×１０１７ｃｍ－３～１×１０１８ｃｍ－３の間、又は、これらの範囲のいずれかにおける任意の離散点であってもよい。再結合領域３２はボディ・ウェル１６とドリフト層１４との境界面又はその近くにおける、ボディ・ダイオード３０の局在領域として示されているが、再結合領域３２はトランジスタ１０の全体にわたるブランケット領域であってもよく、又は、互いから分離されている複数の領域を含んでもよい。再結合領域３２における少数キャリア再結合中心の密度は、ドリフト層１４よりも６～７倍の間で大きい、ドリフト層１４よりも７～８倍の間で大きい、ドリフト層１４よりも８～９倍の間で大きい、ドリフト層１４よりも５～９倍の間で大きい、ドリフト層よりも６～９倍の間で大きい、又は、より広い例示的な範囲内の任意の他の部分範囲又は離散点にあるものであってもよい。
ボディ・ウェル１６の厚さは、Ｔｂｗとして示されている。様々な実施例では、Ｔｂｗは、０．１μｍ～２．０μｍの間であり得る。Ｔｂｗは、０．１μｍ～２．０μｍのより大きい範囲内の任意の部分範囲であってもよい。例えば、Ｔｂｗは、０．２５μｍ～．５μｍの間、０．２５μｍ～．７５μｍの間、０．２５μｍ～１．０μｍの間、０．２５μｍ～１．２５μｍの間、０．２５μｍ～１．５μｍの間、０．２５μｍ～１．７５μｍの間、０．５μｍ～．７５μｍの間、０．５μｍ～１．０μｍの間、０．５μｍ～１．２５μｍの間、０．５μｍ～１．５μｍの間、０．５μｍ～１．７５μｍの間、０．５μｍ～２．０μｍの間、．７５μｍ～１．０μｍの間、０．７５μｍ～１．２５μｍの間、０．７５μｍ～１．５μｍの間、０．７５μｍ～１．７５μｍの間、０．７５μｍ～２．０μｍの間、１．０μｍ～１．２５μｍの間、１．０μｍ～１．５μｍの間、１．０μｍ～１．７５μｍの間、１．０μｍ～２．０μｍの間、１．２５μｍ～１．５μｍの間、１．２５μｍ～１．７５μｍの間、１．２５μｍ～２．０μｍの間、１．５μｍ～１．７５μｍの間、１．５μｍ～２．０μｍの間、及び１．７５μｍ～２．０μｍの間であってもよい。ボディ・ウェル１６の幅は、Ｗｂｗとして示されている。様々な実施例では、ボディ・ウェル１６の幅は、１μｍ～１０μｍの間であり得る。Ｗｂｗは、１μｍ～１０μｍのより大きい範囲内の任意の部分範囲であってもよい。例えば、Ｗｂｗは、１μｍ～２μｍの間、１μｍ～３μｍ、１μｍ～４μｍ、１μｍ～５μｍ、１μｍ～６μｍ、１μｍ～７μｍ、１μｍ～８μｍ、１μｍ～９μｍ、１μｍ～１０μｍ、２μｍ～３μｍ、２μｍ～４μｍ、２μｍ～５μｍ、２μｍ～６μｍ、２μｍ～７μｍ、２μｍ～８μｍ、２μｍ～９μｍ、２μｍ～１０μｍ、３μｍ～４μｍ、３μｍ～５μｍ、３μｍ～６μｍ、３μｍ～７μｍ、３μｍ～８μｍ、３μｍ～９μｍ、３μｍ～１０μｍ、４μｍ～５μｍ、４μｍ～６μｍ、４μｍ～７μｍ、４μｍ～８μｍ、４μｍ～９μｍ、４μｍ～１０μｍ、５μｍ～６μｍ、５μｍ～７μｍ、５μｍ～８μｍ、５μｍ～９μｍ、５μｍ～１０μｍ、６μｍ～７μｍ、６μｍ～８μｍ、７μｍ～９μｍ、７μｍ～１０μｍ、８μｍ～９μｍ、８μｍ～１０μｍ、９μｍ～１０μｍであってもよい。ボディ・ウェル１６のドーピング濃度は、１×１０１６ｃｍ－３～３×１０１９ｃｍ－３の間、又は、このより大きい範囲の任意の部分範囲内にあり得る。様々な実施例では、ボディ・ウェル１６のドーピング濃度は、５×１０１６ｃｍ－３～３×１０１９ｃｍ－３の間、１×１０１７ｃｍ－３～３×１０１９ｃｍ－３の間、５×１０１７ｃｍ－３～３×１０１９ｃｍ－３の間、１×１０１８ｃｍ－３～３×１０１９ｃｍ－３の間、５×１０１８ｃｍ－３～３×１０１９ｃｍ－３の間、１×１０１６ｃｍ－３～１×１０１９ｃｍ－３の間、１×１０１６ｃｍ－３～５×１０１８ｃｍ－３の間、１×１０１６ｃｍ－３～１×１０１８ｃｍ－３の間、１×１０１６ｃｍ－３～５×１０１７ｃｍ－３の間、１×１０１６ｃｍ－３～１×１０１７ｃｍ－３の間、１×１０１６ｃｍ－３～５×１０１６ｃｍ－３の間、５×１０１６ｃｍ－３～１×１０１９ｃｍ－３の間、１×１０１７ｃｍ－３～５×１０１８ｃｍ－３の間、及び５×１０１７～１×１０１８ｃｍ－３の間であってもよい。いくつかの実施例では、ボディ・ウェル１６のドーピング・プロファイルは、その厚さＴｂｗに沿って比較的一定のままである。他の実施例では、ボディ・ウェル１６のドーピング濃度は、その厚さＴｂｗに沿って様々である。例えば、ボディ・ウェルのドーピング・プロファイルは、直線状（上から下又は下から上に増加する）、三角状（増加し、次いで上から下に減少する）、段階的（上から下に曲線に沿って増加又は減少する）、又は任意の他のドーピング・プロファイルであり得る。一実施例では、ボディ・ウェル１６のドーピング・プロファイルは、ボディ・ウェル１６からの少数キャリアの注入がボディ・ウェル１６とドリフト層１４との間の接合点において減少されるようにドリフト層１４の表面からの距離に比例して減少する。
再結合領域３２の厚さは、Ｔｒｒとして示されている。様々な実施例では、Ｔｒｒは、１ｎｍから、ドリフト層１４の、２００μｍほどの厚さであり得る最大厚さまでの間であり得る。Ｔｒｒは、１ｎｍ～２００μｍのより大きい範囲内の任意の部分範囲の間であり得る。例えば、Ｔｒｒは、１ｎｍ～１００ｎｍの間、１ｎｍ～１μｍの間、１ｎｍ～５μｍの間、１ｎｍ～１０μｍの間、１０ｎｍ～１μｍの間、１０ｎｍ～５μｍの間、１０ｎｍ～１０μｍの間、１００ｎｍ～１μｍの間、１００ｎｍ～５μｍの間、１００ｎｍ～１０μｍの間、１μｍ～５μｍの間、１μｍ～１０μｍの間、５μｍ～１０μｍの間、５μｍ～５０μｍの間、１０μｍ～５０μｍの間、１０μｍ～１００μｍの間、又は、１ｎｍ～２００μｍのより大きい範囲内の任意の他の部分範囲であってもよい。再結合領域３２の幅Ｗｒｒは、０．２５μｍから、トランジスタ１０の活性エリアの最大１５ｍｍであり得る幅ほどの大きさまでの間であり得る。Ｗｒｒは、０．２５μｍ～１５ｍｍのより大きい範囲内の任意の部分範囲であり得る。例えば、Ｗｒｒは、０．２５μｍ～０．５μｍの間、０．２５μｍ～．７５μｍの間、０．２５μｍ～１．０μｍの間、０．２５μｍ～１．２５μｍの間、０．２５μｍ～１．５μｍの間、０．２５μｍ～１．７５μｍの間、０．２５μｍ～２．０μｍの間、０．２５μｍ～２．５μｍの間、０．２５μｍ～２．５μｍの間、０．５μｍ～１．０μｍの間、０．５μｍ～２．０μｍの間、１．０μｍ～２．０μｍの間、１．０μｍ～５．０μｍの間、２．０μｍ～５．０μｍの間、２．０μｍ～１０μｍの間、５．０μｍ～１０μｍの間、又は、より大きい範囲の任意の他の部分範囲であってもよい。いくつかの実施例では、Ｗｒｒは、少なくともコンタクト領域１９の幅ほどの幅であってもよい。上述したように、再結合領域３２は、ボディ・ウェル１６の下の、若しくは、ボディ・ウェル１６のうち、例えば、ボディ・ダイオード３０として示されるエリアにおける部分の下の、局所エリアに設けられてもよく、又は、ＪＦＥＴ領域２０のすべて又は一部の下、及び／又は、活性エリア全体などの、図示していない任意の他の領域の下にあるように、ドリフト層１４のより大きい部分にわたって延びてもよい。いくつかの実施例では、再結合領域３２における少数キャリア再結合中心の密度は、その厚さＴｒｒに沿って比較的一定のままであり得る。他の実施例では、再結合領域３２における少数キャリア再結合中心の密度は、その厚さＴｒｒに沿って、直線状、三角状、段階的などのような、所望のプロファイルで様々である。
再結合領域３２は、図５Ｂに示すように、ドリフト層１４においてボディ・ウェル１６の直接下に位置付けることができるか、又は、ボディ・ウェル１６の厚さのすべて又は一部と重なることができる。さらに、再結合領域３２は、図５Ｃに示すようにボディ・ウェル１６の幅の一部のみに沿って延在することができる。いくつかの実施例では、再結合領域３２は、図５Ｄに示すようにボディ・ウェル１６の下隅又は全体を被包してもよい。最後に、再結合領域３２は、図５Ｅに示すようにボディ・ウェル１６の下のドリフト層の任意の部分においてドリフト層１４の厚さ全体に沿って設けられてもよい。要するに、再結合領域３２は、所望の少数キャリア・プロファイルを形成するために、したがって、ボディ・ダイオード３０のソフトネスを高めるために、ボディ・ウェル１６の近くのエリアのすべて又は一部に設けられ得る。再結合領域３２は、ボディ・ウェル１６の下に少数キャリアのための再結合中心を設けることによってドリフト層１４への少数キャリア注入を減らし得る。これにより、ドリフト層１４のキャリア寿命が増加し、したがって、ボディ・ダイオード３０のソフトネスがさらに高まり得る。
図６は、本開示の様々な実施例によるボディ・ウェル１６及び再結合領域３２についての考えられ得る注入プロファイルを示すグラフである。グラフの左側に、ボディ・ウェル１６についての４つの種々のドーピング・プロファイルが示されている。第１の実線は、ボディ・ウェル１６についての従来のドーピング・プロファイルを表す。上述したように、これは、結果としてドリフト層１４への望ましくなく高いレベルの少数キャリア注入をもたらしかねない。したがって、この第１の実線より下の、破線、点線、及び点鎖線として示された３つの線は、本開示の様々な実施例によるボディ・ウェル１６についてのドーピング・プロファイルを示す。示すように、ドーピング・プロファイルの各ドーピング・プロファイルは、略同じレベルでピークを呈するが、ボディ・ウェル１６とドリフト層１４との境界面が位置する、ボディ・ウェル１６の底部の近くのドーピング濃度を減少させる。グラフの中央に、再結合領域３２についての様々なドーピング・プロファイルを示す３つの線が示されている。特に、実線は、１×１０１３ｃｍ－３でのアルゴンの注入量に起因する再結合領域３２を示し、破線は、５×１０１３ｃｍ－３でのアルゴンの注入量に起因する再結合領域３２を示し、点線は、２．５×１０１４ｃｍ－３のアルゴンの注入量に起因する再結合領域３２を示す。示すように、再結合領域３２は、ボディ・ウェル１６と重なり、ボディ・ウェル１６とドリフト層１４との境界面においてピークに達し得る。とりわけ、図６に示すボディ・ウェル１６と再結合領域３２についてのドーピング・プロファイルは、単に例示にすぎない。当業者は、本明細書においてそのすべてが意図される上述の目的を達成するようにボディ・ウェル１６及び再結合領域３２を設ける多様なやり方があることを容易に理解するであろう。
上述したようにノン・パンチ・スルー・ダイオードとしてボディ・ダイオード３０を設けること及び／又はドリフト層１４に少数キャリアを再分布させることにより、ボディ・ダイオード３０が０．５より大きいソフトネス・ファクタＳ１をもたらすことを可能にし得る。様々な実施例では、上述したボディ・ダイオード３０に対する改善は、単独で又は組み合わせて、ボディ・ダイオード３０が０．６よりも大きい、０．７よりも大きい、０．８よりも大きい、０．９よりも大きい、１．０よりも大きい、１．１よりも大きい、１．２よりも大きい、１．３よりも大きい、１．４よりも大きい、１．５よりも大きい、２．０よりも大きい、２．５よりも大きい、３．０よりも大きい、３．５よりも大きい、４．０よりも大きい、４．５よりも大きい、５．０よりも大きい、５．５よりも大きい、６．０よりも大きい、６．５よりも大きい、７．０よりも大きい、７．５よりも大きい、８．０よりも大きい、８．５よりも大きい、９．０よりも大きい、９．５よりも大きい、最大１０までのソフトネス・ファクタＳ１をもたらすことを可能にし得る。より包括的には、本開示は、０．５～１０の間の任意の離散点、又は、０．５～１０以内の任意の部分範囲における、ボディ・ダイオード３０のソフトネス・ファクタＳ１を意図している。
同様に、ボディ・ダイオード３０に対する改善は、０．５よりも大きい二次的なソフトネス・ファクタＳ２をもたらし得る。様々な実施例では、上述したボディ・ダイオード３０に対する改善は、単独で又は組み合わせて、ボディ・ダイオード３０が０．６よりも大きい、０．７よりも大きい、０．８よりも大きい、０．９よりも大きい、１．０よりも大きい、１．１よりも大きい、１．２よりも大きい、１．３よりも大きい、１．４よりも大きい、１．５よりも大きい、２．０よりも大きい、２．５よりも大きい、３．０よりも大きい、３．５よりも大きい、４．０よりも大きい、４．５よりも大きい、５．０よりも大きい、５．５よりも大きい、６．０よりも大きい、６．５よりも大きい、７．０よりも大きい、７．５よりも大きい、８．０よりも大きい、８．５よりも大きい、９．０よりも大きい、９．５よりも大きい、最大１０までの二次的なソフトネス・ファクタＳ２をもたらすことを可能にし得る。より包括的には、本開示は、０．５～１０の間の任意の離散点、又は、０．５～１０以内の任意の部分範囲における、ボディ・ダイオード３０の二次的なソフトネス・ファクタＳ２を意図している。
図７は、本開示の一実施例によるトランジスタを製造する方法を示すフロー図である。まず、基板を用意する（ステップ１００）。基板上にドリフト層を設ける（ステップ１０２）。上述したように、ドリフト層の厚さ及びドーピング濃度は、完成したトランジスタにおけるボディ・ダイオードをノン・パンチ・スルー・ダイオードにするために選択される。特に、ドリフト層の厚さ及び／又はドリフト層のドーピング濃度は、ボディ・ダイオードをノン・パンチ・スルー・ダイオードとして設けるために所与の降伏電圧について従来の設計に比して増加される。ドリフト層においてキャリア寿命向上プロセスを行う（ステップ１０４）。一実施例では、キャリア寿命向上プロセスは、ドリフト層の高温酸化である。特に、ドリフト層は、減少させなければドリフト層における少数キャリア寿命を縮めかねない炭素空孔を低減させるために３０分～５時間の間の時間期間、１３００℃～１５００℃の間の温度で酸化され得る。とりわけ、本開示は、特定のキャリア寿命向上プロセスに限定されるのではなく、キャリア寿命を向上させる任意の現在既存の方法を意図する。
ドリフト層に再結合領域を設ける（ステップ１０６）。一実施例では、再結合領域を設けることは、イオン注入によりドリフト層の領域に損傷を与えることを含む。別の実施例では、再結合領域を設けることは、ドリフト層の領域にアルゴンを注入することを含む。再結合領域は、ブランケット領域として設けられてもよく、又はドリフト層内の特定の領域に局在化されてもよい。概して、再結合領域は、ボディ・ウェルとドリフト層との境界面の近くに、増加した再結合中心を設けるために、ドリフト層において特定の深さに局在化されるように設けられる。ドリフト層の、基板とは反対側の表面に、ボディ・ウェル及びソース・ウェルを含む接合インプラントを設ける（ステップ１０８）。とりわけ、ボディ・ウェルには、ボディ・ウェルとドリフト層との境界面の近くに、従来の設計プロセスが決定するよりも少ないドーピング濃度が供給される。ソース・ウェルは、ドリフト層の表面におけるボディ・ウェル内に設けられる。コンタクト・ウェルもまた、ソース・ウェルに隣接してボディ・ウェル内に設けられる。ソース・ウェル及びボディ・ウェルは両方とも、イオン注入プロセスにより設けられ得る。ＪＦＥＴ領域もまた、いくつかの実施例において設けられ得る。ＪＦＥＴ領域は、ボディ・ウェルに隣接した、増加したキャリア濃度のエリアであり、同様にイオン注入プロセスによって設けられ得る。
最後に、ソース・コンタクト、ドレイン・コンタクト、ゲート絶縁体、及びゲート・コンタクトを設ける（ステップ１１０）。ソース・コンタクトは、ドリフト層の、基板とは反対側の表面に設けられ、コンタクト・ウェルを介してソース・ウェル及びボディ・ウェルと電気的に接触する。ドレイン・コンタクトは、基板の、ドリフト層とは反対側の表面に設けられ、基板と電気的に接触する。ゲート酸化膜が、ドリフト層の、基板とは反対側の表面に、ＪＦＥＴ領域、ボディ・ウェルの一部、及びソース・ウェルの一部にわたって設けられる。ゲート・コンタクトは、ゲート酸化膜に設けられる。
図８は、トランジスタ内の従来のボディ・ダイオードの逆回復を、スナッピネスを低減させるために本明細書において論じる改良を含むボディ・ダイオードと比較するグラフである。詳細には、実線は、本明細書において論じる改良を含むボディ・ダイオードを通る電流及びそのボディ・ダイオードにわたる電圧（それぞれグラフに付記されている）を示し、その一方、破線は、従来のトランジスタにおけるボディ・ダイオードを通る電流及びそのボディ・ダイオードにわたる電圧を示す。示すように、改善されたボディ・ダイオードは、その最大逆回復電流に達する時間がかからず、最大逆回復電流は、従来のボディ・ダイオードについてよりも著しく少ない。改善されたボディ・ダイオードはまた、従来のボディ・ダイオードに比して、最大逆回復電流から０．２倍の最大逆回復時間までの間の延長時間を示し、電流の傾きは、電流がこれらの値間で増加するにつれ、従来のダイオードについてよりも浅い。改善されたボディ・ダイオードを通る電流はまた、従来のボディ・ダイオードよりも著しく少ないリンギングを示す。上記のすべては、改善されたボディ・ダイオードのソフトネス・ファクタＳ１（上述したようなｔｓ／ｔｆ）が、改善されたボディ・ダイオードにおいて著しく改善されることを示す。さらに、二次的なソフトネス・ファクタＳ２もまた、逆回復電流の傾きとの関係により改善され、ｘ軸と逆回復電流曲線との間の総面積が低減される。要するに、改善されたボディ・ダイオードは、従来のボディ・ダイオードよりも著しくスナッピーでない。上述したように、低減したスナッピネスは、改善されたボディ・ダイオードが従来のボディ・ダイオードに比して、より速く、よりスイッチング損失が少なく、切り替わることができることを意味する。
上述したように、ドリフト層１４のドーピング濃度は、その厚さ（図１に示すように上から下）に沿って連続的であってもよく、又は、その厚さに沿って変化するドーピング・プロファイルに応じて様々であってもよい。さらに、いくつかの実施例では、ドリフト層１４は、異なるドーピング濃度及び／又はドーピング・プロファイルをそれぞれが有する複数の異なる層を含み得る。他の実施例では、トランジスタ１０は、ドリフト層１４内に特定のドーピング・プロファイルを有する層であるバッファ層を含み得る。バッファ層は、いくつかの実施例ではドリフト層１４と基板１２との間に位置付けられ得る。複数のドリフト層、及び／又はバッファ層を設けることは、特にその第２の降伏電圧を低下させることによって、トランジスタの耐久性を高め得、また、ボディ・ダイオード３０をノン・パンチ・スルー・ダイオードであるように設計するために、又は、ボディ・ダイオード３０内の少数キャリアの分布を変えて上述したようなスナッピネスを低減させるためにさらに用いられ得る。
図９は、本開示の一実施例によるトランジスタ１０の簡略版を示す。トランジスタ１０は、基板１２と、基板１２の上にバッファ層３４と、バッファ層３４の上のドリフト層１４とを含む。グラフは、基板１２、バッファ層３４、及びドリフト層１４の相対的なドーピング濃度を示す。示すように、基板１２は、バッファ層３４よりも高濃度にドープされ、バッファ層３４もまた、ドリフト層１４よりも高濃度にドープされる。特に、基板１２、バッファ層３４、及びドリフト層１４はすべて、比較的一定のやり方でドープされ、したがって、示すようにステップ・ドーピング・プロファイルを形成する。ドリフト層１４よりも高いが基板１２よりも低いドーピング濃度を有するバッファ層３４を設けることにより、放射粒子との衝突によって加速され得る荷電粒子のバッファを形成することで、これらの加速された荷電粒子がトランジスタ１０を通過するのではなく再結合することを可能にする。これのことは、トランジスタ１０の耐久性を高め得、さらに、そのような適合されたドーピング・プロファイルは、ボディ・ダイオード３０のスナッピネスを低減させ、したがって、その性能を高めるために、デバイスにおける少数キャリアの所望のプロファイルを構成するために用いられ得る。
とりわけ、基板１２、バッファ層３４、及びドリフト層１４の厚さ及びドーピング濃度は、単に例示にすぎない。詳細には、これらの厚さ及びドーピング濃度は、定格を１２００Ｖにされたデバイスについて示されている。当業者は、阻止電圧が高いほど、ドリフト層１４、及び、いくつかの実施例では、バッファ層３４について、より厚い厚さ、及び／又はこれらの層について、減少したドーピング濃度を決定し得ることを容易に理解するであろう。しかしながら、これらの層の厚さとドーピング濃度との関係は、比較的変わらないままである。一実施例では、バッファ層３４の厚さは、ドリフト層１４の厚さの５％～３５％の間であり得る。特定の実施例では、バッファ層３４の厚さは、ドリフト層１４の厚さの５％～１０％の間、ドリフト層１４の厚さの１０％～１５％の間、ドリフト層１４の厚さの１５％～２０％の間、ドリフト層の厚さの２０％～２５％の間、ドリフト層１４の厚さの２５％～３０％の間、ドリフト層１４の厚さの３０％～３５％の間、ドリフト層１４の厚さの１５％～２５％の間、ドリフト層１４の厚さの２５％～３５％の間であってもよい。さらに、バッファ層３４のドーピング濃度は、ドリフト層１４のドーピング濃度よりも少なくとも２０％だけ大きいままであるのに対し、基板１２のドーピング濃度の２０％～９０％の間で様々であり得る。特定の実施例では、バッファ層３４のドーピング濃度は、基板１２のドーピング濃度の２０％～３０％の間、基板１２のドーピング濃度の３０％～４０％の間、基板１２のドーピング濃度の４０％～５０％の間、基板１２のドーピング濃度の５０％～６０％の間、基板１２のドーピング濃度の６０％～７０％の間、基板１２のドーピング濃度の７０％～８０％の間、基板１２のドーピング濃度の８０％～９０％の間であってもよい。
一実施例では、基板１２、バッファ層３４、及びドリフト層１４は、炭化ケイ素（ＳｉＣ）である。したがって、バッファ層３４は、ドリフト層１４の前に基板１２上に成長されるエピタキシャル層であり得る。次いでドリフト層１４が、バッファ層３４の上に成長され得る。バッファ層３４は、所望のドーピング濃度をもたらすためにドーパントを用いる環境において成長され得るか、又は、成長され、その後、所望のドーピング濃度に（例えば、イオン注入を介して）注入され得る。他の実施例では、バッファ層３４は、基板１２の表面における注入領域であり得る。基板１２は、バッファ層３４についての所望のドーピング・レベルよりも高濃度にドープされるため、そのネット・ドーピング濃度を減少させるために逆のドーピング型でドープされ得る（例えば、基板１２は、ｎ型基板である場合、ｐドーパントでドープされ得る）。とりわけ、本開示の原理は、ｎ型又はｐ型基板、バッファ層、及びドリフト層に同様に当てはまる。すなわち、本開示の原理は、ｎ型及びｐ型デバイスに同様に当てはまり得る。
図１０は、本開示のさらなる実施例によるトランジスタ１０の簡略版を示す。図１０に示すトランジスタ１０は、デバイスのドーピング・プロファイル及び層の相対的な厚さを除き、図９に示すものと略同様である。特に、バッファ層３４は、デバイスのドーピング・プロファイル全体がドリフト層１４とバッファ層３４との間のステップ及びバッファ層３４と基板１２との間の別のステップを含むようにドリフト層１４からの距離に比例して減少する直線段階的ドーピング濃度を呈する。この実施例では、バッファ層３４は、そのドーピング・プロファイルにおける直線遷移を可能にするために、より厚いものであり得る。そのようなドーピング・プロファイルは、まずバッファ層３４を成長させ、次いで、バッファ層にイオン注入を行うことによって、又は、ドーパントの濃度が成長プロセス全体を通じて制御される環境においてバッファ層３４を成長させることによって形成され得る。とりわけ、このドーピング・プロファイルは、単に例示にすぎず、任意の直線段階的ドーピング濃度は、本開示の原理から逸脱することなく図１０に示すものと置き換えられ得る。
図１１は、本開示のさらなる実施例によるトランジスタ１０の簡略版を示す。図１１に示すトランジスタ１０は、デバイスのドーピング・プロファイル及び層の相対的な厚さを除き、図９に示すものと略同様である。特に、バッファ層３４は、ドリフト層１４のドーピング濃度と基板１２のドーピング濃度との間の実質的に滑らかな遷移をもたらす。この実施例では、バッファ層３４は、そのドーピング・プロファイルにおける遷移を可能にするために、実質的により厚いものであり得る。そのようなドーピング・プロファイルは、まずバッファ層３４を成長させ、次いで、バッファ層にイオン注入を行うことによって、又は、ドーパントの濃度が成長プロセス全体を通じて制御される環境においてバッファ層３４を成長させることによって形成され得る。とりわけ、このドーピング・プロファイルは、単に例示にすぎず、任意の段階的ドーピング濃度、直線状又は他の様式が、本開示の原理から逸脱することなく図１１に示すものと置き換えられ得る。
図１２は、本開示のさらなる実施例によるトランジスタ１０の簡略版を示す。図１２に示すトランジスタ１０は、デバイスのドーピング・プロファイル及び層の相対的な厚さを除き、図９に示すものと略同様である。特に、バッファ層３４は、ドーピング・「スパイク」として提供され、基板１２の上に直接ない。この実施例では、バッファ層３４は、厚さが減らされ得る。そのようなドーピング・プロファイルは、ドリフト層１４のごく一部の上での別個の成長を介して、又は、ドリフト層１４のごく一部を成長させ、イオン注入を行ってバッファ層３４を生成し、次いでドリフト層１４の残りを成長させることによって、形成され得る。とりわけ、このドーピング・プロファイルは、単に例示にすぎず、任意の「スパイク」・ドーピング・プロファイルが、本開示の原理から逸脱することなく図１２に示すものと置き換えられ得る。
図１３Ａに示すように、より低濃度にドープされたドリフト層１４に達する前に電流拡散を助けるために、特定の事例では、比較的薄いがより高濃度にドープされた拡散層３６がドリフト層１４の上に設けられる。したがって、典型的なＳｉＣ又は他のワイド・バンドギャップ・トランジスタ１０は、拡散層３６として薄くより高濃度にドープされた上領域、より厚くより低濃度にドープされたドリフト層１４、及び、スペースを節約するために図１３Ａに薄く示されている比較的薄い基板１２を有し得る。図１３Ｂは、縦型半導体内の電界対トランジスタ１０の上部からの距離のグラフである。なだれにおいて、電界は、拡散層３６の上面において最も高く、拡散層３６及びドリフト層１４中で、ただし種々の比率で強度が低下する。とりわけ、電界は、ドリフト層１４と基板１２との境界面（すなわち、基板１２の上面）において有意なレベルのままである。したがって、図１３Ｂに示すように、電界は、ドリフト層１４全体を効果的に突き抜ける（ＰＴ）。図１３Ｃは、なだれ降伏の前にこの種の突き抜けが十分に起こることができ、第２の降伏が、このような構造について、なだれよりも低い電圧においても起こることができることを示す。特に、図１３Ｃは、トランジスタ１０のＦＥＴ又はダイオード構成について、ドレイン－ソース電圧（Ｖｄｓ）が阻止モードで増加する際の、ドリフト層１４の底部における電界とドレイン－ソース電流（ｌｄｓ）とを示すグラフである。第２の降伏及びなだれ降伏の電圧だけでなく、パンチ・スルー電圧Ｖ（ＰＴ）が観察される。
基板への電界の突き抜けを回避又は軽減するために、図１４Ａに示すように拡散層３６とともにバッファ層３４が用いられ得る。バッファ層３４のドーピング濃度は、ドリフト層２０のドーピング濃度と基板１２のドーピング濃度との間であり得る。バッファ層３４を含むことにより、電界が基板１２の上面から遠ざかることになり、第２の降伏電圧が増加する。例示の実施例について、図１４Ｂに示すように、なだれ電圧における電界は、ドリフト層１４を突き抜けるが、バッファ層３４において停止され、したがって、基板１２に突き抜けない。バッファ層３４を含むことにより、第２の降伏電圧が増加し、これにより、高電界バイポーラ条件において耐久性が高まるとともに、電界が基板１２から遠ざかる。電界を基板から遠ざけることにより、基板１２からドリフト層１４への基底面転位の移動の影響が最小となる。図１４Ｃは、トランジスタ１０のダイオード構成のＦＥＴについて、ドレイン－ソース電圧（Ｖｄｓ）が阻止モードで増加する際の、ドリフト層１４の底部における電界とドレイン－ソース電流（ｌｄｓ）とを示す。バッファ層３４を有する場合、なだれ（Ｖａｖａｌ）及びパンチ・スルー電圧Ｖ（ＰＴ）は変わらないが、第２の降伏の電圧は著しく増加される。さらに、上述した理由から、バッファ層３４は、電界の突き抜けを防ぎ得るため、ボディ・ダイオード３０のソフトネスを高め得る。
特定の実施例について、拡散層３６は概して、所望の電流及び電圧定格に応じて、ドーピング・レベルが１×１０１６ｃｍ－３～１×１０１７ｃｍ－３の範囲であり、厚さが１μｍ～４μｍの間である。ドリフト層１４のためのドーピングは、デバイスの電圧定格に応じて決まり、３００Ｖ～３００ｋＶの定格にされたデバイスについて、１×１０１３～１×１０１７ｃｍ－３のドーピング範囲、及び厚さが２μｍ～３００μｍで様々とすることができる。バッファ層３４は概して、基板１２よりもドーピングが低く、多くの場合、１×１０１８ｃｍ－３以上でドープされ、阻止において著しく空乏化しないほど十分に高い。したがって、バッファ層３４は、必要に応じて機能するために、ドーピングに応じて、１×１０１７ｃｍ－３～５×１０１８ｃｍ－３までの範囲に及ぶとともに０．５μｍ～５μｍの厚さであり得る。基板１２の厚さは、５０～５００μｍの範囲に及び得る。図１４Ａの実施例に関連付けられる概念は、構造にほとんど抵抗を付加しないものであるが、場合によって、ボディ・ダイオード３０の耐久性性能及びスナッピネスに役立つ。
図１４Ａの実施例についての代替的なドーピング濃度範囲は、
拡散層３６について１×１０１６～５×１０１６ｃｍ－３；
ドリフト層１４について１×１０１３～１×１０１７ｃｍ－３；
バッファ層３４について５×１０１６～５×１０１８ｃｍ－３；及び
基板１２について５×１０１７～１×１０２０ｃｍ－３を含む。
図１５Ａの実施例では、複数のドリフト層がトランジスタ１０に設けられ、上部の第１のドリフト層１４Ａ及び下部の第２のドリフト層１４Ｂとして参照される。バッファ層３４は含まれない。第１のドリフト層１４Ａは、拡散層３６と第２のドリフト層１４Ｂとの間に存在している。第２のドリフト層１４Ｂは、第１のドリフト層１４Ａと基板１２との間に存在している。
下部の第２のドリフト層１４Ｂは、前の実施例によるドリフトを厚くするように上部の第１のドリフト層１４Ａよりも僅かに高いドーピング・レベルを有し得る。さらに、第１のドリフト層１４Ａは、ドリフト抵抗全体を低く保つために僅かに高いドーピング・レベルを有しつつ、図１４Ａにおける実施例のドリフト層１４よりも薄いものとすることができる。前の実施例に比して、これらの変更により、パンチ・スルー電圧（Ｖ（ＰＴ））及び第２の降伏電圧の両方が増加する。
特定の実施例では、第２のドリフト層１４Ｂは、第１のドリフト層１４Ａの厚さに近いか又はそれよりも薄い任意の厚さでありながら、第１のドリフト層１４Ａのドーピング・レベルの１～３倍であるドーピング・レベルを有し得る。この実施例は、基板１２に貫入するほど高い電界を与えないことによって耐久性の増加をもたらす。選ばれた実施例では、トランジスタ１０の第１のドリフト層１４Ａ及び第２のドリフト層１４Ｂは、図１５Ｂに示すように、いかなる電界も第２のドリフト層１４Ｂを突き抜けて基板１２に至ることを防ぐように設計することができる。図１５Ｂは、なだれ電圧でのトランジスタ１０における電界を示す。とりわけ、電界は、第２のドリフト層１４Ｂにおいて基板１２の直前で停止される。
図１５Ｃは、トランジスタ１０のＦＥＴ又はダイオード構成について、ドレイン－ソース電圧（Ｖｄｓ）が阻止モードで増加する際の、第２のドリフト層１４Ｂの底部における電界とドレイン・ソース電流（ｌｄｓ）とを示す。下部の第２のドリフト層１４Ｂを加えることにより、なだれ電圧（Ｖａｖａｌ）は、一定であり続けることができ、その一方、パンチ・スルー電圧Ｖ（ＰＴ）及び第２の降伏電圧の両方はなだれ電圧（Ｖａｖａｌ）を超えて増加される。
第１のドリフト層１４Ａ及び第２のドリフト層１４Ｂなどの複数のドリフト層の使用は、高電界、高電流、及び高速スイッチング条件下での全体的なデバイス耐久性に役立つことができる。スイッチングにおけるスナッピネスが低減され、電界が基板１２に近づけられず、そのため、基底面転位が移動して第１のドリフト層１４Ａ又は第２のドリフト層１４Ｂに至ることがない。同様の結果を達成するために２つよりも多くのドリフト層が使用されてもよい。
図１５Ａの実施例についての例示的なドーピング濃度範囲は、
拡散層３６について１×１０１６～５×１０１６ｃｍ－３；
第１のドリフト層１４Ａについて１×１０１３～４×１０１６ｃｍ－３；
第２のドリフト層１４Ｂについて２×１０１３～８×１０１６ｃｍ－３；及び
基板１２について５×１０１７～１×１０２０ｃｍ－３を含む。
範囲の代替的なセットは、
拡散層３６について１×１０１６～５×１０１６ｃｍ－３；
第１のドリフト層１４Ａについて１×１０１５～２×１０１６ｃｍ－３；
第２のドリフト層１４Ｂについて２×１０１５～３×１０１６ｃｍ－３；及び
基板１２について１×１０１８～１×１０２０ｃｍ－３を含む。
例示的な厚さ範囲は、
拡散層３６について１～４μｍ；
第１のドリフト層１４Ａについて２～５０μｍ；
第２のドリフト層１４Ｂについて１～３０μｍ；及び
基板１２について５０～５００μｍを含む。
図１６Ａに示された実施例は、第２のドリフト層１４Ｂと基板１２との間にバッファ層３４を加えることによって、図１５Ａの実施例を基に構築している。前の実施例の場合のように、なだれ電圧における電界は、図１６Ｂに示すように、第２のドリフト層１４Ｂを突き抜けず、したがって、バッファ層３４の直前で停止されている。この実施例のさらなる利点は、図１６Ｃにおいてより容易に明らかになる。図１６Ｃは、トランジスタ１０がＦＥＴ又はダイオードとして構成される場合の、ドレイン－ソース電圧（Ｖｄｓ）が阻止モードで増加する際の、ドリフト層１４Ｂの底部における電界とｌｄｓ電流とを示す。バッファ層３４を加えることにより、なだれ電圧（Ｖａｖａｌ）及びパンチ・スルー電圧（Ｖ（ＰＴ））は、比較的一定に保たれ、その一方、第２の降伏電圧はさらに増加されて、高電界、高電流放電条件においてさらなる電界低下をもたらす。
図１６Ａの実施例についての例示的なドーピング濃度範囲は、
拡散層３６について１×１０１６～５×１０１６ｃｍ－３；
第１のドリフト層１４Ａについて１×１０１３～５×１０１６ｃｍ－３；
第２のドリフト層１４Ｂについて２×１０１３～１×１０１７ｃｍ－３；
バッファ層３４について５×１０１６～５×１０１８ｃｍ－３；及び
基板１２について１×１０１８～１×１０２０ｃｍ－３を含む。
範囲の代替的なセットは、
拡散層３６について１×１０１６～５×１０１６ｃｍ－３；
第１のドリフト層１４Ａについて１×１０１５～２×１０１６ｃｍ－３；
第２のドリフト層１４Ｂについて２×１０１５～３×１０１６ｃｍ－３；
バッファ層３４について１×１０１７～１×１０１８ｃｍ－３；及び
基板１２について１×１０１８～１×１０２０ｃｍ－３を含む。
例示的な厚さ範囲は、
拡散層３６について１～５μｍ；
第１のドリフト層１４Ａについて２～５０μｍ；
第２のドリフト層１４Ｂについて１～３０μｍ；
バッファ層３４について１～２０μｍ；及び
基板１２について５０～５００μｍを含む。
第１のドリフト層１４Ａ及び第２のドリフト層１４Ｂは、同じ又は異なるドーピング濃度及び同じ又は異なるドーピング・プロファイルを有し得る。例えば、第１のドリフト層１４Ａ及び第２のドリフト層１４Ｂの両方は、同じ又は異なる段階的又は一定ドーピング濃度を有し得る。さらに、第１のドリフト層１４Ａ及び第２のドリフト層１４Ｂのいずれか一方は、段階的ドーピング・プロファイルを有し得るのに対し、他方のドリフト層は一定である。特定の実施例では、拡散層３６は、第１のドリフト層及び第２のドリフト層の両方でない場合、それらのうちの少なくとも一方よりも高いドーピング濃度を有する。
図１７Ａの実施例は、段階的ドーピングを有するドリフト層１４をトランジスタ１０に設けている。例示の実施例では、ドリフト層１４が１つだけあり、バッファ層３４はない。ドーピング濃度は、ドリフト層１４においてドリフト層１４の底部（すなわち、基板の境界面）から上部（すなわち、拡散層３６の境界面）にかけて増加する。したがって、ドーピング濃度は、ドリフト層１４の底部において僅かにより高く、ドリフト層１４の上部の近くでより低い。図１７Ｂに示すように、ドーピング濃度は、拡散層３６を通じた相対レベルであり、ドリフト層１４の上部において第１のレベルに下がり、ドリフト層１４中で拡散層３６以下のレベルに連続的に増加し、基板１２においてはるかにより高い比較的一定のレベルに急増する。図１７Ｂにおけるドーピング濃度は、ログ・スケールで示されている。
適正なドーピング濃度、プロファイル、及び厚さの場合、図１７Ｃに示すように、パンチ・スルー電圧（Ｖ（ＰＴ））及び第２の降伏電圧の両方に増加がもたらされる。段階的ドリフト層１４の場合、なだれ電圧（Ｖａｖａｌ）は一定であり続けることができるのに対し、第２の降伏電圧及びパンチ・スルー電圧Ｖ（ＰＴ）は、なだれ電圧（Ｖａｖａｌ）限界を超えて増加される。これにより、高電界、高電流放電条件においてさらなる電界低下がもたらされる。
基板１２に貫入するいかなる電界も又は貫入するほど高い電界を与えないことによって、高電界、高電流、及び高速スイッチング条件下で耐久性が高まる。スイッチングにおけるバイポーラ・デバイスのスナッピネスもまた低減される。他の実施例でのように、電界を基板１２から遠ざけることにより、基底面転位が移動してドリフト層１４に至ることが防がれる。
図１７Ａ及び図１７Ｂの実施例についての例示的なドーピング濃度範囲は、
拡散層３６について１×１０１６～５×１０１６ｃｍ－３；
ドリフト層１４について１×１０１３～５×１０１８ｃｍ－３の間から１×１０１５～５×１０１７ｃｍ－３の間；及び
基板１２について１×１０１８～１×１０２０ｃｍ－３を含む。
範囲の代替的なセットは、
拡散層３６について１×１０１６～５×１０１６ｃｍ－３；
ドリフト層１４について５×１０１５～５×１０１７ｃｍ－３の間から１×１０１６～１×１０１７ｃｍ－３の間；及び
基板１２について１×１０１８～５×１０１９ｃｍ－３を含む。
例示的な厚さ範囲は、
拡散層３６について１～５μｍ；
ドリフト層１４について３～２００μｍ；及び
基板１２について５０～５００μｍを含む。
ここで図１８を参照すると、拡散層３６と基板１２との間にバッファ層３４及び段階的ドリフト層１４が設けられている。この実施例では、拡散層３６及びバッファ層３４は、均一にドープされ、ドリフト層１４は、上述したように段階的である。他の実施例では、拡散層３６及び／又はバッファ層３４についてのドーピングは、段階的である。図１８Ｂのグラフは、例示的なドーピング・プロファイルをログ・スケールで提示する。図１８Ｂに示すように、ドーピング濃度は、拡散層３６の上部における第１のレベルから拡散層３６の底部における第２のレベルに連続的に減少し、ドリフト層１４の上部における第２のレベルから、ドリフト層１４の底部における、第１のレベルよりも低い第３のレベルに連続的に増加し、バッファ層３４中で第２のレベルから第４のレベルに連続的に増加する。基板１２中のドーピングは、第４のレベルで一定であることが示されている。例示の実施例では、例示の層中のドーピング・レベルは、所与の層内又は層の接合部におけるドーピング濃度に急な変化がないという点で連続的である。
全段階的な実施例についての例示的なドーピング濃度範囲は、
拡散層３６について５×１０１６～１×１０１４ｃｍ－３の間から３×１０１６～５×１０１５ｃｍ－３の間；
ドリフト層１４について１×１０１３～１×１０１７ｃｍ－３の間から５×１０１５～５×１０１６ｃｍ－３の間；
バッファ層３４について５×１０１６～１×１０２０ｃｍ－３の間から１×１０１７～１×１０２０ｃｍ－３の間；及び
基板１２について１×１０１８～１×１０２０ｃｍ－３を含む。
例示的な厚さ範囲は、
拡散層３６について１～５μｍ；
ドリフト層１４について３～２００μｍ；
バッファ層３４について１～２０μｍ；及び
基板１２について５０～５００μｍを含む。
図９～図１２における実施例について、基板１２、バッファ層３４、及びドリフト層１４についての特徴、厚さ、ドーピング濃度、厚さの関係及び／又はドーピング濃度の関係などは、図１３～図１８の実施例のいずれかに適用され得るが、その必要はなく、逆の場合も同じである。
図９～図１８に関して上述したような複数のドリフト層、バッファ層３４、及び拡散層３６の使用は、トランジスタ１０の耐久性を高めるだけでなく、ボディ・ダイオード３０のスナッピネスも低減させ得る。まず、ドリフト層１４、バッファ層３４、及び拡散層３６の様々な構成は、上述したように、突き抜けを防ぎ、したがって、ボディ・ダイオード３０の性能を改善し得る。さらに、ドリフト層１４、バッファ層３４、及び拡散層３６の様々な構成は、図４に関して上述したようにスナッピネスを低減させるために、少数キャリアの所望の分布をもたらすように設計され得る。
図１９は、本開示の一実施例によるノン・パンチ・スルー・ダイオードとしてボディ・ダイオード３０を設けることの効果を示すグラフである。特に、グラフは、パンチ・スルー・ダイオード及びノン・パンチ・スルー・ダイオードとして設けられた場合のボディ・ダイオード３０についての電圧及び電流過渡応答のいくつかの部分を示す。破線は、パンチ・スルー・ダイオードとして設けられた場合の、２５℃でのボディ・ダイオード３０の応答を示す。点線は、パンチ・スルー・ダイオードとして設けられた場合の、１７５℃でのボディ・ダイオード３０の応答を示す。実線は、ノン・パンチ・スルー・ダイオードとして設けられた場合の、２５℃でのボディ・ダイオード３０の応答を示す。上述したように、これは、例として、ドリフト層１４の厚さ及びドーピング濃度を変更することによって達成され得る。点鎖線は、ノン・パンチ・スルー・ダイオードとして設けられた場合の、１７５℃でのボディ・ダイオード３０の応答を示す。示すように、ボディ・ダイオード３０の応答は、ノン・パンチ・スルー・ダイオードとして設けられた場合、２５℃及び１７５℃の両方において、より緩やかである。
図２０は、ボディ・ダイオード３０におけるドリフト層１４のキャリア寿命の効果を示すグラフである。特に、グラフは、ドリフト層１４において種々のキャリア寿命が与えられた場合のボディ・ダイオード３０についての電圧及び電流過渡応答のいくつかの部分を示す。下記に論じる実線によって大部分が隠れている破線は、キャリア寿命向上のない、ボディ・ダイオード３０の応答を示す。点線は、ドリフト層１４におけるＺ１／２トラップ密度が１×１０１５ｃｍ－３以下であるようにキャリア寿命向上を有するボディ・ダイオード３０の応答を示す。実線は、ドリフト層１４におけるＺ１／２トラップ密度が５×１０１３ｃｍ－３以下であるようにキャリア寿命向上を有するボディ・ダイオード３０の応答を示す。点鎖線は、ドリフト層１４におけるＺ１／２トラップ密度が１×１０１２ｃｍ－３以下であるようにキャリア寿命向上を有するボディ・ダイオード３０の応答を示す。キャリア寿命はＺ１／２トラップ密度に関係するが、その理由は、これらのトラップがキャリアのための再結合中心として働くからである。例えば、上述したように、熱酸化によりＺ１／２トラップ密度を低下させることによって、キャリア寿命を高めることができ、これにより、スナッピネスが低減し、したがって、ボディ・ダイオード３０のソフトネスが高まり得る。とりわけ、図２０におけるグラフは、パンチ・スルー・ダイオードとしてのボディ・ダイオード３０の応答を示す。
図２１は、ボディ・ダイオード３０における再結合領域３２の効果を示すグラフである。特に、グラフは、再結合領域３２を設けた場合及び設けていない場合のボディ・ダイオード３０についての電圧及び電流過渡応答のいくつかの部分を示す。破線は、再結合領域３２を有しないボディ・ダイオード３０の応答を示すのに対し、実線は、再結合領域３２を有するボディ・ダイオード３０の応答を示す。とりわけ、グラフは、ノン・パンチ・スルー・ダイオードとしてのボディ・ダイオード３０の応答を示し、ドリフト層１４は、向上したキャリア寿命を有する。示すように、再結合領域３２を設けることは、ボディ・ダイオード３０のソフトネスを高める。
当業者は、本開示の好ましい実施例に対する改善及び変更を認識するであろう。すべてのそのような改善及び変更は、本明細書において開示される概念の範囲及び添付の特許請求の範囲内にあると考えられる。
ダイオードを通る電流がゼロ（ｔ１）を通過するときからその負のピーク値（ｔ３）に達するときまでの間の時間が、ｔｓとして示されている。ダイオードを通る電流がその負のピーク値（ｔ３）に達するときからその電流が０．２・ＩＲＲＭ（ｔ５）に回復するときまでの間の時間が、ｔｆとして示されている。ｔｆとｔｓとの比（ｔｆ／ｔｓ）は、本明細書において、ダイオードのソフトネス・ファクタＳ１として定義される。ソフトネス・ファクタは、ダイオードのスナッピネスと逆相関関係にある。したがって、より高いソフトネス・ファクタが望ましい。二次的なソフトネス・ファクタＳ２が、本明細書において

として定義され、ここで、二次的なソフトネス・ファクタのより高い値が望ましい。ダイオードのソフトネスのスナッピネスを定量化するためのさらに別のやり方は、ｘ軸（ゼロ電流）と負の逆回復電流曲線との間の面積を考慮することによるものである。一般的に、この面積を最小限にすることが望ましい。

Claims (93)

  1. 第１のドーピング型及び第１のドーピング濃度を有する基板と、
    前記基板上に、前記第１のドーピング型及び第２のドーピング濃度を有するドリフト層と、
    前記基板とは反対側の前記ドリフト層に、接合インプラントであって、
    前記第１のドーピング型とは反対の第２のドーピング型を有するボディ・ウェルと、
    前記ボディ・ウェル内にある、前記第１のドーピング型を有するソース・ウェルと、
    を含む、接合インプラントと、
    前記ソース・ウェル及び前記ボディ・ウェルと電気的に接触するソース・コンタクトと、
    前記基板と電気的に接触するドレイン・コンタクトと、
    前記ドリフト層の上に、前記ボディ・ウェル及び前記ソース・ウェルの一部にわたってゲート絶縁体と、
    前記ゲート絶縁体上に、ゲート・コンタクトであって、前記ソース・コンタクトと前記ドレイン・コンタクトとの間のボディ・ダイオードのソフトネス・ファクタが０．５よりも大きい、ゲート・コンタクトと、
    を含む、トランジスタ。
  2. 前記ボディ・ダイオードの前記ソフトネス・ファクタは、１０以下である、請求項１に記載のトランジスタ。
  3. 前記ボディ・ダイオードの二次的なソフトネス・ファクタが、０．５よりも大きい、請求項１に記載のトランジスタ。
  4. 前記ボディ・ダイオードの前記二次的なソフトネス・ファクタは、１０未満である、請求項３に記載のトランジスタ。
  5. 前記トランジスタは、炭化ケイ素デバイスである、請求項１に記載のトランジスタ。
  6. 前記ボディ・ダイオードは、ノン・パンチ・スルー・ダイオードである、請求項５に記載のトランジスタ。
  7. 前記ボディ・ウェル領域の下に再結合領域をさらに含み、前記再結合領域は、周囲の前記ドリフト層よりも高い濃度の再結合中心を有する、請求項６に記載のトランジスタ。
  8. 前記再結合領域における再結合中心の濃度は、前記ドリフト層における再結合中心の濃度よりも５～１０倍の間で高い、請求項７に記載のトランジスタ。
  9. 前記ボディ・ダイオードの順バイアス動作モード時、前記ボディ・ウェルと前記ドリフト層との境界面における少数キャリアの濃度は、前記ドリフト層と前記基板との境界面における少数キャリアの濃度よりも低い、請求項８に記載のトランジスタ。
  10. 前記ボディ・ダイオードの順バイアス動作モード時、前記ボディ・ウェルと前記ドリフト層との境界面における少数キャリアの濃度は、前記ドリフト層と前記基板との境界面における少数キャリアの濃度よりも低い、請求項５に記載のトランジスタ。
  11. 前記トランジスタの降伏電圧は、３５０Ｖ～２０ｋＶの間であり、
    前記トランジスタのオン状態抵抗は、０．３ｍΩ・ｃｍ２～１００ｍΩ・ｃｍ２の間である、請求項１に記載のトランジスタ。
  12. 第１のドーピング型及び第１のドーピング濃度を有する基板と、
    前記基板上に、前記第１のドーピング型及び第２のドーピング濃度を有するドリフト層と、
    前記基板とは反対側の前記ドリフト層に、接合インプラントであって、
    前記第１のドーピング型とは反対の第２のドーピング型を有するボディ・ウェルと、
    前記ボディ・ウェル内にある、前記第１のドーピング型を有するソース・ウェルと、
    を含む、接合インプラントと、
    前記ソース・ウェル及び前記ボディ・ウェルと電気的に接触するソース・コンタクトと、
    前記基板と電気的に接触するドレイン・コンタクトと、
    前記ドリフト層の上に、前記ボディ・ウェル及び前記ソース・ウェルの一部にわたってゲート絶縁体と、
    前記ゲート絶縁体上に、ゲート・コンタクトであって、
    前記ソース・コンタクトと前記ドレイン・コンタクトとの間にボディ・ダイオード、
    前記ボディ・ダイオードの順バイアス動作モード時、前記ボディ・ウェルと前記ドリフト層との境界面における少数キャリアの濃度が、前記ドリフト層と前記基板との境界面における少数キャリアの濃度よりも低い、ゲート・コンタクトと、
    を含む、トランジスタ。
  13. 前記ボディ・ダイオードは、ノン・パンチ・スルー・ダイオードである、請求項１２に記載のトランジスタ。
  14. 前記ＭＯＳＦＥＴは、炭化ケイ素デバイスである、請求項１３に記載のトランジスタ。
  15. 前記トランジスタの降伏電圧は、３５０Ｖ～２０ｋＶの間であり、
    前記トランジスタのオン状態抵抗は、０．３ｍΩ・ｃｍ２～１００ｍΩ・ｃｍ２の間である、請求項１４に記載のトランジスタ。
  16. 第１のドーピング型及び第１のドーピング濃度を有する基板を用意することと、
    前記基板上に、前記第１のドーピング型及び第２のドーピング濃度を有するドリフト層を設けることと、
    前記基板とは反対側の前記ドリフト層に、接合インプラントであって、
    前記第１のドーピング型とは反対の第２のドーピング型を有するボディ・ウェルと、
    前記ボディ・ウェル内にある、前記第１のドーピング型を有するソース・ウェルと、
    を含む、接合インプラントを設けることと、
    前記ソース・ウェル及び前記ボディ・ウェルと電気的に接触するソース・コンタクトを堆積することと、
    前記基板と電気的に接触するドレイン・コンタクトを堆積することと、
    前記ドリフト層の上に、前記ボディ・ウェル及び前記ソース・ウェルの一部にわたってゲート絶縁体を設けることと、
    前記ゲート絶縁体上に、ゲート・コンタクトを堆積することであって、前記ソース・コンタクトと前記ドレイン・コンタクトとの間のボディ・ダイオードのソフトネス・ファクタが０．５よりも大きいように前記ドリフト層及び前記ボディ・ウェルが設けられる、ゲート・コンタクトを堆積することと、
    を含む、トランジスタを製造する方法。
  17. 前記ボディ・ダイオードの前記ソフトネス・ファクタは、１０未満である、請求項１６に記載の方法。
  18. 前記基板上に前記ドリフト層を設けることは、前記ボディ・ダイオードがノン・パンチ・スルー・ダイオードであるように前記ドリフト層を設けることを含む、請求項１６に記載の方法。
  19. 前記ボディ・ウェル領域の下に再結合領域を設けることをさらに含み、前記再結合領域は、周囲の前記ドリフト層よりも高い濃度の少数キャリア・トラップを含む、請求項１６に記載の方法。
  20. 前記再結合領域を設けることは、前記再結合領域においてイオン注入を行うことを含む、請求項１９に記載の方法。
  21. 前記再結合領域を設けることは、アルゴンを用いたイオン注入を行うことを含む、請求項２０に記載の方法。
  22. 前記ドリフト層における少数キャリアのキャリア寿命を増加させるために前記ドリフト層の高温酸化を行うことをさらに含む、請求項１６に記載の方法。
  23. 前記ボディ・ウェルは、前記ボディ・ダイオードの順バイアス動作モード時に前記ボディ・ウェルと前記ドリフト層との境界面における少数キャリアの濃度が前記ドリフト層と前記基板との境界面における少数キャリアの濃度よりも低いように設けられる、請求項２２に記載の方法。
  24. 前記トランジスタの降伏電圧は、３５０Ｖ～２０ｋＶの間であり、
    前記トランジスタのオン状態抵抗は、０．３ｍΩ・ｃｍ２～１００ｍΩ・ｃｍ２の間である、請求項１６に記載の方法。
  25. ボディ・ダイオードを含むパワー・トランジスタであって、ボディ・ダイオードのソフトネス・ファクタが、０．５よりも大きい、パワー・トランジスタ。
  26. 前記ボディ・ダイオードの前記ソフトネス・ファクタは、１０以下である、請求項２５に記載のパワー・トランジスタ。
  27. 前記パワー・トランジスタは、炭化ケイ素デバイスである、請求項２６に記載のパワー・トランジスタ。
  28. 第１のドーピング型及び第１のドーピング濃度を有する基板と、
    前記基板上に、前記第１のドーピング型及び第２のドーピング濃度を有するドリフト層と、
    前記基板とは反対側の前記ドリフト層に、接合インプラントであって、
    前記第１のドーピング型とは反対の第２のドーピング型を有するボディ・ウェルと、
    前記ボディ・ウェル内にある、前記第１のドーピング型を有するソース・ウェルと、
    を含む、接合インプラントと、
    前記ソース・ウェル及び前記ボディ・ウェルと電気的に接触するソース・コンタクトと、
    前記基板と電気的に接触するドレイン・コンタクトと、
    前記ドリフト層の上に、前記ボディ・ウェル及び前記ソース・ウェルの一部にわたってゲート絶縁体と、
    前記ゲート絶縁体上に、ゲート・コンタクトであって、前記ソース・コンタクトと前記ドレイン・コンタクトとの間のボディ・ダイオードの二次的なソフトネス・ファクタが０．５よりも大きい、ゲート・コンタクトと、
    を含む、トランジスタ。
  29. 前記二次的なソフトネス・ファクタは、１０未満である、請求項２８に記載のトランジスタ。
  30. 前記トランジスタは、炭化ケイ素デバイスである、請求項２９に記載のトランジスタ。
  31. 基板と、
    前記基板上に、１μｓ～２０μｓの間のキャリア寿命を有するドリフト層と、
    前記ドリフト層に、１つ又は複数の注入領域であって、
    第１の方向に電流を導くように構成された縦型トランジスタ・デバイスを設けるように、及び
    前記第１の方向とは反対の第２の方向に電流を導くように構成されたボディ・ダイオードを設けるように構成された、１つ又は複数の注入領域と、
    を含む、半導体デバイス。
  32. 前記ボディ・ダイオードのソフトネス・ファクタは、０．５～１０の間である、請求項３１に記載の半導体デバイス。
  33. 前記ドリフト層内の前記キャリア寿命は、５μｓよりも長い、請求項３１に記載の半導体デバイス。
  34. 前記ドリフト層内の前記キャリア寿命は、１０μｓよりも長い、請求項３３に記載の半導体デバイス。
  35. 前記ドリフト層におけるＺ１／２トラップ密度が、５×１０１３ｃｍ－３未満である、請求項３１に記載の半導体デバイス。
  36. 前記ドリフト層における前記Ｚ１／２トラップ密度は、１×１０１３ｃｍ－３未満である、請求項３５に記載の半導体デバイス。
  37. 前記ドリフト層に再結合領域をさらに含み、前記再結合領域における少数キャリア再結合中心の密度が、１×１０１３ｃｍ－３～１×１０１８ｃｍ－３の間である、請求項３１に記載の半導体デバイス。
  38. 前記再結合領域における少数キャリア再結合中心の前記密度は、５×１０１５ｃｍ－３よりも大きい、請求項３７に記載の半導体デバイス。
  39. 前記再結合領域の厚さが、１ｎｍ～３６０μｍの間である、請求項３７に記載の半導体デバイス。
  40. 前記ボディ・ダイオードのソフトネス・ファクタが、０．５～１０の間である、請求項３９に記載の半導体デバイス。
  41. 前記ボディ・ダイオードは、ノン・パンチ・スルー・ダイオードである、請求項３９に記載の半導体デバイス。
  42. 前記再結合領域の前記厚さは、１μｍよりも厚い、請求項３９に記載の半導体デバイス。
  43. 前記再結合領域の前記厚さは、５μｍよりも厚い、請求項４２に記載の半導体デバイス。
  44. 前記基板は、第１のドーピング型及び第１のドーピング濃度を有し、
    前記ドリフト層は、前記第１のドーピング型及び第２のドーピング濃度を有し、
    前記１つ又は複数の注入領域は、
    前記第１のドーピング型とは反対の第２のドーピング型を有するボディ・ウェルと、
    前記ボディ・ウェル内にある、前記第１のドーピング型を有するソース・ウェルと、
    を含む、請求項３９に記載の半導体デバイス。
  45. 前記再結合領域は、前記ドリフト層において前記１つ又は複数の注入領域に接する、請求項４４の半導体デバイス。
  46. 前記再結合領域は、前記ドリフト層において前記１つ又は複数の注入領域を被包する、請求項４５に記載の半導体デバイス。
  47. 前記再結合領域の幅が、前記１つ又は複数の注入領域の最も広い部分の幅未満である、請求項４５に記載の半導体デバイス。
  48. 前記再結合領域の幅が、前記１つ又は複数の注入領域の最も広い部分の幅に等しい、請求項４５に記載の半導体デバイス。
  49. 前記再結合領域の幅が、前記１つ又は複数の注入領域の最も広い部分の幅よりも広い、請求項４５に記載の半導体デバイス。
  50. 前記ボディ・ダイオードのソフトネス・ファクタが、０．５～１０の間である、請求項４１に記載の半導体デバイス。
  51. 前記ボディ・ダイオードは、ノン・パンチ・スルー・ダイオードである、請求項４１に記載の半導体デバイス。
  52. 前記ボディ・ダイオードのソフトネス・ファクタが、０．５～１０の間である、請求項５１に記載の半導体デバイス。
  53. 前記縦型トランジスタ・デバイスは、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）である、請求項３１に記載の半導体デバイス。
  54. 前記半導体デバイスは、炭化ケイ素を含む、請求項５３に記載の半導体デバイス。
  55. 前記ドリフト層は、
    第１のドーピング型及び第１のドーピング・プロファイルを有する第１のドリフト層と、
    前記第１のドーピング型及び前記第１のドーピング・プロファイルとは異なる第２のドーピング・プロファイルを有する第２のドリフト層と、
    を含む、請求項３１に記載の半導体デバイス。
  56. 前記第２のドリフト層は、前記基板と前記第１のドリフト層との間にあり、前記第２のドリフト層のドーピング濃度は、前記第１のドリフト層のドーピング濃度よりも高く、前記基板のドーピング濃度よりも低い、請求項５５に記載の半導体デバイス。
  57. 前記第２のドリフト層と前記基板との間にバッファ層をさらに含み、前記バッファ層は、前記第１のドーピング型及び前記第２のドリフト層の前記ドーピング濃度よりも高く前記基板の前記ドーピング濃度よりも低いドーピング濃度を有する、請求項５６に記載の半導体デバイス。
  58. 前記第１のドリフト層上に拡散層をさらに含み、前記拡散層は、前記第１のドーピング型及び前記第１のドリフト層のドーピング濃度よりも高いドーピング濃度を有する、請求項５７に記載の半導体デバイス。
  59. 前記ドリフト層は、第１のドーピング型を有し、
    前記半導体デバイスは、前記ドリフト層と前記基板との間にバッファ層をさらに含み、前記バッファ層は、前記第１のドーピング型及び前記ドリフト層のドーピング濃度よりも高く前記基板のドーピング濃度よりも低いドーピング濃度を有する、請求項３１に記載の半導体デバイス。
  60. 前記ドリフト層上に拡散層をさらに含み、前記拡散層は、前記第１のドーピング型及び前記ドリフト層の前記ドーピング濃度よりも高いドーピング濃度を有する、請求項５９に記載の半導体デバイス。
  61. 基板と、
    前記基板上にドリフト層と、
    前記ドリフト層に、１つ又は複数の注入領域であって、
    第１の方向に電流を導くように構成された縦型トランジスタ・デバイスを設けるように、及び
    前記第１の方向とは反対の第２の方向に電流を導くように構成されたボディ・ダイオードを設けるように構成された、１つ又は複数の注入領域と、
    前記ドリフト層において前記１つ又は複数の注入領域に接する再結合領域であって、前記再結合領域における少数キャリア再結合中心の密度が、１×１０１３ｃｍ－３～１×１０１８ｃｍ－３の間である、再結合領域と、
    を含む、半導体デバイス。
  62. 前記ボディ・ダイオードのソフトネス・ファクタが、０．５～１０の間である、請求項６１に記載の半導体デバイス。
  63. 前記再結合領域における少数キャリア再結合中心の前記密度は、５×１０１５ｃｍ－３よりも大きい、請求項６１に記載の半導体デバイス。
  64. 前記ドリフト層内におけるキャリア寿命が、１μｓ～２０μｓの間である、請求項６１に記載の半導体デバイス。
  65. 前記ボディ・ダイオードのソフトネス・ファクタが、０．５～１０の間である、請求項６４に記載の半導体デバイス。
  66. 前記ドリフト層内における前記キャリア寿命は、５μｓよりも長い、請求項６４に記載の半導体デバイス。
  67. 前記ドリフト層内における前記キャリア寿命は、１０μｓよりも長い、請求項６６に記載の半導体デバイス。
  68. 前記ボディ・ダイオードのソフトネス・ファクタが、０．５～１０の間である、請求項６３に記載の半導体デバイス。
  69. 前記ドリフト層におけるＺ１／２トラップ密度が、５×１０１３ｃｍ－３未満である、請求項６４に記載の半導体デバイス。
  70. 前記ドリフト層における前記Ｚ１／２トラップ密度は、１×１０１３ｃｍ－３未満である、請求項６９に記載の半導体デバイス。
  71. 前記ボディ・ダイオードは、ノン・パンチ・スルー・ダイオードである、請求項６４に記載の半導体デバイス。
  72. 前記ボディ・ダイオードのソフトネス・ファクタが、０．５～１０の間である、請求項７１に記載の半導体デバイス。
  73. 前記ボディ・ダイオードは、ノン・パンチ・スルー・ダイオードである、請求項６１に記載の半導体デバイス。
  74. 前記ボディ・ダイオードのソフトネス・ファクタが、０．５～１０の間である、請求項７３に記載の半導体デバイス。
  75. 前記基板は、第１のドーピング型及び第１のドーピング濃度を有し、
    前記ドリフト層は、前記第１のドーピング型及び第２のドーピング濃度を有し、
    前記１つ又は複数の注入領域は、
    前記第１のドーピング型とは反対の第２のドーピング型を有するボディ・ウェルと、
    前記ボディ・ウェル内にある、前記第１のドーピング型を有するソース・ウェルと、
    を含む、請求項６１に記載の半導体デバイス。
  76. 前記再結合領域は、前記ドリフト層において前記１つ又は複数の注入領域に接する、請求項７５に記載の半導体デバイス。
  77. 前記再結合領域は、前記ドリフト層において前記１つ又は複数の注入領域を被包する、請求項７６に記載の半導体デバイス。
  78. 前記再結合領域の幅が、前記１つ又は複数の注入領域の最も広い部分の幅未満である、請求項７６に記載の半導体デバイス。
  79. 前記再結合領域の幅が、前記１つ又は複数の注入領域の最も広い部分の幅に等しい、請求項７６に記載の半導体デバイス。
  80. 前記再結合領域の幅が、前記１つ又は複数の注入領域の最も広い部分の幅よりも広い、請求項７６に記載の半導体デバイス。
  81. 前記縦型トランジスタ・デバイスは、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）である、請求項６１に記載の半導体デバイス。
  82. 前記半導体デバイスは、炭化ケイ素を含む、請求項８１に記載の半導体デバイス。
  83. 前記ドリフト層は、
    第１のドーピング型及び第１のドーピング・プロファイルを有する第１のドリフト層と、
    前記第１のドーピング型及び前記第１のドーピング・プロファイルとは異なる第２のドーピング・プロファイルを有する第２のドリフト層と、
    を含む、請求項６１に記載の半導体デバイス。
  84. 前記第２のドリフト層は、前記基板と前記第１のドリフト層との間にあり、前記第２のドリフト層のドーピング濃度は、前記第１のドリフト層のドーピング濃度よりも高く、前記基板のドーピング濃度よりも低い、請求項８３に記載の半導体デバイス。
  85. 前記第２のドリフト層と前記基板との間にバッファ層をさらに含み、前記バッファ層は、前記第１のドーピング型及び前記第２のドリフト層の前記ドーピング濃度よりも高く前記基板の前記ドーピング濃度よりも低いドーピング濃度を有する、請求項８４に記載の半導体デバイス。
  86. 前記第１のドリフト層上に拡散層をさらに含み、前記拡散層は、前記第１のドーピング型及び前記第１のドリフト層のドーピング濃度よりも高いドーピング濃度を有する、請求項８５に記載の半導体デバイス。
  87. 前記ドリフト層は、第１のドーピング型を有し、
    前記半導体デバイスは、前記ドリフト層と前記基板との間にバッファ層をさらに含み、前記バッファ層は、前記第１のドーピング型及び前記ドリフト層のドーピング濃度よりも高く前記基板のドーピング濃度よりも低いドーピング濃度を有する、請求項６１に記載の半導体デバイス。
  88. 前記ドリフト層上に拡散層をさらに含み、前記拡散層は、前記第１のドーピング型及び前記ドリフト層の前記ドーピング濃度よりも高いドーピング濃度を有する、請求項８７に記載の半導体デバイス。
  89. 前記再結合領域の厚さが、１ｎｍ～２００μｍの間である、請求項７６に記載の半導体デバイス。
  90. 前記再結合領域の前記厚さは、１μｍ～１０μｍの間である、請求項８９に記載の半導体デバイス。
  91. 基板と、
    前記基板上に、ドリフト層であって、
    前記ドリフト層は、ワイド・バンドギャップ半導体材料を含み、
    前記ドリフト層におけるＺ１／２トラップ密度が、５×１０１３ｃｍ－３未満である、
    ドリフト層と、
    前記ドリフト層に、１つ又は複数の注入領域であって、
    第１の方向に電流を導くように構成された縦型トランジスタ・デバイスを設けるように、及び
    前記第１の方向とは反対の第２の方向に電流を導くように構成されたボディ・ダイオードを設けるように構成された、１つ又は複数の注入領域と、
    を含む、半導体デバイス。
  92. 前記ドリフト層における前記Ｚ１／２トラップ密度は、１×１０１３ｃｍ－３未満である、請求項９１に記載の半導体デバイス。
  93. 前記ワイド・バンドギャップ半導体材料は、炭化ケイ素を含む、請求項９１に記載の半導体デバイス。
JP2023533643A 2020-12-02 2021-11-22 ソフトな回復のボディ・ダイオードを有するパワー・トランジスタ Pending JP2023551901A (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US17/110,027 US11769827B2 (en) 2020-12-02 2020-12-02 Power transistor with soft recovery body diode
US17/110,027 2020-12-02
US17/208,271 2021-03-22
US17/208,271 US11990543B2 (en) 2020-12-02 2021-03-22 Power transistor with soft recovery body diode
PCT/US2021/060286 WO2022119736A1 (en) 2020-12-02 2021-11-22 Power transistor with soft recovery body diode

Publications (1)

Publication Number Publication Date
JP2023551901A true JP2023551901A (ja) 2023-12-13

Family

ID=79230921

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2023533643A Pending JP2023551901A (ja) 2020-12-02 2021-11-22 ソフトな回復のボディ・ダイオードを有するパワー・トランジスタ

Country Status (5)

Country Link
US (2) US11990543B2 (ja)
EP (1) EP4256617A1 (ja)
JP (1) JP2023551901A (ja)
KR (1) KR20230104739A (ja)
WO (1) WO2022119736A1 (ja)

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3964819B2 (ja) 2003-04-07 2007-08-22 株式会社東芝 絶縁ゲート型半導体装置
JP5087828B2 (ja) 2005-08-26 2012-12-05 富士電機株式会社 半導体装置の製造方法
DE102007019551B9 (de) 2007-04-25 2012-10-04 Infineon Technologies Austria Ag Halbleiterbauelement und Verfahren zur Herstellung desselben
CN100592532C (zh) 2007-08-28 2010-02-24 电子科技大学 具有“u”字形漂移区的半导体器件
JP6221436B2 (ja) 2013-07-10 2017-11-01 富士電機株式会社 超接合ｍｏｓｆｅｔとその製造方法およびダイオードを並列接続させた複合半導体装置
CN105122458B (zh) * 2013-09-18 2018-02-02 富士电机株式会社 半导体装置及其制造方法
US20150311325A1 (en) * 2014-04-23 2015-10-29 Cree, Inc. Igbt structure on sic for high performance
WO2016010097A1 (ja) * 2014-07-17 2016-01-21 富士電機株式会社 半導体装置および半導体装置の製造方法
US20170213908A1 (en) 2014-07-25 2017-07-27 United Silicon Carbide, Inc. Self-aligned shielded-gate trench mos-controlled silicon carbide switch with reduced miller capacitance and method of manufacturing the same
JP6903931B2 (ja) 2017-02-13 2021-07-14 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2022060802A (ja) * 2020-10-05 2022-04-15 富士電機株式会社 炭化珪素半導体装置

Also Published As

Publication number Publication date
US20220173238A1 (en) 2022-06-02
KR20230104739A (ko) 2023-07-10
US20240266432A1 (en) 2024-08-08
EP4256617A1 (en) 2023-10-11
US11990543B2 (en) 2024-05-21
WO2022119736A1 (en) 2022-06-09

Similar Documents

Publication Publication Date Title
KR101268171B1 (ko) 도전율이 증가된 ｎｐｔ 반도체채널을 갖춘 반도체소자와 그 제조방법
JP4250144B2 (ja) 高ドープのチャネル伝導領域を持つ半導体装置とその製造方法
JP6066219B2 (ja) 低いソース抵抗を有する電界効果トランジスタデバイス
US8835987B2 (en) Insulated gate bipolar transistors including current suppressing layers
US7646026B2 (en) SiC-PN power diode
US7518197B2 (en) Power semiconductor device
US20080157117A1 (en) Insulated gate bipolar transistor with enhanced conductivity modulation
KR20100085971A (ko) 메사 스텝들을 포함하는 버퍼층들 및 메사 구조들을 가지는 전력 반도체 장치들
KR20110134486A (ko) 실리콘 카바이드 바이폴라 접합 트랜지스터
US9029945B2 (en) Field effect transistor devices with low source resistance
US12087854B2 (en) Vertical semiconductor device with improved ruggedness
EP1737042A1 (en) Voltage-controlled semiconductor device
US11769827B2 (en) Power transistor with soft recovery body diode
JP2006203119A (ja) 接合型電界効果トランジスタ
JP2023551901A (ja) ソフトな回復のボディ・ダイオードを有するパワー・トランジスタ
KR20190124894A (ko) 반도체 소자 및 그 제조 방법
JPH06112494A (ja) 絶縁ゲート型バイポーラトランジスタ
JP2005512329A (ja) 整流ダイオード
CN116848641A (zh) 具有软恢复体二极管的功率晶体管
US20240105832A1 (en) Field effect transistor comprising edge termination area
JP2023535019A (ja) 改善された耐久性を有する縦型ｓｉｃ半導体デバイス
CN116195068A (zh) 功率半导体器件以及操作方法
KR20200068251A (ko) 반도체 소자 및 그 제조 방법

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230829

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230721

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230721

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20240820

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20240822