JP2023547240A - Edaソフト二次開発力を用いたチップ設計方法 - Google Patents
Edaソフト二次開発力を用いたチップ設計方法 Download PDFInfo
- Publication number
- JP2023547240A JP2023547240A JP2023526359A JP2023526359A JP2023547240A JP 2023547240 A JP2023547240 A JP 2023547240A JP 2023526359 A JP2023526359 A JP 2023526359A JP 2023526359 A JP2023526359 A JP 2023526359A JP 2023547240 A JP2023547240 A JP 2023547240A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- design
- temperature
- metal layer
- eda software
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000013461 design Methods 0.000 title claims abstract description 105
- 238000000034 method Methods 0.000 title claims abstract description 41
- 238000011161 development Methods 0.000 title claims abstract description 36
- 230000007613 environmental effect Effects 0.000 claims abstract description 62
- 230000006641 stabilisation Effects 0.000 claims abstract description 24
- 238000011105 stabilization Methods 0.000 claims abstract description 24
- 238000010586 diagram Methods 0.000 claims abstract description 22
- 238000010438 heat treatment Methods 0.000 claims description 54
- 239000002184 metal Substances 0.000 claims description 51
- 238000001514 detection method Methods 0.000 claims description 14
- 230000020169 heat generation Effects 0.000 claims description 13
- 230000005672 electromagnetic field Effects 0.000 claims description 12
- 239000011248 coating agent Substances 0.000 claims description 6
- 238000000576 coating method Methods 0.000 claims description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 5
- 239000010703 silicon Substances 0.000 claims description 5
- 230000017525 heat dissipation Effects 0.000 claims description 4
- 239000000758 substrate Substances 0.000 claims description 4
- 238000004364 calculation method Methods 0.000 claims description 3
- 238000009826 distribution Methods 0.000 claims description 3
- 238000005457 optimization Methods 0.000 abstract description 4
- 238000012795 verification Methods 0.000 abstract description 3
- 239000000463 material Substances 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- 239000010409 thin film Substances 0.000 description 5
- 230000008859 change Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000006378 damage Effects 0.000 description 2
- 238000012938 design process Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 230000033228 biological regulation Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000001066 destructive effect Effects 0.000 description 1
- 230000005670 electromagnetic radiation Effects 0.000 description 1
- 230000005686 electrostatic field Effects 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 230000005865 ionizing radiation Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/31—Design entry, e.g. editors specifically adapted for circuit design
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/392—Floor-planning or layout, e.g. partitioning or placement
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F8/00—Arrangements for software engineering
- G06F8/20—Software design
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F8/00—Arrangements for software engineering
- G06F8/70—Software maintenance or management
- G06F8/77—Software metrics
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- Software Systems (AREA)
- Architecture (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
Description
一般的なチップ設計は消費級、工業級、軍用級などに分けられ、等級ごとはチップの運転可能な温度範囲に対して詳細な期待があり、明らかに一度に最高規格を満たすチップを設計するのはかなり難しいことがあり、高温の限界は半導体の真性化によりPN接合が消失する温度制限に制限される。低温の限界は半導体装置自体の性能変化に制限され、回路動作点が予想から外れて故障する。
チップを設計するEDAソフトウェア開発プラットフォームに少なくとも1つの温度補償に対応する機能モジュールを予め配置しておくステップS11と、
チップ設計開発プラットフォームにおいて温度補償追加を選択し、温度に関する少なくとも1つの環境要件パラメータを入力するステップS12と、
EDAソフトウェア開発プラットフォームによって温度に関する前記環境要件パラメータに基づいて温度補償に必要な発熱電力を自動的に算出し、算出した発熱電力に基づいて前記温度補償に対応する機能モジュールを呼び出して、チップ完成品の設計に追加し、対応する原理図及びレイアウトを作成するステップS13と、を含む。
チップを設計するEDAソフトウェア開発プラットフォームにおいて、金属層追加とアースシールドを含む電磁シールドに対応する少なくとも1つの機能モジュールを予め配置しておくステップS21と、
チップ設計開発プラットフォームにおいて電磁シールド追加を選択し、電磁界強度に関する少なくとも1つの環境パラメータを入力するステップS22と、
EDAソフトウェア開発プラットフォームによって、前記電磁界強度に関する環境パラメータ及びチップ完成品の設計のフレームサイズ及び座標に基づいて、被覆金属層の幅面及び厚さのサイズを自動的に算出し、算出した被覆金属層の幅面及び厚さのサイズに基づいて、前記電磁シールドに対応する機能モジュールを呼び出し、チップ完成品の設計に追加し、対応する原理図及びレイアウトを作成するステップS23と、を含む。
前記ステップS13では、前記温度補償に対応する機能モジュールを呼び出して、チップ完成品の設計に追加し、対応する原理図及びレイアウトを作成する前記ステップは、EDAソフトウェア開発プラットフォームによって、周辺加熱回路と除去されたフレーム内の回路との間の安全圧差を算出することを含む。
前記電磁界強度に関する環境パラメータに基づき、必要な金属層の厚さサイズを算出し、前記チップ完成品の設計のフレームサイズ及び座標と合わせて、チップ表面全体を覆う金属層のサイズ及び座標を得るステップであって、前記金属層は多角形であるステップと、
得られた前記チップ表面全体を覆う金属層のサイズ及び座標に基づき、最上側の金属層が閉じられるまで、前記チップ完成品の設計の周辺の最下層に接地アイランドを追加して成長させ始め、前記チップ完成品の設計を前記金属層で完全に覆うステップであって、前記最上側の金属層においてチップ接点に対応する位置にビアが開けられて、多角形の前記金属層の各々の面が接地されるステップと、を含む。
前記最上側の金属層上の、前記チップの接点層に対するウィンドウズについて所定幅だけ拡張する論理演算を行い、位置及び大きさが接点の位置及び大きさに1対1で対応する前記ビアを備えている、前記チップ全体を覆う前記金属層を得るステップを含む。
ステップS11、チップを設計するEDAソフトウェア開発プラットフォームに少なくとも1つの温度補償に対応する機能モジュールを予め配置しておく。
ステップS12、チップ設計開発プラットフォームにおいて温度補償追加を選択し、温度に関する少なくとも1つの環境要件パラメータを入力する。
ステップS13、EDAソフトウェア開発プラットフォームによって温度に関する前記環境要件パラメータに基づいて温度補償に必要な発熱電力を自動的に算出し、算出した発熱電力に基づいて上述した温度補償に対応する機能モジュールを呼び出し、チップ完成品の設計に追加し、対応する原理図及びレイアウトを作成する。
ステップS21、チップを設計するEDAソフトウェア開発プラットフォームにおいて、金属層追加とアースシールドを含む電磁シールドに対応する少なくとも1つの機能モジュールを予め配置しておく。
ステップS22、チップ設計開発プラットフォームにおいて電磁シールド追加を選択し、電磁界強度に関する少なくとも1つの環境パラメータを入力する。
ステップS23、EDAソフトウェア開発プラットフォームによって電磁界強度に関する前記環境パラメータ及びチップ完成品の設計のフレームサイズ及び座標に基づいて、被覆金属層の幅面及び厚さのサイズを自動的に算出し、算出した被覆金属層の幅面及び厚さのサイズに基づいて、前記電磁シールドに対応する機能モジュールを呼び出し、チップ完成品の設計に追加し、対応する原理図及びレイアウトを作成する。
Claims (10)
- 主な機能の設計及び検証を完了したチップに基づく、EDAソフト二次開発力を用いたチップ設計方法であって、
温度補償を実現するための環境安定化システム、及び電磁シールドを実現するための環境安定化システムのうちの少なくとも1つを自動的に追加することを特徴とする方法。 - 前記温度補償を実現するための環境安定化システムを自動的に追加する場合、
チップを設計するEDAソフトウェア開発プラットフォームに少なくとも1つの温度補償に対応する機能モジュールを予め配置しておくステップS11と、
チップ設計開発プラットフォームにおいて温度補償追加を選択し、温度に関する少なくとも1つの環境要件パラメータを入力するステップS12と、
EDAソフトウェア開発プラットフォームによって温度に関する前記環境要件パラメータに基づいて温度補償に必要な発熱電力を自動的に算出し、算出した発熱電力に基づいて前記温度補償に対応する機能モジュールを呼び出して、チップ完成品の設計に追加し、対応する原理図及びレイアウトを作成するステップS13と、を含むことを特徴とする請求項1に記載のEDAソフト二次開発力を用いたチップ設計方法。 - 前記電磁シールドを実現するための環境安定化システムを自動的に追加する場合、
チップを設計するEDAソフトウェア開発プラットフォームにおいて、金属層追加とアースシールドを含む電磁シールドに対応する少なくとも1つの機能モジュールを予め配置しておくステップS21と、
チップ設計開発プラットフォームにおいて電磁シールド追加を選択し、電磁界強度に関する少なくとも1つの環境パラメータを入力するステップS22と、
EDAソフトウェア開発プラットフォームによって、電磁界強度に関する前記環境パラメータ及びチップ完成品の設計のフレームサイズ及び座標に基づいて、被覆金属層の幅面及び厚さのサイズを自動的に算出し、算出した被覆金属層の幅面及び厚さのサイズに基づいて、前記電磁シールドに対応する機能モジュールを呼び出し、チップ完成品の設計に追加し、対応する原理図及びレイアウトを作成するステップS23と、を含むことを特徴とする請求項1に記載のEDAソフト二次開発力を用いたチップ設計方法。 - 温度に関する前記環境要件パラメータは、少なくとも、温度安定点下限、チップ動作環境温度、パッケージ放熱速度及び推定チップ発熱電力を含む、ことを特徴とする請求項2に記載のEDAソフト二次開発力を用いたチップ設計方法。
- 前記温度補償に対応する機能モジュールは、加熱制御回路と、シリコン基板及び抵抗に基づく加熱回路と、を含み、前記加熱回路中の抵抗の数、分布及び配線サイズが、EDAソフトウェア開発プラットフォームによって、抵抗の発熱電力、前記チップ完成品の設計のフレームサイズ及び座標に基づいて算出されることを特徴とする請求項2又は4に記載のEDAソフト二次開発力を用いたチップ設計方法。
- 前記加熱制御回路は、チップ完成品の設計電源部分と加熱電流制限モジュールとの間に接続され、電源部分のオンオフを制御するための第2温度検出回路と、加熱電流制限モジュールを駆動・制御するための第1温度検出回路と、前記第1及び第2温度検出回路に通信可能に接続され、チップの温度を測定するための正の温度係数抵抗器及び負の温度係数抵抗器と、を含み、前記第1及び第2温度検出回路による制御信号出力の切り替え閾値が、EDAソフトウェア開発プラットフォームによって調整可能に設定されることを特徴とする請求項5に記載のEDAソフト二次開発力を用いたチップ設計方法。
- 前記ステップS12では、少なくとも1つの温度に関する環境要件パラメータを入力する前記ステップは、前記チップ完成品の設計のフレームを除去することを含み、
前記ステップS13では、前記温度補償に対応する機能モジュールを呼び出して、チップ完成品の設計に追加し、対応する原理図及びレイアウトを作成する前記ステップは、EDAソフトウェア開発プラットフォームによって、周辺加熱回路と除去されたフレーム内の回路との間の安全圧差を算出することを含むことを特徴とする請求項2又は4に記載のEDAソフト二次開発力を用いたチップ設計方法。 - 前記ステップS12で入力される温度に関する前記環境要件パラメータは、チップパッケージにより制限される最大サイズを含み、ステップS13では、EDAソフトウェア開発プラットフォームによって、前記チップパッケージにより制限される最大サイズを範囲制約にして、前記温度補償に対応する機能モジュールを追加して原理図及びレイアウトを作成することを特徴とする請求項2又は4に記載のEDAソフト二次開発力を用いたチップ設計方法。
- 前記ステップS23では、電磁シールドが金属層追加である場合、前記電磁シールドに対応する機能モジュールを呼び出し、チップ完成品の設計に追加する前記ステップは、
電磁界強度に関する前記環境パラメータに基づき、必要な金属層の厚さサイズを算出し、前記チップ完成品の設計のフレームサイズ及び座標と合わせて、チップ表面全体を覆う金属層のサイズ及び座標を得るステップであって、前記金属層は多角形であるステップと、
得られたチップ表面全体を覆う金属層のサイズ及び座標に基づき、最上側の金属層が閉じられるまで、前記チップ完成品の設計の周辺の最下層に接地アイランドを追加して成長させ始め、前記チップ完成品の設計を前記金属層で完全に覆うステップであって、前記最上側の金属層においてチップ接点に対応する位置にビアが開けられて、多角形の前記金属層の各々の面が接地されるステップと、を含むことを特徴とする請求項3に記載のEDAソフト二次開発力を用いたチップ設計方法。 - 得られたチップ表面全体を覆う金属層のサイズ及び座標に基づき、最上側の金属層が閉じられるまで、前記チップ完成品の設計の周辺の最下層に接地アイランドを追加して成長させ始め、前記チップ完成品の設計を前記金属層で完全に覆う前記ステップは、
前記最上側の金属層上の、前記チップの接点層に対するウィンドウズについて所定幅だけ拡張する論理演算を行い、位置及び大きさが接点の位置及び大きさに1対1で対応する前記ビアを備えている、前記チップ全体を覆う前記金属層を得るステップを含むことを特徴とする請求項9に記載のEDAソフト二次開発力を用いたチップ設計方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202110748503.7A CN113204936B (zh) | 2021-07-02 | 2021-07-02 | 一种自动添加环境稳定系统的芯片设计方法 |
CN202110748503.7 | 2021-07-02 | ||
PCT/CN2022/096633 WO2023273779A1 (zh) | 2021-07-02 | 2022-06-01 | 利用eda软件二次开发能力的芯片设计方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2023547240A true JP2023547240A (ja) | 2023-11-09 |
JPWO2023273779A5 JPWO2023273779A5 (ja) | 2024-03-04 |
Family
ID=77022711
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2023526359A Pending JP2023547240A (ja) | 2021-07-02 | 2022-06-01 | Edaソフト二次開発力を用いたチップ設計方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US20230385491A1 (ja) |
JP (1) | JP2023547240A (ja) |
CN (1) | CN113204936B (ja) |
WO (1) | WO2023273779A1 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113204936B (zh) * | 2021-07-02 | 2021-09-17 | 苏州贝克微电子有限公司 | 一种自动添加环境稳定系统的芯片设计方法 |
CN114722746B (zh) * | 2022-05-24 | 2022-11-01 | 苏州浪潮智能科技有限公司 | 一种芯片辅助设计方法、装置、设备及可读介质 |
CN116127903B (zh) * | 2023-02-14 | 2023-11-14 | 电子科技大学 | 一种大功率pa芯片版图布局及风洞式自散热封装设计方法 |
CN115994491B (zh) * | 2023-03-24 | 2023-06-30 | 湖南光华防务科技集团有限公司 | 一种灭火弹挂飞温度补偿方法和系统 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7472363B1 (en) * | 2004-01-28 | 2008-12-30 | Gradient Design Automation Inc. | Semiconductor chip design having thermal awareness across multiple sub-system domains |
CN107342279A (zh) * | 2017-06-08 | 2017-11-10 | 唯捷创芯(天津)电子技术股份有限公司 | 一种防电磁干扰的射频模块及其实现方法 |
CN107330173B (zh) * | 2017-06-20 | 2021-01-05 | 嘉兴倚韦电子科技有限公司 | 集成电路后端设计自动化系统 |
CN107784179B (zh) * | 2017-11-13 | 2022-01-04 | 嘉兴倚韦电子科技有限公司 | 集成电路半定制后端设计布线和优化方法 |
CN212873293U (zh) * | 2020-07-09 | 2021-04-02 | 北京锐达芯集成电路设计有限责任公司 | 一种自加热恒温装置 |
CN112507657B (zh) * | 2021-02-05 | 2021-05-18 | 苏州贝克微电子有限公司 | 一种减少仿真时间的辅助芯片设计方法 |
CN113204936B (zh) * | 2021-07-02 | 2021-09-17 | 苏州贝克微电子有限公司 | 一种自动添加环境稳定系统的芯片设计方法 |
-
2021
- 2021-07-02 CN CN202110748503.7A patent/CN113204936B/zh active Active
-
2022
- 2022-06-01 US US18/034,300 patent/US20230385491A1/en active Pending
- 2022-06-01 WO PCT/CN2022/096633 patent/WO2023273779A1/zh active Application Filing
- 2022-06-01 JP JP2023526359A patent/JP2023547240A/ja active Pending
Also Published As
Publication number | Publication date |
---|---|
CN113204936A (zh) | 2021-08-03 |
WO2023273779A1 (zh) | 2023-01-05 |
US20230385491A1 (en) | 2023-11-30 |
CN113204936B (zh) | 2021-09-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2023547240A (ja) | Edaソフト二次開発力を用いたチップ設計方法 | |
US11894345B2 (en) | Integrated voltage regulator and passive components | |
US20080313576A1 (en) | System and method for including protective voltage switchable dielectric material in the design or simulation of substrate devices | |
TW201628148A (zh) | 系統封裝模組以及具有該模組的行動計算裝置 | |
US10090236B2 (en) | Interposer having a pattern of sites for mounting chiplets | |
US9324633B2 (en) | Multi-level package assembly having conductive vias coupled to chip carrier for each level and method for manufacturing the same | |
CN107919348B (zh) | 具有电感的组件及其封装结构 | |
EP3213347A1 (en) | Thermal management of electronic components | |
US10701797B2 (en) | Embedding discrete components having variable dimensions in a substrate | |
US20200411495A1 (en) | Through-board decoupling capacitance arrangements for integrated circuit devices | |
Catalano et al. | Optimization of thermal vias design in PCB-based power circuits | |
CN113591425B (zh) | 一种射频功放芯片异构微封装方法 | |
JP2008102631A (ja) | 半導体集積回路システムの設計方法、半導体集積回路実装基板の設計方法、パッケージの設計方法、半導体集積回路の設計方法、半導体集積回路システムの設計装置、半導体集積回路システム、半導体集積回路実装基板、パッケージ、および半導体集積回路 | |
CN205231052U (zh) | 一种集成电路多功能保护结构 | |
CN202978809U (zh) | 大功率电机驱动控制器的电源供电模块结构 | |
JP4333714B2 (ja) | 半導体装置の設計方法および半導体装置の設計プログラム | |
US6788546B1 (en) | Multi-chip module | |
CN112507538B (zh) | 一种基于场路耦合的固态功率控制器的设计方法 | |
JP5182827B2 (ja) | 電子基板中の信頼性ある積層ビアのための組込み抑制ディスク | |
CN111223785A (zh) | 半导体封装件及其制造方法 | |
JPWO2023273779A5 (ja) | ||
US10224269B2 (en) | Element place on laminates | |
Rangu et al. | A demystifying study of thermal relief pads: Tradeoff between manufacturing and cooling | |
Shen et al. | Thermal modeling and sizing of PCB copper pads | |
JP2008243896A (ja) | 半導体集積回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20230428 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20240221 |
|
A871 | Explanation of circumstances concerning accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A871 Effective date: 20240221 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20240402 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20240624 |