JP2023541726A - 表示パネル - Google Patents

表示パネル Download PDF

Info

Publication number
JP2023541726A
JP2023541726A JP2021553032A JP2021553032A JP2023541726A JP 2023541726 A JP2023541726 A JP 2023541726A JP 2021553032 A JP2021553032 A JP 2021553032A JP 2021553032 A JP2021553032 A JP 2021553032A JP 2023541726 A JP2023541726 A JP 2023541726A
Authority
JP
Japan
Prior art keywords
layer
display panel
electrode
pixel
electric field
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2021553032A
Other languages
English (en)
Inventor
金陽 趙
黎▲セン▼ 陳
志清 石
Original Assignee
深▲セン▼市▲華▼星光▲電▼半▲導▼体▲顕▼示技▲術▼有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 深▲セン▼市▲華▼星光▲電▼半▲導▼体▲顕▼示技▲術▼有限公司 filed Critical 深▲セン▼市▲華▼星光▲電▼半▲導▼体▲顕▼示技▲術▼有限公司
Publication of JP2023541726A publication Critical patent/JP2023541726A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
    • B41M—PRINTING, DUPLICATING, MARKING, OR COPYING PROCESSES; COLOUR PRINTING
    • B41M3/00—Printing processes to produce particular kinds of printed work, e.g. patterns
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
    • B41M—PRINTING, DUPLICATING, MARKING, OR COPYING PROCESSES; COLOUR PRINTING
    • B41M5/00—Duplicating or marking methods; Sheet materials for use therein
    • B41M5/0041—Digital printing on surfaces other than ordinary paper
    • B41M5/0047—Digital printing on surfaces other than ordinary paper by ink-jet printing
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/124—Insulating layers formed between TFT elements and OLED elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/80—Constructional details
    • H10K59/805—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/80—Constructional details
    • H10K59/805—Electrodes
    • H10K59/8052—Cathodes
    • H10K59/80522—Cathodes combined with auxiliary electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/10—Deposition of organic active material
    • H10K71/12—Deposition of organic active material using liquid deposition, e.g. spin coating
    • H10K71/13—Deposition of organic active material using liquid deposition, e.g. spin coating using printing techniques, e.g. ink-jet printing or screen printing
    • H10K71/135—Deposition of organic active material using liquid deposition, e.g. spin coating using printing techniques, e.g. ink-jet printing or screen printing using ink-jet printing
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K2102/00—Constructional details relating to the organic devices covered by this subclass
    • H10K2102/301—Details of OLEDs
    • H10K2102/341—Short-circuit prevention
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/123—Connection of the pixel electrodes to the thin film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/126—Shielding, e.g. light-blocking means over the TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/811—Controlling the atmosphere during processing

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

本発明の実施例は、表示パネルを提供する。表示パネルは、ピクセル電極に電界を発生させる。本発明に係る表示パネルは、電界を発生させる両電極が、電界を発生させる両電極の間の距離が等しくなるように特別に設計されているため、電界の均一性を向上させる。電界補助による発光機能層材料の堆積及び発光機能層の乾燥により、コーヒーステイン効果を抑制することができる。【選択図】図１

Description

本発明は、表示の技術分野に関し、具体的には表示パネルに関する。
インクジェット印刷技術により製造された有機発光ダイオード（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ，ＯＬＥＤ）ディスプレイは、中サイズのＯＬＥＤ分野において小規模の商業化が達成されている。しかし、インクジェット印刷は、以下の問題を有している。即ち、インクの毛細管現象によるエッジ吸収が発生するため、ピクセルエッジ膜厚が厚くなり、これを低減させるために、ピクセル定義層に撥液性を持たせる必要がある。また、印刷の際にピクセル及びノズルにおける溶液の揮発による堆積の不均一化又はノズルの目詰まりを防止するために、インクに高い沸点を持たせる必要がある。
本発明者らは、従来技術を鋭意研究や実施したところ、インクジェット印刷及び真空乾燥の際に、発光機能層中の荷電基が、溶媒の揮発時にコーヒーステインが発生しやすく、発光機能層の品質に影響を与えることを見出した。
本発明の実施例は、構造に電界を発生させ、電界によりインクジェット印刷及び真空乾燥を補助し、コーヒーステインの発生を抑制することができる表示パネルを提供する。
本発明の実施例は、
アレイ基板と、
前記アレイ基板に設けられ、複数のピクセル電極を含むピクセル電極層と、
前記ピクセル電極層と絶縁して前記アレイ基板に設けられ、少なくとも前記ピクセル電極の一部を囲んで設けられる少なくとも１つの電界電極を含む電界電極層と、を備える、表示パネルを提供する。
本発明のいくつかの実施例において、前記電界電極と前記ピクセル電極との間には、隙間が形成され、前記ピクセル電極を囲んで設けられた前記電界電極の一部と前記ピクセル電極との間の隙間の距離は、等しい。
本発明のいくつかの実施例において、前記電界電極と前記ピクセル電極とは、それぞれ対応し、前記電界電極は、前記ピクセル電極を囲んで設けられ、密閉パターンが形成される。
本発明のいくつかの実施例において、前記ピクセル電極は、第１方向に沿って複数列に配列され、第２方向に沿って複数行に配列され、前記電界電極は、前記第１方向に沿って隣接する２列の前記ピクセル電極の間に設けられる第１部分と、前記第２方向に沿って隣接する２行の前記ピクセル電極の間に設けられる第２部分と、を含み、前記第１部分と前記第２部分とは、相互接し、前記第１方向と前記第２方向とは、交差する。
本発明のいくつかの実施例において、前記ピクセル電極は、第１方向に沿って複数列に配列され、第２方向に沿って複数行に配列され、前記電界電極は、前記第１方向に沿って複数列の前記ピクセル電極の間に設けられ、或いは、前記第２方向に沿って複数行の前記ピクセル電極の間に設けられ、前記第１方向と前記第２方向とは、交差する。
本発明のいくつかの実施例において、前記隙間の距離は、１μｍから１０μｍの間にある。
本発明のいくつかの実施例において、前記隙間の距離は、２μｍから５μｍの間にある。
本発明のいくつかの実施例において、前記アレイ基板は、薄膜トランジスタをさらに含み、前記表示パネルは、平坦化層をさらに含み、前記ピクセル電極層は、前記薄膜トランジスタに接続されるように前記平坦化層に設けられる。
本発明のいくつかの実施例において、前記薄膜トランジスタは、積層された半導体層と、ゲート絶縁層と、ゲート層と、層間絶縁層と、ドレイン配線と、ソース配線とを備え、前記電界電極層は、信号配線層であり、前記電界電極層は、前記ゲート層と同層に設けられ、或いは、前記ソース配線及び前記ドレイン配線と同層に設けられる。
本発明のいくつかの実施例において、前記電界電極層は、補助電極層であり、前記電界電極層と前記ピクセル電極層とは、同層に設けられる。
本発明のいくつかの実施例において、前記表示パネルは、ピクセル定義層をさらに含み、前記ピクセル定義層は、前記ピクセル電極層の前記アレイ基板から離間する側に設けられ、前記ピクセル定義層には、前記ピクセル電極に対応する開口部が設けられる。
本発明のいくつかの実施例において、前記ピクセル定義層の前記アレイ基板に近接する側は、親液性であり、前記ピクセル定義層の前記アレイ基板から離間する側は、撥液性である。
本発明のいくつかの実施例において、前記アレイ基板は、基板の片側に順次積層された遮光層と、第１コンデンサ極板と、緩衝層と、半導体層と、第２コンデンサ極板と、ゲート絶縁層と、ゲート層と、層間絶縁層と、ドレイン配線と、ソース配線と、補助陰極配線と、パッシベーション層と、平坦化層とを備え、ピクセル電極層と電界電極層とは、平坦化層に設けられる。
本発明のいくつかの実施例において、前記電界電極層に用いられた材料は、金、銀、銅、アルミニウムと透明な金属酸化物のうちの一つ又は複数の組み合わせである。
本発明の実施例は、
アレイ基板と、
前記アレイ基板に設けられ、複数のピクセル電極を含むピクセル電極層と、を備え、
前記ピクセル電極は、第１電極部と、第２電極部とを備え、前記第１電極部は、少なくとも前記第２電極部の一部を囲んで設けられる、表示パネルをさらに提供する。
本発明のいくつかの実施例において、前記第１電極部と前記第２電極部との間には、隙間が形成され、前記第２電極部を囲んで設けられた前記第１電極部の一部と前記第２電極部との間の隙間の距離は、等しい。
本発明のいくつかの実施例において、前記アレイ基板は、薄膜トランジスタをさらに含み、前記表示パネルは、平坦化層をさらに含み、前記ピクセル電極層は、前記薄膜トランジスタに接続されるように前記平坦化層に設けられ、
各前記薄膜トランジスタは、それぞれ１つの前記第１電極部又は前記第２電極部の電圧を制御する。
本発明のいくつかの実施例において、前記ピクセル電極は、ｍ行×ｎ列のサブピクセル電極を含み、隣接する前記サブピクセル電極同士間には、隙間が形成され、前記サブピクセル電極は、第１サブピクセル電極と、第２サブピクセル電極とを含み、前記第１サブピクセル電極は、少なくとも前記第２サブピクセル電極の一部を囲んで設けられ、ｍ及びｎは、３以上の正の整数である。
本発明のいくつかの実施例において、前記表示パネルは、薄膜トランジスタと、平坦化層とをさらに含み、前記ピクセル電極層は、前記薄膜トランジスタに接続されるように前記平坦化層に設けられ、
各前記薄膜トランジスタは、それぞれ１行の前記サブピクセル電極の電圧を制御し、或いは、それぞれ１列の前記サブピクセル電極の電圧を制御する。
本発明のいくつかの実施例において、前記表示パネルは、薄膜トランジスタ及び平坦化層をさらに含み、前記ピクセル電極層は、前記薄膜トランジスタに接続されるように前記平坦化層に設けられ、
各前記薄膜トランジスタは、それぞれ１つの前記サブピクセル電極の電圧を制御する。
本発明は、下記の有益な効果を奏する。
本発明の実施例は、表示パネルを提供する。表示パネルは、ピクセル電極層と電界電極層との間の電圧差を制御するか、又はピクセル電極層の内部に発生する電圧差を制御することにより、ピクセル電極に電界を発生させることができる。本発明に係る表示パネルは、電界を発生させる両電極が、電界を発生させる両電極の間の距離が等しくなるように特別に設計されている。即ち、電界を発生させる両電極の形状を一致させることにより、電界の均一性が向上する。電界の垂直成分は、発光機能層材料中の荷電基にピクセル電極層への付着力を与え、インクジェット印刷時に発光機能層材料のインクのピクセル電極層への付着を促進する。電界補助による発光機能層材料の堆積は、コーヒーステインの発生を抑制し、発光機能層の薄膜の品質を効果的に向上させることで、表示パネルのデバイス性能を向上させることができる。
本発明の実施例の技術的手段をより明確に説明するために、以下の実施例の説明で必要となる添付図面を簡単に紹介し、以下の説明における図面は、本発明の幾つかの実施例に過ぎなく、当業者にとっては創造的努力なしにこれらの図面から他の図面を導き出すこともできることは明らかである。
本発明の実施例に係る表示パネルの第１の構造概略図である。 本発明の実施例に係る表示パネルの第１の平面図である。 本発明の実施例に係る表示パネルの第２の平面図である。 本発明の実施例に係る表示パネルの第３の平面図である。 本発明の実施例に係る表示パネルの第４の平面図である。 本発明の実施例に係る表示パネルの第５の平面図である。 本発明の実施例に係る表示パネルの第２の構造概略図である。 本発明の実施例に係る表示パネルの第３の構造概略図である。 本発明の実施例に係る表示パネルの第６の平面図である。
以下、本発明の実施例における図面を参照しながら、本発明の実施例における技術的手段を明確かつ完全に説明するが、説明した実施例は本発明の実施例のすべてではなく、単に実施例の一部であることは明らかである。本発明における実施例に基づいて、当業者が創造的努力なしに取得したすべての他の実施例は、いずれも本発明の保護範囲に属している。また、ここで記載する具体的な実施形態は本発明を説明や解釈するためのものであり、本発明を限定するためのものではないことは理解されたい。本発明において、反対の説明がなされない場合、「上」及び「下」などの使用される方向語は、通常、装置が実際に使用されている状態又は稼働している状態における上及び下を意味し、具体的に添付図面における図面方向であるが、「内」及び「外」は、装置の輪郭について示すものである。
本発明の実施例は、表示パネルを提供する。以下、それぞれについて詳細に説明する。なお、以下の実施例の説明順序は、実施例の好ましい順序を限定するものではない。
図１～図２を参照して、図１は、本発明の実施例に係る表示パネルの第１の構造概略図である。図２は、本発明の実施例に係る表示パネルの第１の平面図である。本発明に係る表示パネル１０は、アレイ基板１と、ピクセル電極層２と、電界電極層３と、を備える。ピクセル電極層２がアレイ基板１に設けられる。電界電極層３がアレイ基板１に設けられる。電界電極層３がピクセル電極層２と絶縁して設けられる。電界電極層３が複数の電界電極３ａを含む。電界電極３ａが少なくともピクセル電極層２の一部を囲んで設けられる。
ピクセル電極層２に発光機能層を作製する場合、発光機能層の膜層の均一性を高めるために、ピクセル電極層２と電界電極層３との間に電界が形成されるように、ピクセル電極層２と電界電極層３とに異なる電圧を印加して電圧差を形成してもよい。ピクセル電極層２と電界電極層３との間に形成される電界は、水平成分と垂直成分とを有する。電界の垂直成分は、発光機能層材料中の荷電基にピクセル電極層２への付着力を与え、インクジェット印刷時に発光機能層材料のインクのピクセル電極層２への付着を促進する。インクジェット印刷及び真空乾燥工程を電界により補助することにより、発光機能層中の荷電基の堆積時及び溶媒揮発時のコーヒーステイン効果を効果的に抑制し、ナノ粒子の成膜品質を向上させることができる。
電界電極３ａとピクセル電極２ａとの間には、隙間Ｄが形成される。ピクセル電極２ａを囲んで設けられた電界電極３ａの一部とピクセル電極２ａとの間の隙間Ｄの距離は、等しい。
コーヒーステイン効果をより良好に抑制し、ナノ粒子の成膜品質を向上させるためには、電界補助によるインクジェット印刷及び真空乾燥時における電界の均一性が特に重要である。本発明に係る表示パネル１０は、ピクセル電極層２を囲んで設けられる電界電極層３とピクセル電極層２との間の隙間Ｄの距離を等しくすることにより、ピクセル電極層２と電界電極層３との間により均一性の高い電界を形成することができる。また、電界の均一性が向上すると、電界補助により印刷される発光機能層の均一性が効果的に向上し、発光素子の性能が向上する。
アレイ基板１は基板１’を含む。基板１’は、このタッチ電極構造を載置するためのベース部材である。例えば、基板１’は、ガラス、有機ガラス、機能性ガラス（ｓｅｎｓｏｒ ｇｌａｓｓ）、硬質絶縁膜、軟質絶縁膜又はフレキシブル基板であってもよい。
機能性ガラスは、極薄ガラスに透明金属酸化物導電膜をスパッタリング法によりめっきし、高温アニール処理して得られるものである。フレキシブル基板に用いられる材料は、ポリマー材料である。具体的には、フレキシブル基板に用いられる材料は、ポリイミド（ＰＩ）、ポリエチレン（ＰＥ）、ポリプロピレン（ＰＰ）、ポリスチレン（ＰＳ）、ポリエチレンテレフタレート（ＰＥＴ）又はポリエチレンナフタレート（ＰＥＮ）であってもよい。ポリマー材料は柔軟性に優れ、軽量で、耐衝撃性に優れ、フレキシブル表示パネルに適用されている。ポリイミドは、良好な耐熱性及び安定性も実現することができる。
ピクセル電極層２は、金属と透明金属酸化物との積層又は透明金属酸化物を用いて設けられてもよい。ピクセル電極層２は、グラフェン材料、金属材料、遷移金属カルコゲン化合物等の材料を用いてもよい。
具体的には、遷移金属硫化物は、硫化モリブデン（ＭｏＳ2）、セレン化モリブデン（ＭｏＳｅ2）、硫化タングステン（ＷＳ2）又はセレン化タングステン（ＷＳｅ2）を含む。
透明金属酸化物層に用いられる材料は、インジウムガリウム亜鉛酸化物、インジウム亜鉛スズ酸化物、インジウムガリウム亜鉛スズ酸化物、インジウムスズ酸化物、インジウム亜鉛酸化物、インジウムアルミニウム亜鉛酸化物、インジウムガリウムスズ酸化物又はアンチモンスズ酸化物のいずれかを含む。これらの材料は、優れた導電性と透明性を有するとともに、表示パネル全体の厚さに影響を与えないように厚さが薄い。また、人体に有害な電子放射や紫外光、赤外光を減らすことができる。金属層に用いられる材料は、銀、アルミニウム、ニッケル、クロム、モリブデン、銅、タングステン又はチタンのいずれかである。金属は導電性に優れ、コストが安く、陽極の導電性を確保するとともに製造コストを削減することができる。
一実施例において、ピクセル電極層２は、インジウムスズ酸化物／銀／インジウムスズ酸化物を積層することにより形成される。なお、ピクセル電極層２は、発光素子の陽極又は陰極であってもよい。本発明では、ピクセル電極層２が陽極である場合を例として説明する。
電界電極層３に用いられた材料は、金、銀、銅、アルミニウム、及び透明な金属酸化物のうちの一つ又は複数の組み合わせである。絶縁配置とは、ピクセル電極層２と電界電極層３との間に空隙があることをいう。例えば、ピクセル電極層２と電界電極層３との間には、パッシベーション層、層間絶縁層又はバッファ層などの無機膜層が設けられて絶縁している。具体的な配置方式は、具体的な表示パネル１０に応じて適宜変更することができ、ここではその説明を省略する。なお、本発明に係るピクセル電極層２と電界電極層３とがアレイ基板１に設けられているとは、ピクセル電極層２と電界電極層３とがアレイ基板の同じ側に設けられていることを意味する。ピクセル電極層２と電界電極層３とがアレイ基板１の表面に近接して設けられることを限定するものではない。なお、図中のピクセル電極層２と電界電極層３との相対的な位置関係は、模式的なものであり、本発明を限定するものではない。
アレイ基板１は、薄膜トランジスタ５をさらに含む。表示パネル１０は、平坦化層２３をさらに含む。ピクセル電極層は、薄膜トランジスタ５に接続されるように平坦化層２３に設けられる。さらに、薄膜トランジスタ５は、半導体層１４と、ゲート絶縁層１６と、ゲート層１７と、層間絶縁層１８と、ドレイン配線１９と、ソース配線２０とを備える。
アレイ基板１は、基板１’の一側に順次積層された遮光層１１と、第１コンデンサ極板１２と、緩衝層１３と、半導体層１４と、第２コンデンサ極板１５と、ゲート絶縁層１６と、ゲート層１７と、層間絶縁層１８と、ドレイン配線１９と、ソース配線２０と、補助陰極配線２１と、パッシベーション層２２と、平坦化層２３とをさらに備える。ピクセル電極層２と電界電極層３とは、平坦化層２３に設けられる。図１に示す実施例において、電界電極層３は補助陰極層である。半導体層１４は、ドレイン領域１４１、活性領域１４２及びソース領域１４３を備える。ピクセル定義層４に開口部４ａが設けられる。
図１は、薄膜トランジスタ５がトップゲート構造である場合を例として模式的に示す。なお、本発明は、表示パネル１０に含まれる薄膜トランジスタ５の構成を限定するものではなく、トップゲート型薄膜トランジスタであってもよいし、ボトムゲート型薄膜トランジスタであってもよいし、ダブルゲート型薄膜トランジスタであってもよいし、シングルゲート型薄膜トランジスタであってもよい。薄膜トランジスタの具体的な構成については、本発明ではその説明を省略する。
図１に示す表示パネル１０において、電界電極層３は、補助電極層であり、電界電極層３とピクセル電極層２とは、同層に設けられる。補助電極層は、補助陰極層として平面陰極に接続され、平面陰極の電圧降下を低減するためのものである。補助陰極配線２１により補助陰極層、即ち電界電極層３の電位を制御し、電界電極層３とピクセル電極層２との間に電圧差が形成されることで、ピクセル電極層２と電界電極層３との間に電界が形成される。補助陰極層とピクセル電極２ａとは、同一のサブピクセルにあり、補助陰極層とピクセル電極２ａとの間隔が小さい。電界電極層３として用いられる補助陰極層とピクセル電極２ａとで電界を形成することにより、形成される電界の強度を増大することで、インクジェット印刷時により大きな電界力補助作用を得ることができる。
隙間Ｄの距離は、１μｍから１０μｍの間にある。さらに、隙間Ｄの距離は、２μｍから５μｍの間にある。具体的には、隙間Ｄの距離は、１μｍ、２μｍ、３μｍ、４μｍ、５μｍ、６μｍ、７μｍ、８μｍ、９μｍ又は１０μｍであってもよい。隙間Ｄの距離は、加工精度及び形成される電界強度を総合的に配慮して、１μｍ～１０μｍの範囲内に設定される。隙間Ｄが大きすぎると、ピクセル電極層２と電界電極層３との間に十分に強い電界を形成することができない。隙間Ｄが小さすぎると、製造工程の精度が達成されにくく、短絡が発生しやすくなり、発光素子の動作に影響を与える。本発明に係る隙間Ｄの距離は、発光機能層の堆積を補助するように、ピクセル電極層２と電界電極層３との間に電界を発生させる最適な隙間Ｄの距離である。隙間Ｄの値は、電界の強度に影響を及ぼすため、発光機能層の堆積の均一性に影響を及ぼす。隙間Ｄの距離の範囲は、均一で強度が適切な電界を得るために、複数の実験を経て得られたものであり、当業者が容易に想到される技術的手段ではない。
表示パネル１０は、ピクセル定義層４をさらに含む。ピクセル定義層４は、ピクセル電極層２のアレイ基板１から離間する側に設けられる。ピクセル定義層４に開口部４ａが設けられる。開口部４ａはピクセル電極２ａに対応して設けられる。
ピクセル定義層４のアレイ基板１に近接する側は、親液性であり、ピクセル定義層４のアレイ基板１から離間する側は、撥液性である。
親液性とは、材料表面が液体媒質に容易に濡れたり溶けたりすることをいう。撥液性（疎液性ともいう）とは、親液性とは逆に、材料表面が液体媒質に濡れたり溶けたりすることが困難であることをいう。材料表面の親液性及び撥液性は、主にその表面構造や官能基の性質により決定される。本発明では、製造プロセスパラメータを調整することによってピクセル定義層４の親液性・撥液性を変更調整することができる。例えば、現像処理及び硬化処理のパラメータを調整することにより、ピクセル定義層４の親液性・撥液性を変更調整することができる。このようにピクセル定義層４を配置することにより、異なる印刷プロセス、インクの種類及び膜層の厚さに対応することができ、ピクセル定義層４を異なる表示パネルの要求に容易に合致させることができる。
具体的には、ピクセル定義層４の厚さは、材料の親液性・撥液性に影響を与え、例えば、撥液材料が薄い場合に、撥液性を有しない。また、材料を酸素（Ｏ2）又は窒素（Ｎ2）プラズマ処理することで撥液性から親液性に変更することができ、材料をフッ素（Ｆ）プラズマ処理することで親液性から撥液性に変更することができる。
本発明の実施例に係る表示パネル１０において、電界電極３ａは、ピクセル電極２ａの一部を囲んで設けられる。例えば、ピクセル電極２ａが円形である場合に、ピクセル電極２ａの半分を囲むような半円状の電界電極３ａが設けられる。また、ピクセル電極２ａが楕円形である場合に、ピクセル電極２ａを囲むようなＵ字状の電界電極３ａが設けられる。
図２に示すように、電界電極３ａとピクセル電極２ａとは、それぞれ対応する。電界電極３ａは、ピクセル電極２ａを囲んで設けられ、密閉パターンが形成される。
本実施例において、電界電極３ａは、ピクセル電極２ａを囲んで設けられ、密閉パターンが形成されている。電界電極３ａとピクセル電極２ａとの間に電界が形成されるときに、電界電極３ａ及びピクセル電極２ａのそれぞれに電圧が印加する。また、電界電極３ａがピクセル電極２ａを囲んで密閉パターンが形成されるとともに、それぞれの電界電極３ａとピクセル電極２ａとの隙間Ｄの距離が一致する場合、即ち、電界を形成する両電極間の距離が一致する場合には、電界の均一性が向上する。
また、電界電極３ａとピクセル電極２ａとは、それぞれ対応し、独立して設けられている。この構成により、電界形成時に各ピクセル電極２ａに独立した電界を形成することができる。独立した電界を形成することにより、発光機能層の異なる色のピクセルの独立作製が容易になり、各ピクセル電極の電界を独立して制御することができる。これにより、表示パネル１０は、異なるピクセル配列が要求される発光機能層の作製に対応することができる。
なお、図２では、電界電極３ａがそれぞれピクセル電極２ａに対応する場合を例として説明する。いくつかの実施例において、電界電極層３は、複数の電界電極３ａを形成する連続パターンを含む。図３を参照して、図３は本発明の実施例に係る表示パネルの第２の平面図である。ピクセル電極２ａを囲む電界電極３ａを連続パターンとして設けることで、電界電極層３における複数の電界電極３ａに同時に電圧を印加することができる。例えば、同一行の電界電極３ａに同時に電圧を印加し、さらにその行に電界が形成されるように、その行に対応するピクセル電極２ａの電圧を制御する。これにより、同一行のピクセルが同一色の発光機能層である場合に、発光機能層の作製効率を向上させることができる。
図４を参照し、図４は本発明の実施例に係る表示パネルの第３の平面図である。ピクセル電極層２は、第１方向ｘに沿って複数列に配列され、第２方向ｙに沿って複数行に配列される。ピクセル電極層２の間に空隙Ｓをそれぞれ有する。電界電極３ａは、第１方向ｘに沿って隣接する２列のピクセル電極２ａの間に設けられる第１部分３１ａと、第２方向ｙに沿って複数行のピクセル電極２ａの間に設けられる第２部分３２ａと、を含む。第１部分３１ａと第２部分３２ａとは、互いに接続される。第１方向ｘと第２方向ｙとは、交差する。本発明において、第１方向ｘはｘ軸に沿って延びる方向であり、第２方向ｙはｙ軸に沿って延びる方向であるので、第１方向をｘとし、第２方向をｙとして説明する。図３では、第１方向ｘと第２方向ｙとが直交する場合を例に示しているが、実際には、第１方向ｘと第２方向ｙとは、互いに交差する任意の２つの方向であってもよい。なお、図２、図３ではピクセル電極層２を楕円形に配置するが、図４ではピクセル電極層２を矩形に配置するが、ピクセル電極層２は他の形状に配置されてもよい。例えば、ピクセル電極層２を円形、菱形等の、ピクセルを容易に配列するパターンに設けてもよく、本発明はこれに限定されるものではない。
なお、電界電極３ａは、第１方向ｘに沿って複数列のピクセル電極２ａの間に設けられ、第２方向ｙに沿って複数行のピクセル電極２ａの間に設けられる。電界電極３ａは、図４に示すように、第１方向ｘ及び第２方向ｙの両方向に沿ってメッシュ状に空隙に設けられてもよい。
図５を参照し、図５は本発明の実施例に係る表示パネルの第４の平面図である。ピクセル電極層２は、第１方向ｘに沿って複数列に配列され、第２方向ｙに沿って複数行に配列される。ピクセル電極層２の間に空隙Ｓを有する。電界電極３ａは、第１方向ｘに沿って複数列のピクセル電極２ａの間に設けられるか、又は第２方向ｙに沿って複数行のピクセル電極２ａの間に設けられる。即ち、電界電極３ａは、第１方向ｘ又は第２方向ｙのいずれかの方向に沿って長尺状に上記空隙に設けられていてもよい。又は、電界電極３ａの一部は、第１方向ｘに沿って膜層内に設けられ、電界電極３ａの他の一部は、第２方向ｙに沿って他の膜層内に設けられる。同様に、第１方向ｘと第２方向ｙとは、互いに交差する任意の２つの方向であってもよい。
電界電極層３が信号配線層である。電界電極層３とゲート層１７とは、同層に設けられる。又は電界電極層３とソース配線２０、ドレイン配線１９とは、同層に設けられる。即ち、信号配線層は、走査信号配線３１及びデータ信号配線３２を含む。電界電極層３は、走査信号配線３１又はデータ信号配線３２であってもよく、又は、走査信号配線３１及びデータ信号配線３２によりピクセル電極層２を囲んで形成されていてもよい。
例えば、電界電極層３が走査信号配線３１である場合に、第１方向ｘに沿ってピクセル電極２ａ間の空隙Ｓに配列されていてもよい。走査信号配線３１とピクセル電極２ａとのそれぞれに電圧を印加することにより、走査信号配線３１とピクセル電極２ａとの間に、第２方向ｙに沿った電界線を有する均一な水平電界が形成される。データ信号配線３２とピクセル電極２ａとの電界の形成方法は、上記と同様であるため、ここではその説明を省略する。
なお、電界電極層３が走査信号配線３１及びデータ信号配線３２である場合に、電界電極層３が、第１方向ｘ及び第２方向ｙに沿ってピクセル電極２ａの間の空隙Ｓにメッシュ状に配列されていてもよい。電界電極層３とピクセル電極２ａとが形成される電界は、電界線が電界電極層３からピクセル電極２ａへ向かって均一な電界である。又は、電界電極層３とピクセル電極２ａとが形成される電界は、電界線がピクセル電極２ａから電界電極層３へ向かって均一な電界である。
本実施例において、電界は、薄膜トランジスタ５における信号配線とピクセル電極とによって形成されるものである。サブピクセルの発光機能層を印刷する際に、その周囲のサブピクセルの発光機能層が既に印刷された場合には、ピクセル電極層２と電界電極層３との間の電界を選択してインクジェット印刷を行うことができる。これにより、周囲の発光機能層によって形成される膜層の厚さがピクセル電極層２を電気的に遮蔽することを防止することができ、また、電界力の作用に影響を与えることにより、サブピクセルの発光機能層の印刷効果を保証することができ、インクをより均一に堆積させることができる。なお、電界電極層３は、リセット信号配線等の表示パネル１０における他の配線であってもよく、本発明は、これに限定されるものではない。
図６を参照して、図６は本発明の実施例に係る表示パネルの第５の平面図である。本発明の実施例に係る表示パネル１０は、アレイ基板１と、ピクセル電極層２とを備える。ピクセル電極層２がアレイ基板１に設けられる。ピクセル電極層２が複数のピクセル電極２ａを含む。
ピクセル電極２ａは、第１電極部２Ａと、第２電極部２Ｂとを備える。第１電極部２Ａは、少なくとも第２電極部２Ｂの一部を囲んで設けられる。
第１電極部２Ａと第２電極部２Ｂとの間には、隙間Ｇが形成される。各第１電極部２Ａの一部と第２電極部２Ｂとの間の隙間Ｇの距離は、等しい。
図８に示す実施例により、表示パネル１０が提供される。当該表示パネル１０は、他の電極の電圧値を制御する必要をなくすように、ピクセル電極２ａにおける第１電極部２Ａと第２電極部２Ｂとを用いて電界を直接形成する。ピクセル電極２ａに電界が形成され、電界補助による発光機能層の堆積時に、発生する電界作用力が大きく、発光機能層の堆積をより均一にすることができる。また、第１電極部２Ａが第２電極部２Ｂを囲むように設けられているので、第１電極部２Ａと第２電極部２Ｂとによって発生する電界の均一性を高めるに有利である。
図７を参照し、図７は本発明の実施例に係る表示パネルの第２の構造概略図である。表示パネル１０は、薄膜トランジスタ５と、平坦化層２３とをさらに含む。ピクセル電極層２は、薄膜トランジスタ５に接続されるように平坦化層２３に設けられる。
図８を参照し、図８は本発明の実施例に係る表示パネルの第３の構造概略図である。各薄膜トランジスタ５は、それぞれ１つの第１電極部２Ａ又は第２電極部２Ｂの電圧を制御する。各薄膜トランジスタ５は、第１電極部２Ａ又は第２電極部２Ｂの間に電圧差が形成されるように、それぞれ１つの電極部の電圧を制御する。これにより、サブピクセル内の電位差及び電界を細かく調整することができる。
図９を参照し、図９は本発明の実施例に係る表示パネルの第６の平面図である。ピクセル電極２ａは、ｍ行×ｎ列のサブピクセル電極２ａ’を含む。隣接するサブピクセル電極２ａ’同士間には、隙間が形成される。サブピクセル電極２ａ’は、複数の第１サブピクセル電極２１ａ’と、少なくとも１つの第２サブピクセル電極２２ａ’とを含む。第１サブピクセル電極２１ａ’は、少なくとも第２サブピクセル電極２２ａ’の一部を囲んで設けられる。ｍ及びｎは、３以上の正の整数である。サブピクセル電極２ａ’の間は互いに絶縁され、図中では、黒実線のみで区画されている。
なお、ピクセル電極２ａを適宜分割し、分割領域面積のピクセル電極２ａ面積全体における占有率が制御可能である。このため、ピクセル電極２ａをｍ行×ｎ列のサブピクセル電極２ａ’に分けて、発光効果に影響を与えない。
ピクセル電極２ａには行列方向のサブピクセル電極２ａ’が形成され、複雑なパターニング方法を必要とせずに、製造工程が簡単である。また、このようなサブピクセル電極２ａ’の配列は、対応する薄膜トランジスタの作製にも便利となる。また、サブピクセル電極２ａ’間の間隔が近く、強い電界力が発生可能であり、電析効果をより一層改善し、電界補助による発光機能層の堆積に要する時間を短縮し、成膜品質を向上させることができる。
各薄膜トランジスタ５は、それぞれ１行のサブピクセル電極２ａ’の電圧を制御するか、又は、それぞれ１列のサブピクセル電極２ａ’の電圧を制御するか、又は、それぞれ１つのサブピクセル電極２ａ’の電圧を制御する。図９では、各サブピクセル領域に２つの薄膜トランジスタ５のみを示しているが、本発明は、これに限定されるものではない。
各薄膜トランジスタ５は、それぞれ１行のサブピクセル電極２ａ’の電圧を制御するか、又はそれぞれ１列のサブピクセル電極２ａ’の電圧を制御することにより、サブピクセルに高電位・低電位を形成することができる。行列間の高電位・低電位によりサブピクセル電極２ａ’とサブピクセル電極２ａ’との間に電圧差が形成されることで、電界が形成される。薄膜トランジスタ５が１行又は１列のサブピクセル電極２ａ’の電圧を制御する場合に、最中心の１行のサブピクセル電極２ａ’を第２電極部２Ｂとし、周囲のサブピクセル電極２ａ’を第１電極部２Ａとすることができる。サブピクセル電極２ａ’の間の電界強度が大きく、発光機能層の印刷プロセスを補助するのに十分な電界力を提供することができる。また、この方式によれば、必要とする薄膜トランジスタ５が少なく、製造の難度及び精度を低減させることができる。
各薄膜トランジスタ５は、サブピクセル電極２ａ’とサブピクセル電極２ａ’との間に電圧差が形成されるように、それぞれ１つのサブピクセル電極２ａ’の電圧を制御する。これにより、サブピクセル内の電位差及び電界を細かく調整することができる。図９では、ｍを３とし、ｎを３とすることを例として、ピクセル電極２ａを３×３の９つのサブピクセル電極２ａ’に分割する。また、図７におけるサブピクセル電極２ａ’は、ａを１とすることを例として、最外の１周のサブピクセル電極２ａ’が第１電極部２Ａを形成し、中心の１つのサブピクセル電極２ａ’が第２電極部２Ｂを形成するためのものである。
本実施例では、第１サブピクセル電極２１ａ’を第１電極部２Ａとして、第２サブピクセル電極２２ａ’を第２電極部２Ｂとして機能する。ピクセル電極２ａを複数のサブピクセル電極２ａ’に分割し、異なる位置のサブピクセル電極２ａ’の電圧を制御して電界を形成することにより、第１電極部２Ａと第２電極部２Ｂとの相対位置及び相対面積を容易に制御し、所望の均一な電界の形態をより容易に制御する。
本発明の実施例に係る表示パネル１０は、ピクセル電極層２と電界電極層３との間の電圧差を制御するか、又はピクセル電極層２の内部に発生する電圧差を制御することにより、ピクセル電極２ａに電界を発生させることができる。また、本発明に係る表示パネル１０は、電界を発生させる両電極が、電界を発生させる両電極の間の距離が等しくなるように特別に設計されている。即ち、電界を発生させる両電極の形状を一致させることにより、電界の均一性が向上する。電界の垂直成分は、発光機能層材料中の荷電基にピクセル電極層２への付着力を与え、インクジェット印刷時に発光機能層材料のインクのピクセル電極層２への付着を促進する。電界補助による発光機能層材料の堆積により、コーヒーステイン効果を抑制し、発光機能層の薄膜の品質を効果的に向上させることで、表示パネル１０のデバイス性能を向上させることができる。
また、本発明の表示パネル１０に発生する電界は、発光機能層材料の乾燥時にも用いられてもよい。発光機能層材料を乾燥処理するときに、ピクセル電極層２における均一な電界により発光機能層溶液中の荷電基を固定する。これにより、溶媒揮発時に荷電基を移動させることを抑制し、膜厚が均一な発光機能層を得、コーヒーステイン現象の発生を防止し、高品質の薄膜を得ることができる。乾燥段階の電界により荷電基を固定すると、溶媒の揮発の際に、吸気を厳しく制御することなく乾燥処理するので、真空乾燥処理を大幅に簡略化し、加工効率を向上させる。
また、本発明に係る表示パネル１０は、電界を形成する２つの電極の形状を設計し、電極の隣り合うそれぞれの隙間Ｄや隙間Ｇの距離が等しい。これにより、両電極は均一な電界を発生させることができ、電界補助堆積又は電界補助乾燥時に荷電基が移動する分散経路を最適化し、膜層の堆積をより均一にする。さらに、表示パネル１０の表示効果及びデバイス性能を向上させることができる。
なお、本発明に係る表示パネル１０の構造は、他の膜層の堆積及び乾燥にも用いられてもよい。具体的には、膜層中の溶質は、無機ナノ粒子、貴金属ナノ粒子、コロイドナノシート、及びコロイドナノ棒状ナノ膜層の１種以上の組み合わせであるものに適用される。さらに、ナノ粒子は、硫酸バリウム（ＢａＳＯ4）、炭酸カルシウム（ＣａＣＯ3）、セレン化亜鉛（ＺｎＳｅ）、硫化カドミウム（ＣｄＳ）、二酸化チタン（ＴｉＯ2）、チタン酸バリウム（ＢａＴｉＯ3）、硫化亜鉛（ＺｎＳ）、酸化ジルコニウム（ＺｒＯ2）、窒化ケイ素（Ｓｉ3Ｎ4）、酸化スズ（ＳｎＯ）及び酸化亜鉛（ＺｎＯ）の１種以上の組み合わせであってもよい。
本発明において、発光機能層溶液中の溶質は、量子ドット材料であってもよい。具体的には、量子ドット材料の発光コア材料は、ＺｎＣｄＳｅ2、ＩｎＰ、Ｃｄ2ＳＳｅ、ＣｄＳｅ、Ｃｄ2ＳｅＴｅ及びＩｎＡｓの１種以上の組み合わせである。量子ドット材料の無機保護シェル材料は、ＣｄＳ、ＺｎＳｅ、ＺｎＣｄＳ2、ＺｎＳ、ＺｎＯの１種以上の組み合わせである。量子ドット材料は、ヒドロゲル充填量子ドット構造、ＣｄＳｅ－ＳｉＯ2量子ドット及びペロブスカイト量子ドットを更に含んでもよい。量子ドット材料の表面配位子は、アミン、酸、チオール及び有機リンの１種以上の組み合わせを含む。発光機能層溶液中の溶媒は、無色透明で低沸点の有機又は無機溶媒であってもよい。例えば、溶媒は、脱イオン水、メタノール、エタノール、エチレングリコール、プロピレングリコール、酢酸エチル、石油エーテル又はｎ－ヘキサンの１種以上の組み合わせであってもよい。
量子ドット材料が負に帯電している場合には、量子ドット材料が堆積される目標ピクセル電極２ａに正電圧を印加する。量子ドット材料が正に帯電している場合には、量子ドット材料が堆積される目標ピクセル電極２ａに負電圧を印加する。これにより、堆積の最適な効果が保証される。電圧を印加するタイミングは、ピクセル電極２ａを完全に覆うように発光機能層溶液を選択すればよく、これにより、均一な電界力で、発光機能層中の荷電基の堆積をより均一にし、ピクセル電極２ａを完全に覆うことができる。
以上、本発明の実施例に係る表示パネルについて詳細に説明したが、本明細書では具体的な実施例を用いて本発明の原理及び実施形態について説明した。以上の実施例の説明は本発明の方法及びその核心的な思想を理解するためのものに過ぎず、一方、当業者であれば、本発明の構想に基づき、具体的な実施形態及び適用範囲に変更を加えることがあり、要約すると、本明細書の内容は本発明を限定するものとして理解されるべきではない。

Claims (20)

  1. アレイ基板と、
    前記アレイ基板に設けられ、複数のピクセル電極を含むピクセル電極層と、
    前記ピクセル電極層と絶縁して前記アレイ基板に設けられ、少なくとも前記ピクセル電極の一部を囲んで設けられる少なくとも１つの電界電極を含む電界電極層と、を備える、
    表示パネル。
  2. 前記電界電極と前記ピクセル電極との間には、隙間が形成され、
    前記ピクセル電極を囲んで設けられた前記電界電極の一部と前記ピクセル電極との間の隙間の距離は、等しい、
    請求項１に記載の表示パネル。
  3. 前記電界電極と前記ピクセル電極とは、それぞれ対応し、
    前記電界電極は、前記ピクセル電極を囲んで設けられ、密閉パターンが形成される、
    請求項１に記載の表示パネル。
  4. 前記ピクセル電極は、第１方向に沿って複数列に配列され、第２方向に沿って複数行に配列され、
    前記電界電極は、前記第１方向に沿って隣接する２列の前記ピクセル電極の間に設けられる第１部分と、前記第２方向に沿って隣接する２行の前記ピクセル電極の間に設けられる第２部分と、を含み、
    前記第１部分と前記第２部分とは、相互接し、
    前記第１方向と前記第２方向とは、交差する、
    請求項１に記載の表示パネル。
  5. 前記ピクセル電極は、第１方向に沿って複数列に配列され、第２方向に沿って複数行に配列され、
    前記電界電極は、前記第１方向に沿って隣接する２列の前記ピクセル電極の間に設けられ、或いは、前記第２方向に沿って隣接する２行の前記ピクセル電極の間に設けられ、
    前記第１方向と前記第２方向とは、交差する、
    請求項１に記載の表示パネル。
  6. 前記隙間の距離は、１μｍから１０μｍの間にある、
    請求項１に記載の表示パネル。
  7. 前記隙間の距離は、２μｍから５μｍの間にある、
    請求項１に記載の表示パネル。
  8. 前記アレイ基板は、薄膜トランジスタをさらに含み、
    前記表示パネルは、平坦化層をさらに含み、
    前記ピクセル電極層は、前記薄膜トランジスタに接続されるように前記平坦化層に設けられる、
    請求項１に記載の表示パネル。
  9. 前記薄膜トランジスタは、積層された半導体層と、ゲート絶縁層と、ゲート層と、層間絶縁層と、ドレイン配線と、ソース配線とを備え、
    前記電界電極層は、信号配線層であり、
    前記電界電極層は、前記ゲート層と同層に設けられ 、或いは、前記ソース配線及び前記ドレイン配線と同層に設けられる、
    請求項８に記載の表示パネル。
  10. 前記電界電極層は、補助電極層であり、
    前記電界電極層と前記ピクセル電極層とは、同層に設けられる、
    請求項８に記載の表示パネル。
  11. 前記表示パネルは、ピクセル定義層をさらに含み、
    前記ピクセル定義層は、前記ピクセル電極層の前記アレイ基板から離間する側に設けられ、
    前記ピクセル定義層には、前記ピクセル電極に対応する開口部が設けられる、
    請求項１に記載の表示パネル。
  12. 前記ピクセル定義層の前記アレイ基板に近接する側は、親液性であり、
    前記ピクセル定義層の前記アレイ基板から離間する側は、撥液性である、
    請求項１１に記載の表示パネル。
  13. 前記アレイ基板は、基板の片側に順次積層された遮光層と、第１コンデンサ極板と、緩衝層と、半導体層と、第２コンデンサ極板と、ゲート絶縁層と、ゲート層と、層間絶縁層と、ドレイン配線と、ソース配線と、補助陰極配線と、パッシベーション層と、平坦化層とを備え、
    ピクセル電極層と電界電極層とは、平坦化層に設けられる、
    請求項１に記載の表示パネル。
  14. 前記電界電極層に用いられた材料は、金、銀、銅、アルミニウムと透明な金属酸化物のうちの一つ又は複数の組み合わせである請求項１に記載の表示パネル。
  15. 表示パネルであって、
    アレイ基板と、
    前記アレイ基板に設けられ、複数のピクセル電極を含むピクセル電極層と、
    を備え、
    前記ピクセル電極は、第１電極部と、第２電極部とを備え、
    前記第１電極部は、少なくとも前記第２電極部の一部を囲んで設けられる、
    表示パネル。
  16. 前記第１電極部と前記第２電極部との間には、隙間が形成され、
    前記第２電極部を囲んで設けられた前記第１電極部の一部と前記第２電極部との間の隙間の距離は、等しい、
    請求項１５に記載の表示パネル。
  17. 前記アレイ基板は、薄膜トランジスタをさらに含み、
    前記表示パネルは、平坦化層をさらに含み、
    前記ピクセル電極層は、前記薄膜トランジスタに接続されるように前記平坦化層に設けられ、
    各前記薄膜トランジスタは、それぞれ１つの前記第１電極部又は前記第２電極部の電圧を制御する、
    請求項１５に記載の表示パネル。
  18. 前記ピクセル電極は、ｍ行×ｎ列のサブピクセル電極を含み、
    隣接する前記サブピクセル電極同士間には、隙間が形成され、
    前記サブピクセル電極は、複数の第１サブピクセル電極と、少なくとも１つの第２サブピクセル電極とを含み、
    前記第１サブピクセル電極は、少なくとも前記第２サブピクセル電極の一部を囲んで設けられ、
    ｍ及びｎは、３以上の正の整数である、
    請求項１５に記載の表示パネル。
  19. 前記表示パネルは、薄膜トランジスタと、平坦化層とをさらに含み、
    前記ピクセル電極層は、前記薄膜トランジスタに接続されるように前記平坦化層に設けられ、
    各前記薄膜トランジスタは、それぞれ１行の前記サブピクセル電極の電圧を制御し、或いは、それぞれ１列の前記サブピクセル電極の電圧を制御する、
    請求項１８に記載の表示パネル。
  20. 前記表示パネルは、薄膜トランジスタ及び平坦化層をさらに含み、
    前記ピクセル電極層は、前記薄膜トランジスタに接続されるように前記平坦化層に設けられ、
    各前記薄膜トランジスタは、それぞれ１つの前記サブピクセル電極の電圧を制御する、
    請求項１８に記載の表示パネル。
JP2021553032A 2021-08-18 2021-08-30 表示パネル Pending JP2023541726A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
CN202110947907.9 2021-08-18
CN202110947907.9A CN113394262B (zh) 2021-08-18 2021-08-18 显示面板
PCT/CN2021/115370 WO2023019634A1 (zh) 2021-08-18 2021-08-30 显示面板

Publications (1)

Publication Number Publication Date
JP2023541726A true JP2023541726A (ja) 2023-10-04

Family

ID=77622916

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021553032A Pending JP2023541726A (ja) 2021-08-18 2021-08-30 表示パネル

Country Status (4)

Country Link
US (1) US20240057461A1 (ja)
JP (1) JP2023541726A (ja)
CN (1) CN113394262B (ja)
WO (1) WO2023019634A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114023798B (zh) * 2021-10-28 2024-04-16 深圳市华星光电半导体显示技术有限公司 显示面板及其制备方法
CN114023797B (zh) * 2021-10-28 2023-04-07 深圳市华星光电半导体显示技术有限公司 一种显示面板及显示面板制作方法
CN114924437B (zh) * 2022-05-20 2024-01-12 北京京东方技术开发有限公司 阵列基板及其制备方法、显示装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002318556A (ja) * 2001-04-20 2002-10-31 Toshiba Corp アクティブマトリクス型平面表示装置およびその製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI257496B (en) * 2001-04-20 2006-07-01 Toshiba Corp Display device and method of manufacturing the same
CN106953030B (zh) * 2017-03-29 2018-11-09 京东方科技集团股份有限公司 一种薄膜的制作方法、制作设备和显示基板及其制作方法
CN107331788B (zh) * 2017-06-26 2019-01-25 京东方科技集团股份有限公司 Oled器件、oled显示装置及oled器件的制备方法
CN108428720B (zh) * 2018-03-16 2021-08-27 京东方科技集团股份有限公司 基板及其制造方法和电子面板
CN109411603A (zh) * 2018-10-17 2019-03-01 武汉华星光电技术有限公司 显示面板、发光材料蒸镀方法以及装置
CN113345940A (zh) * 2021-05-20 2021-09-03 深圳市华星光电半导体显示技术有限公司 显示面板制作方法及显示面板

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002318556A (ja) * 2001-04-20 2002-10-31 Toshiba Corp アクティブマトリクス型平面表示装置およびその製造方法

Also Published As

Publication number Publication date
US20240057461A1 (en) 2024-02-15
CN113394262B (zh) 2022-04-12
CN113394262A (zh) 2021-09-14
WO2023019634A1 (zh) 2023-02-23

Similar Documents

Publication Publication Date Title
JP2023541726A (ja) 表示パネル
CN109360900B (zh) 一种显示面板及其制作方法
WO2019169736A1 (zh) 一种oled显示面板及其制备方法
JP2010097956A (ja) 有機ｅｌディスプレイパネル及びその製造方法
KR20160032749A (ko) 유기발광표시장치, 유기발광표시패널 및 그 제조방법
KR102201052B1 (ko) 어레이 기판, 표시 패널 및 표시 장치
CN106783933A (zh) 一种显示面板、装置以及制作方法
US10347660B2 (en) Array substrate and manufacturing method thereof
CN113097259B (zh) 一种显示面板、显示面板制程方法及显示装置
CN113013357B (zh) 一种显示面板及显示装置
US20180151606A1 (en) Transistor substrate, organic light emitting display panel including the same, method of manufacturing the transistor substrate, and organic light emitting display device including the organic light emitting display panel
WO2020151057A1 (zh) 一种显示面板及其制作方法、显示装置
JP2014516421A (ja) ピクセルキャパシタ
US20200035768A1 (en) Display device, display device production method, display device production apparatus, deposition apparatus, and controller
US20230157080A1 (en) Display panel, manufacturing method thereof, and display device
CN113544873B (zh) 显示装置
JP2012022787A (ja) 有機ｅｌ装置、有機ｅｌ装置の製造方法、及び電子機器
JP2019120751A (ja) 表示装置、および表示装置の作製方法
CN114023797B (zh) 一种显示面板及显示面板制作方法
US20230139616A1 (en) Manufacturing method of display panel and display panel
JP2023541725A (ja) 表示パネルの製造方法及び乾燥設備
US11958073B2 (en) Deposition device and deposition method
JP2015005618A (ja) 有機半導体膜の製造方法、有機半導体膜、薄膜トランジスタ、アクティブマトリクス装置、電気光学装置および電子機器
CN114375613B (zh) 显示装置及显示装置的制造方法
JP2009237248A (ja) 表示装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20211011

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20231017

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20231228

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20240130

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240524

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20240531

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20240614