JP2023537796A - 表示パネル及びその製造方法、表示装置 - Google Patents
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Abstract
Description
Claims (34)
- 表示領域及び前記表示領域を取り囲む周辺領域を含むベース基板と、
前記表示領域に位置する複数のサブピクセルと、
前記表示領域に位置し、且つ前記複数のサブピクセルに電気的に接続される複数のゲート線と、
前記表示領域に位置し、且つ前記複数のサブピクセルに電気的に接続される複数の発光制御線と、
前記表示領域に位置し、カスケード接続された多段のゲート駆動ユニットを含むゲート駆動回路と、
前記表示領域に位置し、カスケード接続された多段の発光制御駆動ユニットを含む発光制御駆動回路と、を含み、
各サブピクセルは、発光素子及び前記発光素子を駆動するように配置されるピクセル駆動回路を含み、前記多段のゲート駆動ユニットは、前記複数のゲート線に電気的に接続され、前記多段のゲート駆動回路のうちの1段又は多段のゲート駆動ユニットは、複数のゲート駆動サブ回路を含み、前記複数のゲート駆動サブ回路は、第1ゲート駆動サブ回路及び第2ゲート駆動サブ回路を含み、前記第1ゲート駆動サブ回路及び前記第2ゲート駆動サブ回路は、前記複数のサブピクセルのうちの第1組のサブピクセルの前記ピクセル駆動回路により隔離され、
前記多段の発光制御駆動ユニットは、前記複数の発光制御線に電気的に接続され、前記多段の発光制御駆動ユニットのうちの1段又は多段の発光制御駆動ユニットは、複数の発光制御駆動サブ回路を含み、前記複数の発光制御駆動サブ回路は、第1発光制御駆動サブ回路及び第2発光制御駆動サブ回路を含み、前記第1発光制御駆動サブ回路及び前記第2発光制御駆動サブ回路は、前記複数のサブピクセルのうちの第2組のサブピクセルの前記ピクセル駆動回路により隔離される
表示パネル。 - 前記ベース基板における前記複数のゲート駆動サブ回路のうちの少なくとも1つのゲート駆動サブ回路の正投影は、前記ベース基板における前記複数のサブピクセルのうちの第1部分サブピクセルの発光素子のアノードの正投影と重なっており、前記ベース基板における前記複数のサブピクセルのうちの他のサブピクセルの発光素子のアノードの正投影と重なっていない
請求項1に記載の表示パネル。 - 前記ベース基板における前記複数の発光制御駆動サブ回路のうちの少なくとも1つの発光制御駆動サブ回路の正投影は、前記ベース基板における前記複数のサブピクセルのうちの第2部分サブピクセルの発光素子のアノードの正投影と重なっており、前記ベース基板における前記複数のサブピクセルのうちの他のサブピクセルの発光素子のアノードの正投影と重なっていない
請求項1又は2に記載の表示パネル。 - 前記表示領域に位置し、且つ前記複数のサブピクセルに電気的に接続される複数の初期化線と、
前記表示領域に位置し、且つ前記複数のサブピクセルに電気的に接続される複数のリセット線と、をさらに含み、
前記第1組のサブピクセルは、前記複数の初期化線のうちの第1初期化線、前記複数のリセット線のうちの第1リセット線、前記複数のゲート線のうちの第1ゲート線及び前記複数の発光制御線のうちの第1発光制御線に電気的に接続され、前記第1初期化線及び前記第1リセット線は、前記複数のゲート駆動サブ回路の一方側に位置し、前記第1ゲート線及び前記第1発光制御線は、前記複数のゲート駆動サブ回路の前記第1初期化線及び前記第1リセット線から離れた側に位置する
請求項1に記載の表示パネル。 - 前記第1組のサブピクセルは、前記複数のゲート線のうちの第1ゲート線に電気的に接続され、
前記1段又は多段のゲート駆動ユニットのうちの各段のゲート駆動ユニットの第1ゲート駆動サブ回路は、第1入力信号を受信するように配置される各段のゲート駆動ユニットの第1入力端を含み、
前記1段又は多段のゲート駆動ユニットのうちの各段のゲート駆動ユニットの第2ゲート駆動サブ回路は、前記第1ゲート線にゲート駆動信号を出力するように配置される各段のゲート駆動ユニットの第1出力端を含む
請求項1に記載の表示パネル。 - 前記多段のゲート駆動ユニットのうちのいずれか1段のゲート駆動ユニットは、前記複数のゲート駆動サブ回路を含み、前記第1ゲート駆動サブ回路及び前記第2ゲート駆動サブ回路は、第1方向において前記第1組のサブピクセルの前記ピクセル駆動回路により隔離され、
前記いずれか1段のゲート駆動ユニットのうちの第1ゲート駆動サブ回路は、前記第1方向と異なる第2方向において前記いずれか1段のゲート駆動ユニットの前段のゲート駆動ユニットのうちの第1ゲート駆動サブ回路と前記いずれか1段のゲート駆動ユニットの後段のゲート駆動ユニットのうちの第1ゲート駆動サブ回路との間に位置し、
前記いずれか1段のゲート駆動ユニットのうちの第2ゲート駆動サブ回路は、前記第2方向において前記いずれか1段のゲート駆動ユニットの前段のゲート駆動ユニットのうちの第2ゲート駆動サブ回路と前記いずれか1段のゲート駆動ユニットの後段のゲート駆動ユニットのうちの第2ゲート駆動サブ回路との間に位置する
請求項5に記載の表示パネル。 - 前記第2組のサブピクセルは、複数の第1サブピクセル及び複数の第2サブピクセルを含み、前記複数の第1サブピクセルは、前記複数の発光制御線のうちの第1発光制御線に電気的に接続され、前記複数の第2サブピクセルは、前記複数の発光制御線のうちの第2発光制御線に電気的に接続され、
前記1段又は多段の発光制御駆動ユニットのうちの各段の発光制御駆動ユニットの第1発光制御駆動サブ回路は、第2入力信号を受信するように配置される各段の発光制御駆動ユニットの第2入力端を含み、
前記1段又は多段の発光制御駆動ユニットのうちの各段の発光制御駆動ユニットの第2発光制御駆動サブ回路は、前記第1発光制御線及び前記第2発光制御線に発光制御信号を出力するように配置される各段の発光制御駆動ユニットの第2出力端を含む
請求項1又は5に記載の表示パネル。 - 前記多段の発光制御駆動ユニットのうちのいずれか1段の発光制御駆動ユニットは、前記複数の発光制御駆動サブ回路を含み、前記第1発光制御駆動サブ回路及び前記第2発光制御駆動サブ回路は、第1方向において前記第2組のサブピクセルの前記ピクセル駆動回路により隔離され、
前記いずれか1段の発光制御駆動ユニットのうちの第1発光制御駆動サブ回路は、前記第1方向と異なる第2方向において前記いずれか1段の発光制御駆動ユニットの前段の発光制御駆動ユニットのうちの第1発光制御駆動サブ回路と前記いずれか1段の発光制御駆動ユニットの後段の発光制御駆動ユニットのうちの第1発光制御駆動サブ回路との間に位置し、
前記いずれか1段の発光制御駆動ユニットのうちの第2発光制御駆動サブ回路は、前記第2方向において前記いずれか1段の発光制御駆動ユニットの前段の発光制御駆動ユニットのうちの第2発光制御駆動サブ回路と前記いずれか1段の発光制御駆動ユニットの後段の発光制御駆動ユニットのうちの第2発光制御駆動サブ回路との間に位置する
請求項7に記載の表示パネル。 - 第1回路接続線及び第2回路接続線を含む第1組の回路接続線をさらに含み、前記第2ゲート駆動サブ回路は、前記第1回路接続線及び前記第2回路接続線を介して前記第1ゲート駆動サブ回路に電気的に接続され、前記ベース基板における前記第1回路接続線及び前記第2回路接続線のうちの一方の正投影は、前記ベース基板における前記第1組のサブピクセルの前記ピクセル駆動回路の正投影と重なっておらず、前記ベース基板における他方の正投影は、前記ベース基板における前記第1組のサブピクセルのうちの少なくとも1つのサブピクセルの前記ピクセル駆動回路の正投影と重なっている
請求項5に記載の表示パネル。 - 前記第1組のサブピクセルのうちの前記少なくとも1つのサブピクセルの前記ピクセル駆動回路は、
前記第1回路接続線と前記第2回路接続線との間に位置する第1ピクセル駆動サブ回路と、
前記第2回路接続線の前記第1ピクセル駆動サブ回路から離れた側に位置する第2ピクセル駆動サブ回路と、
前記第1ピクセル駆動サブ回路及び前記第2ピクセル駆動サブ回路に電気的に接続される接続部材と、を含み、
前記ベース基板における前記接続部材の正投影は、前記ベース基板における前記第2回路接続線の正投影と重なっている
請求項9に記載の表示パネル。 - 前記第1ゲート駆動サブ回路は、第1組のトランジスタ及び第2コンデンサを含み、前記第2ゲート駆動サブ回路は、第2組のトランジスタ及び第1コンデンサを含み、
前記第2組のトランジスタの数は、前記第1組のトランジスタの数よりも小さく、且つ、前記第2組のトランジスタのうちの少なくとも1つのトランジスタのチャネルのアスペクト比は、前記第1組のトランジスタのうちの各トランジスタのチャネルのアスペクト比よりも大きい
請求項9に記載の表示パネル。 - 前記第1ゲート駆動サブ回路は、第1クロック信号を受信するように配置される第1クロック信号線と、第2クロック信号を受信するように配置される第2クロック信号線と、第1電源電圧を受信するように配置される第1電源ラインと、第2電源電圧を受信するように配置される第2電源ラインと、をさらに含み、
前記第2ゲート駆動サブ回路は、前記第1クロック信号を受信するように配置される第3クロック信号線と、前記第2クロック信号を受信するように配置される第4クロック信号線と、前記第2電源電圧を受信するように配置される第4電源ラインと、をさらに含む
請求項11に記載の表示パネル。 - 前記第1電源ラインは、前記第1組のトランジスタの前記第2ゲート駆動サブ回路に近い側に位置し、
前記第2電源ラインは、前記第1組のトランジスタの前記第2ゲート駆動サブ回路から離れた側に位置し、
前記第1クロック信号線及び前記第2クロック信号線は、前記第2電源ラインの前記第2ゲート駆動サブ回路から離れた側に位置し、
前記第4電源ラインは、前記第2組のトランジスタ及び前記第2コンデンサの前記第1ゲート駆動サブ回路から離れた側に位置し、
前記第3クロック信号線及び前記第4クロック信号線は、前記第2組のトランジスタ及び前記第2コンデンサの前記第1ゲート駆動サブ回路に近い側に位置する
請求項12に記載の表示パネル。 - 前記第1組のトランジスタ及び前記第2組のトランジスタのうちの各トランジスタは、ゲート及び活性層を含み、前記活性層は、第1電極領域、第2電極領域及び前記第1電極領域と前記第2電極領域との間に位置する前記チャネルを含み、
前記第1組のトランジスタは、
第1トランジスタと、
第2トランジスタと、
第3トランジスタと、
第6トランジスタと、
第7トランジスタと、を含み、
前記第1トランジスタのゲートは、前記第1クロック信号線に電気的に接続され、前記第1トランジスタの第1電極領域は、前記第1入力端となり、前記第2トランジスタのゲートは、前記第1トランジスタの第2電極領域に電気的に接続され、前記第2トランジスタの第1電極領域は、前記第1トランジスタのゲートに電気的に接続され、前記第3トランジスタのゲートは、前記第1トランジスタのゲートに電気的に接続され、前記第3トランジスタの第1電極領域は、前記第1電源ラインに電気的に接続され、前記第3トランジスタの第2電極領域は、前記第2トランジスタの第2電極領域に電気的に接続され、前記第6トランジスタのゲートは、前記第3トランジスタの第2電極領域に電気的に接続され、前記第6トランジスタの第1電極領域は、前記第2電源ラインに電気的に接続され、前記第7トランジスタのゲートは、前記第2クロック信号線に電気的に接続され、前記第7トランジスタの第1電極領域は、前記第6トランジスタの第2電極領域に電気的に接続され、前記第7トランジスタの第2電極領域は、前記第1トランジスタの第2電極領域に電気的に接続され、
前記第2組のトランジスタは、
第4トランジスタと、
第5トランジスタと、を含み、
前記第4トランジスタのゲートは、前記第2回路接続線を介して前記第6トランジスタのゲートに電気的に接続され、前記第4トランジスタの第1電極領域は、前記第3電源ラインに電気的に接続され、前記第4トランジスタの第2電極領域は、前記第1出力端として前記第1ゲート線に電気的に接続され、
前記第5トランジスタのゲートは、前記第1回路接続線を介して前記第1トランジスタの第2電極領域に電気的に接続され、前記第5トランジスタの第1電極領域は、前記出力電極に電気的に接続され、前記第5トランジスタの第2電極領域は、前記第4クロック信号線に電気的に接続され、
前記第1コンデンサの第1電極板は、前記第5トランジスタのゲートに電気的に接続され、前記第1コンデンサの第2電極板は、前記出力電極に電気的に接続され、
前記第2コンデンサの第1電極板は、前記第6トランジスタのゲートに電気的に接続され、前記第2コンデンサの第2電極板は、前記第2電源ラインに電気的に接続される
請求項12に記載の表示パネル。 - 前記第3トランジスタのゲートと前記第1トランジスタのゲートは、一体に設けられており、
前記第1コンデンサの第1電極板と前記第5トランジスタのゲートは、一体に設けられており、
前記第2コンデンサの第1電極板と前記第6トランジスタのゲートは、一体に設けられている
請求項14に記載の表示パネル。 - 前記第2トランジスタのゲートは、第1接続電極を介して前記第1トランジスタの第2電極領域に電気的に接続され、
前記第2トランジスタの第1電極領域は、第2接続電極を介して前記第1トランジスタのゲートに電気的に接続され、
前記第6トランジスタのゲートは、第3接続電極を介して前記第3トランジスタの第2電極領域に電気的に接続され、
前記第4トランジスタの第1電極領域は、第4接続電極を介して前記第3電源ラインに電気的に接続され、
前記第5トランジスタの第2電極領域は、第5接続電極を介して前記第4クロック信号線に電気的に接続される
請求項14に記載の表示パネル。 - 前記第1組の回路接続線は、第3回路接続線をさらに含み、前記ベース基板における前記第3回路接続線及び前記第2回路接続線の正投影は、前記ベース基板における前記第1組のサブピクセルの前記ピクセル駆動回路の正投影と重なっておらず、前記ベース基板における前記第1回路接続線の正投影は、前記ベース基板における前記第1組のサブピクセルの前記ピクセル駆動回路の正投影と重なっており、
前記複数のゲート駆動サブ回路は、前記第2ゲート駆動サブ回路の前記第1ゲート駆動サブ回路から離れた側に位置する第3ゲート駆動サブ回路をさらに含み、前記第3ゲート駆動サブ回路は、前記第3回路接続線を介して前記第2ゲート駆動サブ回路に電気的に接続され、前記第3ゲート駆動サブ回路は、前記第1回路接続線を介して前記第1ゲート駆動サブ回路に電気的に接続される
請求項9に記載の表示パネル。 - 前記第1ゲート駆動サブ回路は、第3組のトランジスタと、第1クロック信号を受信するように配置される第1クロック信号線と、第2クロック信号を受信するように配置される第2クロック信号線と、第1電源電圧を受信するように配置される第1電源ラインと、を含み、
前記第2ゲート駆動サブ回路は、少なくとも1つのコンデンサと、第4組のトランジスタと、第2電源電圧を受信するように配置される第2電源ラインと、を含み、前記第4組のトランジスタのうちの1つのトランジスタのチャネルのアスペクト比は、前記第3組のトランジスタのうちの各トランジスタのチャネルのアスペクト比よりも大きく、
前記第3ゲート駆動サブ回路は、第5組のトランジスタと、前記第1クロック信号を受信するように配置される第3クロック信号線と、前記第2クロック信号を受信するように配置される第4クロック信号線と、を含み、前記第5組のトランジスタのうちの1つのトランジスタのチャネルのアスペクト比は、前記第3組のトランジスタのうちの各トランジスタのチャネルのアスペクト比よりも大きい
請求項17に記載の表示パネル。 - 前記第1電源ラインは、前記第3組のトランジスタの前記第2ゲート駆動サブ回路に近い側に位置し、
前記第1クロック信号線及び前記第2クロック信号線は、前記第3組のトランジスタの前記第2ゲート駆動サブ回路から離れた側に位置し、
前記第3クロック信号線及び前記第4クロック信号線は、前記第5組のトランジスタの前記第2ゲート駆動サブ回路から離れた側に位置する
請求項18に記載の表示パネル。 - 前記第3組のトランジスタ、前記第4組のトランジスタ及び前記第5組のトランジスタのうちの各トランジスタは、ゲート及び活性層を含み、前記活性層は、第1電極領域、第2電極領域及び前記第1電極領域と前記第2電極領域との間に位置する前記チャネルを含み、
前記第3組のトランジスタは、
第1トランジスタと、
第2トランジスタと、
第3トランジスタと、を含み、
前記第1トランジスタのゲートは、前記第1クロック信号線に電気的に接続され、前記第1トランジスタの第1電極領域は、前記第1入力端となり、前記第2トランジスタのゲートは、前記第1トランジスタの第2電極領域に電気的に接続され、前記第2トランジスタの第1電極領域は、前記第1トランジスタのゲートに電気的に接続され、前記第3トランジスタのゲートは、前記第1トランジスタのゲートに電気的に接続され、前記第3トランジスタの第1電極領域は、前記第1電源ラインに電気的に接続され、前記第3トランジスタの第2電極領域は、前記第2トランジスタの第2電極領域に電気的に接続され、
前記第4組のトランジスタは、
第4トランジスタと、
第6トランジスタと、を含み、
前記第4トランジスタのゲートは、前記第2回路接続線を介して前記第2トランジスタの第2電極領域に電気的に接続され、前記第4トランジスタの第1電極領域は、前記第2電源ラインに電気的に接続され、前記第4トランジスタの第2電極領域は、第1出力電極を介して前記第1ゲート線に電気的に接続され、前記第6トランジスタのゲートは、前記第4トランジスタのゲートに電気的に接続され、前記第6トランジスタの第1電極領域は、前記第2電源ラインに電気的に接続され、
前記少なくとも1つのコンデンサは、
第1コンデンサと、
第2コンデンサと、を含み、
前記第1コンデンサの第1電極板は、前記第1回路接続線を介して前記第2トランジスタのゲートに電気的に接続され、前記第1コンデンサの第2電極板は、前記第1出力電極に電気的に接続され、前記第2コンデンサの第1電極板は、前記第4トランジスタのゲートに電気的に接続され、前記第2コンデンサの第2電極板は、前記第2電源ラインに電気的に接続され、
前記第5組のトランジスタは、
第5トランジスタと、
第7トランジスタと、を含み、
前記第5トランジスタのゲートは、前記第1回路接続線を介して前記第2トランジスタのゲートに電気的に接続され、前記第5トランジスタの第1電極領域は、第2出力電極に電気的に接続され、前記第5トランジスタの第2電極領域は、前記第4クロック信号線に電気的に接続され、前記第7トランジスタのゲートは、前記第4クロック信号線に電気的に接続され、前記第7トランジスタの第1電極領域は、前記第3回路接続線を介して前記第6トランジスタの第2電極領域に電気的に接続され、前記第7トランジスタの第2電極領域は、前記第5トランジスタのゲートに電気的に接続され、
前記第4トランジスタの第2電極領域及び前記第5トランジスタの第1電極領域のうちの1つは、前記第1出力端となる
請求項18に記載の表示パネル。 - 前記第1トランジスタのゲートと前記第3トランジスタのゲートは、一体に設けられており、
前記第4トランジスタのゲート、前記第6トランジスタのゲート及び前記第2コンデンサの第1電極板は、一体に設けられている
請求項20に記載の表示パネル。 - 第4回路接続線及び第5回路接続線を含む第2組の回路接続線をさらに含み、前記第2発光制御駆動サブ回路は、前記第4回路接続線及び前記第5回路接続線を介して前記第1発光制御駆動サブ回路に電気的に接続され、前記ベース基板における前記第4回路接続線及び前記第5回路接続線の正投影は、前記ベース基板における前記第2組のサブピクセルの前記ピクセル駆動回路の正投影と重なっている
請求項7に記載の表示パネル。 - 前記第1発光制御駆動サブ回路は、第1組のトランジスタと、第2コンデンサと、第1電源電圧を受信するように配置される第1電源ラインと、第2電源電圧を受信するように配置される第2電源ラインと、を含み、
前記第2発光制御駆動サブ回路は、第2組のトランジスタと、第1コンデンサと、第3コンデンサと、第1クロック信号を受信するように配置される第1クロック信号線と、第2クロック信号を受信するように配置される第2クロック信号線と、を含み、前記第1組のトランジスタの数は、前記第2組のトランジスタの数よりも小さく、且つ、前記第1組のトランジスタのうちの少なくとも1つのトランジスタのチャネルのアスペクト比は、前記第2組のトランジスタのうちの各トランジスタのチャネルのアスペクト比よりも大きい
請求項22に記載の表示パネル。 - 前記第1発光制御駆動サブ回路は、
前記第1発光制御線の前記第2発光制御線から離れた側に位置し、前記第1組のトランジスタのうちの少なくとも1つのトランジスタを含む第1サブ組のトランジスタを含む第1サブ回路と、
前記第1発光制御線と前記第2発光制御線との間に位置し、第2サブ組のトランジスタ及び前記第2コンデンサを含む第2サブ回路と、を含み、
前記第2サブ組のトランジスタは、前記第1組のトランジスタにおける前記第1サブ組のトランジスタ以外の他のトランジスタを含み、
前記第2発光制御駆動サブ回路は、
前記第1発光制御線の前記第2発光制御線から離れた側に位置し、前記第3サブ組のトランジスタを含む第3サブ回路と、
前記第1発光制御線と前記第2発光制御線との間に位置し、前記第4サブ組のトランジスタ及び前記第1コンデンサを含む第4サブ回路と、を含み、
前記第3サブ回路は、前記第4回路接続線を介して前記第1サブ回路に電気的に接続され、前記第3サブ組のトランジスタは、前記第2組のトランジスタのうちの少なくとも1つのトランジスタを含み、前記第4サブ回路は、前記第5回路接続線を介して前記第2サブ回路に電気的に接続され、前記第4サブ組のトランジスタは、前記第2組のトランジスタにおける前記第1サブ組のトランジスタ以外の他のトランジスタを含む
請求項23に記載の表示パネル。 - 前記第2発光制御駆動サブ回路は、前記第1電源電圧を受信するように配置される第3電源ラインと、前記第2電源電圧を受信するように配置される第4電源ラインと、をさらに含む
請求項24に記載の表示パネル。 - 前記第1組のトランジスタ及び前記第2組のトランジスタのうちの各トランジスタは、ゲート及び活性層を含み、前記活性層は、第1電極領域、第2電極領域及び前記第1電極領域と前記第2電極領域との間に位置する前記チャネルを含み、
前記第2組のトランジスタは、
第1トランジスタと、
第2トランジスタと、
第3トランジスタと、
第4トランジスタと、
第5トランジスタと、
第6トランジスタと、
第7トランジスタと、
第8トランジスタと、を含み、
前記第1トランジスタのゲートは、前記第1クロック信号線に電気的に接続され、前記第1トランジスタの第1電極領域は、前記第2入力端となり、前記第2トランジスタのゲートは、前記第1トランジスタの第2電極領域に電気的に接続され、前記第2トランジスタの第1電極領域は、前記第1トランジスタのゲートに電気的に接続され、前記第3トランジスタのゲートは、前記第2トランジスタの第2電極領域に電気的に接続され、前記第3トランジスタの第1電極領域は、前記第4電源ラインに電気的に接続され、前記第4トランジスタのゲートは、前記第2クロック信号線に電気的に接続され、前記第4トランジスタの第1電極領域は、前記第3トランジスタの第2電極領域に電気的に接続され、前記第4トランジスタの第2電極領域は、前記第2トランジスタのゲートに電気的に接続され、前記第5トランジスタのゲートは、前記第1トランジスタのゲートに電気的に接続され、前記第5トランジスタの第1電極領域は、前記第3電源ラインに電気的に接続され、前記第5トランジスタの第2電極領域は、前記第2トランジスタの第2電極領域に電気的に接続され、前記第6トランジスタのゲートは、前記第3トランジスタのゲートに電気的に接続され、前記第6トランジスタの第1電極領域は、前記第4トランジスタのゲートに電気的に接続され、前記第7トランジスタのゲートは、前記第4トランジスタのゲートに電気的に接続され、前記第8トランジスタの第1電極領域は、前記第4電源ラインに電気的に接続され、前記第8トランジスタの第2電極領域は、前記第7トランジスタの第2電極領域に電気的に接続され、
前記第1組のトランジスタは、第9トランジスタと、第10トランジスタと、を含み、前記第9トランジスタのゲートは、前記第5回路接続線を介して前記第7トランジスタの第2電極領域に電気的に接続され、前記第9トランジスタの第1電極領域は、前記第2電源ラインに電気的に接続され、前記第9トランジスタの第2電極領域は、第2出力電極を介して前記第1発光制御線及び前記第2発光制御線に電気的に接続され、前記第10トランジスタの第1電極領域は、前記第2出力電極に電気的に接続され、前記第10トランジスタの第2電極領域は、前記第1電源ラインに電気的に接続され、
前記第1コンデンサの第1電極板は、前記第3トランジスタのゲート及び前記第6トランジスタのゲートに電気的に接続され、前記第1コンデンサの第2電極板は、前記第6トランジスタの第2電極領域及び前記第7トランジスタの第1電極領域に電気的に接続され、
前記第2コンデンサの第1電極板は、前記第9トランジスタのゲートに電気的に接続され、前記第2コンデンサの第2電極板は、前記第2電源ラインに電気的に接続され、
前記第3コンデンサの第1電極板は、前記第2トランジスタのゲート、前記第8トランジスタのゲート及び前記第10トランジスタのゲートに電気的に接続され、前記第3コンデンサの第2電極板は、前記第4トランジスタのゲートに電気的に接続され、
前記第1サブ組のトランジスタは、前記第10トランジスタを含み、
前記第2サブ組のトランジスタは、前記第9トランジスタを含み、
前記第3サブ組のトランジスタは、前記第1トランジスタ、前記第2トランジスタ及び前記第5トランジスタを含み、
前記第4サブ組のトランジスタは、前記第3トランジスタ、前記第4トランジスタ、前記第6トランジスタ、前記第7トランジスタ及び第8トランジスタを含み、
前記第3サブ回路は、前記第3コンデンサをさらに含む
請求項25に記載の表示パネル。 - 前記第5トランジスタのゲートと前記第1トランジスタのゲートは、一体に設けられており、
前記第7トランジスタのゲートと前記第4トランジスタのゲートは、一体に設けられており、
前記第1コンデンサの第1電極板、前記第3トランジスタのゲート及び前記第6トランジスタのゲートは、一体に設けられており、
前記第2コンデンサの第1電極板と前記第9トランジスタのゲートは、一体に設けられており、
前記第3コンデンサの第1電極板と前記第2トランジスタのゲートは、一体に設けられている
請求項26に記載の表示パネル。 - 前記第2組の回路接続線は、第6回路接続線及び第7回路接続線をさらに含み、
前記第3サブ回路は、前記第6回路接続線を介して前記第1電源ラインに電気的に接続され、且つ、前記第7回路接続線を介して前記第2電源ラインに電気的に接続される
請求項24に記載の表示パネル。 - 前記第1組のトランジスタ及び前記第2組のトランジスタのうちの各トランジスタは、ゲート及び活性層を含み、前記活性層は、第1電極領域、第2電極領域及び前記第1電極領域と前記第2電極領域との間に位置する前記チャネルを含み、
前記第2組のトランジスタは、
第1トランジスタと、
第2トランジスタと、
第3トランジスタと、
第4トランジスタと、
第5トランジスタと、
第6トランジスタと、
第7トランジスタと、を含み、
前記第1トランジスタのゲートは、前記第1クロック信号線に電気的に接続され、前記第1トランジスタの第1電極領域は、前記第2入力端となり、前記第2トランジスタのゲートは、前記第1トランジスタの第2電極領域に電気的に接続され、前記第2トランジスタの第1電極領域は、前記第1トランジスタのゲートに電気的に接続され、前記第3トランジスタのゲートは、前記第2トランジスタの第2電極領域に電気的に接続され、前記第3トランジスタの第1電極領域は、前記第7回路接続線を介して前記第2電源ラインに電気的に接続され、前記第4トランジスタのゲートは、前記第2クロック信号線に電気的に接続され、前記第4トランジスタの第1電極領域は、前記第3トランジスタの第2電極領域に電気的に接続され、前記第4トランジスタの第2電極領域は、前記第2トランジスタのゲートに電気的に接続され、前記第5トランジスタのゲートは、前記第1トランジスタのゲートに電気的に接続され、前記第5トランジスタの第1電極領域は、前記第6回路接続線を介して前記第1電源ラインに電気的に接続され、前記第5トランジスタの第2電極領域は、前記第2トランジスタの第2電極領域に電気的に接続され、前記第6トランジスタのゲートは、前記第3トランジスタのゲートに電気的に接続され、前記第7トランジスタのゲートは、前記第6トランジスタの第1電極領域及び前記第2クロック信号線に電気的に接続され、前記第7トランジスタの第2電極領域は、前記第6トランジスタの第1電極領域に電気的に接続され、
前記第1組のトランジスタは、
第8トランジスタと、
第9トランジスタと、
第10トランジスタと、を含み、
前記第8トランジスタのゲートは、前記第4回路接続線を介して前記第2トランジスタのゲートに電気的に接続され、前記第8トランジスタの第1電極領域は、前記第2電源ラインに電気的に接続され、前記第8トランジスタの第2電極領域は、前記第5回路接続線を介して前記第7トランジスタの第2電極領域に電気的に接続され、前記第9トランジスタのゲートは、前記第5回路接続線を介して前記第7トランジスタの第2電極領域に電気的に接続され、前記第9トランジスタの第1電極領域は、前記第1電源ラインに電気的に接続され、前記第9トランジスタの第2電極領域は、第2出力電極を介して前記第1発光制御線及び前記第2発光制御線に電気的に接続され、前記第10トランジスタのゲートは、前記第4回路接続線を介して前記第2トランジスタのゲートに電気的に接続され、前記第10トランジスタの第1電極領域は、前記第2出力電極に電気的に接続され、前記第10トランジスタの第2電極領域は、前記第1電源ラインに電気的に接続され、
前記第1コンデンサの第1電極板は、前記第6トランジスタのゲートに電気的に接続され、前記第1コンデンサの第2電極板は、前記第6トランジスタの第1電極領域及び前記第7トランジスタの第1電極領域に電気的に接続され、
前記第2コンデンサの第1電極板は、前記第9トランジスタのゲートに電気的に接続され、前記第2コンデンサの第2電極板は、前記第2電源ラインに電気的に接続され、
前記第3コンデンサの第1電極板は、前記第7トランジスタのゲートに電気的に接続され、前記第3コンデンサの第2電極板は、電気的に接続され、
前記第1サブ組のトランジスタは、前記第10トランジスタを含み、
前記第2サブ組のトランジスタは、前記第8トランジスタ及び前記第9トランジスタを含み、
前記第3サブ組のトランジスタは、前記第1トランジスタ、前記第2トランジスタ、前記第3トランジスタ、前記第4トランジスタ及び前記第5トランジスタを含み、
前記第4サブ組のトランジスタは、前記第6トランジスタ及び前記第7トランジスタを含み、
前記第4サブ回路は、前記第3コンデンサをさらに含む
請求項28に記載の表示パネル。 - 前記第5トランジスタのゲートと前記第1トランジスタのゲートは、一体に設けられており、
前記第8トランジスタのゲートと前記第4回路接続線は、一体に設けられており、
前記第1コンデンサの第1電極板と前記第6トランジスタのゲートは、一体に設けられており、
前記第2コンデンサの第1電極板と前記第9トランジスタのゲートは、一体に設けられており、
前記第3コンデンサの第1電極板と前記第7トランジスタのゲートは、一体に設けられている
請求項29に記載の表示パネル。 - 前記表示領域に位置し、且つ前記複数のサブピクセルに電気的に接続される複数の発光制御線と、
前記表示領域に位置し、且つ前記複数のサブピクセルに電気的に接続される複数の電源ラインと、
前記表示領域に位置し、且つ前記複数のサブピクセルに電気的に接続される複数のリセット線と、
前記表示領域に位置し、且つ前記複数のサブピクセルに電気的に接続される複数の初期化線と、をさらに含み、
前記第1ピクセル駆動サブ回路は、
第1ゲート及び第1活性層を含む駆動トランジスタと、
第1発光制御トランジスタを含む複数のトランジスタと、
第1電極板及び第2電極板を含む蓄積キャパシタと、をさらに含み、
前記第1電極板は、前記複数の電源ラインのうちの1つに電気的に接続され、
前記第2ピクセル駆動サブ回路は、第1リセットトランジスタを含み、前記第1リセットトランジスタ及び前記複数のトランジスタのそれぞれは、第2ゲート及び第2活性層を含み、前記第2活性層及び前記第1活性層のそれぞれは、第1電極領域、第2電極領域及び前記第1電極領域と前記第2電極領域との間に位置するチャネルを含み、
前記駆動トランジスタの第1ゲートは、前記蓄積キャパシタの第2電極板に電気的に接続され、前記駆動トランジスタの第1電極領域は、前記複数の電源ラインのうちの1つに電気的に接続され、
前記第1発光制御トランジスタの第2ゲートは、前記複数の発光制御線のうちの1つに電気的に接続され、前記第1発光制御トランジスタの第1電極領域は、前記駆動トランジスタの第2電極領域に電気的に接続され、前記第1発光制御トランジスタの第2電極領域は、前記接続部材の一端に電気的に接続され、
前記第1リセットトランジスタの第2ゲートは、前記複数のリセット線のうちの1つに電気的に接続され、前記第1リセットトランジスタの第1電極領域は、前記複数の初期化線のうちの1つに電気的に接続され、前記第1リセットトランジスタの第2電極領域は、前記接続部材の他端に電気的に接続され、
前記少なくとも1つのサブピクセルの発光素子のアノードは、前記接続部材の前記一端に電気的に接続される
請求項10に記載の表示パネル。 - 前記表示領域に位置し、且つ前記複数のサブピクセルに電気的に接続される複数のデータ線をさらに含み、
前記複数のトランジスタは、
データ書込みトランジスタと、
第2リセットトランジスタと、
第2発光制御トランジスタと、
閾値補償トランジスタと、をさらに含み、
前記データ書込みトランジスタの第2ゲートは、前記複数のゲート線のうちの1つに電気的に接続され、前記データ書込みトランジスタの第1電極領域は、前記複数のデータ線のうちの1つに電気的に接続され、前記データ書込みトランジスタの第2電極領域は、前記駆動トランジスタの第1電極領域に電気的に接続され、前記第2リセットトランジスタの第2ゲートは、前記複数のリセット線の他方に電気的に接続され、前記第2リセットトランジスタの第1電極領域は、前記蓄積キャパシタの第2電極板に電気的に接続され、前記第2リセットトランジスタの第2電極領域は、前記複数の初期化線の他方に電気的に接続され、前記第2発光制御トランジスタの第2ゲートは、前記複数の発光制御線のうちの前記1つに電気的に接続され、前記第2発光制御トランジスタの第1電極領域は、前記複数の電源ラインのうちの前記1つに電気的に接続され、前記第2発光制御トランジスタの第2電極領域は、前記駆動トランジスタの第1電極領域に電気的に接続され、前記閾値補償トランジスタの第2ゲートは、前記複数のゲート線のうちの前記1つに電気的に接続され、前記閾値補償トランジスタの第1電極領域は、前記第2リセットトランジスタの第1電極領域に電気的に接続され、前記閾値補償トランジスタの第2電極領域は、前記駆動トランジスタの第2電極領域に電気的に接続される
請求項31に記載の表示パネル。 - 請求項1から請求項32のいずれか1項に記載の表示パネルを含む表示装置。
- 表示領域及び前記表示領域を取り囲む周辺領域を含むベース基板を提供するステップと、
前記表示領域に複数のサブピクセル、複数のゲート線、複数の発光制御線、ゲート駆動回路及び発光制御駆動回路を形成するステップと、を含み、
各サブピクセルは、発光素子及び前記発光素子を駆動するように配置されるピクセル駆動回路を含み、
前記複数のゲート線は、前記複数のサブピクセルに電気的に接続され、
前記複数の発光制御線は、前記複数のサブピクセルに電気的に接続され、
前記ゲート駆動回路は、カスケード接続された多段のゲート駆動ユニットを含み、前記多段のゲート駆動ユニットは、前記複数のゲート線に電気的に接続され、前記多段のゲート駆動回路のうちの1段又は多段のゲート駆動ユニットは、複数のゲート駆動サブ回路を含み、前記複数のゲート駆動サブ回路は、第1ゲート駆動サブ回路及び第2ゲート駆動サブ回路を含み、前記第1ゲート駆動サブ回路及び前記第2ゲート駆動サブ回路は、前記複数のサブピクセルのうちの第1組のサブピクセルの前記ピクセル駆動回路により隔離され、
前記発光制御駆動回路は、カスケード接続された多段の発光制御駆動ユニットを含み、前記多段の発光制御駆動ユニットは、前記複数の発光制御線に電気的に接続され、前記多段の発光制御駆動ユニットのうちの1段又は多段の発光制御駆動ユニットは、複数の発光制御駆動サブ回路を含み、前記複数の発光制御駆動サブ回路は、第1発光制御駆動サブ回路及び第2発光制御駆動サブ回路を含み、前記第1発光制御駆動サブ回路及び前記第2発光制御駆動サブ回路は、前記複数のサブピクセルのうちの第2組のサブピクセルの前記ピクセル駆動回路により隔離される
表示パネルの製造方法。
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