JP2023531577A - 表示基板及び表示装置 - Google Patents

Abstract

表示基板及び表示装置。この表示基板（１）は、表示用の第１側（Ｓ１）及び第２側（Ｓ２）を有し、ベース基板（１００）と、第１表示領域（１０）及び第２表示領域（２０）を含む表示領域であって、第１表示領域（１０）は、複数の画素ユニットグループ（Ｐ１）を含み、複数の画素ユニットグループ（Ｐ１）のそれぞれは、複数の第１画素ユニット（Ｐ０）を含み、複数の第１画素ユニット（Ｐ０）のそれぞれは、画素領域（Ａ１１）及び開口領域（Ａ１２）を含む表示領域と、画素領域（Ａ１１）に位置する複数本の第１電源線（ＶＤＤ１）と、中空領域（ＬＳ２）及び遮蔽領域（ＬＳ１）を含む遮蔽層（ＬＳ）とを含み、１つの画素ユニットグループ（Ｐ１）について、各第１画素ユニット（Ｐ０）の開口領域（Ａ１２）は、遮蔽層の遮蔽領域（ＬＳ１）と少なくとも局所的に重なり、少なくとも１つの第１画素ユニット（Ｐ０）の開口領域（Ａ１２）は、遮蔽層（ＬＳ）の遮蔽領域（ＬＳ１）と少なくとも局所的に重なる第１遮蔽接続部（ＳＰ１）を含み、かつ遮蔽層（ＬＳ）は、第１遮蔽接続部（ＳＰ１）を介して複数本の第１電源線（ＶＤＤ１）のうちの少なくとも１本の第１電源線（ＶＤＤ１）に接続される。この表示基板は、画素密度を低減させることなく、遮蔽層に直流信号を接続し、遮蔽層がフローティング状態にあることを防止することができる。

Description

本開示は、２０２０年６月３０日に提出された中国特許出願の第２０２０１０６２３６６３．４の優先権を主張し、ここで、上記中国特許出願に開示されている内容の全体が本開示の一部として援用される。

本開示の少なくとも１つの実施例は、表示基板及び表示装置に関する。

アンダースクリーンカメラの設計に基づき、表示パネルは、一般的に、高画素密度（Ｐｉｘｅｌｓ Ｐｅｒ Ｉｎｃｈ、ＰＰＩ）領域及び低ＰＰＩ領域を含むが、一般的な表示パネルは、低ＰＰＩ領域の透光率が低く、結像領域での表示効果を向上させるのに不利である。

本開示の少なくとも１つの実施例は、表示用の第１側、及び、前記第１側と対向する第２側を有する表示基板を提供する。この表示基板は、ベース基板と、前記ベース基板に設置され、第１表示領域、及び、少なくとも局所的に第１表示領域を取り囲む第２表示領域を含む表示領域であって、前記第１表示領域は、検知するために前記表示基板の第１側からの光が少なくとも部分的に前記表示基板の第２側に透過することを可能にし、前記第１表示領域は、間隔をおいて配列される複数の画素ユニットグループを含み、前記複数の画素ユニットグループのそれぞれは、複数の第１画素ユニットを含み、前記複数の第１画素ユニットのそれぞれは、画素領域と開口領域を含む表示領域と、前記画素領域に位置し、前記複数の画素ユニットグループに接続されて、前記複数の画素ユニットグループに第１電源電圧を提供するように構成されている複数本の第１電源線と、前記ベース基板に設置され、前記第１電源線の前記ベース基板に近い側に位置し、中空領域及び遮蔽領域を含む遮蔽層とを含み、１つの画素ユニットグループについて、前記各第１画素ユニットの開口領域は、前記遮蔽層の遮蔽領域と少なくとも局所的に重なり、前記少なくとも１つの第１画素ユニットの開口領域は、前記遮蔽層の遮蔽領域と少なくとも局所的に重なる第１遮蔽接続部を含み、かつ前記遮蔽層は、前記第１遮蔽接続部を介して前記複数本の第１電源線のうちの少なくとも１本の第１電源線に接続されて前記第１電源電圧を受信し、前記複数本の第１電源線は、前記第１遮蔽接続部の前記ベース基板から離れる側に位置し、前記遮蔽層は、前記第１遮蔽接続部の前記ベース基板に近い側に位置し、前記第１遮蔽接続部は、前記遮蔽層と前記複数本の第１電源線との間に位置する。

たとえば、本開示の少なくとも１つの実施例による表示基板において、前記遮蔽層は、第１スルーホールを介して前記第１遮蔽接続部に接続され、前記第１遮蔽接続部は、第２スルーホールを介して前記少なくとも１本の第１電源線に接続される。

たとえば、本開示の少なくとも１つの実施例による表示基板において、前記表示基板は、第１絶縁層、第２絶縁層、及び第３絶縁層をさらに含み、前記第１絶縁層は、前記遮蔽層と前記第１遮蔽接続部との間に位置し、前記第２絶縁層は、前記第１絶縁層と前記第１遮蔽接続部との間に位置し、前記第３絶縁層は、前記第１遮蔽接続部と前記複数本の第１電源線との間に位置し、又は、前記第２絶縁層は、前記第１遮蔽接続部と前記複数本の第１電源線との間に位置し、前記第３絶縁層は、前記第２絶縁層と前記複数本の第１電源線との間に位置し、前記遮蔽層は、前記第１絶縁層を貫通する第１スルーホールを介して前記第１遮蔽接続部に接続され、前記第１遮蔽接続部は、前記第２絶縁層と第３絶縁層を貫通する第２スルーホールを介して前記少なくとも１本の第１電源線に接続され、又は、前記遮蔽層は、前記第１絶縁層と前記第２絶縁層を貫通する第１スルーホールを介して前記第１遮蔽接続部に接続され、前記第１遮蔽接続部は、前記第３絶縁層を貫通する第２スルーホールを介して前記少なくとも１本の第１電源線に接続される。

たとえば、本開示の少なくとも１つの実施例による表示基板において、前記第１スルーホールの前記ベース基板での正投影は、前記第２スルーホールの前記ベース基板での正投影と重ならず、前記第１電源線は、突出部を含み、前記第２スルーホールの前記ベース基板での正投影は、前記突出部の前記ベース基板での正投影と重なり、前記第１スルーホールの前記ベース基板での正投影は、前記第１電源線の前記ベース基板での正投影と重なる。

たとえば、本開示の少なくとも１つの実施例による表示基板において、隣接する画素ユニットグループ間は、配線を介して接続され、前記複数の画素ユニットグループの前記ベース基板での正投影及び前記配線の前記ベース基板での正投影は、前記遮蔽層の遮蔽領域の前記ベース基板での正投影内に入る。

たとえば、本開示の少なくとも１つの実施例による表示基板において、前記第２表示領域は、アレイ状に配列される複数の第２画素ユニット、及び複数本の第２電源線を含み、前記複数の第２画素ユニットのそれぞれは、画素領域及び開口領域を含み、前記複数本の第２電源線は、前記複数の第２画素ユニットに接続されて、前記複数の第２画素ユニットに前記第１電源電圧と同じ第２電源電圧を提供するように構成されており、１つの第２画素ユニットについて、前記各第２画素ユニットの開口領域は、前記遮蔽層の遮蔽領域と少なくとも局所的に重なり、前記少なくとも１つの第２画素ユニットの開口領域は、前記遮蔽層の遮蔽領域と少なくとも局所的に重なる第２遮蔽接続部を含む。

たとえば、本開示の少なくとも１つの実施例による表示基板において、前記第２表示領域の前記ベース基板での正投影は、前記遮蔽層の遮蔽領域の前記ベース基板での正投影内に入る。

たとえば、本開示の少なくとも１つの実施例による表示基板において、前記複数の第１画素ユニットと前記複数の第２画素ユニットのそれぞれは、発光ように前記発光デバイスを駆動するように構成されている画素駆動回路、及び発光デバイスを含む。

たとえば、本開示の少なくとも１つの実施例による表示基板において、前記画素駆動回路は、駆動トランジスタ、データ書込みトランジスタ、補償トランジスタ、第１発光制御トランジスタ、第２発光制御トランジスタ、第１リセットトランジスタ、第２リセットトランジスタ及び蓄積容量を含み、前記第１リセットトランジスタ、前記補償トランジスタ、前記第２発光制御トランジスタ及び前記第２リセットトランジスタの活性層は、第１方向に沿って延在する第１半導体層に位置し、前記データ書込みトランジスタと前記第１発光制御トランジスタの活性層は、第２方向に沿って延在する第２半導体層に位置し、前記第１半導体層は、前記第２半導体層と前記駆動トランジスタの活性層を介して接続されかつ一体に形成され、前記駆動トランジスタの活性層は、前記第１リセットトランジスタの活性層の前記第１方向における仮想線に位置し、前記補償トランジスタと前記データ書込みトランジスタの活性層は、それぞれ前記駆動トランジスタの活性層の両側に位置し、前記駆動トランジスタの活性層の前記第１リセットトランジスタの活性層に近い側に位置し、前記第２発光制御トランジスタと第１発光制御トランジスタの活性層は、それぞれ前記駆動トランジスタの活性層の両側に位置し、前記駆動トランジスタの活性層の前記第１リセットトランジスタの活性層から離れる側に位置し、前記第２リセットトランジスタの活性層は、前記第２発光制御トランジスタの活性層の前記補償トランジスタの活性層から離れる側に位置し、前記補償トランジスタは、前記第１方向に沿って延在する第１ゲート、及び前記第２方向に沿って延在する第２ゲートを含み、前記第２ゲートは、前記第２方向に沿って延在する前記第２発光制御トランジスタのゲート、前記第２リセットトランジスタのゲートと前記第１方向において並設され、前記データ書込みトランジスタのゲートは、前記第１発光制御トランジスタのゲートと前記第２方向に沿って延在し、前記第１方向において並設され、前記第１リセットトランジスタのゲートは、前記駆動トランジスタのゲートと前記第２方向に沿って延在し、前記第１方向において並設され、前記駆動トランジスタのゲートは、前記蓄積容量の第１極板と一体に形成される。

たとえば、本開示の少なくとも１つの実施例による表示基板は、前記第２方向に沿って延在するゲート線、発光制御信号線、第１リセット信号線及び第２リセット信号線をさらに含み、前記第１リセットトランジスタのゲートは、前記第１リセット信号線に接続されかつ一体に形成され、前記補償トランジスタの第２ゲートと前記データ書込みトランジスタのゲートは、前記ゲート線に接続されかつ一体に形成され、前記第２発光制御トランジスタのゲートと前記第１発光制御トランジスタのゲートは、前記発光制御信号線に接続されかつ一体に形成され、前記第２リセットトランジスタのゲートは、前記第２リセット信号線に接続されかつ一体に形成される。

たとえば、本開示の少なくとも１つの実施例による表示基板は、前記データ書込みトランジスタの活性層に接続され、データ信号を提供するように構成されているデータ線をさらに含み、前記第１電源線の前記ベース基板での正投影は、前記第１リセットトランジスタの活性層の前記ベース基板での正投影及び前記駆動トランジスタの活性層の前記ベース基板での正投影と少なくとも局所的に重なり、前記データ線の前記ベース基板での正投影は、前記第２半導体層の前記ベース基板での正投影の、前記第１電源線の前記ベース基板での正投影から離れる側に位置する。

たとえば、本開示の少なくとも１つの実施例による表示基板において、前記画素駆動回路は、前記第２発光制御トランジスタの活性層、前記第２リセットトランジスタの活性層及び前記発光デバイスの第１極とスルーホールを介して接続される第１ビア電極をさらに含み、前記第１ビア電極の前記ベース基板での正投影は、前記第２リセットトランジスタの活性層の前記ベース基板での正投影と前記駆動トランジスタの活性層の前記ベース基板での正投影との間に位置する。

たとえば、本開示の少なくとも１つの実施例による表示基板において、前記複数の第２画素ユニットのそれぞれについて、前記第２遮蔽接続部の前記ベース基板での正投影は、前記第２リセットトランジスタの活性層の前記ベース基板での正投影と前記第２電源線のベース基板での正投影との間に位置し、かつ前記第２電源線のベース基板での正投影と少なくとも局所的に重なる。

たとえば、本開示の少なくとも１つの実施例による表示基板において、各画素ユニットグループについて、前記第１遮蔽接続部は、各画素ユニットグループにおける前記第１方向において隣接する２つの第１画素ユニットの間に位置する。

たとえば、本開示の少なくとも１つの実施例による表示基板において、前記第１遮蔽接続部の前記ベース基板での正投影は、前記第２リセットトランジスタの活性層のベース基板での正投影と前記第１電源線のベース基板での正投影との間に位置し、かつ前記第１電源線のベース基板での正投影と少なくとも局所的に重なる。

たとえば、本開示の少なくとも１つの実施例による表示基板において、前記第１遮蔽接続部は、それぞれ各画素ユニットグループの両端に位置し、かつ前記各画素ユニットのそれぞれに対応する複数本の第１電源線のうちの少なくとも１本に接続される。

たとえば、本開示の少なくとも１つの実施例による表示基板において、前記第１遮蔽接続部は、それぞれ各画素ユニットグループの一端に位置し、かつ前記画素ユニットグループに対応する複数本の第１電源線のうちの少なくとも１本に接続される。

たとえば、本開示の少なくとも１つの実施例による表示基板は、第４絶縁層、第１導電層、第２導電層及び第３導電層をさらに含み、前記第１導電層は、前記ゲート線を含み、前記第２導電層は、前記蓄積容量の第２極板を含み、前記第３導電層は、前記第１電源線を含み、前記ベース基板に垂直な方向において、前記第４絶縁層は、前記遮蔽層と前記トランジスタの活性層との間に位置し、前記第１絶縁層は、前記活性層と前記第１導電層との間に位置し、前記第２絶縁層は、前記ゲート線と前記第２導電層との間に位置し、前記第３絶縁層は、前記蓄積容量の第２極板と前記第３導電層との間に位置する。

たとえば、本開示の少なくとも１つの実施例による表示基板において、前記第１遮蔽接続部は、前記第１導電層又は前記第２導電層に位置する。

本発明の少なくとも１つの実施例は、本開示のいずれかの実施例による表示基板及びセンサを含む表示装置をさらに提供し、前記センサは、前記表示基板の第２側に設けられ、前記表示基板の第１側からの光を受信するように構成されており、前記センサの前記ベース基板での正投影は、前記第１表示領域と少なくとも局所的に重なる。

本開示の実施例の技術的解決手段をより明確に説明するために、実施例の図面を以下に簡単に紹介する。明らかに、以下の説明の図面は、本開示を限定するのではなく、本開示のいくつかの実施例にのみ関連している。
本開示の少なくとも１つの実施例による表示基板の平面模式図である。 本開示の少なくとも１つの実施例による表示基板の局所拡大模式図である。 本開示の少なくとも別の実施例による表示基板の局所拡大模式図である。 図１Ａに示す線Ｂ１－Ｂ２に沿う断面模式図である。 本開示の少なくとも１つの実施例による第２表示領域の画素ユニットの配列模式図である。 本開示の少なくとも１つの実施例による表示パネルの第１表示領域の模式図である。 本開示の少なくとも１つの実施例による表示基板の模式図である。 本開示の少なくとも１つの実施例による画素駆動回路の模式図である。 図５に示す画素駆動回路の積層構造の模式図である。 図５に示す画素駆動回路の別の積層構造の模式図である。 本開示の少なくとも１つの実施例による線Ａ－Ａ’に沿う断面模式図である。 図６Ａに示す表示基板の半導体パターンの平面図である。 図６Ａに示す表示基板の第１導電層の平面図である。 図６Ａに示す表示基板の第２導電層の平面図である。 図６Ａに示す表示基板の第３導電層の平面図である。 本開示の少なくとも１つの実施例による表示基板の一例の模式図である。 図１２Ａに示す表示基板の遮蔽層ＬＳの遮蔽領域ＬＳ１の平面図である。 図１２Ａに示す表示基板の半導体パターンの平面図である。 図１２Ａに示す表示基板の第１導電層の平面図である。 図１２Ａに示す表示基板の第２導電層の平面図である。 図１２Ａに示す表示基板の第３導電層の平面図である。 本開示の少なくとも１つの実施例による別の表示基板の一例の模式図である。 図１３Ａに示す表示基板の遮蔽層ＬＳの遮蔽領域ＬＳ１の平面図である。 図１３Ａに示す表示基板の半導体パターンの平面図である。 図１３Ａに示す表示基板の第１導電層の平面図である。 図１３Ａに示す表示基板の第２導電層の平面図である。 図１３Ａに示す表示基板の第３導電層の平面図である。 本開示の少なくとも１つの実施例による別の表示基板の一例の模式図である。 図１４Ａに示す表示基板の遮蔽層ＬＳの遮蔽領域ＬＳ１の平面図である。 図１４Ａに示す表示基板の半導体パターンの平面図である。 図１４Ａに示す表示基板の第１導電層の平面図である。 図１４Ａに示す表示基板の第２導電層の平面図である。 図１４Ａに示す表示基板の第３導電層の平面図である。 本開示の少なくとも１つの実施例による別の表示基板の一例の模式図である。 図１５Ａに示す表示基板の遮蔽層ＬＳの遮蔽領域ＬＳ１の平面図である。 図１５Ａに示す表示基板の半導体パターンの平面図である。 図１５Ａに示す表示基板の第１導電層の平面図である。 図１５Ａに示す表示基板の第２導電層の平面図である。 図１５Ａに示す表示基板の第３導電層の平面図である。 本開示の少なくとも１つの実施例による表示装置の模式図である。

本開示の実施例の目的、技術的解決手段及び利点をさらに明確に説明するために、以下、本開示の実施例の図面を参照して、本開示の実施例の技術的解決手段について明確で完全に説明する。明らかなように、記載された実施例は、本開示の一部の実施例であり、全ての実施例ではない。記載された本開示の実施例に基づいて、当業者が創造的な労働をせずに取得する全ての他の実施例は、いずれも本開示の保護範囲に含まれる。

特に定義されない限り、本開示で使用される技術用語又は科学用語は、当業者が理解する通常の意味を有すべきである。本開示で使用される「第１」、「第２」及び類似語は、何らかの順序、数量又は重要性を示すものではなく、異なる構成部分を区別するためのものにすぎない。「含む」や「含まれる」などの類似語は、この語の前に出現した素子や物がこの語の後に挙げられる素子や物、及びそれらの均等物を含むことを意味するが、他の素子や物を排除するものではない。「接続」や「互いに接続」などの類似語は、物理的又は機械的な接続に限定されず、直接的か間接的かを問わず、電気的な接続を含んでもよい。「上」、「下」、「左」、「右」などは、相対位置関係を示すためのものにすぎず、説明対象の絶対位置が変わると、該相対位置関係もそれに応じて変わる可能性がある。

ＯＬＥＤ（Ｏｒｇａｎｉｃ ｌｉｇｈｔ－ｅｍｉｔｔｉｎｇ ｄｉｏｄｅ、有機発光ダイオード）表示技術は、広視野角、高コントラスト、高速応答、低消費電力、折り畳み可能性、柔軟性などの長所を有するため、ディスプレイにおいて強力な競争力を有する。ＯＬＥＤ技術の広範な発展と深い応用に伴い、画面比が比較的高い表示画面の需要はますます強くなっている。アンダースクリーンカメラ技術のフロントカメラは、画面の下方に位置し、フロントカメラを設置するノッチ（ｎｏｔｃｈ）領域を除去し、画面比を向上させ、より優れた視覚体験を有する。

より多くの光線が表示パネルを通過してフロントカメラに到達するためには、画面の透光表示領域のＰＰＩ、即ち低減画素密度を低下させる必要があるが、画素回路の配線間、及び、画素間の信号線の接続線間には多くのスリットが存在する。光線がこれらのスリットを通過すると回折と干渉を発生させるため、光線がカメラに到達する際の輝度が不均一になり、グレア現象が発生し（視野におけるある局所で高すぎる輝度が発生するか、又は前後に過大な輝度変化が発生する）、物体の視認度を低下させ、カメラの結像品質を低減させ、視覚疲労を引き起こしやすい。

現在、１つの解決手段は、遮蔽層として１層の金属層を追加し、画素回路及び配線位置を遮蔽し、光線がこれらのスリットを通過して干渉を招くことを防止するが、これらの金属層がフローティング（Ｆｌｏａｔｉｎｇ）状態にあるため、画素回路の信号に対する干渉をもたらし、表示効果に影響を及ぼす。従って、これらの金属層に直流信号を導入し、電圧を安定させる必要がある。しかし、画素回路に直接穴をあけて接続する場合、接続穴を置くスペースを必要とするため、画素のサイズを増大させ、画面の解像度を低減させてしまう一方、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ ｃｈｉｐ、ＩＣチップ）端のみから接続する場合、比較的大きい配線の電圧低下を引き起こし、表示品質に影響を与えてしまう。

本開示の少なくとも１つの実施例は、表示用の第１側、及び、第１側と対向する第２側を有する表示基板を提供する。この表示基板は、ベース基板と、ベース基板に設置され、第１表示領域、及び、少なくとも局所的に第１表示領域を取り囲む第２表示領域を含む表示領域であって、第１表示領域は、検知するために表示基板の第１側からの光が少なくとも部分的に表示基板の第２側に透過することを可能にし、第１表示領域は、間隔をおいて配列される複数の画素ユニットグループを含み、複数の画素ユニットグループのそれぞれは、複数の第１画素ユニットを含み、複数の第１画素ユニットのそれぞれは、画素領域と開口領域を含む表示領域と、画素領域に位置し、前記複数の画素ユニットグループに接続されて、前記複数の画素ユニットグループに第１電源電圧を提供するように構成されている複数本の第１電源線と、ベース基板に設置され、第１電源線のベース基板に近い側に位置し、中空領域及び遮蔽領域を含む遮蔽層とを含み、１つの画素ユニットグループについて、各第１画素ユニットの開口領域は、遮蔽層の遮蔽領域と少なくとも局所的に重なり、少なくとも１つの第１画素ユニットの開口領域は、遮蔽層の遮蔽領域と少なくとも局所的に重なる第１遮蔽接続部を含み、かつ遮蔽層は、第１遮蔽接続部を介して複数本の第１電源線のうちの少なくとも１本の第１電源線に接続されて第１電源電圧を受信し、複数本の第１電源線は、第１遮蔽接続部のベース基板から離れる側に位置し、遮蔽層は、第１遮蔽接続部のベース基板に近い側に位置し、第１遮蔽接続部は、遮蔽層と複数本の第１電源線との間に位置する。

本開示の実施例による表示基板は、画素密度を低減させることなく、遮蔽層に直流信号を接続することにより、遮蔽層がフローティング状態にあることを防止し、遮蔽層の信号遷移による画素駆動回路に対する干渉を防止し、また、第１電源線の電圧低下を低減させ、表示パネルの表示品質を向上させる。

以下、図面を参照しながら、本開示の実施例について詳細に紹介する。

図１Ａは、本開示の少なくとも１つの実施例による表示基板の平面模式図であり、図１Ｂは、本開示の少なくとも１つの実施例による表示基板の局所拡大模式図であり、図１Ｃは、本開示の少なくとも別の実施例による表示基板の局所拡大模式図であり、図１Ｄは、図１Ａにおける線Ｂ１－Ｂ２に沿う断面模式図である。

たとえば、図１Ａに示すように、本開示の少なくとも１つの実施例による表示基板１は、ベース基板１００及び表示領域を含む。表示領域は、ベース基板１００に設置され、表示領域は、第１表示領域１０（たとえば透光表示領域）及び第２表示領域２０（たとえば正常表示領域）を含む。表示基板１は、表示領域を取り囲む（たとえば局所的に取り囲む）周辺領域３０をさらに含んでもよい。第２表示領域２０は、第１表示領域１０を取り囲む（たとえば局所的に取り囲む）。

たとえば、本開示の少なくとも１つの実施例による表示基板１は、有機発光ダイオード（ＯＬＥＤ）表示基板又は量子ドット発光ダイオード（ＱＬＥＤ）表示基板などの表示基板であってもよいが、本開示の実施例において、表示基板の具体的な種類を限定しない。

たとえば、図１Ｄに示すように、第１表示領域１０は、透光表示領域であり、即ち表示基板１の第１側Ｓ１（たとえば表示側）からの光が少なくとも部分的に表示基板１の第２側Ｓ２（たとえば非表示側）に透過し、即ち表示側からの入射光が第１表示領域１０を透過して表示基板１の非表示側に到達することを可能にする。表示基板１の第２側Ｓ２にこの透過光を受信するためにセンサ１９２がさらに設置されてもよく、それにより、対応する機能（たとえば結像、赤外検知、距離検知など）を実現する。たとえば、このセンサ１９２は、表示基板１の第２側Ｓ２に設置され、センサ１９２のベース基板１００での正投影は、第１表示領域１０と少なくとも局所的に重なり、表示基板１の第１側Ｓ１からの光を受信して処理するように構成されている。表示基板１の第１側Ｓ１からの光は、表示基板１の法線方向（たとえばＺ１方向）に沿うコリメート光であってもよし、非コリメート光であってもよい。

たとえば、センサ１９２は、画像センサ、赤外センサ、距離センサなどであってもよく、センサ１９２は、たとえばチップなどの形態で実現されてもよい。センサ１９２は、表示基板１の第２側Ｓ２（ユーザーから離れる側）に設置される。センサ１９２は、第１表示領域１０と表示基板の表示面の法線方向において少なくとも局所的に重なる。

たとえば、センサ１９２は、画像センサであってもよく、センサ１９２の集光面が面する外部環境の画像を収集するために用いられてもよく、たとえば、ＣＭＯＳ画像センサ又はＣＣＤ画像センサであってもよい。このセンサ１９２は、さらに、赤外センサ、距離センサなどであってもよい。このセンサ１９２は、たとえば携帯電話、ノートの移動端末のカメラとして実現されてもよく、必要に応じて、光路を変調させるために、たとえばレンズ、反射鏡又は光導波路などの光学デバイスをさらに含んでもよい。本開示の実施例において、センサ１９２の種類、機能及び設置形態について限定しない。

センサ１９２は、表示基板の第１側Ｓ２に両面テープなどにより設置され、センサ１９２のベース基板１００での正投影が第１表示領域１０と少なくとも局所的に重なり、第１側Ｓ１からの光を受信するように構成されている。これにより、第１表示領域１０は、表示を実現し、また、センサ１９２の設置を容易にする。

たとえば、図１Ｂ及び図１Ｃに示すように、第１表示領域１０は、第１サブ画素アレイ（第１表示領域１０における灰色ブロックからなる）を含み、第１サブ画素アレイは、第１方向Ｙ１及び第１方向Ｙ１と交差する第２方向Ｘ１において配列される複数の画素ユニットグループＰ１（第１表示領域１０における灰色ブロック）を含む。複数の画素ユニットグループＰ１のそれぞれは、少なくとも１つの第１画素ユニット（たとえば複数の第１画素ユニット）を含む（以下に詳細に紹介する）。第１画素ユニットは、互いに直接に接続される第１発光デバイス及び第１画素駆動回路を含み、第１画素駆動回路は、発光するように第１発光デバイスを駆動するように構成されている。第１発光デバイス及び第１画素駆動回路は、同一の画素領域に位置し、位置が互いに分離されていない。

なお、第１方向Ｙ１と第２方向Ｘ１とは、垂直に交差してもよいし、垂直に交差しなくてもよい。たとえば第１方向Ｙ１と第２方向Ｘ１とが互いに交差する鋭角の値範囲は、１０°以下、４５°以上であってもよい。本開示の実施例の図面において第１方向Ｙ１と第２方向Ｘ１とが垂直に交差することを例示している。

複数の画素ユニットグループＰ１の間には、光の通過を可能にする隙間、即ち第１表示領域１０における空白領域があり、第１側Ｓ１からの入射光が隣接する画素ユニットグループＰ１間の隙間を通過して透過することを可能にすることで、第１表示領域１０の透光性を確保。

たとえば、図１Ｂに示すように、複数の第１画素ユニットグループＰ１は、隣接する２列にずれて配列され、即ち図における第１列の画素ユニットグループＰ１は、第２列の画素ユニットグループＰ１と第２方向Ｘ１においてずれて異なる行に分布される。たとえば、隣接列の画素ユニットグループＰ１は、異なる行にある。

たとえば、図１Ｃに示すように、複数の画素ユニットグループＰ１は、複数行かつ複列に配列され、即ち図における第１列の画素ユニットグループＰ１は、第２列の画素ユニットグループＰ１と第２方向Ｘ１において間隔をおいて隣接する。

たとえば、図１Ｂ及び図１Ｃに示すように、第２表示領域２０は、第２サブ画素アレイ（第２表示領域２０における白色ブロックからなる）を含み、第２サブ画素アレイは、複数の第２画素ユニットＣ（第２表示領域２０における白色ブロック）を含む。複数の第２画素ユニットＣのそれぞれは、互いに直接に接続される第２発光デバイス及び第２画素駆動回路を含み、第２画素駆動回路被は、発光ように第２発光デバイスを駆動するように構成されている。第２発光デバイス及び第２画素駆動回路は、同一の画素領域に位置し、位置が互いに分離されていない。たとえば、第２表示領域２０における第２画素ユニットの配列態様は、図２に示す。

たとえば、第２表示領域の画素密度は、第１表示領域の画素密度よりも大きく、図１Ｂ及び図１Ｃに示すように、第１表示領域１０の画素ユニットグループＰ１の配列密度は、第２表示領域２０における第２画素ユニットＣの配列密度よりも小さい。即ち、第１表示領域１０の解像度は、第２表示領域２０の解像度より低く設定され、光線の通過を可能にするためにスペースを残し、即ち第１表示領域１０内に配列される表示用の画素密度は、第２表示領域２０の画素密度よりも小さい。

図２は、本開示の少なくとも１つの実施例による第２表示領域の画素ユニットの配列模式図である。図３は、本開示の少なくとも１つの実施例による表示パネルの第１表示領域の模式図である。図２及び図３に示すように、表示基板の第１表示領域１０及び第２表示領域２０は、それぞれ複数の画素ユニットグループＰ１を含み、たとえば、図２及び図３において、各画素ユニットグループＰ１が４つの画素ユニットＰ０を含むことを模式的に示し、たとえば、この４つの画素ユニットＰ０は、それぞれ第１サブ画素ユニット１０１、第２サブ画素ユニット１０２、第３サブ画素ユニット１０３及び第４サブ画素ユニット１０４であるが、本開示の実施例において、これについて限定しない。

なお、各画素ユニットグループＰ１は、２つの画素ユニットＰ０（図１４Ａ～図１４Ｅに示す）又は３つの画素ユニットＰ０（図１５Ａ～図１５Ｅに示す）などをさらに含んでもよいが、本開示の実施例において、これについて限定しない。

たとえば、図１４Ａに示す例において、１つの画素グループは、２つのサブ画素をさらに含んでもよく、たとえば、第１サブ画素１０１及び第２サブ画素１０２を含み、たとえば、第１サブ画素１０１は、赤色サブ画素であり、第２サブ画素１０２は、緑色サブ画素である。たとえば、図１５Ａに示す実施例において、１つの第１画素グループＰ１は、３つのサブ画素をさらに含んでもよく、たとえば、第１サブ画素１０１、第２サブ画素１０２、及び第３サブ画素１０３を含み、たとえば、第１サブ画素１０１は、赤色サブ画素であり、第２サブ画素１０２は、緑色サブ画素であり、第３サブ画素１０３は、青色サブ画素であり、たとえば、この３つのサブ画素は、１行に位置する。たとえば、図１２Ａに示す例において、１つの画素グループは、４つのサブ画素をさらに含んでもよく、たとえば、第１サブ画素１０１、第２サブ画素１０２、第３サブ画素１０３及び第４サブ画素１０４を含み、たとえば、第１サブ画素１０１は、赤色サブ画素であり、第２サブ画素１０２は、緑色サブ画素であり、第３サブ画素１０３は、青色サブ画素であり、第４サブ画素１０４は、緑色サブ画素である。他の実施例において、画素グループは、他の色の画素ユニットを用いてもよい。もちろん、他の実施例において、表示パネルにおける複数のサブ画素Ｐ０の配列態様は、図２及び図３に示すものに限らない。本開示の実施例において、これについて限定しない。

たとえば、図２に示すように、第２表示領域２０において、各画素ユニットＰ０は、均一かつ規則的に配列される。ここでは説明を省略する。

たとえば、図３に示すように、表示基板は、ゲート線１１３及びデータ線３１３をさらに含む。ゲート線１１３とデータ線３１３とは、互いに絶縁される。各本のゲート線１１３は、１行のサブ画素に接続され、各本のデータ線３１３は、１列のサブ画素に接続される。たとえば、ゲート線１１３は、１行のサブ画素に走査信号を提供するように構成されている。データ線３１３は、１列のサブ画素にデータ信号を提供するように構成されている。

たとえば、図３に示すように、データ線３１３は、第１データ線ＤＬ１を含む。第１データ線ＤＬ１は、少なくとも第１表示領域１０に位置する。たとえば、第１データ線ＤＬ１は、第１表示領域１０から第２表示領域２０へ延在する。たとえば、図３に示すように、ゲート線１１３は、第２表示領域２０から第１表示領域１０へ延在する第１ゲート線ＧＬ１を含む。

明確かつ簡潔に示すために、図３は、第１表示領域１０における隣接する画素グループＰ１間の接続関係を模式的に示し、本開示に対する制限を構成しない。図４は、本開示の少なくとも１つの実施例による表示基板の模式図である。たとえば、図４に示すように、この表示基板は、複数の画素ユニットグループＰ１に接続されて、複数の画素ユニットグループＰ１に第１電源電圧を提供するように構成されている第１電源線ＶＤＤ１をさらに含む。

たとえば、図４に示すように、この表示基板は、遮蔽層ＬＳをさらに含み、この遮蔽層ＬＳは、ベース基板１００に設置され、第１電源線ＶＤＤ１のベース基板１００に近い側に位置し、中空領域ＬＳ２及び遮蔽領域ＬＳ１を含む。たとえば、中空領域ＬＳ２は、図３に示す隣接する第１画素ユニットグループ間の透光領域Ｒ０に対応する。図３及び図４に示すように、透光領域Ｒ０は、２本の隣接する第１ゲート線ＧＬ１、２本の隣接する第１データ線ＤＬ１により囲まれてなるが、これに限られない。

たとえば、第１表示領域１０は、隣接する第１画素グループＰ１間に位置する複数の透光領域Ｒ０を含む。透光領域Ｒ０は、環境光が透過可能である。たとえば、透光領域Ｒ０は、ベース基板、及びベース基板に位置する透明絶縁層を含んでもよく、透光領域Ｒ０は、光遮蔽構造を有さず、たとえば、金属配線を有しない。たとえば、透光領域Ｒ０は、４つの隣接する画素ユニットグループＰ１、及び画素ユニットグループＰ１を接続する配線により囲まれる領域内に位置するが、これに限られない。

たとえば、図４に示すように、隣接する画素ユニットグループ間は、配線（たとえば、第１データ線ＤＬ１、第１電源線３１１、ゲート線ＧＬ１、第１リセット信号線１１１、第２リセット信号線１１２、発光制御信号線１１０及び初期化信号線２１０）を介して接続され、たとえば、複数の画素ユニットグループＰ０ベース基板１００での正投影及び配線のベース基板１００での正投影は、遮蔽層ＬＳの遮蔽領域ＬＳ１のベース基板１００での正投影内に入る。即ち遮蔽領域ＬＳ１は、各第１画素ユニットグループを接続する配線間及び各第１画素ユニットグループの内部接続線間に存在する大量のスリットを遮蔽することにより、光線がこれらのスリットを通過すると生じた回折や干渉を回避し、光線がカメラに到達する際の輝度が不均一になるため生じたグレア現象を回避することができる。

たとえば、本開示の実施例において、図６Ａに示すように、複数の第１画素ユニットＰ０のそれぞれは、画素領域Ａ１１（即ち第１画素ユニットにおけるトランジスタ、コンデンサ及び配線の領域）を含み、たとえば、上記複数本の電源線３１１（たとえば第１画素ユニットＰ０について、電源線３１１は、第１電源線ＶＤＤ１であり、第２画素ユニットＣについて、電源線３１１は、第２電源線ＶＤＤ２であり、以下の実施例は、これと同じであり、説明を省略する）は、この画素領域Ａ１１及び開口領域Ａ１２に位置する。たとえば、この開口領域は、図６Ｂに示す第１画素ユニットＰ０のサイズを縮小した領域である。たとえば、図６Ｂに示す画素駆動回路の配線の幅、各トランジスタの幅長さ比、コンデンサの大きさ、接続穴のサイズを適宜小さくし、配線を集積に置くことなどにより、第１画素ユニットＰ０における同じ実線矩形枠において開口領域Ａ１２（図６Ａ）を空けることにより、表示パネルの透光率を向上させることができる。たとえば、本開示の実施例において、画素領域Ａ１１を画素ユニットグループＰ０（即ち実線矩形枠）の上方の位置に集積に置くことにより、駆動回路の占有スペースを減少させるとともに、画素の解像度大きさを一定に保つため、遮蔽層ＬＳを第１電源線３１１に接続するための第１遮蔽接続部ＳＰ１及び接続穴Ｖ１／Ｖ２を配置するための一部のスペース（即ち開口領域Ａ１２）を空けることができる。正常画素ユニットとサイズ減少後の画素ユニットとの具体的な比較図は、図６Ｂ及び図６Ａに示す。

たとえば、図６Ａにおける画素駆動回路のサイズ（即ち縮小後の画素駆動回路のサイズ）は、図６Ｂに示す画素駆動回路のサイズ（即ち縮小前の画素駆動回路のサイズ）の４分の１であり、当然ながら、対応する機能が実現できる限り、６分の１、２分の１などであってもよいが、本開示の実施例において、これについて限定しない。たとえば、いくつかの例において、ＦＨＤ解像度のアンダースクリーンカメラの画面に対して、画素駆動回路のサイズをＱＨＤレベルに縮小しながら、ＦＨＤレベルの画素解像度を一定に保つことができるので、遮蔽層ＬＳに接続される遮蔽接続部ＬＳ２、及び接続穴を置くいくつかのスペースを空けることができる。

本開示の上記実施例において、第１画素ユニットの画素駆動回路のサイズを減少させることにより、光の透過に有利であり、また、画素解像度を変えることなく、遮蔽層と第１電源線又は他の電源線との接続を実現することに有利であることにより、画素密度を低減させることなく、遮蔽層に直流信号を接続し、フローティング状態での遮蔽層による画素駆動回路に対する信号干渉を防止し、第１電源線の電圧低下を低減させ、表示パネルの表示品質を向上させる。

遮蔽層のエッチング均一性を確保するために、正常表示領域の画素回路の下方にも遮蔽層がある。たとえば、第２表示領域２０のベース基板１００での正投影は、遮蔽層ＬＳの遮蔽領域ＬＳ２のベース基板１００での正投影内に入る。たとえば、第２表示領域２０が透光領域Ｒ０を含まないため、遮蔽層ＬＳの第２表示領域２０に対応する部分は、完全面、即ち中空領域がないものであってもよく、それにより、第２表示領域２０における各画素駆動回路の隙間及び各画素駆動回路を接続する配線間に生じた隙間を遮蔽することができる。

一般的に、画素駆動回路（たとえば、図６Ｂに示す画素駆動回路）の配線がコンパクトであり、駆動回路配線の占有サイズの大きさが画素密度の大きさであるため、遮蔽層ＬＳに接続される接続部と接続穴を残りのスペースがない。

これについては、画素密度を一定に保つために、第２表示領域２０における画素駆動回路は、第１表示領域１０における画素駆動回路と同一の構造を用い、即ち、図６Ａに示す構造とサイズを用いる。

たとえば、第２表示領域２０については、図１Ｂ及び図１Ｃに示すように、第２表示領域２０は、アレイ状に配列される複数の第２画素ユニットＣ及び複数本の第２電源線ＶＤＤ２含み、複数の第２画素ユニットＣの各構造は、図６Ａに示すように、たとえば、画素領域Ａ１１及び開口領域Ａ１２を含む。

たとえば、複数本の第２電源線ＶＤＤ２は、複数の第２画素ユニットＣに接続されて、複数の第２画素Ｃユニットに第２電源電圧を提供するように構成されている。たとえば、第２電源電圧は、第１電源電圧と同じである。たとえば、１本の第２電源線ＶＤＤ２は、第２方向Ｘ１に沿って延在し、１列の第２画素ユニットＣに第２電源電圧を提供する。

なお、電源線３１１が位置する領域の違いを区別するために、第１表示領域１０に位置する電源線３１１を第１電源線ＶＤＤ１、第２表示領域２０に位置する電源線３１１を第２電源線ＶＤＤ２と呼び、両者が提供する信号は同じであり、即ち第１電源電圧は、第２電源電圧と同じであり、本質的な違いはない。

たとえば、１つの第２画素ユニットＣについては、各第２画素ユニットＣの開口領域Ａ１２は、遮蔽層ＬＳの遮蔽領域ＬＳ１と少なくとも局所的に重なり、即ち第２画素ユニットＣは、サイズ減少後の図６Ａに示す画素構造を用いると、遮蔽層ＬＳを第２電源線ＶＤＤ２に接続して、遮蔽層ＬＳに直流信号を提供し、遮蔽層ＬＳのフローティングを回避するために、開口領域を空ける。

たとえば、少なくとも１つの第２画素ユニットＣの開口領域Ａ１２は、遮蔽層ＬＳの遮蔽領域ＬＳ２と少なくとも局所的に重なる第２遮蔽接続部ＳＰ２を含み、遮蔽層ＬＳは、第２遮蔽接続部ＳＰ２を介して複数本の第２電源線ＶＤＤ２のうちの少なくとも１本の電源線に接続されて第２電源電圧を受信することにより、遮蔽層ＬＳに直流信号を提供し、遮蔽層ＬＳのフローティングを回避する。

図７は、本開示の少なくとも１つの実施例による線Ａ－Ａ’に沿う断面模式図である。以下、第１画素ユニットＰ０を例にして紹介する。本開示の実施例において、これについて限定しない。

たとえば、図６Ａ及び図７に示すように、遮蔽層ＬＳ（たとえば、その遮蔽領域ＬＳ１）は、第１スルーホールＶ１を介して第１遮蔽接続部ＳＰ１に接続され、第１遮蔽接続部ＳＰ１は、第２スルーホールＶ２を介して少なくとも１本の第１電源線ＶＤＤ１に接続される。

たとえば、図７に示すように、表示基板は、第１絶縁層Ｇ１１、第２絶縁層Ｇ１２、第３絶縁層ＩＬＤ及び第４絶縁層Ｇ１０をさらに含む。たとえば、第１絶縁層Ｇ１１は、遮蔽層ＬＳ（たとえば、その遮蔽領域ＬＳ１）と前記第１遮蔽接続部ＳＰ１との間に位置する。

たとえば、図７に示すように、第２絶縁層Ｇ１２は、第１絶縁層Ｇ１１と第１遮蔽接続部ＳＰ１との間に位置し、第３絶縁層ＩＬＤは、第１遮蔽接続部ＳＰ１と複数本の第１電源線ＶＤＤ１との間に位置し、又は、第２絶縁層Ｇ１２は、第１遮蔽接続部ＳＰ１と複数本の第１電源線ＶＤＤ１との間に位置し、第３絶縁層ＩＬＤは、第２絶縁層Ｇ１２と複数本の第１電源線ＶＤＤ１との間に位置する。図７において、第２絶縁層Ｇ１２の位置関係は、具体的には示されておらず、実際の状況に依存する。本開示の実施例において、これについて限定しない。

たとえば、いくつかの例において、遮蔽層ＬＳは、第１絶縁層Ｇ１１を貫通する第１スルーホールを介して第１遮蔽接続部ＳＰ１に接続され、第１遮蔽接続部ＳＰ１は、第２絶縁層Ｇ１２と第３絶縁層ＩＬＤを貫通する第２スルーホールを介して少なくとも１本の第１電源線ＶＤＤ１に接続される。又は、たとえば、別の例において、図７に示すように、遮蔽層ＬＳは、第１絶縁層Ｇ１１と第２絶縁層Ｇ１２を貫通する第１スルーホールＶ１を介して第１遮蔽接続部ＳＰ１に接続され、第１遮蔽接続ＳＰ１部は、第３絶縁層ＩＬＤを貫通する第２スルーホールを介して少なくとも１本の第１電源線ＶＤＤ１に接続される。即ち、第１遮蔽接続部ＳＰ１は、第１導電層に位置してもよいし、第２導電層に位置してもよい。図７は、第１遮蔽接続部ＳＰ１が第２導電層に位置する模式図を示し、本開示の実施例において、これについて限定しない。第１導電層と第２導電層の関連紹介は、以下に記述される。ここでは説明を省略する。たとえば、以下、第１遮蔽接続部が第１導電層に位置することを例にして紹介する。本開示の実施例において、これについて限定しない。

図８は、図６Ａに示す表示基板の半導体パターンの平面図であり、図９は、図６Ａに示す表示基板の第１導電層の平面図であり、図１０は、図６Ａに示す表示基板の第２導電層の平面図であり、図１１は、図６Ａに示す表示基板の第３導電層の平面図である。

図７に示すように、第４絶縁層Ｇ１０は、遮蔽層ＬＳとトランジスタの活性層（たとえば、第２リセットトランジスタＴ１の活性層Ａ７）との間に位置する。

たとえば、図８～図１１に示すように、第１導電層ＬＹ１は、ゲート線ＧＬ１を含み、第２導電層ＬＹ２は、蓄積容量Ｃ１の第２極板Ｃ１２を含み、第３導電層ＬＹ３は、第１電源線ＶＤＤ１を含む。たとえば、ベース基板１００に垂直な方向において、第１絶縁層Ｇ１１は、活性層Ａ７と第１導電層ＬＹ１との間に位置し、第２絶縁層Ｇ１２は、ゲート線と第２導電層ＬＹ２との間に位置し、第３絶縁層ＩＬＤは、蓄積容量Ｃ１の第２極板Ｃ１２と第３導電層ＬＹ３との間に位置する。たとえば、第１遮蔽接続部ＳＰ１は、図９に示す第１導電層ＬＹ１に位置する。本開示の実施例において、これについて限定しない。

たとえば、図５に示すように、画素駆動回路は、駆動トランジスタＴ１、データ書込みトランジスタＴ２、補償トランジスタＴ３、第１発光制御トランジスタＴ４、第２発光制御トランジスタＴ５、第１リセットトランジスタＴ６、第２リセットトランジスタＴ７及び蓄積容量Ｃ１を含む。たとえば、各トランジスタとコンデンサは、いずれも第１極及び第２極を含む。この画素駆動回路の接続関係と作動原理についての紹介は、本分野の記述を参照することができ、ここでは説明を省略する。

たとえば、図８に示すように、第１リセットトランジスタＴ６、補償トランジスタＴ３、第２発光制御トランジスタＴ５及び第２リセットトランジスタＴ７の活性層Ａ６、Ａ３、Ａ５、Ａ７は、第１方向Ｙ１に沿って延在する第１半導体層Ａ０１に位置し、データ書込みトランジスタＴ２及び第１発光制御トランジスタＴ４の活性層Ａ２、Ａ４は、第２方向Ｘ１に沿って延在する第２半導体層Ａ０２に位置し、第１半導体層Ａ０１と第２半導体層Ａ０２は、駆動トランジスタＴ１の活性層Ａ１に接続されかつ一体に形成される。

たとえば、図６Ａ及び図８に示すように、駆動トランジスタＴ１の活性層Ａ１は、第１リセットトランジスタＴ６の活性層Ａ６の第１方向Ｙ１における仮想線に位置し、補償トランジスタＴ３及びデータ書込みトランジスタＴ２の活性層Ａ３、Ａ２は、それぞれ駆動トランジスタＴ１の活性層Ａ１の両側に位置し、駆動トランジスタＴ１の活性層Ａ１の第１リセットトランジスタＴ６の活性層Ａ６に近い側に位置し、即ち、第２方向Ｙ１において、補償トランジスタＴ３及びデータ書込みトランジスタＴ２の活性層Ａ３、Ａ２は、駆動トランジスタＴ１の活性層Ａ１の上方に位置し、第２発光制御トランジスタＴ５及び第１発光制御トランジスタＴ４の活性層Ａ５、Ａ４は、それぞれ駆動トランジスタＴ１の活性層Ａ１の両側に位置し、駆動トランジスタＴ１の活性層Ａ１の第１リセットトランジスタＴ６の活性層Ａ６から離れる側に位置し、たとえば、第２方向Ｙ１において、駆動トランジスタＴ１の活性層Ａ１の下方に位置する。

たとえば、図６Ａ及び図９に示すように、第２リセットトランジスタＴ７の活性層Ａ７は、第２発光制御トランジスタＴ５の活性層Ａ５の補償トランジスタＴ３の活性層から離れる側に位置し、補償トランジスタＴ３は、第１方向Ｙ１に沿って延在する第１ゲートＧ３１、及び第２方向Ｘ１に沿って延在する第２ゲートＧ３２を含み、第２ゲートＧ３２は、第２方向Ｘ２に沿って延在する第２発光制御トランジスタＴ５のゲートＧ５、第２リセットトランジスタＴ７のゲート（図未せず）と第１方向Ｙ１において並設される。データ書込みトランジスタＴ２のゲートＧ２と第１発光制御トランジスタＴ４のゲートＧ４は、第２方向Ｘ１に沿って延在し、かつ第１方向Ｙ１において並設される。

たとえば、第１リセットトランジスタＴ６のゲートＧ６は、駆動トランジスタＴ１のゲートＧ１と第２方向Ｘ１に沿って延在し、かつ第１方向Ｙ１において並設され、駆動トランジスタＴ１のゲートＧ１は、蓄積容量Ｃ１の第１極板Ｃ１１と一体に形成される。

たとえば、表示基板は、第２方向Ｙ１に沿って延在するゲート線１１３、発光制御信号線１１０、第１リセット信号線１１１及び第２リセット信号線（第２リセットトランジスタＴ７のゲートと一体に形成される）をさらに含む。

たとえば、第１リセットトランジスタＴ６のゲートＧ６は、第１リセット信号線１１１に接続されかつ一体に形成され、補償トランジスタＴ３の第２ゲートＧ３２及びデータ書込みトランジスタＴ２のゲートＧ２は、ゲート線１１３に接続されかつ一体に形成され、第２発光制御トランジスタＴ６のゲートＧ６及び第１発光制御トランジスタＴ５のゲートＧ５は、発光制御信号線１１０に接続されかつ一体に形成され、第２リセットトランジスタＴ７のゲートは、第２リセット信号線に接続されかつ一体に形成される。

たとえば、表示基板は、第２方向Ｙ１に沿って延在するゲート線１１３、発光制御信号線１１０、第１リセット信号線１１１及び第２リセット信号線１１２をさらに含み、たとえば、第１リセットトランジスタＴ６のゲートは、第１リセット信号線１１１に接続されかつ一体に形成され、補償トランジスタＴ３の第２ゲートＧ３２及びデータ書込みトランジスタＴ２のゲートＧ２は、ゲート線１１３に接続されかつ一体に形成される。第２発光制御トランジスタＴ５のゲートＧ５及び第１発光制御トランジスタＴ４のゲートＧ４は、発光制御信号線１１０に接続されかつ一体に形成され、第２リセットトランジスタＴ７のゲートＧ７は、第２リセット信号線１１２に接続されかつ一体に形成される。

たとえば、表示基板は、データ書込みトランジスタＴ４の活性層Ａ４に接続され、データ信号ＤＡＴＡを提供するように構成されているデータ線３１３をさらに含み、第１電源線ＶＤＤ１のベース基板１００での正投影は、第１リセットトランジスタＴ６の活性層Ａ６の活性層Ａ１のベース基板１００での正投影と駆動トランジスタＴ１の活性層Ａ１のベース基板１００での正投影と少なくとも局所的に重なり、データ線３１３のベース基板１００での正投影は、第２半導体層Ａ０２のベース基板１００での正投影の、第１電源線ＶＤＤ１のベース基板１００での正投影から離れる側に位置する。

たとえば、図６Ａ及び図１１に示すように、画素駆動回路は、第１ビア電極ＥＣ１をさらに含み、第１ビア電極ＥＣ１は、第２発光制御トランジスタＴ５の活性層、第２リセットトランジスタＴ７の活性層Ａ７及び発光デバイス２０の第１極Ｅ１とスルーホールを介して接続され、第１ビア電極ＥＣ１のベース基板１００での正投影は、第２リセットトランジスタＴ７の活性層Ａ７のベース基板１００での正投影と駆動トランジスタＴ１の活性層Ａ１のベース基板１００での正投影との間に位置する。

たとえば、複数の第２画素ユニットＣのそれぞれについては、第２遮蔽接続部ＳＰ２のベース基板１００での正投影は、第２リセットトランジスタＴ７の活性層Ａ７のベース基板１００での正投影と第２電源線ＶＤＤ２のベース基板１００での正投影との間に位置し、第２電源線ＶＤＤ２のベース基板１００での正投影と少なくとも局所的に重なることにより、開口領域Ａ１２を空けることができる。

たとえば、図５を参照すると、ゲート線１１３は、画素回路１０に走査信号ＳＣＡＮを提供するように構成されている。発光制御信号線１１０は、サブ画素Ｐ０に発光制御信号ＥＭを提供するように構成されている。データ線３１３は、画素回路１０にデータ信号ＤＡＴＡを提供するように構成されており、第１電源線３１１は、画素回路１０に一定の第１電圧信号ＥＬＶＤＤを提供するように構成されており、第３電源線３１２は、画素回路１０に一定の第２電圧信号ＥＬＶＳＳを提供するように構成されており、また、第１電圧信号ＥＬＶＤＤは、第２電圧信号ＥＬＶＳＳよりも大きい。初期化信号線２１０は、画素回路１０に初期化信号Ｖｉｎｉｔを提供するように構成されている。初期化信号Ｖｉｎｉｔは、一定の電圧信号であり、その大きさは、たとえば、第１電圧信号ＥＬＶＤＤと第２電圧信号ＥＬＶＳＳとの間であってもよいが、これに限られない。たとえば、初期化信号Ｖｉｎｉｔは、第２電圧信号ＥＬＶＳＳ以下であってもよい。たとえば、画素回路は、走査信号ＳＣＡＮ、データ信号ＤＡＴＡ、初期化信号Ｖｉｎｉｔ、第１電圧信号ＥＬＶＤＤ、第２電圧信号ＥＬＶＳＳ、発光制御信号ＥＭなどの信号の制御下で駆動電流を出力して、発光するように発光素子２０を駆動する。発光素子２０は、対応する画素回路１０の駆動下で、赤色光、緑色光、青色光、又は白色光などを発光する。

図５に示すように、この画素回路１０の駆動トランジスタＴ１は、発光素子２０に電気的に接続され、かつ走査信号ＳＣＡＮ、データ信号ＤＡＴＡ、第１電圧信号ＥＬＶＤＤ、第２電圧信号ＥＬＶＳＳなどの信号の制御下で駆動電流を出力して、発光するように発光素子２０を駆動する。

たとえば、本開示の実施例による表示パネルは、データ駆動回路及び走査駆動回路をさらに含む。データ駆動回路は、制御回路の命令に基づいてサブ画素Ｐ０にデータ信号ＤＡＴＡを提供するように構成されており、走査駆動回路は、制御回路の命令に基づいてサブ画素Ｐ０に発光制御信号ＥＭ、走査信号ＳＣＡＮ、第１リセット制御信号ＲＳＴ１及び第２リセット信号ＲＳＴ２などの信号を提供するように構成されている。たとえば、制御回路は、外部集積回路（ＩＣ）を含むが、これに限られない。たとえば、走査駆動回路は、この表示パネルに取り付けられるＧＯＡ（Ｇａｔｅ ｄｒｉｖｅｒ Ｏｎ Ａｒｒａｙ）構造であるか、又は、この表示パネルにボンディング（Ｂｏｎｄｉｎｇ）される駆動チップ（ＩＣ）構造である。たとえば、異なる駆動回路を用いて、それぞれ発光制御信号ＥＭと走査信号ＳＣＡＮを提供してもよい。たとえば、表示パネルは、上記電圧信号を提供するために電源（図未せず）をさらに含み、電源は、必要に応じて、電圧源又は電流源であってもよい。前記電源は、それぞれ第１電源線３１１、第３電源線３１２、及び初期化信号線２１０を介してサブ画素Ｐ０に第１電圧信号ＥＬＶＤＤ、第２電源電圧ＥＬＶＳＳ、及び初期化信号Ｖｉｎｉｔなどを提供するように構成されている。

図５に示すように、蓄積容量Ｃ１の第２極Ｃ１２は、第１電源線３１１に電気的に接続され、蓄積容量Ｃ１の第１極Ｃ１１は、閾値補償トランジスタＴ１の第２極Ｔ１２に電気的に接続される。データ書込みトランジスタＴ２のゲートＴ２０は、ゲート線１１３に電気的に接続され、データ書込みトランジスタＴ２の第１極Ｔ２１及び第２極Ｔ２２は、それぞれデータ線３１３、駆動トランジスタＴ１の第１極Ｔ１１に電気的に接続される。閾値補償トランジスタＴ３のゲートＴ３０は、ゲート線１１３に電気的に接続され、閾値補償トランジスタＴ３の第１極Ｔ３１は、駆動トランジスタＴ１の第２極Ｔ１２に電気的に接続され、閾値補償トランジスタＴ３の第２極Ｔ３２は、駆動トランジスタＴ１のゲートＴ１０に電気的に接続される。

たとえば、図５に示すように、第１発光制御トランジスタＴ４のゲートＴ４０及び第２発光制御トランジスタＴ５のゲートＴ５０は、いずれも発光制御信号線１１０に接続される。

たとえば、図５に示すように、第１発光制御トランジスタＴ４の第１極Ｔ４１及び第２極Ｔ４２は、それぞれ第１電源線３１１と駆動トランジスタＴ１の第１極Ｔ１１に電気的に接続される。第２発光制御トランジスタＴ５の第１極Ｔ５１及び第２極Ｔ５２は、それぞれ駆動トランジスタＴ１６の第２極Ｔ１２、発光素子２０の画素電極Ｅ１（ＯＬＥＤの陽極であってもよい）に電気的に接続される。発光素子２０の共通電極Ｅ２（ＯＬＥＤの共通電極、たとえば陰極であってもよい）は、第３電源線３１２に電気的に接続される。

たとえば、図５に示すように、第１リセットトランジスタＴ６のゲートＴ６０は、第１リセット制御信号線１１１に電気的に接続され、第１リセットトランジスタＴ６の第１極Ｔ６１は、初期化信号線２１０（第１初期化信号線２１１）に電気的に接続され、第１リセットトランジスタＴ６の第２極Ｔ６２は、駆動トランジスタＴ１のゲートＴ１０に電気的に接続される。第２リセットトランジスタＴ７のゲートＴ７０は、第２リセット制御信号線１１２に電気的に接続され、第２リセットトランジスタＴ７の第１極Ｔ７１は、初期化信号線２１０（第２初期化信号線２１２）に電気的に接続され、第２リセットトランジスタＴ７の第２極Ｔ７２は、発光素子２０の画素電極Ｅ１に電気的に接続される。

図８は、半導体パターンＳＣＰを示し、図９は、半導体パターンＳＣＰとの間に第１絶縁層Ｇ１１が設置される第１導電層ＬＹ１を示す。第１導電層ＬＹ１をレチクルとして半導体パターンＳＣＰをドーピングすることにより、半導体パターンＳＣＰの第１導電層ＬＹ１により被覆されていない領域が半導体特性を維持し、薄膜トランジスタのチャネルを形成するが、半導体パターンＳＣＰの第１導電層ＬＹ１により被覆された領域が導体化され、薄膜トランジスタのソース電極又はドレイン電極を形成する。図６Ａは、半導体パターンＳＣＰが局所的に導体化されて形成される活性層を示す。

図９に示すように、第１導電層ＬＹ１は、第１リセット制御信号線１１１、第２リセット制御信号線（図未せず）、発光制御信号線１１０、ゲート線１１３及び蓄積容量Ｃ１の第１極Ｃ１１を含む。

図１０は、第１導電パターン層ＬＹ１との間に第２絶縁層Ｇ１２が設置される第２導電層ＬＹ２を示す。第２導電層ＬＹ２は、初期化信号線２１０及び蓄積容量Ｃ１の第２極Ｃ１２を含む。蓄積容量Ｃ１の第２極Ｃ１２は、開口を有する。層間絶縁層ＩＬＤは、第２導電層ＬＹ２と第３導電層ＬＹ３との間に位置する。第１ゲート絶縁層、第２ゲート絶縁層、層間絶縁層、第１導電層ＬＹ１、第２導電層ＬＹ２及び第３導電層ＬＹ３については本分野の紹介を参照することができる。ここでは説明を省略する。

図１１は、第１電源線３１１、データ線３１３、第１接続電極ＥＣ１、第２接続電極ＥＣ２及び発光素子２０の第１極Ｅ１を含む第３導電層ＬＹ３を示す。

たとえば、図１１に示すように、第１電源線３１１は、突出部３１１１を含み、第２スルーホールＶ２のベース基板での正投影は、突出部３１１１のベース基板での正投影と重なり、即ち、第１遮蔽接続部ＳＰ１は、第２スルーホールＶ２を介して第１電源線Ｓ１１の突出部３１１１に接続される。第１スルーホールＶ１のベース基板での正投影は、第１電源線３１１のベース基板での正投影と重なる。たとえば、図６Ａ及び図７に示すように、第１スルーホールＶ１と第２スルーホールＶ２は、左右に設置され、当然ながら、第１方向Ｙ１において上下に設置されてもよい。本開示の実施例において、これについて限定しない。

たとえば、本開示の実施例において、第１スルーホールＶ１のベース基板での正投影は、第２スルーホールＶ２のベース基板での正投影と重ならず、即ち両者は、上下に設置されるか又は左右に設置され、このように、プロセスを簡略化させ、第１スルーホールのベース基板での正投影が第２スルーホールのベース基板での正投影と重なることに起因する膜層が切断しやすく、プロセスを実現しにくく、第１電源線３１１の勾配が大きく、平坦ではないなどの問題を回避することができる。

なお、本開示のいくつかの実施例において採用されるトランジスタは、いずれも薄膜トランジスタ又は電界効果トランジスタ又は特性が同じ他のスイッチデバイスであってもよい。ここで採用されるトランジスタのソース電極とドレイン電極は、構造的に対称であってもよいため、そのソース電極とドレイン電極は構造的に区別がなくてもよい。本開示の一実施例において、トランジスタのゲート以外の両極を区別するために、その一方が第１極であり、他方が第２極であるように直接説明しているため、本開示の実施例の全てまたは一部のトランジスタの第１極と第２極とを必要に応じて入れ替えることができる。たとえば、本開示の実施例に記載のトランジスタの第１極は、ソース電極で、第２極は、ドレイン電極であってもよい。又は、トランジスタの第１極は、ドレイン電極で、第２極は、ソース電極であってもよい。

なお、ランジスタの特性に応じて区別すると、トランジスタをＮ型トランジスタとＰ型トランジスタに分けることができる。本開示の実施例において、トランジスタがいずれもＰ型トランジスタを用いることを例にして説明する。当業者は、本開示のこの実現態様の記述と教導に基づき、創造的な労力を必要とすることなく、本開示の実施例の画素回路における少なくとも一部のトランジスタがＮ型トランジスタを採用し、即ちＮ型トランジスタ又はＮ型トランジスタとＰ型トランジスタの組み合わせの実現態様を採用することを容易に想到できるため、これらの実現態様も本開示の保護範囲に属する。

図６Ａは、７Ｔ１Ｃの画素回路を例にして説明し、本開示の実施例は、これを含むが、それらに限らない。なお、本開示の実施例において、画素回路に含まれる薄膜トランジスタの数及びコンデンサの数について限定しない。たとえば、別のいくつかの実施例において、表示基板の画素回路は、さらに、他の数のトランジスタを含む構造、たとえば７Ｔ２Ｃ構造、６Ｔ１Ｃ構造、６Ｔ２Ｃ構造又は９Ｔ３Ｃ構造であってもよい。本開示の実施例においてこれについて特に限定しない。

たとえば、本開示の少なくとも１つの実施例におけるベース基板１００は、ガラス板、セキエイ板、金属板又は樹脂類パネルなどであってもよい。たとえば、ベース基板の材料は、有機材料を含んでもよく、たとえばこの有機材料は、ポリイミド、ポリカーボネート、ポリアクリル酸エステル、ポリエーテルイミド、ポリエーテルスルホン、ポリエチレンテレフタレート及ポリエチレンナフタレートなどの樹脂類材料であってもよく、たとえば、ベース基板１００は、フレキシブル基板又は非フレキシブル基板であってもよい。本開示の実施例において、これについて限定しない。

たとえば、第１絶縁層Ｇ１１、第２絶縁層Ｇ１２、第３絶縁層ＩＬＤ及び第４絶縁層ＢＬの材料は、たとえばＳｉＮｘ、ＳｉＯｘ、ＳｉＮｘＯｙなどの無機絶縁材料、たとえば有機樹脂などの有機絶縁材料、又は他の適切な材料を含んでもよい。本開示の実施例においてこれについて特に限定しない。

たとえば、上記第３導電層ＬＹ３の材料は、チタン、チタン合金、アルミニウム、アルミニウム、銅、銅合金又は他の任意の適切な複合材を含んでもよい。本開示の実施例においてこれについて特に限定しない。たとえば、遮蔽層ＬＳ、第１導電層ＬＹ１及び第２導電層ＬＹ２の材料は、第３導電層ＬＹ３の材料と同じであってもよい。ここでは説明を省略する。

たとえば、半導体層３１０の材料は、酸化物半導体、有機半導体又はアモルファスシリコーン、多結晶シリコンなどを含んでもよく、たとえば、酸化物半導体は、金属酸化物半導体（たとえば酸化インジウムガリウム亜鉛（ＩＧＺＯ））を含み、多結晶シリコンは、低温多結晶シリコン又は高温多結晶シリコンなどを含む。本開示の実施例においてこれについて特に限定しない。なお、上記のソース電極領域とドレイン電極領域は、ｎ型不純物又はｐ型不純物がドーピングされた領域であってもよい。本開示の実施例において、これについて限定しない。

以下、第１遮蔽接続部のいくつかの例の模式図を示す。たとえば、第１遮蔽接続部は、第１表示領域の２行の第１画素ユニットの中間、両端又は一端に位置してもよい。本開示の実施例において、これについて限定しない。

図１２Ａは、本開示の少なくとも１つの実施例による表示基板の一例の模式図であり、図１２Ｂは、図１２Ａに示す表示基板の遮蔽層ＬＳの遮蔽領域ＬＳ１の平面図であり、図１２Ｃは、図１２Ａに示す表示基板の半導体パターンの平面図であり、図１２Ｄは、図１２Ａに示す表示基板の第１導電層の平面図であり、図１２Ｅは、図１２Ａに示す表示基板の第２導電層の平面図であり、図１２Ｆは、図１２Ａに示す表示基板の第３導電層の平面図である。

たとえば、図１２Ａに示すように、１つの画素ユニットグループは、４つの第１画素ユニット１０１、１０２、１０３及び１０４を含む。たとえば、図１２Ａに示すように、各画素ユニットグループについては、第１遮蔽接続部ＳＰ１は、各画素ユニットグループのうちの、第１方向Ｙ１において隣接する２つの第１画素ユニットの間に位置する。図１２Ｂ～図１２Ｆの関連紹介は、図８～図１１の記述を参照することができる。

たとえば、図１２Ａに示す例において、第１遮蔽接続部ＳＰ１のベース基板１００での正投影は、第２リセットトランジスタＴ７の活性層Ａ７のベース基板１００での正投影と第１電源線ＶＤＤ１のベース基板１００での正投影との間に位置し、かつ第１電源線ＶＤＤ１のベース基板１００での正投影と少なくとも局所的に重なる（たとえば、図６Ａに示す）。

たとえば、図１２Ａに示すように、第１方向Ｙ１において、隣接する２つの画素ユニットグループ間の第１電源線３１１は、１本の第３導線Ｌ３を介して接続され、第１データ線ＤＬ１は、第１部分ＤＬ１１及び第２部分ＤＬ１２を含み、第１データ線ＤＬ１の第１部分ＤＬ１１は、第３導線Ｌ３と局所的に重なり、第１データ線ＤＬ１の第２部分ＤＬ１２は、第３導線Ｌ３少なくとも局所的に重なり、第１データ線ＤＬ１の第１部分ＤＬ１１と第１データ線ＤＬ１の第２部分ＤＬ１２は、それぞれ異なる層に位置する。たとえば、図１２Ａにおける左側の第１データ線ＤＬ１の第１部分ＤＬ１１は、図１２Ｅに示す第２導電層ＬＹ２に位置し、右側の第１データ線ＤＬ１の第２部分ＤＬ１２は、図１２Ｄに示す第１導電層ＬＹ１に位置する。たとえば、図１２Ａ、図１２Ｄ、図１２Ｅを参照すると、第１データ線ＤＬ１の第１部分ＤＬ１１、第２部分ＤＬ１２及び第３導線Ｌ３は、隣接する画素ユニットグループ間に位置する。

たとえば、図１２Ｆに示すように、第３導線Ｌ３が第１電源線３１１と一体に形成され、隣接する２つの画素ユニットグループの第１電源線３１１に接続されることにより、隣接する画素ユニットグループが１本の第３導線のみを介して接続され、それにより、配線面積を減少させ、光の透過率を向上させる。

たとえば、図１２Ｆを参照すると、隣接する２列サブ画素にそれぞれ接続される２本の第１データ線ＤＬ１を提供する。たとえば、図１２Ｆに示すように、第１部分ＤＬ１１と第２部分ＤＬ１２は、それぞれこの２本の第１データ線ＤＬ１に接続され、かつ同じ第３導線Ｌ３のベース基板ＢＳでの正投影と局所的に重なる。この設置形態において、隣接する２列のサブ画素における、画素ユニットグループ間に位置するデータ線を第３導線の下に隠すことができることにより、配線面積を減少させ、光の透過率を向上させる。

たとえば、図１２Ｂに示すように、遮蔽領域ＬＳ１は、第１部分ＬＳ１１、第２部分ＬＳ１２、第３部分ＬＳ１３及び第４部分ＬＳ１４を含み、図１２Ａに示す画素ユニットグループに接続される配線とそれぞれ重なる。たとえば、遮蔽領域ＬＳ１の第３部分ＬＳ１３のベース基板での正投影は、図１２Ａにおける前の画素ユニットグループに接続される第３導線Ｌ３、第１データ線ＤＬ１の第１部分ＤＬ１１及び第２部分ＤＬ１２のベース基板での正投影と重なることにより、第３導線Ｌ３、第１データ線ＤＬ１の第１部分ＤＬ１１、第２部分ＤＬ１２及びそれらの間の隙間を遮蔽することができる。遮蔽領域ＬＳ１の第４部分ＬＳ１４のベース基板での正投影は、図１２Ａにおける次の画素ユニットグループに接続される第３導線Ｌ３、第１データ線ＤＬ１の第１部分ＤＬ１１及び第２部分ＤＬ１２のベース基板での正投影と重なる。遮蔽領域ＬＳ１の第１部分ＬＳ１１と第２部分ＬＳ１２のベース基板での正投影は、左右の画素ユニットグループに接続される配線のベース基板での正投影とそれぞれ重なる。

図１２Ｃに示すように、遮蔽接続部ＳＰ１が隣接する第１画素ユニットの中間に位置するため、遮蔽接続部ＳＰ１を容易に設置するために、同一の画素ユニットグループの同一列に位置する前の第１画素ユニットにおける第２リセットトランジスタの活性層は、第１方向Ｙ１に沿って延在し、同一列に位置する次の第１画素ユニットに位置する第１リセットトランジスタＴ６の活性層に接続される。なお、本開示の実施例において、これについて限定しない。

図１３Ａは、本開示の少なくとも１つの実施例による別の表示基板の一例の模式図であり、図１３Ｂは、図１３Ａに示す表示基板の遮蔽層ＬＳの遮蔽領域ＬＳ１の平面図であり、図１３Ｃは、図１３Ａに示す表示基板の半導体パターンの平面図であり、図１３Ｄは、図１３Ａに示す表示基板の第１導電層の平面図であり、図１３Ｅは、図１３Ａに示す表示基板の第２導電層の平面図であり、図１３Ｆは、図１３Ａに示す表示基板の第３導電層の平面図である。

たとえば、図１３Ａに示す表示基板は、図１２Ａに示す表示基板と同様であり、相違点は、第１遮蔽接続部ＳＰ１がそれぞれ各画素ユニットグループの両端に位置し、かつ各画素ユニットのそれぞれに対応する複数本の第１電源線ＶＤＤ１のうちの少なくとも１本に接続される点である。たとえば、両端に位置する第１遮蔽接続部ＳＰ１は、いずれも、同じ第１電源線ＶＤＤ１に接続されてもよいし、この画素ユニットグループに対応する複数本の第１電源線ＶＤＤ１のうちの異なる２本にそれぞれ接続されてもよく、即ち２つの第１遮蔽接続部は、いずれも、同一列に位置してもよいし、異なる列に位置してもよい。本開示の実施例において、これについて限定しない。

図１３Ｂに示すように、遮蔽領域ＬＳ１は、第２方向Ｘ１に沿って延出する部分ＬＳ２１、ＬＳ２２、ＬＳ２３及びＬＳ２４のみを含み、それぞれ左右画素ユニットグループに接続される配線を遮蔽する。図１３Ａにおける上画素ユニットグループと下画素ユニットグループを接続する第３導線、第１データ線ＤＬ１の第１部分及び第２部分は、それぞれ第２方向Ｘ１に沿って延在するため、図１２Ｂにおける例に比べて、図１３Ｂに示す遮蔽領域ＬＳ１は、第１方向Ｙ１方向に沿って延在する部分を含まない。

なお、遮蔽接続部ＳＰ１が両端に位置する場合、図１３Ｂに示すように、各第１画素ユニットの半導体層は一致し、即ち、同一列に位置する第１画素ユニットは接続されず、かつ第２リセットトランジスタの活性層は、図１２Ｃにおけるものと異なり、屈曲部Ｔ７４をさらに含む。

図１４Ａは、本開示の少なくとも１つの実施例による別の表示基板の一例の模式図であり、図１４Ｂは、図１４Ａに示す表示基板の遮蔽層ＬＳの遮蔽領域ＬＳ１の平面図であり、図１４Ｃは、図１４Ａに示す表示基板の半導体パターンの平面図であり、図１４Ｄは、図１４Ａに示す表示基板の第１導電層の平面図であり、図１４Ｅは、図１４Ａに示す表示基板の第２導電層の平面図であり、図１４Ｆは、図１４Ａに示す表示基板の第３導電層の平面図である。図１５Ａは、本開示の少なくとも１つの実施例による別の表示基板の一例の模式図であり、図１５Ｂは、図１５Ａに示す表示基板の遮蔽層ＬＳの遮蔽領域ＬＳ１の平面図であり、図１５Ｃは、図１５Ａに示す表示基板の半導体パターンの平面図であり、図１５Ｄは、図１５Ａに示す表示基板の第１導電層の平面図であり、図１５Ｅは、図１５Ａに示す表示基板の第２導電層の平面図であり、図１５Ｆは、図１５Ａに示す表示基板の第３導電層の平面図である。

たとえば、図１４Ａに示すように、１つの画素ユニットグループは、２つの第１画素ユニット１０１及び１０２を含む。たとえば、図１５Ａに示すように、１つの画素ユニットグループは、３つの第１画素ユニット１０１、１０２及び１０３を含む。

図１５Ｂにおける遮蔽領域は、図１２Ｂにおける遮蔽領域と同様であり、相違点は、突出部をさらに含む点である。同様な部分についての説明を省略する。

たとえば、図１４Ａ及び１５Ａに示すように、第１遮蔽接続部ＳＰ１は、それぞれ各画素ユニットグループの一端に位置し、かつ画素ユニットグループに対応する複数本の第１電源線ＶＤＤ１のうちの少なくとも１本に接続される。たとえば、第１遮蔽接続部ＳＰ１は、第１画素ユニット１０１に接続される第１電源線ＶＤＤ１に接続される。本開示の実施例において、これについて限定しない。

たとえば、図１４Ｂに示すように、第１遮蔽接続部ＳＰ１がそれぞれ各画素ユニットグループの一端又は両端に位置する場合、遮蔽層ＬＳの遮蔽領域ＬＳ１は、突出部ＬＳ１１をさらに含み、第１遮蔽接続部ＳＰ１と重なることにより、光の回折などの現象を回避することができる。

なお、上記各実施例は、第１遮蔽接続部ＳＰ１の数と位置を模式的に示すものに過ぎず、当然ながら、異なる実施例の表示基板に対応する第１遮蔽接続部ＳＰ１の数は、多くても少なくてもよく、位置も変化してもよい。本開示の実施例において、これについて限定しない。

なお、第２表示領域２０における第２遮蔽部ＳＰ２が遮蔽層ＬＳと第２電源線ＶＤＤ２に接続する態様は、第１表示領域１０の第１遮蔽部ＳＰ２の接続態様と基本的に同様であり、具体的には、上記図７、図１２Ａ～図１５Ｆの関連記述を参照することができ、ここでは説明を省略する。たとえば、第２表示領域２０における各第２画素ユニットＣがいずれも１つの第２遮蔽部に対応することにより、ＥＬＶＤＤ信号が各画素回路においていずれも遮蔽層ＬＳに接続され、遮蔽層ＬＤに安定した直流信号を入力し、また、表示領域全体において大きいＥＬＶＤＤ信号ネットワークを構成し、配線電圧低下を減少させ、表示均一性を向上させ、表示効果を向上させるのに有利である。また、第１表示領域１０の遮光層ＬＳが第２表示領域２０の遮光層ＬＳに接続されかつ一体に形成されることにより、一体のＥＬＶＤＤ信号ネットワークを構成し、さらにＥＬＶＤＤ信号を提供する電源線（即ち第１電源線ＶＤＤ１と第２電源線ＶＤＤ２）の配線電圧低下を提供させ、表示効果を向上させる。

図１６は、本開示の少なくとも１つの実施例による表示装置の模式図である。本開示の少なくとも１つの実施例は、表示装置２を提供する。この表示装置２は、上記いずれかの実施例の表示基板１を含んでもよい。

たとえば、図１６に示すように、表示装置２は、フレキシブル回路基板及び制御チップをさらに含んでもよい。たとえば、フレキシブル回路基板は、表示基板１のボンディング領域にボンディングされ、制御チップは、フレキシブル回路基板に取り付けられることにより、表示領域に電気的に接続され、又は、制御チップは、直接ボンディング領域にボンディングされることにより、表示領域に電気的に接続される。

たとえば、制御チップは、中央プロセッサ、デジタル信号プロセッサ、システムチップ（ＳｏＣ）などであってもよい。たとえば、制御チップは、メモリをさらに含んでもよいし、電源モジュールなどをさらに含んでもよく、別途設置される導線や信号線などにより、給電及び信号入出力機能を実現する。たとえば、制御チップは、ハードウェア回路及びコンピュータ実行可能コードなどをさらに含んでもよい。ハード回路は、通常の超大規模集積（ＶＬＳＩ）回路又はゲートアレイ及びロジックチップ、トランジスタなどの従来の半導体又は他の個別の素子を含んでもよく、ハード回路は、フィールドプログラマブルゲートアレイ、プログラマブルアレイロジック、プログラマブルロジックデバイスなどをさらに含んでもよい。

たとえば、本開示の少なくとも１つの実施例による表示装置２は、ＯＬＥＤパネル、ＯＬＥＤテレビ、ＱＬＥＤパネル、ＱＬＥＤテレビ、携帯電話、タブレットコンピュータ、ノートパソコン、デジタルフォトフレーム、ナビゲータなどの表示機能を有する任意の製品又は部品であってもよい。この表示装置２は、他の部品、たとえばデータ駆動回路、タイミングコントローラなどをさらに含んでもよい。本開示の実施例においてこれについて特に限定しない。

たとえば、図１６及び図１に示すように、表示装置２は、センサ１９２をさらに含む。センサ１９２は、表示基板１の第２側Ｓ２（たとえば非表示側）に設けられる。センサ１９２は、表示基板１の第１側Ｓ１（たとえば表示基板の表示側）からの光（たとえばは、コリメート光又はコリメート光）を受信するように構成されている。センサ１９２のベース基板１００での正投影は、第１表示領域１０と少なくとも局所的に重なる。

たとえば、センサ１９２は、画像センサ、赤外センサ、距離センサなどであってもよく、センサ１９２は、たとえば、チップなどの形態で実現されてもよい。センサ１９２は、表示基板の非表示側Ｓ２（ユーザーから離れる側）に設置される。

たとえば、センサ１９２は、第１表示領域１０と表示基板の表示面の法線方向において少なくとも局所的に重なる。

たとえば、センサ１９２は、画像センサであってもよく、センサ１９２の集光面が面する外部環境の画像を収集するために用いられてもよく、たとえばＣＭＯＳ画像センサ又はＣＣＤ画像センサであってもよい。このセンサ１９２は、さらに赤外センサ、距離センサなどであってもよい。このセンサ１９２は、たとえば携帯電話、ノートの移動端末のカメラとして実現されてもよく、必要に応じて、光路を変調させるために、たとえばレンズ、反射鏡又は光導波路などの光学デバイスをさらに含んでもよい。本開示の実施例において、センサ１９２の種類、機能及び設置形態について限定しない。

センサ１９２は、表示パネルの非表示側Ｓ２に両面テープなどにより設置され、センサ１９２のベース基板１００での正投影は、第１表示領域１０と少なくとも局所的に重なり、第１側Ｓ１からの光を受信するように構成されている。これにより、第１表示領域１０は、表示を実現し、また、センサ１９２の設置を容易にする。

なお、本開示の実施例では、明確かつ簡潔に示すために、表示装置の全ての構成要素は与えられるわけではない。この表示装置の基板の機能を実現するために、当業者は、具体的な必要に応じて他の図示しない構成を提供し、設置することができるが、本開示の実施例はこれに限定されない。

上記実施例による表示装置の技術的効果については、本開示の実施例による表示基板の技術的効果を参考することができるが、ここでは説明を省略する。

なお、以下の点について説明する。

（１）本開示の実施例の図面は、本開示の実施例に係る構成のみに関し、その他の構成は、通常の設計を参照することができる。

（２）衝突しない場合には、本開示の実施例および実施例の特徴を組み合わせて、新しい実施例を得ることができる。

以上説明したのは、本開示の具体的な実施形態にすぎず、本開示の保護範囲はこれに限定されるものではなく、任意の当業者が本開示において開示される技術的範囲内で、容易に想到し得る変化や置換は、いずれも本開示の保護範囲内に含まれるべきである。したがって、本開示の保護範囲は前記特許請求の範囲の保護範囲を基準とすべきである。

Claims (20)

1. 表示用の第１側、及び、前記第１側と対向する第２側を有する表示基板であって、
   ベース基板と、
   前記ベース基板に設置され、第１表示領域、及び、少なくとも局所的に第１表示領域を取り囲む第２表示領域を含む表示領域であって、前記第１表示領域は、検知するために前記表示基板の第１側からの光が少なくとも部分的に前記表示基板の第２側に透過することを可能にし、前記第１表示領域は、間隔をおいて配列される複数の画素ユニットグループを含み、前記複数の画素ユニットグループのそれぞれは、複数の第１画素ユニットを含み、前記複数の第１画素ユニットのそれぞれは、画素領域と開口領域を含む表示領域と、
   前記画素領域に位置し、前記複数の画素ユニットグループに接続されて、前記複数の画素ユニットグループに第１電源電圧を提供するように構成されている複数本の第１電源線と、
   前記ベース基板に設置され、前記第１電源線の前記ベース基板に近い側に位置し、中空領域及び遮蔽領域を含む遮蔽層とを含み、
   １つの画素ユニットグループについて、前記各第１画素ユニットの開口領域は、前記遮蔽層の遮蔽領域と少なくとも局所的に重なり、
   前記少なくとも１つの第１画素ユニットの開口領域は、前記遮蔽層の遮蔽領域と少なくとも局所的に重なる第１遮蔽接続部を含み、かつ前記遮蔽層は、前記第１遮蔽接続部を介して前記複数本の第１電源線のうちの少なくとも１本の第１電源線に接続されて前記第１電源電圧を受信し、
   前記複数本の第１電源線は、前記第１遮蔽接続部の前記ベース基板から離れる側に位置し、前記遮蔽層は、前記第１遮蔽接続部の前記ベース基板に近い側に位置し、前記第１遮蔽接続部は、前記遮蔽層と前記複数本の第１電源線との間に位置する、表示基板。
2. 前記遮蔽層は、第１スルーホールを介して前記第１遮蔽接続部に接続され、前記第１遮蔽接続部は、第２スルーホールを介して前記少なくとも１本の第１電源線に接続される、請求項１に記載の表示基板。
3. 前記表示基板は、第１絶縁層、第２絶縁層、及び第３絶縁層をさらに含み、前記第１絶縁層は、前記遮蔽層と前記第１遮蔽接続部との間に位置し、
   前記第２絶縁層は、前記第１絶縁層と前記第１遮蔽接続部との間に位置し、前記第３絶縁層は、前記第１遮蔽接続部と前記複数本の第１電源線との間に位置し、又は、前記第２絶縁層は、前記第１遮蔽接続部と前記複数本の第１電源線との間に位置し、前記第３絶縁層は、前記第２絶縁層と前記複数本の第１電源線との間に位置し、
   前記遮蔽層は、前記第１絶縁層を貫通する第１スルーホールを介して前記第１遮蔽接続部に接続され、前記第１遮蔽接続部は、前記第２絶縁層と第３絶縁層を貫通する第２スルーホールを介して前記少なくとも１本の第１電源線に接続され、又は、前記遮蔽層は、前記第１絶縁層と前記第２絶縁層を貫通する第１スルーホールを介して前記第１遮蔽接続部に接続され、前記第１遮蔽接続部は、前記第３絶縁層を貫通する第２スルーホールを介して前記少なくとも１本の第１電源線に接続される、請求項２に記載の表示基板。
4. 前記第１スルーホールの前記ベース基板での正投影は、前記第２スルーホールの前記ベース基板での正投影と重ならず、
   前記第１電源線は、突出部を含み、前記第２スルーホールの前記ベース基板での正投影は、前記突出部の前記ベース基板での正投影と重なり、前記第１スルーホールの前記ベース基板での正投影は、前記第１電源線の前記ベース基板での正投影と重なる、請求項３に記載の表示基板。
5. 隣接する画素ユニットグループ間は、配線を介して接続され、前記複数の画素ユニットグループの前記ベース基板での正投影及び前記配線の前記ベース基板での正投影は、前記遮蔽層の遮蔽領域の前記ベース基板での正投影内に入る、請求項１～４のいずれか１項に記載の表示基板。
6. 前記第２表示領域は、アレイ状に配列される複数の第２画素ユニット、及び複数本の第２電源線を含み、前記複数の第２画素ユニットのそれぞれは、画素領域及び開口領域を含み、
   前記複数本の第２電源線は、前記複数の第２画素ユニットに接続されて、前記複数の第２画素ユニットに前記第１電源電圧と同じ第２電源電圧を提供するように構成されており、
   １つの第２画素ユニットについて、前記各第２画素ユニットの開口領域は、前記遮蔽層の遮蔽領域と少なくとも局所的に重なり、
   前記少なくとも１つの第２画素ユニットの開口領域は、前記遮蔽層の遮蔽領域と少なくとも局所的に重なる第２遮蔽接続部を含む、請求項１～５のいずれか１項に記載の表示基板。
7. 前記第２表示領域の前記ベース基板での正投影は、前記遮蔽層の遮蔽領域の前記ベース基板での正投影内に入る、請求項１～６のいずれか１項に記載の表示基板。
8. 前記複数の第１画素ユニットと前記複数の第２画素ユニットのそれぞれは、発光ように前記発光デバイスを駆動するように構成されている画素駆動回路、及び発光デバイスを含む、請求項１～７のいずれか１項に記載の表示基板。
9. 前記画素駆動回路は、駆動トランジスタ、データ書込みトランジスタ、補償トランジスタ、第１発光制御トランジスタ、第２発光制御トランジスタ、第１リセットトランジスタ、第２リセットトランジスタ及び蓄積容量を含み、
   前記第１リセットトランジスタ、前記補償トランジスタ、前記第２発光制御トランジスタ及び前記第２リセットトランジスタの活性層は、第１方向に沿って延在する第１半導体層に位置し、前記データ書込みトランジスタと前記第１発光制御トランジスタの活性層は、第２方向に沿って延在する第２半導体層に位置し、前記第１半導体層は、前記第２半導体層と前記駆動トランジスタの活性層を介して接続されかつ一体に形成され、
   前記駆動トランジスタの活性層は、前記第１リセットトランジスタの活性層の前記第１方向における仮想線に位置し、
   前記補償トランジスタと前記データ書込みトランジスタの活性層は、それぞれ前記駆動トランジスタの活性層の両側に位置し、前記駆動トランジスタの活性層の前記第１リセットトランジスタの活性層に近い側に位置し、
   前記第２発光制御トランジスタと第１発光制御トランジスタの活性層は、それぞれ前記駆動トランジスタの活性層の両側に位置し、前記駆動トランジスタの活性層の前記第１リセットトランジスタの活性層から離れる側に位置し、
   前記第２リセットトランジスタの活性層は、前記第２発光制御トランジスタの活性層の前記補償トランジスタの活性層から離れる側に位置し、
   前記補償トランジスタは、前記第１方向に沿って延在する第１ゲート、及び前記第２方向に沿って延在する第２ゲートを含み、
   前記第２ゲートは、前記第２方向に沿って延在する前記第２発光制御トランジスタのゲート、前記第２リセットトランジスタのゲートと前記第１方向において並設され、
   前記データ書込みトランジスタのゲートは、前記第１発光制御トランジスタのゲートと前記第２方向に沿って延在し、前記第１方向において並設され、
   前記第１リセットトランジスタのゲートは、前記駆動トランジスタのゲートと前記第２方向に沿って延在し、前記第１方向において並設され、
   前記駆動トランジスタのゲートは、前記蓄積容量の第１極板と一体に形成される、請求項８に記載の表示基板。
10. 前記第２方向に沿って延在するゲート線、発光制御信号線、第１リセット信号線及び第２リセット信号線をさらに含み、
    前記第１リセットトランジスタのゲートは、前記第１リセット信号線に接続されかつ一体に形成され、
    前記補償トランジスタの第２ゲートと前記データ書込みトランジスタのゲートは、前記ゲート線に接続されかつ一体に形成され、
    前記第２発光制御トランジスタのゲートと前記第１発光制御トランジスタのゲートは、前記発光制御信号線に接続されかつ一体に形成され、
    前記第２リセットトランジスタのゲートは、前記第２リセット信号線に接続されかつ一体に形成される、請求項９に記載の表示基板。
11. 前記データ書込みトランジスタの活性層に接続され、データ信号を提供するように構成されているデータ線をさらに含み、
    前記第１電源線の前記ベース基板での正投影は、前記第１リセットトランジスタの活性層の前記ベース基板での正投影及び前記駆動トランジスタの活性層の前記ベース基板での正投影と少なくとも局所的に重なり、
    前記データ線の前記ベース基板での正投影は、前記第２半導体層の前記ベース基板での正投影の、前記第１電源線の前記ベース基板での正投影から離れる側に位置する、請求項１０に記載の表示基板。
12. 前記画素駆動回路は、前記第２発光制御トランジスタの活性層、前記第２リセットトランジスタの活性層及び前記発光デバイスの第１極とスルーホールを介して接続される第１ビア電極をさらに含み、
    前記第１ビア電極の前記ベース基板での正投影は、前記第２リセットトランジスタの活性層の前記ベース基板での正投影と前記駆動トランジスタの活性層の前記ベース基板での正投影との間に位置する、請求項１１に記載の表示基板。
13. 前記複数の第２画素ユニットのそれぞれについて、前記第２遮蔽接続部の前記ベース基板での正投影は、前記第２リセットトランジスタの活性層の前記ベース基板での正投影と前記第２電源線のベース基板での正投影との間に位置し、かつ前記第２電源線のベース基板での正投影と少なくとも局所的に重なる、請求項１２に記載の表示基板。
14. 各画素ユニットグループについて、前記第１遮蔽接続部は、各画素ユニットグループにおける前記第１方向において隣接する２つの第１画素ユニットの間に位置する、請求項１３に記載の表示基板。
15. 前記第１遮蔽接続部の前記ベース基板での正投影は、前記第２リセットトランジスタの活性層のベース基板での正投影と前記第１電源線のベース基板での正投影との間に位置し、かつ前記第１電源線のベース基板での正投影と少なくとも局所的に重なる、請求項１２に記載の表示基板。
16. 前記第１遮蔽接続部は、それぞれ各画素ユニットグループの両端に位置し、かつ前記各画素ユニットのそれぞれに対応する複数本の第１電源線のうちの少なくとも１本に接続される、請求項１～１５のいずれか１項に記載の表示基板。
17. 前記第１遮蔽接続部は、それぞれ各画素ユニットグループの一端に位置し、かつ前記画素ユニットグループに対応する複数本の第１電源線のうちの少なくとも１本に接続される、請求項１～１６のいずれか１項に記載の表示基板。
18. 第４絶縁層、第１導電層、第２導電層及び第３導電層をさらに含み、
    前記第１導電層は、前記ゲート線を含み、前記第２導電層は、前記蓄積容量の第２極板を含み、前記第３導電層は、前記第１電源線を含み、
    前記ベース基板に垂直な方向において、
    前記第４絶縁層は、前記遮蔽層と前記トランジスタの活性層との間に位置し、
    前記第１絶縁層は、前記活性層と前記第１導電層との間に位置し、
    前記第２絶縁層は、前記ゲート線と前記第２導電層との間に位置し、
    前記第３絶縁層は、前記蓄積容量の第２極板と前記第３導電層との間に位置する、請求項１２に記載の表示基板。
19. 前記第１遮蔽接続部は、前記第１導電層又は前記第２導電層に位置する、請求項１８に記載の表示基板。
20. 請求項１～１９いずれか１項に記載の表示基板及びセンサを含む表示装置であって、
    前記センサは、前記表示基板の第２側に設けられ、前記表示基板の第１側からの光を受信するように構成されており、
    前記センサの前記ベース基板での正投影は、前記第１表示領域と少なくとも局所的に重なる、表示装置。

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