JP2023530946A - 高速高周波パッケージ - Google Patents

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Abstract

デバイス・パッケージは、キャビティと、信号をルーティングするように構成された１つまたは複数のマイクロ波導波路とを有するチップ・キャリアを含む。１つまたは複数のパッドを含み、チップ・キャリアのキャビティ内に位置するチップが存在する。各パッドは、チップ・キャリアの１つまたは複数のマイクロ波導波路のうちの１つのマイクロ波導波路の対応するコネクタ・パッドと位置合わせされる。１つまたは複数のパッドのうちの少なくとも１つは、少なくとも１つのパッドとマイクロ波導波路の位置合わせされた対応するコネクタ・パッドとの間のオーバラップ容量性結合を介して、対応するマイクロ波導波路のコネクタ・パッドに結合される。

Description

本開示は、一般に、チップのパッケージングに関し、より詳細には、超伝導デバイスの効率的なパッケージングに関する。
半導体チップが外界と通信するために、半導体チップは、典型的には、外部構成要素との通信を容易にするだけでなく、チップを物理的かつ熱的に保護する支持ケース内に封入される。従来のパッケージング技術は、典型的には、パッケージと封入されたチップとの間の「永久的な」接続に依拠する。チップ上のパッドとパッケージのコネクタ・パッドとの間の典型的な接続には、永久はんだ、ワイヤ・ボンド、熱超音波接合（thermosonic bond）、または他の永久ボンディング技術が含まれることがあり、これらは、その後の分離および交換を実現不可能にする。
一実施形態によると、デバイス・パッケージは、キャビティと、信号をルーティングするように構成された１つまたは複数のマイクロ波導波路とを有するチップ・キャリアを含む。１つまたは複数のパッドを含み、チップ・キャリアのキャビティ内に位置するチップが存在する。各パッドは、チップ・キャリアの１つまたは複数のマイクロ波導波路のうちの１つのマイクロ波導波路の対応するコネクタ・パッドと位置合わせされる。１つまたは複数のパッドのうちの少なくとも１つは、少なくとも１つのパッドとマイクロ波導波路の位置合わせされた対応するコネクタ・パッドとの間のオーバラップ容量性結合を介して、対応するマイクロ波導波路のコネクタ・パッドに結合される。
一実施形態では、チップは、量子チップである。
一実施形態では、チップ・キャリアは、プリント回路板（ＰＣＢ）である。
一実施形態では、チップをチップ・キャリアのキャビティ内に押し込むように構成されたブロックがある。チップは、量子チップであってもよく、ブロックは、量子チップを熱化する（thermalize）ように動作する熱化ブロックであってもよい。
一実施形態では、ブロックは、チップをチップ・キャリアのキャビティに押し付けるように動作する１つまたは複数のばねを含む。
一実施形態では、マイクロ波導波路は、超伝導性であり、超伝導体または超伝導体で被覆された銅のいずれかを含む。例えば、マイクロ波導波路は、スズなどの超伝導体で被覆されたニオブまたは銅を含むことができる。
一実施形態では、チップ・キャリアの超伝導マイクロ波導波路は、ボール・グリッド・アレイ（ＢＧＡ）を含むコネクタ面に３次元でルーティングされる。
一実施形態では、チップとチップ・キャリアのキャビティとの間の位置合わせは、コネクタ・パッドの幅の０．２倍以内である。
一実施形態では、チップ・キャリアは、複数の追加のキャビティを含む。複数の追加のキャビティのうちの少なくとも１つの追加のキャビティは、少なくとも１つの追加のキャビティ内に位置する、１つまたは複数のパッドを有する所与のチップを含む。所与のチップの各パッドは、チップ・キャリアのマイクロ波導波路の対応するコネクタ・パッドと位置合わせされる。所与のチップの１つまたは複数のパッドのうちの少なくとも１つは、オーバラップ容量性結合を介して、チップ・キャリアのその位置合わせされた対応するコネクタ・パッドに結合される。
一実施形態では、チップは、量子チップであり、所与のチップは、量子チップではない。
一実施形態によると、チップ・パッケージング・システムは、キャビティと、信号をルーティングするように構成された１つまたは複数のマイクロ波導波路とを有するチップ・キャリアを含む。インタポーザ・チップは、１つまたは複数のパッドを含み、チップ・キャリアのキャビティ内に位置する。１つまたは複数のチップがインタポーザ・チップに接合されている。インタポーザ・チップの各パッドは、チップ・キャリアの１つまたは複数のマイクロ波導波路のうちの１つのマイクロ波導波路の対応するコネクタと位置合わせされる。１つまたは複数のパッドのうちの少なくとも１つは、少なくとも１つのパッドとマイクロ波導波路の位置合わせされた対応するコネクタ・パッドとの間のオーバラップ容量性結合を介して、対応するマイクロ波導波路のコネクタ・パッドに結合される。
一実施形態では、チップは、量子チップであり、チップ・キャリアは、プリント回路板（ＰＣＢ）である。
一実施形態では、インタポーザ・チップをチップ・キャリアのキャビティ内に押し込むように構成されたブロックがある。
一実施形態では、ブロックは、インタポーザ・チップをチップ・キャリアのキャビティに押し付けるように動作する１つまたは複数のばねを含む。
一実施形態によると、チップをパッケージングする方法は、キャビティと、信号をルーティングするための１つまたは複数のマイクロ波導波路とを有するチップ・キャリアを用意することを含む。１つまたは複数のパッドを備えるチップが、チップ・キャリアのキャビティ内に案内される。チップの各パッドは、チップ・キャリアの１つまたは複数のマイクロ波導波路のうちの１つのマイクロ波導波路の対応するコネクタ・パッドと位置合わせされる。１つまたは複数のパッドのうちの少なくとも１つは、少なくとも１つのパッドとマイクロ波導波路の位置合わせされた対応するコネクタ・パッドとの間のオーバラップ容量性結合を介して、対応するマイクロ波導波路のコネクタ・パッドに結合される。
一実施形態では、チップは、熱化ブロックによってチップ・キャリアのキャビティ内に押し込まれる。
一実施形態では、押し込むことは、チップをチップ・キャリアのキャビティに押し付ける熱化ブロックの１つまたは複数のばねを含む。
一実施形態では、チップ・キャリアは、複数の追加のキャビティを含む。複数の追加のキャビティのうちの少なくとも１つの追加のキャビティは、少なくとも１つの追加のキャビティ内に位置する、１つまたは複数のパッドを有する所与のチップを含む。所与のチップの各パッドは、チップ・キャリアのマイクロ波導波路の対応するコネクタ・パッドと位置合わせされる。所与のチップの１つまたは複数のパッドのうちの少なくとも１つは、オーバラップ容量性結合を介して、チップ・キャリアのその位置合わせされた対応するコネクタ・パッドに結合される。
一実施形態では、チップの機能性が判定される。チップが不良であると判定されると、チップは、取り外され、新しいチップと交換される。
これらおよび他の特徴は、添付の図面に関連して読まれるべき、その例示的な実施形態の以下の詳細な説明から明らかになるであろう。
図面は、例示的な実施形態のものである。これらは、すべての実施形態を説明するものではない。他の実施形態が、加えて、または代わりに使用されてもよい。明白または不必要である場合がある詳細は、スペースを節約するために、またはより効果的な説明のために省略されることがある。一部の実施形態は、追加の構成要素またはステップを用いて、または図示されているすべての構成要素またはステップを用いずに、あるいはその両方で実施されてもよい。同じ数字が異なる図面に現れる場合、その数字は、同じもしくは同様の構成要素またはステップを指す。
(Ａ)は、例示的な実施形態と一致する、パッケージングされたチップの斜視図である。（Ｂ）は、例示的な実施形態と一致する、カットアウト（cutout）を有する（Ａ）のプリント回路板の上面図である。（Ｃ）および（Ｄ）は、例示的な実施形態と一致する、導波路ランチャ（waveguide launcher）を有するチップの上面図および底面図である。 例示的な実施形態と一致する、パッケージの断面図である。 例示的な実施形態と一致する、チップを受け入れるように構成されたチップ・キャリアのカットアウトを示す図である。 例示的な実施形態と一致する、パッケージのマルチチップ構成を示す図である。 例示的な実施形態と一致する、ワイヤ・ボンドによってプリント回路板に結合されたチップの断面である。 例示的な実施形態と一致する、容量性結合を介してプリント回路板に結合されたチップの断面図である。 例示的な実施形態と一致する、ばね荷重式熱化構造を有するプリント回路板に結合されたチップの断面図である。 例示的な実施形態と一致する、キャリア・チップを有するプリント回路板に結合されたチップを有する構造の断面図である。 （Ａ）～（Ｃ）は、チップのパッドとプリント回路板上のコネクタ・パッドとの間の結合容量の例示的なシミュレーション結果を、コプレーナ導波路間の垂直距離を１００ｎｍに固定した場合について提供する図である。
概要
以下の詳細な説明では、関連する教示の完全な理解を提供するために、多数の具体的な詳細が例として記載される。しかしながら、本教示は、そのような詳細なしに実施され得ることが明らかであるはずである。他の例では、よく知られた方法、手順、構成要素、または回路、あるいはその組合せは、本教示の態様を不必要に曖昧にすることを回避するために、詳細なしに比較的高いレベルで説明されている。
一態様では、「前」、「後」、「上部」、「底部」、「真下」、「下方」、「下側」、「上方」、「上側」、「側部」、「左」、「右」などの空間的に関連する用語は、説明されている図の向きを参照して使用される。本開示の実施形態の構成要素は、いくつかの異なる向きに配置することができるため、方向を示す用語は、例示の目的で使用され、決して限定するものではない。したがって、空間的に相対的な用語は、図に示された向きに加えて、使用または動作におけるデバイスの異なる向きを包含することが意図されていることが理解されるであろう。例えば、図中のデバイスがひっくり返された場合、他の要素または特徴の「下方」または「真下」として記載される要素は、他の要素または特徴の「上方」に配向される。したがって、例えば、「下方」という用語は、上方および下方の両方の向きを包含することができる。デバイスは、別の向きに配向されてもよく（９０度回転される、または他の向きで表示もしくは参照される）、本明細書で使用される空間的に相対的な記述子は、それに応じて解釈されるべきである。
本明細書で使用される場合、「横方向」および「水平」という用語は、チップの第１の表面に平行な向きを表す。
本明細書で使用される場合、「垂直」という用語は、チップ、チップ・キャリア、または半導体本体の第１の表面に対して垂直に配置された向きを表す。
本明細書で使用される場合、用語「結合された」または「電気的に結合された」あるいはその両方は、要素が互いに直接結合されなければならないことを意味するものではなく、「結合された」または「電気的に結合された」要素間に介在する要素が設けられてもよい。対照的に、要素が別の要素に「直接接続されている」または「直接結合されている」と言及される場合、介在する要素は存在しない。「電気的に接続された」という用語は、互いに電気的に接続された要素間の低オームの電気的接続を指す。
第１、第２などの用語は、様々な要素を説明するために本明細書で使用されることがあるが、これらの要素は、これらの用語によって限定されるべきではない。これらの用語は、ある要素を別の要素と区別するためにのみ使用される。例えば、例示的な実施形態の範囲から逸脱することなく、第１の要素を第２の要素と呼ぶことができ、同様に、第２の要素を第１の要素と呼ぶことができる。本明細書で使用される場合、「～または・・・あるいはその両方」という用語は、関連付けられ、列挙された項目の１つまたは複数の任意のおよびすべての組合せを含む。
例示的な実施形態は、理想化または簡略化された実施形態（および中間構造）の概略図である断面図を参照して本明細書で説明される。そのため、例えば、製造技術または公差あるいはその両方の結果として、図の形状とは異なることが予想され得る。したがって、図に示される領域は、本質的に概略的であり、それらの形状は、必ずしもデバイスの領域の実際の形状を示すものではなく、範囲を限定するものではない。
特許請求の範囲によって定義される範囲から逸脱することなく、他の実施形態が使用されてもよく、構造的または論理的変更が行われてもよいことを理解されたい。実施形態の説明は、限定的なものではない。特に、以下に記載される実施形態の要素は、異なる実施形態の要素と組み合わせることができる。
本開示は、一般に、チップを高速かつ容易に交換できるパッケージングに関する。限定としてではなく単なる例として、本明細書の概念は、量子技術および量子チップの文脈で論じられるが、これらの教示は、異なるタイプのチップにも同様に適用され得ることが理解されるであろう。量子技術に関しては、量子ビットに関連付けられた電磁エネルギーは、例えば、いわゆるジョセフソン接合、ならびに量子ビットを形成するために使用される容量素子および誘導素子に蓄積することができる。他の例では、共振器または位相量子ビットに結合されたスピン量子ビット、微細加工されたイオン・トラップなどがあってもよい。（限定されないが）サーキュレータ、アイソレータ、増幅器、フィルタ、高速単一磁束量子（ＲＳＦＱ：rapid single flux quantum）などの能動制御エレクトロニクスなどを含む、調整または容易に交換することができる他のタイプのマイクロ波構成要素も、本明細書の教示によって同様にサポートされる。
一例では、量子ビット状態を読み出すために、マイクロ波信号が、キャビティ周波数で量子ビットに結合するマイクロ波読み出しキャビティに印加される。伝送された（または反射された）マイクロ波信号は、雑音を遮断または低減し、信号対雑音比を改善するために使用される複数の熱絶縁段および低雑音増幅器を通過する。戻された／出力されたマイクロ波信号の振幅または位相あるいはその両方は、量子ビットが基底状態または励起状態にディフェーズしたかどうかなど、量子ビット状態に関する情報を担持する。量子ビット状態に関する量子情報を担持するマイクロ波信号は、通常、弱い（例えば、数マイクロ波光子のオーダである）。様々な回路および技術を使用して、この弱い信号を測定することができる。出力チェーンの信号対雑音比を改善するために、例えば、ジョセフソン増幅器および進行波パラメトリック増幅器（ＴＷＰＡ：travelling-wave parametric amplifier）などの低雑音の量子制限増幅器（ＱＬＡ：quantum-limited amplifier）を量子システムの出力において前置増幅器として使用して、量子力学によって規定されるような最小量の雑音を付加しながら量子信号をブーストすることができる。ジョセフソン増幅器に加えて、ジョセフソン・サーキュレータ、ジョセフソン・アイソレータ、およびジョセフソン・ミキサなどのジョセフソン増幅器またはジョセフソン・ミキサを用いた特定のジョセフソン・マイクロ波構成要素をスケーラブルな量子プロセッサで使用することができる。
より多くの量子ビットを内蔵できることが、量子コンピュータの可能性を実現可能にする上で重要である。出願人は、量子コンピュータの計算能力および信頼性を高めるために、様々な次元で改善を行うことができることを認識した。第１は、量子ビットの数そのものである。量子プロセッサの量子ビットが多いほど、原理的により多くの状態を操作および記憶することができる。第２は、誤り率が低いことであり、これは、量子ビットの状態を正確に操作し、単に信頼できないデータではなく一貫した結果を提供するシーケンシャルな動作を実行することに関連する。第３に、量子ビット技術は、まだ発展途上の分野であり、所定の周波数を有する量子ビットを高精度に提供することが課題である。例えば、一部のシナリオでは、５．２０ＧＨｚの中心周波数を有する量子ビットを一貫して製造することが繰り返し達成されない場合がある。したがって、複数の量子チップを備えたモジュール・システムを有すること、および所望の中心周波数を持たない、または単に欠陥がある量子ビットを容易に交換できることが望ましい。
したがって、量子コンピュータ・システムの故障耐性を向上させるためには、多数の物理量子ビットを用いて論理量子ビットを記憶しなければならない。このようにして、局所情報が非局在化されるため、量子コンピュータは、古典的コンピュータのパリティ・チェックと同様に、局所エラーおよび量子ビットの固有基底での測定の性能の影響を受けにくくなり、それによって、より故障耐性の高い量子ビットに進化する。
量子チップなどの半導体チップが外界と通信するために、半導体チップは、典型的には、通信を容易にするだけでなく、量子チップを物理的かつ熱的に保護する支持ケースに結合されまたは封入されている。既存の支持ケースは、様々な課題にさらされる可能性がある。例えば、従来のボンディングは、時間およびリソースを消費するプロセスであり、プリント回路板（ＰＣＢ）などのチップ・キャリアとチップとの間の移行に際して適切なインピーダンス整合を提供しない可能性がある。さらに、従来の接合は、チップをＰＣＢ上に効率的に案内するためにキャビティをチップの周囲に設ける能力、または処理もしくは検査のために関連するチップ表面への適切なアクセスを提供する能力を低下させる可能性がある。
従来のパッケージング技術は、垂直シリコン貫通ビア（ＴＳＶ）を含むことがあり、これは、製造上の課題をもたらし、製造プロセス中のコヒーレンスに影響を及ぼすことがある。パッケージは、冷却中にチップを歪ませることさえある。例えば、ポゴ・ピンなどからのチップ上の点力は、チップの破損につながる可能性がある。チップとパッケージの膨張係数の差は、チップを（例えば、横方向に）歪ませる可能性がある。さらに、従来の量子チップ・パッケージでは、量子ビットの異なるモードとの損失性／正常材料のオーバラップが、損失を誘発する可能性があり、本明細書では、まとめてパッケージ誘発デコヒーレンスと呼ばれる。
本明細書で論じられる概念は、以下でより詳細に説明されるように、量子チップなどのチップの封入に様々な改善を提供する。例えば、チップのパッドとＰＣＢなどのチップ・キャリア上の対応するコネクタ・パッドとの間の物理的結合がないことによって、チップとＰＣＢを結合するための労力および時間が大幅に低減される。チップをＰＣＢから容易かつ柔軟に取り外せることで、チップを、所望の基準を満たす異なるチップと容易に個々に交換することが可能になる。このような柔軟性は、例えば、コヒーレンス実験および材料評価において特に有用である場合がある。また、チップは、交換中に取り外して再導入する物理的接合が存在しないため、より望ましい量子ビット周波数を有するものと容易に交換することができる。チップ・キャリアおよび対応するコネクタ・パッドは、チップとＰＣＢとの間に接続される物理的なボンディング・ワイヤがないため、容易に再利用することができる。チップは、従来のパッケージのようにチップ・キャリアに機械的に固定されていないため、冷却中の歪みが軽減される。さらに、一部の実施形態では、本明細書の教示は、マルチチップ・モジュール・デバイスを容易に促進する。
本明細書に記載される技術は、いくつかの仕方で実施することができる。例示的な実施態様が、以下の図を参照して以下で提供される。
例示的なパッケージング・アーキテクチャ
図１（Ａ）～図１（Ｄ）は、例示的な実施形態と一致する、本パッケージング概念の異なる態様を示すシステムの概要をまとめて提供する。より具体的には、図１（Ａ）は、パッケージングされたチップ１００Ａの斜視図を提供する。様々なシナリオにおいて、パッケージングされたチップは、室温または極低温で動作することができる。同軸ワイヤ１０２は、（例えば、室温で動作する）様々な試験および測定機器に結合され、チップ・キャリアに接続された１つまたは複数のチップを、本明細書に記載されるチップの単純な取り外しおよびプラグ・インによって交換すべきかどうかを判定することができる。様々な実施形態において、チップ・キャリア上のワイヤは、マイクロストリップまたはコプレーナ導波路（ＣＰＷ）あるいはその両方であってもよい。一実施形態では、チップ・キャリアは、ＰＣＢである。
図１（Ｂ）は、チップ１００Ｃを受け入れるように動作するカットアウトを有する図１（Ａ）のＰＣＢの上面図１００Ｂを提供する。チップ１００Ｃは、ＰＣＢのコネクタ・パッド（例えば、ＰＣＢのコプレーナ導波路（ＣＰＷ）線路）上に直接配置（例えば、プラグ・イン）することができる。この点について、図１（Ｃ）および図１（Ｄ）は、導波路ランチャ１３０を有するチップの上面図および底面図をそれぞれ示す。ＰＣＢ１００Ｂ上には、チップの導波路ランチャ（例えば、１３０）と対向する同等の導波路ランチャが存在する。例えば、導波路ランチャ１３０の中心のワイヤは、信号ワイヤであり、外側の２つのワイヤは接地されている。各導波路ランチャは、容量性結合を介して接続されるパッドとして機能する。
ここで、例示的な実施形態と一致するパッケージ２００Ａの断面図を提供する図２Ａを参照する。図２Ａは、チップ２２０上のパッドとＰＣＢ２２８上の対応するコネクタ・パッドとの間の容量性結合を介してＰＣＢと通信可能に結合されたチップ２２０を含む。実際のコネクタ・パッドおよびチップのパッドは、図２Ａには示されていないが、図２Ｂの文脈に含めて後でより詳細に説明する。例えば、容量性結合を介して、チップ２２０からの信号は、ＰＣＢ２２８上のコネクタ・パッドを通して伝送され、ＰＣＢ２２８のローンチング・パッド（launching pad）につながるＣＰＷを通って進む。２つの締め具２４２および２４４を使用して、チップをＰＣＢ凹部に押し込み、チップ、ＰＣＢ、および熱化ブロック（図５に関連してより詳細に説明する）を互いに位置合わせする。チップ２２０上のこれらのローンチング・パッドは、ＰＣＢ２２８上の対応するコネクタ・パッドとそれぞれ位置合わせされ、容量性結合を介してマイクロ波信号を送信することによって通信することができる。この点について、図２Ｂは、チップ２００Ｂを受け入れるように構成されたカットアウト２００Ｃを有するチップ・キャリア（例えば、ＰＣＢ）を示す。例えば、チップ２００Ｂを、ＰＣＢのカットアウト２００Ｃ上に（例えば、ひっくり返して）配置することができ、チップ上のパッド１３０（例えば、本明細書では導波路または導波路ランチャと呼ばれることもある）が、カットアウト２００Ｃ内のＰＣＢ上の対応するコネクタ・パッドと位置合わせされる。
したがって、チップ（量子チップであってもよい）を、チップのパッドとチップ・キャリア上のコネクタ・パッドとの間の物理的接続を必要とすることなく、チップ・キャリア（例えば、ＰＣＢ）のカットアウト上に直接配置（例えば、フリップ・チップ）することができる。例えば、本明細書に記載されるアーキテクチャは、チップとＰＣＢとの間の永久はんだ、ワイヤ、熱超音波、または他の永久接合を必要としない。代わりに、チップ２００Ｂは、チップ上のパッドがチップ・キャリア（例えば、ＰＣＢ）上のコネクタ・パッドと直接位置合わせされ、コネクタ・パッドに面するように、ひっくり返されてチップ・キャリアのキャビティ上に配置される。チップのパッドとチップ・キャリア上の対応するコネクタとの間の信号の実際の伝送は、容量性結合（すなわち、チップ上のパッドとＰＣＢ上の対応するコネクタとの間の大きなオーバラップ容量）によるものである。チップとＰＣＢは、以下でより詳細に論じるように、チップをパッケージングするために、非侵襲的かつ非永久的かつ容易に取り外し可能な仕方で一緒に保持される。
したがって、チップのパッド（例えば、導波路ランチャ）とＰＣＢの対応するコネクタ・パッドとの間の容量性結合は、チップとＰＣＢとの間の通信を容易にする。ＰＣＢのＣＰＷは、異なるチップ間またはデバイス間あるいはその両方で信号をルーティングするために使用することができる。一実施形態では、超伝導線路またはビアあるいはその両方をＰＣＢ（例えば、スズ被覆銅）で使用して、信号を３次元でルーティングする、または信号をコネクタ面（例えば、ボール・グリッド・アレイ）に接続する、あるいはその両方を行うことができる。
一実施形態において、チップ２００Ｂは、約０．２＊ｗの寸法よりも良好に横方向に位置合わせされ、ここで、ｗは、コネクタ（例えば、コンデンサ）・パッドの幅である。例えば、位置合わせは、５０μｍよりも良好である。出願人は、このような公差が、適切なオーバラップを提供し、その結果、チップのパッドとチップ・キャリア（例えば、チップを受け入れるためのカットアウトを有するＰＣＢ）上のコネクタ・パッドとの間に、信頼性のある容量性結合のための所望のオーバラップ容量が達成されると判断した。このような位置合わせは、チップ２００Ｂが案内されるＰＣＢ２００Ｃに正確なカットアウトを作ることによって提供される。チップ２００Ｂは、チップ上のパッドとＰＣＢ上の対応するコネクタとの間の距離「ｄ」（図５参照）を最小化するように、ＰＣＢに押し付けられる。様々な実施形態において、距離ｄの最小化は、ばねベースの機構を用いて、または締め具（例えば、ねじ、クランプなど）を用いて２つの部品間にチップ２００ＢおよびＰＣＢをクランプする熱構造（例えば、銅ブロック）を用いて実施することができる。これらの概念については、後でより詳細に論じる。
単一のチップを受け入れるように構成されたチップ・キャリアが図１（Ａ）および図２Ｂに例として示されているが、本明細書の教示は、これに限定されないことが理解されるであろう。この点について、例示的な実施形態と一致する、パッケージのマルチチップ構成３００を示す図３を参照する。様々な実施形態において、マルチチップ構成３００は、チップ３０２～３２４のパッドとマルチチップＰＣＢ３５０上のそれらの対応するコネクタ・パッドとの間の容量性結合を介してＰＣＢ３５０に通信可能に接続された同様の（例えば、量子ビット）チップ３０２のアレイまたは異なるタイプのチップ（例えば、制御論理、増幅器、読み出し回路、電源、量子チップなど）の組合せを備えることができる。チップ３０２～３２４のうちの２つ以上は、チップ上のパッドとＰＣＢ３５０上のコネクタ・パッドとの間の容量性結合を介して互いに通信することができる。チップ３０２～３２４のいずれかが適切に機能しない場合、そのチップは、古いチップを迅速に取り外し、新しいチップを挿入することによって、別のチップと容易に交換することができる。このような柔軟性は、チップ３０２～３２４がＰＣＢ３５０に永久的に接続されているのではなく、容量性結合されていることによってもたらされる。このようにして、マルチチップ構成３００の機能を促進し、経時的に容易に維持することができる。
本明細書の教示の特徴をよりよく理解するために、既知のパッケージング技術との比較を提供することが有用である場合がある。そのために、図４は、ワイヤ・ボンド４０２によってＰＣＢ４１０に結合されたチップの断面を提供する。構造４００は、キャビティ４１６の上にチップ４０６を保持するように動作する（例えば、銅）プッシャ・ブロック（pusher block）と呼ばれることもある熱化構造４１４を含む。量子チップ４０６自体は、永久ワイヤ・ボンド（例えば、４０２）によってＰＣＢ４１０に物理的に接続されている。典型的には、量子チップ４０６を封入するように動作するシールド４０４が存在する。シールド４０４は、シールド４０４をＰＣＢ４１０および熱化構造４１４に機械的にクランプまたはねじ止めする固定具４１２によって、ＰＣＢ４１０の上面に保持されている。ＰＣＢ上にシールド４０８が存在してもよい。ＰＣＢは、ＲＦ信号によって他の構成要素と通信するように動作するＲＦコネクタ４１８を含むことができる。ワイヤ・ボンド（例えば、４０２）は、比較的永久的な接続であるため、量子チップ４０６を容易に交換することはできない。
対照的に、ここで図５を参照すると、本図は、例示的な実施形態と一致する、容量性結合を介してチップ・キャリア（例えば、ＰＣＢ）５１０に結合されたチップ５０６の断面である。構造５００は、キャビティ５１６の下にチップ（例えば、量子チップまたは制御チップあるいはその両方）５０６を保持するように動作する熱化構造５１４を含む。熱化構造５１４は、銅を含んでもよい。一部の実施形態では、チップ５０６の封入を完了し、迷走電界（stray field）または外部の影響からチップ表面を保護するように動作するシールド５０８が存在する。シールドは、シールド５０８および熱化構造５１４の両方をＰＣＢ５１０に機械的にクランプまたはねじ止めする固定具５１２によって、チップ・キャリア（例えば、ＰＣＢ）５１０の底面に機械的に固定することができる。固定具５１２によって提供されるクランプは、熱化構造５１４とチップ５０６との間の熱接触が十分であることを確実にする。接地への良好な熱的および電気的接触は、銅ブロックを用いて、またはチップのすべてのエッジ（例えば、導波路が存在しない場所）に既にある大きな接地コンタクトを介して達成される。一実施形態では、チップ回路を電磁（ＥＭ）妨害から保護するように動作するシールド５０２がＰＣＢ５１０上に存在し、画定されたキャビティを提供する。
ＰＣＢ５１０は、ＲＦ信号によって他の構成要素と通信するように動作する１つまたは複数のＲＦコネクタ（例えば、５１８および５３０）を含むことができる。重要なことに、チップ５０６上のパッドとＰＣＢ５１０のコネクタ・パッドとの間の接続は、永久接続（例えば、永久はんだ、ワイヤ、熱超音波、または他の永久ボンディング）によるものではない。むしろ、チップ５０６とチップ・キャリア５１０との間の１つまたは複数の接続は、距離ｄを有する、チップ５０６上のパッドとＰＣＢ５１０上のコネクタ・パッドとの間の容量性結合によるものである。一例では、チップ５０６のパッドとチップ・キャリアとの間のオーバラップは、約５００μｍである。１００μｍの幅のＣＰＷランチャ（本明細書ではチップのパッドと呼ばれることもある）では、５００ｆＦの結合容量が観測され、信号の減衰は５ｄＢ未満であった。このような非永久的な接続によって、チップ５０６をチップ・キャリア５１０から容易に取り外して交換することができる。距離「ｄ」は、拡大図では目に見える間隙として示されているが、この間隙は、チップ５０６が熱化構造５１４および固定具５１２によってＰＣＢ５１０に押し付けられているにもかかわらず生じることを理解されたい。特に、先に示したように、距離「ｄ」は、チップ５０６とＰＣＢ５１０との間の接触圧力を高めることによって最小化することができる。この結果、距離「ｄ」が減少し、対応してチップ５０６のパッドとＰＣＢ５１０との間の結合容量が増加する。一部の実施形態では、結合容量は、チップとチップ・キャリアとの間に（例えば、ねじ固定具、ばねなどを介して）加えられる機械的圧力に基づく距離「ｄ」を制御することによって変化させることができる。
したがって、導波路は、チップのエッジの方に持っていかれ、本明細書ではチップ・パッドと呼ばれることもある導波路ランチャとして構成される。チップ・パッドの横方向の寸法（ｗ）は、サイズが、インピーダンスは同じままであるが、ｗのサイズが例えば１０μｍから２００μｍに大きくなるように構成される。チップ・キャリア（例えば、ＰＣＢ）５１０側に露出する対応する導波路がオーバラップ領域内に存在する。一実施形態では、長さ「ｌ」は、約１μｍである。したがって、チップをチップ・キャリア上に配置すると、これらの導波路の２つの端部（例えば、チップ・パッドとチップ・キャリア上のコネクタ）は、長さｌおよび幅ｗのプレート・コンデンサを形成する。出願人は、「ｌ」および「ｗ」が十分に大きい場合（典型的には、ｌ＝５００μｍ、ｗ＝１００～２００μｍ）、容量性結合が十分に大きく、チップの表面とＰＣＢの表面（それぞれがその対応する導波路を有する）との間に分離「ｄ」が存在する場合であっても、チップからＰＣＢへの伝送は十分であると判断した。この点について、図８（Ａ）～図８（Ｃ）は、チップのパッドとＰＣＢ上のコネクタ（すなわち、それらの対応するＣＰＷ）との間の結合容量の例示的なシミュレーション結果を、ＣＰＷ間の垂直距離を１００ｎｍに固定した場合について提供している。図８（Ｃ）は、容量がオーバラップの長さｌに対して線形であることを示す。
図６は、例示的な実施形態と一致する、ばね荷重式熱化構造５１４を有するＰＣＢ５１０に結合されたチップ５０６の断面図である。図６の多くの構成要素は、図５の構成要素と実質的に同様であり、したがって、簡潔にするためにここでは繰り返さない。主な違いは、熱化構造５１４とチップ５０６との間に１つまたは複数のばねコンタクト６２０が存在することであり、本明細書では、ばね荷重式であると呼ばれることがある。ばね荷重は、規定された一定の力をチップ上に与えるのに役立ち、冷却による形状変化を補償することができる。したがって、チップ６０６は、その裏面を押し下げるばねコンタクトによってチップ・キャリアのコネクタ・パッドに押し付けられる。チップ６０６のパッドとＰＣＢ上のコネクタ・パッドとの間の実際の結合は、本明細書に記載される容量性結合によるものである。
図７は、例示的な実施形態と一致する、キャリア・チップ６０８を有するチップ・キャリア（例えば、ＰＣＢ）５１０に結合されたチップ７０６を有する構造の断面７００である。図７の多くの構成要素は、図５および図６のものと実質的に同様であり、したがって、簡潔にするためにここでは繰り返さない。図６と図７との間の１つの顕著な違いは、（例えば、量子ビット）チップ７０６がチップ・キャリア（例えば、ＰＣＢ）５１０に直接接続されていないことである。むしろ、チップ７０６は、ボール・グリッド・アレイ（ＢＧＡ）によって、本明細書では制御チップと呼ばれることもあるインタポーザ・チップ６０８に接続され、インタポーザ・チップ６０８が容量性結合を介してチップ・キャリア５１０に結合されている。図７は、チップ７０６がシールド７０８のキャビティ７１６内にあることを示す。量子チップ７０６は、超伝導相互接続（例えば、インバンプ）などを介して制御チップ６０８に結合することができる。有利なことに、このようなサンドイッチされたチップは、容易に交換することができ、ＰＣＢにワイヤ・ボンディングする必要がない。
一実施形態では、複数の同様のタイプのチップ（例えば、量子チップ）または異なるタイプのチップの組合せが、「永久」接続によってインタポーザ・チップ６０８に結合される。インタポーザ・チップ６０８自体は、上述したように容量性結合を介してチップ・キャリア（例えば、ＰＣＢ）５１０に結合される。
本明細書で論じられるアーキテクチャは、限定することなく、マイクロ波パッケージング（例えば、量子工学、量子チップ、超伝導量子チップ用の）、量子技術（例えば、量子プロセッサ、量子システムのパッケージング、超伝導量子ビットのパッケージングなど）、低温学（例えば、熱化、信号送達、極低温マイクロ波測定など）などを含む、異なる分野で有用である。
結論
本教示の様々な実施形態の説明は、例示の目的で提示されてきたが、網羅的であることは意図されておらず、または開示された実施形態に限定されることは意図されていない。記載された実施形態の範囲から逸脱することなく、当業者には多くの変更形態および変形形態が明らかであろう。本明細書で使用される用語は、実施形態の原理、市場で見出される技術に対する実際の適用または技術的改善を最もよく説明するために、または当業者が本明細書に開示された実施形態を理解できるようにするために選択された。
上記は、最良の状態または他の例あるいはその両方であると考えられるものを説明したが、そこに様々な変更が行われてもよく、本明細書に開示された主題は、様々な形態および例で実装されてもよく、その教示は、多数の用途に適用されてもよく、そのうちの一部のみが本明細書に記載されたことが理解されよう。添付の特許請求の範囲によって、本教示の真の範囲に入るあらゆる応用、変更、および変形を請求することが意図されている。
本明細書で説明された構成要素、ステップ、特徴、目的、利益、および利点は、単なる例示である。それらのいずれも、またそれらに関する議論も、保護の範囲を限定することは意図されていない。様々な利点が本明細書で論じられたが、すべての実施形態が必ずしもすべての利点を含むわけではないことが理解されるであろう。特に断りのない限り、添付の特許請求の範囲を含む本明細書に記載されるすべての測定値、値、定格、位置、大きさ、サイズ、および他の仕様は、概算であり、正確ではない。これらは、これらが関連する機能と、これらが関係する技術分野で慣習的なものと一致する合理的な範囲を有することが意図されている。
多数の他の実施形態も考えられる。これらは、より少ない、追加の、または異なる、あるいはその組合せの構成要素、ステップ、特徴、目的、利益および利点を有する実施形態を含む。これらはまた、構成要素またはステップあるいはその両方が、異なるように配置されまたは順序付けされあるいはその両方が行われる実施形態を含む。
例示的な実施形態に関連して上記を説明してきたが、「例示的な」という用語は、最良または最適ではなく、単に例として意図されていることが理解される。すぐ上で述べたことを除いて、述べられたまたは図示されたものはいずれも、特許請求の範囲に記載されているか否かにかかわらず、いずれの構成要素、ステップ、特徴、目的、利益、利点、または同等物も公衆に献呈することは意図されておらず、またはそのように解釈されるべきではない。
本明細書で使用される用語および表現は、特定の意味が本明細書に別途記載されている場合を除いて、それらの対応するそれぞれの調査および研究の分野に関してそのような用語および表現に与えられる通常の意味を有することが理解されるであろう。第１および第２などの関係用語は、１つのエンティティまたはアクションを別のエンティティまたはアクションと区別するためだけに使用されることがあり、そのようなエンティティまたはアクション間の実際のそのような関係または順序を必ずしも要求または暗示するものではない。「含む（comprises）」、「含んでいる（comprising）」という用語、またはそれらの任意の他の変形は、要素のリストを含むプロセス、方法、物品、または装置が、それらの要素のみを含むのではなく、明示的に列挙されていない、またはそのようなプロセス、方法、物品、もしくは装置に固有の他の要素を含むことができるように、非排他的な包含を網羅することが意図されている。「ａ」または「ａｎ」が先行する要素は、さらなる制約なしに、その要素を含むプロセス、方法、物品、または装置における追加の同一の要素の存在を排除しない。
本開示の要約は、読者が技術的開示の本質を迅速に確認することを可能にするために提供される。本要約は、特許請求の範囲または意味を解釈または限定するために使用されないという理解の下で提出されている。加えて、前述の発明を実施するための形態では、本開示を合理化する目的で、様々な特徴が様々な実施形態において一緒にグループ化されていることが分かる。この開示方法は、請求される実施形態が各請求項に明示的に列挙されるよりも多くの特徴を有するという意図を反映するものとして解釈されるべきではない。むしろ、添付の特許請求の範囲が反映するように、発明の主題は、単一の開示された実施形態のすべての特徴よりも少ない特徴にある。したがって、添付の特許請求の範囲は、発明を実施するための形態に組み込まれ、各請求項は、別個に特許請求される主題として独立している。

Claims (20)

  1. デバイス・パッケージであって、
    キャビティ、および信号をルーティングするように構成された１つまたは複数のマイクロ波導波路を有するチップ・キャリアと、
    １つまたは複数のパッドを備え、前記チップ・キャリアの前記キャビティ内に位置するチップであって、
    各パッドが、前記チップ・キャリアの前記１つまたは複数のマイクロ波導波路のうちの１つのマイクロ波導波路の対応するコネクタ・パッドと位置合わせされ、
    前記１つまたは複数のパッドのうちの少なくとも１つが、前記少なくとも１つのパッドと前記マイクロ波導波路の前記位置合わせされた対応するコネクタ・パッドとの間のオーバラップ容量性結合を介して、前記対応するマイクロ波導波路の前記コネクタ・パッドに結合されている、
    前記チップと、
    を備える、デバイス・パッケージ。
  2. 前記チップが量子チップである、請求項１に記載のデバイス・パッケージ。
  3. 前記チップ・キャリアがプリント回路板（ＰＣＢ）である、請求項１に記載のデバイス・パッケージ。
  4. 前記チップを前記チップ・キャリアの前記キャビティ内に押し込むように構成されたブロックをさらに備える、請求項１に記載のデバイス・パッケージ。
  5. 前記チップが量子チップであり、
    前記ブロックが前記量子チップを熱化するように動作する熱化ブロックである、
    請求項４に記載のデバイス・パッケージ。
  6. 前記ブロックが、前記チップを前記チップ・キャリアの前記キャビティに押し付けるように動作する１つまたは複数のばねを含む、請求項４に記載のデバイス・パッケージ。
  7. 前記マイクロ波導波路が超伝導性であり、超伝導体によって被覆されたニオブまたは銅を含む、請求項１に記載のデバイス・パッケージ。
  8. 前記チップ・キャリアの前記超伝導マイクロ波導波路が、ボール・グリッド・アレイ（ＢＧＡ）を含むコネクタ面に３次元でルーティングされている、請求項１に記載のデバイス・パッケージ。
  9. 前記チップと前記チップ・キャリアの前記キャビティとの間の位置合わせがコネクタ・パッドの幅の０．２倍以内である、請求項１に記載のデバイス・パッケージ。
  10. 前記チップ・キャリアが複数の追加のキャビティを備え、
    前記複数の追加のキャビティのうちの少なくとも１つの追加のキャビティが、前記少なくとも１つの追加のキャビティ内に位置する、１つまたは複数のパッドを有する所与のチップを備え、
    前記所与のチップの各パッドが前記チップ・キャリアのマイクロ波導波路の対応するコネクタ・パッドと位置合わせされ、
    前記チップ・キャリアのその位置合わせされた対応するコネクタ・パッドに、前記所与のチップの１つまたは複数のパッドのうちの少なくとも１つがオーバラップ容量性結合を介して結合されている、
    請求項１に記載のデバイス・パッケージ。
  11. 前記チップが量子チップであり、
    前記所与のチップが量子チップではない、
    請求項１０に記載のデバイス・パッケージ。
  12. チップ・パッケージング・システムであって、
    キャビティ、および信号をルーティングするように構成された１つまたは複数のマイクロ波導波路を有するチップ・キャリアと、
    １つまたは複数のパッドを備え、前記チップ・キャリアの前記キャビティ内に位置するインタポーザ・チップと、
    前記インタポーザ・チップに接合された１つまたは複数のチップであって、
    前記インタポーザ・チップの各パッドが、前記チップ・キャリアの前記１つまたは複数のマイクロ波導波路のうちの１つのマイクロ波導波路の対応するコネクタ・パッドと位置合わせされ、
    前記１つまたは複数のパッドのうちの少なくとも１つが、前記少なくとも１つのパッドと前記マイクロ波導波路の前記位置合わせされた対応するコネクタ・パッドとの間のオーバラップ容量性結合を介して、前記対応するマイクロ波導波路の前記コネクタ・パッドに結合されている、
    前記１つまたは複数のチップと、
    を備える、チップ・パッケージング・システム。
  13. 前記チップが量子チップであり、
    前記チップ・キャリアがプリント回路板（ＰＣＢ）である、
    請求項１２に記載のチップ・パッケージング・システム。
  14. 前記インタポーザ・チップを前記チップ・キャリアの前記キャビティ内に押し込むように構成されたブロックをさらに備える、請求項１２に記載のチップ・パッケージング・システム。
  15. 前記ブロックが、前記インタポーザ・チップを前記チップ・キャリアの前記キャビティに押し付けるように動作する１つまたは複数のばねを含む、請求項１４に記載のチップ・パッケージング・システム。
  16. チップをパッケージングする方法であって、
    キャビティ、および信号をルーティングするための１つまたは複数のマイクロ波導波路を有するチップ・キャリアを用意することと、
    １つまたは複数のパッドを備えるチップを前記チップ・キャリアの前記キャビティ内に案内することと、
    前記チップの各パッドを、前記チップ・キャリアの前記１つまたは複数のマイクロ波導波路のうちの１つのマイクロ波導波路の対応するコネクタ・パッドと位置合わせすることと、
    前記１つまたは複数のパッドのうちの少なくとも１つを、前記少なくとも１つのパッドと前記マイクロ波導波路の前記位置合わせされた対応するコネクタ・パッドとの間のオーバラップ容量性結合を介して、前記対応するマイクロ波導波路の前記コネクタ・パッドに結合することと、
    を含む、方法。
  17. 熱化ブロックを用いて前記チップを前記チップ・キャリアの前記キャビティ内に押し込むことをさらに含む、請求項１６に記載の方法。
  18. 前記押し込むことが、前記チップを前記チップ・キャリアの前記キャビティに押し付ける前記熱化ブロックの１つまたは複数のばねを含む、請求項１７に記載の方法。
  19. 前記チップ・キャリアが複数の追加のキャビティを備え、
    前記複数の追加のキャビティのうちの少なくとも１つの追加のキャビティが、前記少なくとも１つの追加のキャビティ内に位置する、１つまたは複数のパッドを有する所与のチップを備え、
    前記所与のチップの各パッドが前記チップ・キャリアのマイクロ波導波路の対応するコネクタ・パッドと位置合わせされ、
    前記チップ・キャリアのその位置合わせされた対応するコネクタに、前記所与のチップの１つまたは複数のパッドのうちの少なくとも１つがオーバラップ容量性結合を介して結合されている、
    請求項１６に記載の方法。
  20. 前記チップの機能性を判定することと、
    前記チップが不良であると判定すると、
    前記チップを取り外すことと、
    前記チップを新しいチップと交換することと、
    をさらに含む、請求項１６に記載の方法。
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