JP2023524028A - セグメント化されたトレンチとシールドとを伴うトレンチ型パワー・デバイス - Google Patents

セグメント化されたトレンチとシールドとを伴うトレンチ型パワー・デバイス Download PDF

Info

Publication number
JP2023524028A
JP2023524028A JP2022566026A JP2022566026A JP2023524028A JP 2023524028 A JP2023524028 A JP 2023524028A JP 2022566026 A JP2022566026 A JP 2022566026A JP 2022566026 A JP2022566026 A JP 2022566026A JP 2023524028 A JP2023524028 A JP 2023524028A
Authority
JP
Japan
Prior art keywords
shield
layer structure
gate
trench
semiconductor layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2022566026A
Other languages
English (en)
Inventor
リヒテンヴァルナー、ダニエル、ジェンナー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Wolfspeed Inc
Original Assignee
Wolfspeed Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Wolfspeed Inc filed Critical Wolfspeed Inc
Publication of JP2023524028A publication Critical patent/JP2023524028A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT

Abstract

半導体デバイスは、ワイド・バンドギャップ半導体材料の半導体層構造を含む。半導体層構造は、第１の導電型を有するドリフト領域と、第２の導電型を有するウェル領域とを含む。複数のセグメント化されたゲート・トレンチが、半導体層構造内で第１の方向に延在する。セグメント化されたゲート・トレンチは、半導体層構造の介在領域を間に挟んで第１の方向で互いに離間されるそれぞれのゲート・トレンチ・セグメントを含む。関連するデバイス及び製造方法についても論じられる。

Description

本出願は、２０２０年４月３０日に米国特許商標庁に出願された米国特許出願第１６／８６３，３９９号からの優先権の利益を主張し、その開示内容は参照によりその全体が本明細書に組み入れられる。
本発明は、パワー半導体デバイスに関し、より詳細には、ゲート・トレンチを有するパワー半導体デバイス及びそのようなデバイスを製造する方法に関する。
パワー半導体デバイスは、大電流を流して高電圧をサポートするために使用される。例えば、パワー金属酸化膜半導体電界効果トランジスタ（「ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒｓ）」）、バイポーラ接合トランジスタ（「ＢＪＴ（Ｂｉｐｏｌａｒ Ｊｕｎｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒｓ）」）、絶縁ゲート・バイポーラ・トランジスタ（「ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒｓ）」）、ジャンクション・バリア・ショットキー・ダイオード、ゲート・ターンオフ・トランジスタ（「ＧＴＯ（Ｇａｔｅ Ｔｕｒｎ－Ｏｆｆ Ｔｒａｎｓｉｓｔｏｒｓ）」）、ＭＯＳ制御サイリスタ、及びその他の様々なデバイスを含む、多種多様なパワー半導体デバイスが当技術分野で使用される場合がある。これらのパワー半導体デバイスは、一般に、炭化ケイ素（「ＳｉＣ」）又は窒化ガリウム（「ＧａＮ」）系の半導体材料などのワイド・バンドギャップ半導体材料から製造される。本明細書では、ワイド・バンドギャップ半導体材料は、約１．４０ｅＶより大きい、例えば、約２ｅＶより大きいバンドギャップを有する半導体材料を指す。
パワー半導体デバイスは、横型構造又は縦型構造を有することができる。横型構造を有するデバイスでは、デバイスの端子（例えば、パワーＭＯＳＦＥＴデバイスにおけるドレイン端子、ゲート端子、及びソース端子）は、半導体層構造の同じ主面（例えば、上面又は底面）上にある。これに対し、縦型構造を有するデバイスでは、半導体層構造の各主面に少なくとも１つの端子が設けられる（例えば、縦型ＭＯＳＦＥＴデバイスでは、ソースが半導体層構造の上面にあってもよく、ドレインが半導体層構造の底面にあってもよい）。半導体層構造は、下にある基板を含んでも含まなくてもよい。本明細書中において、「半導体層構造」という用語は、半導体基板及び／又は半導体エピタキシャル層などの１つ又は複数の半導体層を含む構造を指す。
従来のパワー半導体デバイスは、一般に、第１の導電型を有する炭化ケイ素基板などの半導体基板（例えば、ｎ型基板）を有し、該基板上に第１の導電型（例えば、ｎ型）を有するエピタキシャル層が形成される。このエピタキシャル層構造の一部（１つ又は複数の別個の層を含んでもよい）は、パワー半導体デバイスのドリフト領域として機能する。デバイスは、一般に、ｐ－ｎ接合などの接合部を有する１つ又は複数のパワー半導体デバイスを含む「活性領域」を含む。活性領域は、ドリフト領域上及び／又はドリフト領域内に形成されてもよい。活性領域は、逆バイアス方向の電圧を遮断して順バイアス方向に電流を流すための主接合部として作用する。また、パワー半導体デバイスは、活性領域に隣接する終端領域にエッジ終端を有することもできる。１つ又は複数のパワー半導体デバイスを基板上に形成することができ、各パワー半導体デバイスは、一般に、それ自体のエッジ終端を有する。基板が完全に処理された後、結果として得られる構造をダイシングして、個々のエッジ終端パワー半導体デバイスを分離することができる。パワー半導体デバイスはユニット・セル構造を有してもよく、ユニット・セル構造において、各パワー半導体デバイスの活性領域は、互いに平行に配置されるとともに共同して単一のパワー半導体デバイスとして機能することができる複数の個別の「ユニット・セル」構造を含む。
パワー半導体デバイスは、大きな電圧及び／又は電流を（順方向又は逆方向遮断状態で）遮断する又は（順方向動作状態で）通過させるように設計される。例えば、遮断状態では、パワー半導体デバイスは、数百ボルト又は数千ボルトの電位に耐えるように設計される場合がある。しかしながら、印加電圧が、デバイスが遮断するように設計される電圧レベルに近づく又はその電圧レベルを超えると、僅かではないレベルの電流がパワー半導体デバイスを流れ始める場合がある。一般に「漏れ電流」と呼ばれるそのような電流は、非常に望ましくない場合がある。とりわけドリフト領域のドーピング及び厚さの関数であり得るデバイスの設計電圧遮断能力を超えて電圧が増大されると、漏れ電流が流れ始める場合がある。漏れ電流は、デバイスのエッジ終端及び／又は一次接合部の不具合など、他の理由でも生じ得る。デバイスに印加される電圧が降伏電圧を超えて臨界レベルまで上昇されれば、電界の増大により、半導体デバイス内に制御不能で望ましくない上昇の一途をたどる電荷キャリアの生成が起こり、それにより、アバランシェ降伏として知られる状態が発生し得る。
また、パワー半導体デバイスは、デバイスの設計された降伏電圧よりも低い電圧レベルで僅かではない量の漏れ電流が流れることができるようにし始め得る。特に、漏れ電流は、電界クラウディング効果に起因して高電界が発生し得る活性領域の縁部で流れ始める場合がある。この電界クラウディング（及びその結果生じる漏れ電流の増大）を低減するために、パワー半導体デバイスの活性領域の一部又は全部を取り囲む前述のエッジ終端が設けられる場合がある。これらのエッジ終端は、電界をより広い領域にわたって広げ、それにより、電界クラウディングを減らすことができる。
ＭＯＳＦＥＴトランジスタを含む縦型パワー半導体デバイスは、トランジスタのゲート電極が半導体層構造の上に形成される標準的なゲート電極設計を有することができ、又は、代替として、半導体層構造内のトレンチに埋め込まれたゲート電極を有する場合がある。埋め込みゲート電極を有するＭＯＳＦＥＴは、一般に、ゲート・トレンチＭＯＳＦＥＴと称される。標準的なゲート電極設計では、各ユニット・セル・トランジスタのチャネル領域がゲート電極の下に水平に配置される。これに対し、ゲート・トレンチＭＯＳＦＥＴ設計では、チャネルが垂直に配置される。ゲート・トレンチＭＯＳＦＥＴは、性能の向上をもたらすことができるが、一般に、より複雑な製造プロセスを必要とする。
本開示の幾つかの実施例によれば、半導体デバイスは、ワイド・バンドギャップ半導体材料を含む半導体層構造と、半導体層構造内で第１の方向に延在する複数のセグメント化されたゲート・トレンチとを含む。半導体層構造は、第１の導電型を有するドリフト領域と、第２の導電型を有するウェル領域とを含む。セグメント化されたゲート・トレンチは、半導体層構造の介在領域を間に挟んで第１の方向で互いに離間されるそれぞれのゲート・トレンチ・セグメントを含む。
幾つかの実施例では、半導体デバイスは、それぞれのゲート・トレンチ・セグメントの下方且つその間の介在領域で第１の方向に延在する第２の導電型を有する複数のシールド・パターンを更に含んでもよい。
幾つかの実施例では、半導体デバイスは、それぞれのゲート・トレンチ・セグメント間の介在領域内のシールド・パターン上における第２の導電型を有するそれぞれのシールド接続パターンを更に含んでもよい。それぞれのシールド接続パターンは、第１の方向とは異なる第２の方向に延在してもよい。
幾つかの実施例では、それぞれのシールド接続パターンが半導体層構造の上部にあってもよい。それぞれのソース接点がそれぞれのシールド接続パターン上に設けられてもよく、それぞれのシールド接続パターンは、それぞれのソース接点をシールド・パターンに電気的に接続してもよい。
幾つかの実施例では、セグメント化されたゲート・トレンチのうちの少なくとも２つのそれぞれのゲート・トレンチ・セグメントが第２の方向に沿って整列されてもよく、それぞれのシールド接続パターンが第２の方向で連続的に延在してもよい。
幾つかの実施例では、セグメント化されたゲート・トレンチのうちの少なくとも２つのそれぞれのゲート・トレンチ・セグメントが第２の方向に沿ってオフセットされてもよく、それぞれのシールド接続パターンが第２の方向で不連続に延在してもよい。
幾つかの実施例では、それぞれのゲート・トレンチ・セグメントが第１の方向に延在する対向する側壁を含んでもよい。対向する側壁は、第１の導電型を有するそれぞれの半導体チャネル領域を画定してもよい。
幾つかの実施例では、対向する側壁のそれぞれの部分にはその上にシールド・パターンがなくてもよい。
幾つかの実施例では、それぞれのゲート・トレンチ・セグメントがその中にそれぞれのゲート電極を含んでもよい。それぞれのゲート電極コネクタが、それぞれのゲート電極上に設けられてもよく、それぞれのシールド接続パターン間で第２の方向に延在してもよい。
本開示の幾つかの実施例によれば、半導体デバイスは、ワイド・バンドギャップ半導体材料を含む半導体層構造を含む。半導体層構造は、第１の導電型を有するドリフト領域と、第２の導電型を有するウェル領域とを含む。複数のゲート・トレンチが半導体層構造内で第１の方向に延在する。ゲート・トレンチはそれぞれ、第１の方向に延在する対向する側壁及び該側壁間の床を含む。第２の導電型を有する複数のシールド・パターンが、ゲート・トレンチの床の下方で第１の方向に延在する。対向する側壁は、第１の導電型を有するそれぞれの半導体チャネル領域を画定する。
幾つかの実施例では、対向する側壁のそれぞれの部分にはその上にシールド・パターンがなくてもよい。
幾つかの実施例では、ゲート・トレンチは、半導体層構造の介在領域を間に挟んで第１の方向で互いに離間されるそれぞれのゲート・トレンチ・セグメントを備えるセグメント化されたゲート・トレンチであってもよく、シールド・パターンは介在領域へと延在してもよい。
幾つかの実施例では、第２の導電型を有するそれぞれのシールド接続パターンが、それぞれのゲート・トレンチ・セグメント間の介在領域内のシールド・パターン上に設けられてもよい。それぞれのシールド接続パターンは、第１の方向とは異なる第２の方向に延在してもよい。
幾つかの実施例では、それぞれのシールド接続パターンが半導体層構造の上部にあってもよい。それぞれのソース接点が、半導体層構造の上部にあるそれぞれのシールド接続パターン上に設けられてもよい。それぞれのシールド接続パターンは、それぞれのソース接点をシールド・パターンに電気的に接続してもよい。ドレイン接点が、上部とは反対側の半導体層構造の下部に設けられてもよい。
幾つかの実施例では、対向する側壁をそれぞれが備えるゲート・トレンチが互いに直接隣接してもよい。
本開示の幾つかの実施例によれば、半導体デバイスは、ワイド・バンドギャップ半導体材料を含む半導体層構造を含む。半導体層構造は、第１の導電型を有するドリフト領域と、第２の導電型を有するウェル領域とを含む。複数のゲート・トレンチが半導体層構造内で第１の方向に延在する。ゲート・トレンチはそれぞれ、それぞれの半導体チャネル領域を画定する対向する側壁を含む。ゲート・トレンチの対向する側壁によって画定されるそれぞれの半導体チャネル領域の全体的な導電面積は、複数のゲート・トレンチの総側壁面積の半分よりも大きい。
幾つかの実施例では、第２の導電型を有する複数のシールド・パターンが、ゲート・トレンチの下方で第１の方向に延在してもよい。対向する側壁をそれぞれが備えるゲート・トレンチが互いに直接隣接している。
幾つかの実施例では、ゲート・トレンチは、半導体層構造の介在領域を間に挟んで第１の方向で互いに離間されるそれぞれのゲート・トレンチ・セグメントを備えるセグメント化されたゲート・トレンチであってもよく、また、シールド・パターンは介在領域へと延在してもよい。
幾つかの実施例では、対向する側壁のそれぞれの部分にはその上にシールド・パターンがなくてもよい。
幾つかの実施例では、第２の導電型を有するそれぞれのシールド接続パターンが、それぞれのゲート・トレンチ・セグメント間の介在領域内のシールド・パターン上に設けられてもよい。それぞれのシールド接続パターンは、第１の方向とは異なる第２の方向に延在してもよい。
幾つかの実施例では、それぞれのシールド接続パターンが半導体層構造の上部にあってもよい。それぞれのソース接点が半導体層構造の上部にあるそれぞれのシールド接続パターン上に設けられてもよい。それぞれのシールド接続パターンは、それぞれのソース接点をシールド・パターンに電気的に接続してもよい。ドレイン接点が上部とは反対側の半導体層構造の下部に設けられてもよい。
本開示の幾つかの実施例によれば、半導体デバイスを製造する方法は、ワイド・バンドギャップ半導体材料を含む半導体層構造を用意するステップであって、半導体層構造が、第１の導電型を有するドリフト領域と、第２の導電型を有するウェル領域とを含む、ステップを含む。方法は、半導体層構造内で第１の方向に延在する複数のセグメント化されたゲート・トレンチを形成するステップであって、セグメント化されたゲート・トレンチが、半導体層構造の介在領域を間に挟んで第１の方向で互いに離間されるそれぞれのゲート・トレンチ・セグメントを備える、ステップを更に含む。
幾つかの実施例では、それぞれのゲート・トレンチ・セグメントの下方且つその間の介在領域で第１の方向に延在する第２の導電型を有する複数のシールド・パターンが形成されてもよい。
幾つかの実施例では、それぞれのゲート・トレンチ・セグメント間の介在領域内のシールド・パターン上に、第２の導電型を有するそれぞれのシールド接続パターンが形成されてもよい。それぞれのシールド接続パターンは、第１の方向とは異なる第２の方向に延在してもよい。
幾つかの実施例では、それぞれのゲート・トレンチ・セグメントは、第１の導電型を有するそれぞれの半導体チャネル領域を画定する対向する側壁を含んでもよく、また、複数のシールド・パターンは、対向する側壁のそれぞれの部分の上にシールド・パターンがないように形成されてもよい。
幾つかの実施例では、複数のシールド・パターン及びそれぞれのシールド接続パターンを形成するステップは、第１の注入プロセスを実行して、第２の導電型の第１の濃度のドーパントをそれぞれのゲート・トレンチ・セグメント及びそれらの間の介在領域に注入し、複数のシールド・パターンを形成するステップと、第２の注入プロセスを実行して、第２の導電型の第２の濃度のドーパントを半導体層構造の上部のそれぞれのゲート・トレンチ・セグメント間の介在領域に注入し、それぞれのシールド接続パターンを形成するステップとを含んでもよい。
幾つかの実施例では、セグメント化されたゲート・トレンチ間のそれぞれのシールド接続パターンの部分上にそれぞれのソース接点が形成されてもよい。それぞれのシールド接続パターンは、それぞれのソース接点をシールド・パターンに電気的に接続してもよい。
幾つかの実施例に係る他のデバイス、装置、及び／又は方法は、以下の図面及び詳細な説明を検討すれば、当業者に明らかとなる。そのような更なる実施例の全ては、上記の実施例の任意及び全ての組合せに加えて、この説明に含まれ、本発明の範囲内にあり、添付の特許請求の範囲によって保護されることが意図される。
トレンチの一方の側を遮断するシールド領域を含むゲート・トレンチ・パワー半導体デバイスの実例を示す断面図である。 シールド領域とゲート・トレンチ領域とを交互に含むゲート・トレンチ・パワー半導体デバイスの実例を示す断面図である。 本開示の幾つかの実施例に係るセグメント化されたトレンチを伴うチャネル領域を含むゲート・トレンチ・パワー半導体デバイスの実例を示す平面図である。 図３Ａのセグメント化されたトレンチのうちの１つに沿う断面図である。 図３Ａのセグメント化されたトレンチに対して垂直な方向に沿う断面図である。 本開示の更なる実施例に係るセグメント化されたトレンチを伴うチャネル領域を含むゲート・トレンチ・パワー半導体デバイスの実例を示す平面図である。 図４Ａのセグメント化されたトレンチのうちの１つに沿う断面図である。 図４Ａのセグメント化されたトレンチに対して垂直な方向に沿う断面図である。 本開示の更なる実施例に係るゲート・トレンチ・パワー半導体デバイス内のセグメント化されたトレンチの延在方向に対して平行な方向に沿う断面図である。 本開示の更なる実施例に係るゲート・トレンチ・パワー半導体デバイス内のセグメント化されたトレンチの延在方向に対して垂直な方向に沿う断面図である。 本開示の更なる実施例に係るゲート・トレンチ・パワー半導体デバイス内のセグメント化されたトレンチの延在方向に対して平行な方向に沿う断面図である。 本開示の更なる実施例に係るゲート・トレンチ・パワー半導体デバイス内のセグメント化されたトレンチの延在方向に対して垂直な方向に沿う断面図である。 本開示の幾つかの実施例に係るゲート・トレンチ・パワー半導体デバイスを製造する方法を示し、セグメント化されたトレンチの延在方向に対して平行な方向に沿う断面図である。 本開示の幾つかの実施例に係るゲート・トレンチ・パワー半導体デバイスを製造する方法を示し、セグメント化されたトレンチの延在方向に対して垂直な方向に沿う断面図である。 本開示の幾つかの実施例に係るゲート・トレンチ・パワー半導体デバイスを製造する方法を示し、セグメント化されたトレンチの延在方向に対して平行な方向に沿う断面図である。 本開示の幾つかの実施例に係るゲート・トレンチ・パワー半導体デバイスを製造する方法を示し、セグメント化されたトレンチの延在方向に対して垂直な方向に沿う断面図である。 本開示の幾つかの実施例に係るゲート・トレンチ・パワー半導体デバイスを製造する方法を示し、セグメント化されたトレンチの延在方向に対して平行な方向に沿う断面図である。 本開示の幾つかの実施例に係るゲート・トレンチ・パワー半導体デバイスを製造する方法を示し、セグメント化されたトレンチの延在方向に対して垂直な方向に沿う断面図である。 本開示の幾つかの実施例に係るゲート・トレンチ・パワー半導体デバイスを製造する方法を示し、セグメント化されたトレンチの延在方向に対して平行な方向に沿う断面図である。 本開示の幾つかの実施例に係るゲート・トレンチ・パワー半導体デバイスを製造する方法を示し、セグメント化されたトレンチの延在方向に対して垂直な方向に沿う断面図である。 本開示の幾つかの実施例に係るゲート・トレンチ・パワー半導体デバイスを製造する更なる方法を示し、セグメント化されたトレンチの延在方向に対して平行な方向に沿う断面図である。 本開示の幾つかの実施例に係るゲート・トレンチ・パワー半導体デバイスを製造する更なる方法を示し、セグメント化されたトレンチの延在方向に対して垂直な方向に沿う断面図である。 本開示の幾つかの実施例に係るゲート・トレンチ・パワー半導体デバイスを製造する更なる方法を示し、セグメント化されたトレンチの延在方向に対して平行な方向に沿う断面図である。 本開示の幾つかの実施例に係るゲート・トレンチ・パワー半導体デバイスを製造する更なる方法を示し、セグメント化されたトレンチの延在方向に対して垂直な方向に沿う断面図である。 本開示の幾つかの実施例に係るゲート・トレンチ・パワー半導体デバイスを製造する更なる方法を示し、セグメント化されたトレンチの延在方向に対して平行な方向に沿う断面図である。 本開示の幾つかの実施例に係るゲート・トレンチ・パワー半導体デバイスを製造する更なる方法を示し、セグメント化されたトレンチの延在方向に対して垂直な方向に沿う断面図である。 本開示の幾つかの実施例に係るゲート・トレンチ・パワー半導体デバイスを製造する更なる方法を示し、セグメント化されたトレンチの延在方向に対して平行な方向に沿う断面図である。 本開示の幾つかの実施例に係るゲート・トレンチ・パワー半導体デバイスを製造する更なる方法を示し、セグメント化されたトレンチの延在方向に対して垂直な方向に沿う断面図である。 本開示の実施例に係るゲート・トレンチ・パワー半導体デバイスを製造するための工程を示すフローチャートである。
本開示の幾つかの実施例は、幾つかの既存のゲート・トレンチ・パワー半導体デバイスの制限の認識から生じ得る。例えば、トレンチ型縦型パワー・デバイスとも呼ばれる、ゲート・トレンチを含む縦型パワー半導体デバイスは、例えば、デバイスの上面から１～５ミクロン以上など、デバイス内の深いレベルで第２の（ｐ－又はｎ－）導電型を有する層内に第１の（ｎ－又はｐ－）導電型を有する領域も含み得る。特に、デバイスのウェル領域及び／又はゲート電極の下方の半導体材料の層とは異なる導電型の、シールド・パターンとも呼ばれる深い又は「埋め込まれた」シールド半導体領域を形成することが望ましい場合がある。しかしながら、そのようなシールド・パターン（例えば、深く埋め込まれたｐ型又はｎ型領域）は、デバイスの活性領域を制限し得る。
そのようなシールド・パターンを形成することは、炭化ケイ素又は他のワイド・バンドギャップ半導体材料でトレンチ型縦型パワー・デバイスが製造される場合に課題を提起する場合がある。ｎ型及び／又はｐ型ドーパントで半導体材料をドープするための方法は、（１）半導体材料の成長中に半導体材料をドープすること、（２）ドーパントを半導体材料中に拡散させること、及び、（３）イオン注入を用いて半導体材料中にドーパントを選択的に注入することを含む。エピタキシャル成長中に炭化ケイ素がドープされると、ドーパントが不均一に蓄積する傾向があるため、ドーパント濃度は、例えば±１５％変動する可能性があり、これがデバイスの動作及び／又は信頼性に悪影響を及ぼす可能性がある。更に、拡散によるドーピングは、炭化ケイ素、窒化ガリウム、及び、様々なワイド・バンドギャップ半導体デバイスでは選択肢ではない。これは、ｎ型及びｐ型のドーパントが、高温でもそこで材料中に十分に拡散しない（又は全く拡散しない）傾向があるからである。
トレンチ型縦型パワー半導体デバイスにシールド・パターンを形成するために、これまで様々な手法が用いられてきた。図１及び図２は、そのような異なる手法の２つの例を概略的に示す。本明細書中では、実例として特定の導電型（すなわち、ｎ型及びｐ型）の領域に関連して説明されて図示されるが、本開示の実施例に従って領域の導電型が逆（すなわち、ｐ型及びｎ型）であってもよいことが理解される。
図１及び図２は、深く埋め込まれたＰ型半導体領域１４０、２４０を含むトレンチ型縦型パワー・デバイス（パワーＭＯＳＦＥＴ１００、２００として示される）の例を示す断面図である。図１及び図２に示されるように、パワーＭＯＳＦＥＴ１００、２００はそれぞれ、例えば炭化ケイ素基板などの高濃度にドープされた（ｎ＋）ｎ型基板１１０を含む。低濃度にドープされた（ｎ－）ドリフト層又は領域１２０が基板１１０上に設けられる。幾つかの実施例では、ｎ型ドリフト領域１２０の上部がｎ型電流拡散層（「ＣＳＬ（ｃｕｒｒｅｎｔ ｓｐｒｅａｄｉｎｇ ｌａｙｅｒ）」）を含むことができる。適度にドープされたｐ型層が、ドリフト領域１２０上に（例えば、エピタキシャル成長又は注入によって）形成され、デバイス１００におけるｐ型ウェル領域（又は「ｐウェル」）１７０として作用する。基板１１０、ドリフト領域１２０（電流拡散層を含む）、及び、ｐウェル１７０を画定する適度にドープされたｐ型層は、そこに形成された様々な領域／パターンと共に、ＭＯＳＦＥＴ１００、２００の半導体層構造１０６に含まれる。
更に図１及び図２を参照すると、トレンチ１８０は、半導体層構造１０６内に「ストライプの」ゲート・トレンチ・レイアウトで形成され、トレンチ１８０は長手方向に互いに平行に連続的に延在する。トレンチ１８０（ゲート電極１８４が形成される）は、適度にドープされたｐ型層１７０を通じて延在し、ｐウェルを画定する。高濃度にドープされた（ｐ＋）ｐ型シールド・パターン１４０、２４０が、例えば、トレンチ１８０によって露出された部分へのイオン注入によって、ドリフト領域１２０に形成される。深いシールド・パターン１４０、２４０がｐウェル１７０に電気的に接続していてもよく、ｐウェル１７０上にソース接点１９０が形成される。ゲート絶縁層１８２が、各トレンチ１８０の底面及び側壁上に（図１）又はトレンチ１８０の１つおきに（図２では、介在するトレンチ１８０にソース接点１９０が形成される）形成される。
ゲート電極１８４（又は「ゲート」）が、各ゲート絶縁層１８２上に形成され、それぞれのゲート・トレンチ１８０を満たす。ゲート絶縁層１８２に隣接するｐウェル１７２内に、垂直トランジスタ・チャネル領域（破線の矢印によって示される伝導を伴う）が画定される。高濃度にドープされたｎ＋ソース領域１６０が、例えばイオン注入によってｐウェル１７０の上部に形成される。高濃度にドープされたｎ型ソース領域１６０上及び深いシールド・パターン１４０、２４０上にソース接点１９０が形成される。ソース接点１９０は、幾つかの実施例ではオーム金属であってもよい。ドレイン接点１９２が、基板１１０の下面上に形成される。ゲート接点（図示せず）が各ゲート電極１８４上に形成され得る。
図１及び図２の例では、深く埋め込まれたｐ型半導体領域又はシールド・パターン１４０、２４０は、高電界でのトレンチＭＯＳＦＥＴ１００、２００の劣化を防止するように構成されるが、デバイス１００、２００の活性導電面積も制限するように構成される。特に、デバイス１００、２００では、ゲート・トレンチ１８０の底部及び片側１７８（図１）又は両側２７８（図２）の深く埋め込まれたｐ型半導体領域１４０、２４０は、グランドに接続されるそれぞれのソース接点１９０への接続によって電圧及び／又は電流遮断を行なうように構成される。図１では、深く埋め込まれたｐ型半導体領域１４０は、トレンチ１８０の一方の側でソース接点１９０に向かってオフセットされる。図２では、深く埋め込まれたｐ型半導体領域２４０及びゲート１８４は、交互のトレンチ１８０内に設けられる。そのため、デバイス１００、２００において、チャネル領域のかなりの部分が遮断専用であってもよく、それにより、利用可能なチャネル面積全体よりも少ない領域（例えば、デバイス１００、２００の全トレンチ側壁面積の半分未満）を伝導のために使用することができる。
本開示の実施例は、トレンチが延在する長手方向に沿って（例えば、平行なトレンチ「ストライプ」に沿って）トレンチがそれぞれの不連続なトレンチ部分（本明細書ではトレンチ・セグメントと呼ばれ、各トレンチ・セグメントが対向する側壁と側壁間の床又は底面とを有する）にセグメント化されるレイアウト及び設計構成を含む、トレンチ型縦型パワー半導体デバイスを対象とし、これにより、従来のゲート・トレンチ・パワー・デバイス設計の幾つかの制限に対処することができる。セグメント化されたトレンチは、それぞれのトレンチ・セグメント間の半導体層構造の介在領域、トレンチ・セグメントの下方で介在領域へと延在する深いシールド領域（本明細書ではシールド・パターンと呼ばれる）、及び、トレンチ・セグメントの下方及びトレンチ・セグメント間の深いシールド・パターンへの電気的接続をもたらすための介在領域内のシールド接続パターン（デバイスの「上部」、トレンチ・セグメント間の）を含む。シールド接続パターンにより、深いシールド・パターンを電気的に接地することができる（例えば、デバイスの上の接続パターンに設けられたソース接点に接続することによって）。トレンチの下方のディープｐ又はｎシールド・パターンへの電気接点をより簡単に形成できるため、デバイスの製造を簡素化できる。シールド・パターン及び／又はシールド接続パターンは、幾つかの実施例では注入領域であってもよい。
このように、本明細書に記載のセグメント化されたトレンチ構成を含むトレンチ型縦型パワー半導体デバイスは、デバイスが遮断モードにあるときにトレンチの下方でシールドを行なう深い（ｐ型又はｎ型）シールド領域への改善された電気接点をデバイスの上にもたらすことができる。トレンチとは異なる方向に（例えばトレンチに対して垂直に）延在するゲート電極（本明細書ではゲート電極コネクタとも呼ばれる）間の導電接続をもたらすこともできる。幾つかの実施例では、シールド抵抗に対するトレンチ・チャネル面積（伝導用）の比率に関する厳密な設計制御を実施することができるため、デバイス抵抗及びスイッチング速度を用途に合わせて調整することができる。例えば、シールド・パターンのドーピングが高く、接続パターンの導電性が高い場合、トレンチ・セグメントの長さを長くして、セグメント間の接続パターンを少なくすることができる（例えば、図５Ａに示すように）。幾つかの実施例では、トレンチ・セグメントの長さは、例えば、約３ミクロンから約１０００ミクロンまで、約２５ミクロンから約８００ミクロンまで、約１００ミクロンから約５００ミクロンまで、又は、約２００ミクロンから約４００ミクロンまで変化し得る。同様に、接続パターンの幅は、例えば、約０．５ミクロンから約５０ミクロンまで、約１ミクロンから約４５ミクロンまで、約２ミクロンから約２５ミクロンまで、又は、５ミクロンから約１５ミクロンまで変化し得る。
深いシールド・パターンへの接続パターンがトレンチの長手方向に沿ってトレンチ・セグメント間の介在領域に設けられるため、トレンチ・セグメントの両方の対向する側壁は、深いシールド・パターンのない部分を含むことができ、したがって、対向する側壁の両方を半導体チャネル領域及び増大した導電面積のために使用することができる。それにより、ゲート・トレンチ側壁の部分に沿ったシールド・パターンの欠如は、遮断性能の低下又はオン抵抗の増大を伴うことなく、本明細書に記載のデバイスの電流能力を高めることができる。幾つかの実施例では、ゲート・トレンチの角部に深いシールド・パターンを設けて、逆遮断動作中にゲート絶縁層の角部を高電界から保護することにより、遮断性能又はオン抵抗を改善することができ、この場合、チャネル面積を大きくするために、対向するトレンチ側壁には深い遮断領域又はシールド・パターンがない。幾つかの実施例では、トレンチ・セグメントの長さを（長手方向で）増大又は最大化しつつ、深いシールド・パターンのサイズ（例えば、断面積）を減少及び／又は最小化することができる。
実例として、シールド・パターン、シールド接続パターン、及び／又は、特定の導電型（すなわち、ｎ型及びｐ型）の他の半導体領域に関連して本明細書で説明されて図示されるが、本明細書に記載の実施例のいずれかに従って領域の導電型を逆にすることができる（すなわち、ｐ型及びｎ型）ことが理解される。また、ゲート電極（ゲート材料及びゲート絶縁材料を含む）は、ゲート・トレンチ・セグメントの外側にある延在領域を含むように示されるが、そのような延在領域は存在しなくてもよく及び／又は幾つかの実施例ではトレンチ・セグメントの外側で不連続であってもよいことが理解される。
図３Ａ、図３Ｂ、及び、図３Ｃは、本開示の幾つかの実施例に係るトレンチ型縦型パワー半導体デバイスの上面の上部でシールド・パターンへの接続をもたらすセグメント化されたトレンチ・レイアウトを示す。特に、図３Ａは、本開示の幾つかの実施例に係るセグメント化されたトレンチを伴うチャネル領域を含むゲート・トレンチ・パワーＭＯＳＦＥＴ３００の実例を示す平面図である。図３Ｂは、図３ＡのＢ－Ｂ’線に沿う、すなわち、セグメント化されたトレンチの長手延在方向に対して平行な方向に沿う断面図である。図３Ｃは、図３ＡのＣ－Ｃ’線に沿う、すなわち、セグメント化されたトレンチの長手延在方向に対して垂直な方向に沿う断面図である。ゲート電極及びゲート酸化物層は、図３Ａでは、説明を簡単にするために透明に示される。
図３Ａ、図３Ｂ、及び、図３Ｃを参照すると、パワーＭＯＳＦＥＴ３００は、活性領域３０２と、活性領域３０２を取り囲む終端領域（図示せず）とを含む。図３Ａ～図３Ｃは、電気的に並列に接続される複数のユニット・セル３０８を含む単一のパワー半導体デバイス３００を示す。ユニット・セル３０８の１つの実例が、図３Ｃに破線の長方形で示される。パワーＭＯＳＦＥＴ３００は、図３Ｃに示される約３つのユニット・セル３０８よりも多くのユニット・セル３０８を含むことができる。複数のパワーＭＯＳＦＥＴ３００が単一のウェーハ上で成長され得ることも分かる。
パワーＭＯＳＦＥＴ３００は、高濃度にドープされた（ｎ＋）ｎ型ワイド・バンドギャップ半導体基板３１０を含む。基板３１０は、例えば、単結晶炭化ケイ素半導体基板を含むことができる。基板３１０は、ｎ型不純物でドープされてもよい（例えば、ｎ＋炭化ケイ素基板）。不純物は、例えば、窒素又はリンを含み得る。基板３１０のドーピング濃度は、例えば、１×１０１８原子／ｃｍ３～１×１０２１原子／ｃｍ３となり得るが、他のドーピング濃度を使用することもできる。基板３１０は、任意の適切な厚さ（例えば、幾つかの実施例では１００～５００ミクロンの厚さ）であってもよい。
低濃度にドープされた（ｎ）ｎ型ドリフト層又は領域３２０（例えば、炭化ケイ素ドリフト領域）が基板３１０上に設けられる。ドリフト領域３２０は、基板３１０上でのエピタキシャル成長によって形成され得る。ドリフト領域３２０は、例えば３～１００ミクロンの基板３１０上の垂直高さを有する比較的厚い領域であってもよい。幾つかの実施例では、ドリフト領域３２０の上部は、ｎ型電流拡散層（図示せず）を含むことができる。適度にドープされたｐ型層は、ドリフト領域３２０上に（例えば、エピタキシャル成長又は注入によって）形成され、デバイス３００のためのｐ型ウェル領域（「ｐウェル」）３７０として作用する。高濃度にドープされたｎ＋層は、デバイス３００のためのソース領域３６０として作用するように、例えばイオン注入によって適度にドープされたｐ型層の上部に形成される。基板３１０、ドリフト領域３２０（電流拡散層を含む）、及び、適度にドープされたｐ型層又はｐウェル３７０は、そこに形成された様々な領域／パターンと共に、パワーＭＯＳＦＥＴ３００の半導体層構造３０６に含まれる。
複数のセグメント化されたゲート・トレンチ３８０が、半導体層構造３０６内で第１の方向（例えば、図３Ａのｙ方向）に互いに平行に延在する。セグメント化されたゲート・トレンチ３８０が延在する方向は、本明細書では、セグメント化されたゲート・トレンチ３８０の長手方向又は長軸と呼ばれることもある。図３Ｂに示されるように、セグメント化されたゲート・トレンチ３８０の各々は、半導体層構造３０６の介在領域３８３を間に挟んで、不連続且つ第１の方向に沿って互いに離間されるそれぞれのゲート・トレンチ・セグメント３８１を含む。すなわち、トレンチ・セグメント３８１は、長手方向に沿って延びるとともに、長手方向で対向するそれぞれの端部３８７を有し、図３Ｂに示されるように、隣接するトレンチ・セグメント３８１の端部３８７間に介在領域３８３がある。また、トレンチ・セグメント３８１は、図３Ｃに示されるように、長手方向に延在するとともに長手方向に対して垂直な方向で対向する側壁３７８も有する。図３Ｃにも示されるように、セグメント化されたゲート・トレンチ３８０は、適度にドープされたｐ型層及び高濃度にドープされたｎ＋層を貫通して延在し、ｐウェル３７０及びソース領域３６０をそれぞれ画定する。
更に図３Ａ～図３Ｃを参照すると、シールド・パターン３４０は、トレンチ・セグメント３８１の下方及びトレンチ・セグメント３８１間の介在領域３８３で第１の方向（例えば、ｙ方向）に延在する。例えば、セグメント化されたゲート・トレンチ３８０を形成した後、高濃度にドープされたｎ＋ソース領域３６０を保護してセグメント化されたトレンチ３８０を露出するようにマスクが形成されてもよく、その後、デバイス３００の上面にドーパントを注入して、シールド・パターン３４０を形成してもよい。シールド・パターン３４０は、ドリフト領域３２０に対して反対の導電型を成す。特に、例えば、露出したセグメント化されたゲート・トレンチ３８０へのイオン注入によって、高濃度にドープされた（ｐ＋）ｐ型シールド・パターン３４０がドリフト領域３２０に形成される。それぞれのトレンチ・セグメントの下方のシールド・パターン３４０の部分は、シールド・パターン３４０がそれぞれのセグメント化されたゲート・トレンチ３８０の下方で第１の方向に連続的に延在するように、介在領域３８３内のシールド・パターン３４０の部分によって接続される。
シールド・パターン３４０と同じ導電型のシールド接続パターン３４４が、それぞれのゲート・トレンチ・セグメント３８１間の介在領域３８３に設けられる。特に、図３Ｂに示されるように、より高濃度にドープされた（ｐ＋又はｐ＋＋）ｐ型シールド接続パターン３４４が、例えば、（トレンチ・セグメント３８１の底部に対して）介在領域３８３の上部へのイオン注入によって形成される。シールド接続パターン３４４は、トレンチ・セグメント３８１が（例えば、ｚ方向に）延在する半導体層構造３０６の表面又は「上端」に隣接して第２の方向（例えば、ｘ方向）に延在する。また、シールド接続パターン３４４は、シールド・パターン３４０をｐウェル３７０と電気的に接続することもできる。
図３Ａ～図３ＣのパワーＭＯＳＦＥＴ３００の実例では、隣接するセグメント化されたゲート・トレンチ３８０のそれぞれのゲート・トレンチ・セグメント３８１が第２の方向に沿って整列され、シールド接続パターン３４０は、トレンチ・セグメント３８１間で第２の方向に連続的に延在する。すなわち、１つのセグメント化されたゲート・トレンチ３８０のトレンチ・セグメント３８１の対向する端部３８７は、隣接する又は隣り合うセグメント化されたゲート・トレンチ３８０のトレンチ・セグメント３８１の対向する端部３８７と一列に並んでおり、シールド接続パターン３４０は、トレンチ・セグメント３８１の対向する端部３８７間の介在領域３８３で連続的に延在する。したがって、シールド接続パターン３４４は、デバイス３００の上面又は上端に隣接するシールド・パターン３４０への電気的な接続をもたらす。特に、図３Ａに示されるように、それぞれのソース接点３９０は、隣接するセグメント化されたゲート・トレンチ３８０間のシールド接続パターン３４４上に設けられるとともに、シールド・パターン３４０を電気的なグランドに電気的に接続するために使用され得る。
図３Ｃに示されるように、ゲート・トレンチ・セグメント３８１の対向する側壁３７８の各々は、シールド・パターン３４０のない部分を含む。例えば、シールド・パターン３４０は、側壁３７８を保護する（例えば、マスキングする）ことによって及び／又はシールド・パターン３４０の形成において側壁３７８へのイオン注入を回避するために実質的に垂直なプロファイルを伴う側壁３７８を形成することによって、側壁３７８上ではなく、トレンチ・セグメント３８１の底部に選択的に形成され得る。
対向する側壁３７８の部分にシールド・パターン３４０が存在しないことにより、（図１に示されるように）ただ１つの側壁１７８ではなく、ゲート・トレンチ・セグメント３８１の両側壁３７８で、（ここではｎ型の）チャネル領域及び伝導（図３Ｃに破線の矢印で示される）が可能になる。すなわち、それぞれのゲート・トレンチ・セグメント３８１の両側壁３７８が、デバイス３００のチャネル領域又は導電面積の一部をもたらす。また、セグメント化されたゲート・トレンチ３８０間の半導体層構造３０６の領域内及び領域上にソース領域３６０（及び図３Ａに示されるようにソース接点３９０）が設けられるため、チャネル領域又は導電面積が、（図２に示されるように）交互ゲート・トレンチ１８０の側壁２７８ではなく、直接隣接するセグメント化されたゲート・トレンチ３８０の両側壁３７８に設けられる。このように、トレンチ・セグメント３８１の底面の下方にシールド・パターン３４０を閉じ込めることにより、セグメント化されたゲート・トレンチ３８０の総トレンチ面積の半分よりも大きい（特に、総トレンチ側壁面積の約５０％よりも大きい、約６６％よりも大きい、又は、約７５％よりも大きい）導電面積（特に、トレンチ・セグメント３８１の側壁３７８の導電面積）を有するパワー・デバイス３００を提供することができる。言い換えると、デバイス３００の総トレンチ面積又は全体的なトレンチ面積（及び、特に、総トレンチ側壁面積）の半分を超える面積が導電面積として使用されるが、これは、全体的なトレンチ側壁面積のかなりの部分（例えば、５０％以上）が導電を伴うことなく専ら遮断のために与えられ得る一部の従来のトレンチ型パワー半導体デバイスでは達成できない場合がある。
トレンチ・セグメント及びトレンチ・セグメント間の介在領域の長さも調整して、導電面積を増大させることができる。例えば、トレンチ・セグメント及びその間のコネクタ領域の長さが同一である場合、（セグメント化されていないトレンチと比較して）トレンチ側壁の５０％を導電のために使用することができる。コネクタ長が２倍のトレンチ・セグメントを使用すると、潜在的な（例えば、セグメント化されていない）トレンチ長の６６％を導電のために使用することができる。幾つかの実施例では、トレンチ・セグメントは、可能な側壁面積の７５％以上を効果的に利用するのに十分な長さであってもよい。
ゲート絶縁層３８２が各トレンチ・セグメント３８１の底面及び側壁に設けられ、それぞれのトレンチ・セグメント３８１を満たすためにゲート絶縁層３８２上にゲート電極（又は「ゲート」）３８４が設けられる。図３Ｂ及び図３Ｃに示されるように、ゲート絶縁層３８２及びゲート３８４は、トレンチ・セグメント３８１の外側の領域で延在するものとして示されるが、本開示の実施例はそれに限定されない。それぞれのチャネル領域の一部は、ゲート絶縁層３８２に隣接するｐウェル３７０内に画定される。
パワーＭＯＳＦＥＴ３００は、ゲート接点、ドレイン接点、及び、ソース接点も含む。特に、ドレイン接点３９２は基板３１０の下面に設けられる。ゲート接点は各ゲート電極３８４上に設けられる。例えば、幾つかの実施例では、ゲート電極３８４は、ゲート電極間の接続を行なうようにパターン化されてもよい。また、図３Ａ及び図３Ｃに示されるように、ゲート電極コネクタ３８５がそれぞれのゲート電極３８４に設けられる。ゲート電極コネクタ３８５は、例えば、導電を向上させるべく、それぞれのゲート電極３８４を接続するようにパターン化され或いはさもなければ構成され得る任意選択的なコネクタ層であってもよく又は該コネクタ層を含んでもよい。幾つかの実施例では、ゲート電極コネクタ３８５は、下にあるゲート電極３８４（例えば、Ｓｉ）上の窒化物（例えば、ＴｉＮ、ＴａＮ、ＷＮ）又は金属層（例えば、シリサイドを形成するため）などの高導電率層から形成されてもよい。ゲート電極コネクタ３８５は、それぞれのシールド接続パターン３４４とその上のソース接点３９０との間で第２の方向に延在する。
ソース接点３９０は、それぞれのシールド接続パターン３４４上に形成される。幾つかの実施例では、ソース接点３９０は、ソース接点３９０の面積がより大きくなり得るように、介在領域３８３を越えて、隣接するセグメント化されたゲート・トレンチ３８０間の半導体層構造３０６の部分へと第２の方向で延在するそれぞれのシールド接続パターン３４４の部分上に形成される。ソース接点３９０は、デバイス３００の上面でそれぞれのシールド接続パターン３４４を介してシールド・パターン３４０への電気的接続をもたらすことができる。ソース接点３９０は、幾つかの実施例ではオーム金属であってもよく、シールド・パターン３４０を電気的なグランドに電気的に接続するように構成されてもよい。
図４Ａ、図４Ｂ、及び、図４Ｃは、本開示の更なる実施例に係るトレンチ型縦型パワー半導体デバイスの上部領域にシールド・パターンへの接続をもたらすセグメント化されたトレンチ・レイアウトを示す。特に、図４Ａは、セグメント化されたトレンチを伴うチャネル領域を含むゲート・トレンチ・パワーＭＯＳＦＥＴ４００の実例を示す平面図であり、図４Ｂは、図４ＡのＢ－Ｂ’線に沿う（セグメント化されたトレンチの長手延在方向に対して平行な方向に沿う）断面図であり、図４Ｃは、図４ＡのＣ－Ｃ’線に沿う（セグメント化されたトレンチの長手延在方向に対して垂直な方向に沿う）断面図である。ゲート電極及びゲート酸化物層は、説明を容易にするために図４Ａでは透明に示される。
パワーＭＯＳＦＥＴ３００と比較して、パワーＭＯＳＦＥＴ４００は、セグメント化されたゲート・トレンチ４８０の延在方向に対して垂直な方向で隣接する又は隣り合うセグメント化されたゲート・トレンチ４８０のトレンチ・セグメント４８１に対して（整列するのではなく）互い違いにされる又はオフセットされるゲート・トレンチ・セグメント４８１を含む。デバイス４００のこのオフセット・トレンチ・セグメント配列は、シールド接続パターン４４４をトレンチ・セグメント４８１の中央領域により近く位置決めし、それにより、トレンチ側壁４７８での抵抗を低減させて、改善された高い周波数性能をもたらすことができる。
図４Ａ、図４Ｂ、及び、図４Ｃに示されるように、パワーＭＯＳＦＥＴ４００は、活性領域４０２と、活性領域４０２を取り囲む終端領域（図示せず）とを含み、並列に配置される複数のユニット・セル４０８を含む単一のパワー半導体デバイス４００として示される。ユニット・セル４０８の１つの実例が、図４Ｃに破線の長方形で示される。パワーＭＯＳＦＥＴ４００は、図４Ｃの断面図に示される約２つのユニット・セル４０８よりも多くのユニット・セル３０８を含むことができ、複数のパワーＭＯＳＦＥＴ４００を単一のウェーハ上で成長させることができる。
パワーＭＯＳＦＥＴ４００は、高濃度にドープされた（ｎ＋）ｎ型ワイド・バンドギャップ半導体基板４１０、例えば単結晶炭化ケイ素半導体基板を含み、この基板は、ｎ型不純物でドープされてもよく、そうでなければ、図３Ａ～図３Ｃの基板３１０と同様であってもよい。低濃度にドープされた（ｎ）ｎ型ドリフト層又は領域４２０が、例えばエピタキシャル成長によって基板４１０上に設けられる。ドリフト領域４２０は、電流拡散層を含むことができ、さもなければドリフト領域３２０と同様であってもよい。適度にドープされたｐ型層が、ドリフト領域４２０上に（例えば、エピタキシャル成長又は注入によって）設けられ、デバイス４００のためのｐ型ウェル領域（「ｐウェル」）４７０として作用する。高濃度にドープされたｎ＋層は、適度にドープされたｐ型層の上部に、例えばイオン注入によって形成され、デバイス４００のためのソース領域４６０として作用する。基板４１０、ドリフト領域４２０（電流拡散層を含む）、及び、適度にドープされたｐ型層又はｐウェル４７０は、そこに形成される様々な領域／パターンと共に、パワーＭＯＳＦＥＴ４００の半導体層構造４０６に含まれる。
複数のセグメント化されたゲート・トレンチ４８０は、半導体層構造４０６内で第１の方向又は長手方向（例えば、図４Ａのｙ方向）で互いに平行に延在する。図４Ｂに示されるように、セグメント化されたゲート・トレンチ４８０の各々は、半導体層構造４０６の介在領域４８３を間に挟んで、不連続であり且つ第１の方向に沿って互いに離間されるそれぞれのゲート・トレンチ・セグメント４８１を含む。すなわち、トレンチ・セグメント４８１は、長手方向に沿って延びるとともに、図４Ｂに示されるように、隣接するトレンチ・セグメント４８１の端部４８７間に介在領域４８３を伴って、長手方向で対向するそれぞれの端部４８７を有する。また、トレンチ・セグメント４８１は、図４Ｃに示されるように、長手方向に延在するとともに長手方向に対して垂直な方向で対向する側壁４７８も有する。図４Ｃにも示されるように、セグメント化されたゲート・トレンチ４８０は、適度にドープされたｐ型層及び高濃度にドープされたｎ＋層を貫通して延在し、ｐウェル４７０及びソース領域４６０をそれぞれ画定する。図４Ａの平面図に示されるように、隣接するセグメント化されたゲート・トレンチ４８０のそれぞれのゲート・トレンチ・セグメント４８１は、第１の方向又は長手方向に対して垂直な第２の方向（例えば、図４Ａのｘ方向）に沿ってオフセットされる。
シールド・パターン４４０は、トレンチ・セグメント４８１の下方及びトレンチ・セグメント４８１間の介在領域４８３で第１の方向に延在する。例えば、セグメント化されたゲート・トレンチ４８０を形成した後、マスクを形成して、高濃度にドープされたｎ＋ソース領域４６０を保護し、セグメント化されたトレンチ４８０を露出させ、次いで、デバイス４００の上面にドーパントを注入して、シールド・パターン４４０を形成することができる。シールド・パターン４４０は、ドリフト領域４２０とは反対の導電型を成す。特に、高濃度にドープされた（ｐ＋）ｐ型シールド・パターン４４０が、ドリフト領域４２０に形成され、シールド・パターン３４０と同様であってもよい。それぞれのトレンチ・セグメントの下方のシールド・パターン４４０の部分は、シールド・パターン４４０がそれぞれのセグメント化されたゲート・トレンチ４８０の下方で第１の方向に連続的に延在するように、介在領域４８３内のシールド・パターン４４０の部分によって接続される。
シールド・パターン４４０と同じ導電型のシールド接続パターン４４４が、それぞれのゲート・トレンチ・セグメント４８１間の介在領域４８３に設けられる。特に、図４Ｂに示されるように、より高濃度にドープされた（ｐ＋又はｐ＋＋）ｐ型シールド接続パターン４４４が、例えば、介在領域４８３の上部へのイオン注入によって形成される。シールド接続パターン４４４は、トレンチ・セグメント４８１が（例えば、ｚ方向で）延在していく半導体層構造４０６の表面又は上部に隣接して第２の方向で（例えば、ｘ方向で）延在する。また、シールド接続パターン４４４は、シールド・パターン４４０をｐウェル４７０と電気的に接続することもできる。図４Ａ～図４ＣのパワーＭＯＳＦＥＴ４００の実例において、隣接するセグメント化されたゲート・トレンチ４８０のそれぞれのゲート・トレンチ・セグメント４８１は、第２の方向に沿って互い違いに配置され又はオフセットされ、シールド接続パターン４４４は、トレンチ・セグメント４８１間で第２の方向に不連続に延在する。すなわち、１つのセグメント化されたゲート・トレンチ４８０のトレンチ・セグメント４８１の対向する端部４８７は、隣接する又は隣り合うセグメント化されたゲート・トレンチ４８０のトレンチ・セグメント４８１の対向する端部４８７と一列に並んでおらず、シールド接続パターン４４４は、１つ又は複数の介在するセグメント化されたゲート・トレンチ４８０により第２の方向に沿って分離（又はセグメント化）される。
言い換えると、トレンチ・セグメント４８１が第２の方向で互い違いに配置され又は互いに対してオフセットされるため、それぞれのシールド接続パターン４４４は、トレンチ・セグメント４８１間の介在領域４８３から隣接する接点（特に、ソース接点４９０）まで延在し、したがって、シールド接続パターン４４４は、（シールド接続パターン３４４の連続的な「ストライプ」ではなく）不連続なセグメントである。したがって、シールド接続パターン４４４は、デバイス４００の上面又は上端に隣接するシールド・パターン４４０への電気的な接続をもたらす。特に、図４Ａに示されるように、それぞれのソース接点４９０は、隣接するセグメント化されたゲート・トレンチ４８０間のシールド接続パターン４４４上に設けられ、シールド・パターン４４０を電気的なグランドに電気的に接続するために使用され得る。また、図４Ａは、デバイス４００が、トレンチ・セグメント４８１の対向する端部４８７だけでなく、各トレンチ・セグメント４８１の隣接する中央部分にもシールド接続パターン４４４を含むことを示す。したがって、デバイス４００は、（トレンチ・セグメント４８１の対向する側壁４７８に画定されるように）チャネル領域ごとにデバイス３００よりも多くの接続パターン４４４を含む。チャネル領域ごとに更なるシールド接続パターン４４４が存在することにより、デバイス４００は抵抗がより低い導電を達成することができる。特に、トレンチ・セグメント４８１の中央領域に隣接する更なるシールド接続パターン４４４を設けることにより、特に高周波用途において、抵抗を低減し、したがって、トレンチ側壁４７８での導電を改善することができる。
図４Ｃは、ゲート・トレンチ・セグメント４８１の側壁４７８に隣接するシールド接続パターン４４４を示す。また、ゲート・トレンチ・セグメント４８１の対向する側壁４７８の各々は、シールド・パターン４４０がない部分を含む。例えば、シールド・パターン４４０は、側壁４７８を保護する（例えば、マスキングする）ことによって及び／又は側壁４７８に類似する実質的に垂直なプロファイルを伴う側壁４７８を形成することによって（シールド・パターン３４０の形成における側壁３７８へのイオン注入を回避するために）、側壁４７８上ではなくトレンチ・セグメント４８１の底部に選択的に形成されてもよい。
対向する側壁４７８の一部にシールド・パターン４４０が存在しないことにより、ゲート・トレンチ・セグメント４８１の両側壁４７８でのチャネル領域及び伝導（図４Ｃの破線矢印によって示される）が可能になり、それにより、両側壁４７８がデバイス４００のチャネル領域又は導電チャネル面積の一部をもたらす。また、セグメント化されたゲート・トレンチ４８０間の半導体層構造４０６の領域内及び領域上にソース領域４６０（及び図４Ａに示されるようなソース接点４９０）が設けられるため、導電チャネル領域又は面積が直接隣接するセグメント化されたゲート・トレンチ４８０の両側壁４７８に設けられる。図３Ａの議論と同様に、トレンチ・セグメント４８１の底面の下方にシールド・パターン４４０を閉じ込めることにより、セグメント化されたゲート・トレンチ４８０の総トレンチ面積（特に、総トレンチ側壁面積）の半分よりも大きい導電面積（特に、トレンチ・セグメント４８１の側壁における導電面積）を有するトレンチ型縦型パワー半導体デバイス４００を提供することができる。
ゲート絶縁層４８２が各トレンチ・セグメント４８１の底面上及び側壁上に設けられ、ゲート４８４が、それぞれのトレンチ・セグメント４８１を満たすべくゲート絶縁層４８２上に設けられる。ゲート絶縁層４８２に隣接するｐウェル４７０内にはそれぞれのチャネル領域の一部が画定される。
パワーＭＯＳＦＥＴ４００は、ゲート接点、ドレイン接点、及び、ソース接点も含む。特に、ドレイン接点４９２は、基板４１０の下面に設けられる。ゲート接点は、例えば、それぞれのゲート電極４８４上のゲート電極コネクタ４８５として、各ゲート電極４８４上に設けられる。ゲート電極コネクタ４８５は、それぞれのシールド接続パターン４４４間、より具体的には、シールド接続パターン４４４上のソース接点４９０間で第２の方向に延びる。ソース接点４９０は、介在領域４８３を越えて、隣接するセグメント化されたゲート・トレンチ４８０間の半導体層構造４０６の部分へと第２の方向に延在するそれぞれのシールド接続パターン４４４の部分上に形成される。ソース接点４９０は、デバイス４００の上面でそれぞれのシールド接続パターン４４４を介してシールド・パターン４４０への電気的な接続をもたらすことができ、オーム金属であってもよく、及び／又は、シールド・パターン４４０を電気的なグランドに電気的に接続するように構成されてもよい。
その下にシールド・パターンを伴い且つその間に特定の導電型のシールド接続パターンを伴うトレンチ・セグメントの特定の配置に関連して図３Ａ～図３Ｃ及び図４Ａ～図４Ｃで説明して図示してきたが、本開示の実施例は、これらの例に限定されず、変更され得ることが理解される。例えば、ゲート電極コネクタ３８５及び４８５は、図３Ａ及び図４Ａにおいてそれぞれ第１の方向に沿って各隣接するソース接点３９０及び４９０間に存在するように示される。しかし、幾つかの実施例では、ゲート電極コネクタ３８５及び／又は４８５は、１つおきのソース接点（又は３つおきのソース接点など）間に位置されてもよい。同様に、ゲート電極コネクタ３８５及び４８５は、より広い面積のソース／オーム接触を可能にするように互い違いに配置されてもよい。同様に、シールド接続パターン３４４及び４４４は、図３Ａ及び図４Ａにおいてそれぞれ、第１の方向に沿って各トレンチ・セグメント３８１及び４８１間に存在するように示される。しかし、幾つかの実施例では、シールド接続パターン３４４及び／又は４４４は、１つおきのトレンチ・セグメント（又は３つおきのトレンチ・セグメントなど）間に配置されてもよい。
また、図４Ａでは、直接隣接するセグメント化されたゲート・トレンチ４８０間でオフセットされる又は互い違いに配置されるように示される（各セグメント化されたトレンチ４８０のトレンチ・セグメント４８１は、トレンチ・セグメント４８１の長さの半分だけｙ方向にオフセットされる）が、トレンチ・セグメント４８１は、２つのセグメント化されたトレンチ４８０ごとに対してオフセットされ又は互い違いに配置されてもよく（例えば、各セグメント化されたトレンチ４８０のトレンチ・セグメント４８１は、トレンチ・セグメント４８１の長さの３分の１だけｙ方向にオフセットされる）、３つのセグメント化されたトレンチ４８０ごとに対してオフセットされ又は互い違いに配置されてもよく（例えば、各セグメント化されたトレンチ４８０のトレンチ・セグメント４８１は、トレンチ・セグメント４８１の長さの４分の１だけｙ方向にオフセットされる）、以下同様である。
より一般的には、シールド接続パターン及び／又はゲート電極コネクタの（例えば、ｙ方向に沿う）周期性、並びに／或いは、隣接するセグメント化されたトレンチのトレンチ・セグメントの互い違いの配置又はオフセットの（例えば、ｘ方向に沿う）周期性は、図３Ａ及び図４Ａに示される例に対して本開示の実施例に従って変更され得る。
図５Ａ及び図５Ｂは、本開示の更なる実施例に係るトレンチ型縦型パワー半導体デバイス５００のセグメント化されたゲート・トレンチ５８０の長手延在方向に対して平行及び垂直な方向にそれぞれ沿った断面図である。デバイス５００では、第１の長手方向に沿ったセグメント化されたトレンチ５８０のトレンチ・セグメント５８１のそれぞれの長さは、ユニット・セル５０８当たりのトレンチ・セグメント５８１の数を減らして長くするために（トレンチ・セグメント５８１又は単位長さ当たりの導電チャネル面積５７８はより大きくなる）、及び／又はトレンチ・セグメント５８１間の介在領域５８３におけるシールド接続パターン５４４の数を減らすために変更され得る。逆に、第１の長手方向に沿ったトレンチ・セグメント５８１のそれぞれの長さは、より多くのより短いトレンチ・セグメントをもたらすために（トレンチ・セグメント又は単位長さ当たりの導電チャネル面積は小さくなる）、及び／又はトレンチ・セグメント間の介在領域におけるより多くのシールド接続パターンをもたらすために変更され得る。
図６Ａ及び図６Ｂは、本開示の更なる実施例に係るトレンチ型縦型パワー半導体デバイス６００のセグメント化されたゲート・トレンチ６８０の長手延在方向に対して平行及び垂直な方向にそれぞれ沿った断面図である。デバイス６００では、第２の方向（トレンチ６８０の長手延在方向に対して垂直な）に沿ったセグメント化されたトレンチ６８０のそれぞれの幅は、ユニット・セル６０８ごとに、より広いトレンチ・セグメント６８１をもたらすために及び／又はセグメント化されたトレンチ６８０間の半導体層構造上に、より狭いソース接点３９０をもたらすために変更され得る。逆に、第２の垂直方向に沿ったセグメント化されたトレンチ６８０のそれぞれの幅は、セグメント化されたトレンチ間に、より狭いトレンチ・セグメント及び／又はより広いソース接点をもたらすために変更され得る。
以下、図７～図９を参照して本開示の実施例に係るそれぞれのトレンチ・セグメント間の半導体層構造の介在領域、深いシールド・パターン、及び、シールド接続パターンを伴うセグメント化されたトレンチを含むトレンチ型パワー半導体デバイスを製造する方法について説明する。特に、図７Ａ～図７Ｈは、ゲート・トレンチ・パワーＭＯＳＦＥＴ７００を製造する方法を示し、この場合、図７Ａ、図７Ｃ、図７Ｅ、及び図７Ｇは、セグメント化されたトレンチの長手延在方向に対して平行な方向に沿う断面図であり、一方、図７Ｂ、図７Ｄ、図７Ｆ、及び図７Ｈは、セグメント化されたトレンチの長手延在方向に対して垂直な方向に沿う断面図である。図８Ａ～図８Ｈは、ゲート・トレンチ・パワーＭＯＳＦＥＴ８００を製造する更なる方法を示し、この場合、図８Ａ、図８Ｃ、図８Ｅ、及び図８Ｇは、セグメント化されたトレンチの長手延在方向に対して平行な方向に沿う断面図であり、一方、図８Ｂ、図８Ｄ、図８Ｆ、及び図８Ｈは、セグメント化されたトレンチの長手延在方向に対して垂直な方向に沿う断面図である。図９は、本開示の実施例に係るゲート・トレンチ・パワー半導体デバイスを製造するための工程を示すフローチャートであり、ＭＯＳＦＥＴ７００及び８００の形成に関連して以下で説明される。
ここで、図９を参照すると、ワイド・バンドギャップ半導体層構造がブロック９００で形成される。半導体層構造は、基板と、エピタキシャル成長によって基板上に成長される複数の半導体層とを含むことができる。半導体層構造は、第１の導電型を有するドリフト領域を含むことができる。半導体層構造は、ドリフト領域上に第２の導電型を有するウェル領域を更に含むことができる。
例えば、図７Ａ～図７Ｂ及び図８Ａ～図８Ｂに示されるように、活性領域３０２（活性領域３０２のみが示される）を含む高濃度にドープされた（ｎ＋）ｎ型基板３１０が設けられる。低濃度にドープされた（ｎ－）ドリフト領域３２０がエピタキシャル成長によって基板３１０上に形成される。ｎ－型ドリフト層３２０の上部にｎ型電流拡散層を形成することができる。ｎ－型ドリフト層３２０の上面に適度にドープされたｐ型層（ｐウェル３７０を形成する）が形成される。層３１０、３２０、３３０、３７０は全て、ワイド・バンドギャップ半導体層構造３０６を形成するために、ｎ型ドーピングとｐ型ドーピングとの間で切り換わるようにプロセス・ストップを伴う単一のエピタキシャル成長プロセスで成長させられてもよい（ブロック９００）。
ブロック９１０では、セグメント化されたゲート・トレンチが半導体層構造の上面に形成される。セグメント化されたゲート・トレンチは、第１の方向に延在するとともに、第１の方向に対して垂直な第２の方向で互いに離間される。各セグメント化されたゲート・トレンチは、それぞれのゲート・トレンチ・セグメント間に半導体層構造の介在領域を伴って、第１の方向で互いに離間される複数のゲート・トレンチ・セグメントを含む。それぞれのゲート・トレンチ・セグメントは、第１の方向に延びる対向する側壁と、それらの間の底面又は床とを含む。
例えば、図７Ａ～図７Ｂ及び図８Ａ～図８Ｂを更に参照すると、セグメント化されたゲート・トレンチ３８０及び８８０がそれぞれ、半導体層構造３０６の上面にエッチングすることによって形成される。セグメント化されたゲート・トレンチ３８０及び８８０はそれぞれ、第１の長手方向で平行に延在することができるとともに、第１の方向に対して垂直な第２の方向で互いに離間され得る。セグメント化されたゲート・トレンチ３８０及び８８０は、適度にドープされたｐ型炭化ケイ素層を貫通して延在し、複数のｐウェル３７０を画定することができる。セグメント化されたゲート・トレンチ３８０、８８０はそれぞれ、トレンチ・セグメント３８１、８８１間に半導体層構造の介在領域３８３、８８３を伴って長手延在方向に沿って互いに離間されるそれぞれのゲート・トレンチ・セグメント３８１、８８１を含む。図７Ａにおいて、トレンチ・セグメント３８１は、その底面に対して実質的に垂直又は垂直である端部を伴って形成され、長手延在方向に沿ってＵ字形の断面を画定する。図８Ａにおいて、トレンチ・セグメント８８１は、その底面に対して傾いた又は傾斜した端部を伴って形成される。
再び図９を参照すると、半導体層構造にセグメント化されたゲート・トレンチを形成した後、ブロック９０２において、第１の導電型とは反対の第２の導電型を有するシールド・パターンが、それぞれのトレンチ・セグメントの対向する側壁にではなく、それぞれのトレンチ・セグメントの床又は底面に、及び、トレンチ・セグメント間の半導体層構造の介在領域に選択的に形成される。特に、シールド・パターンは、長手方向に対して垂直な方向で各トレンチ・セグメントの対向する側壁にイオンを注入することなく、セグメント化されたトレンチの長手延在方向に沿って各トレンチ・セグメントの底面及び対向する端面にドーパント・イオンを注入するためにイオン注入プロセスを使用して形成されてもよい。それぞれのトレンチ・セグメントの対向する側壁は注入されないため、デバイスのためのチャネル領域が各トレンチ・セグメントの両側に設けられる。
例えば、図７Ｃに示されるように、注入されたシールド・パターンがトレンチ・セグメント３８１間の介在領域３８３（本明細書では上部接続領域とも呼ばれる）で接続されることを保証するために、傾斜イオン注入ステップを実行して、それぞれのゲート・トレンチ・セグメント３８１の下方及び介在領域３８３に高濃度にドープされたｐ型の深いシールド・パターン３４０を形成することができる。特に、第１の傾斜注入７８６は、長手方向に沿ってトレンチ・セグメント３８１の第１の側壁及び底面にｐ型ドーパント・イオンを注入することができ、及び、第２の傾斜注入７８８は、長手方向に沿ってトレンチ・セグメント３８１の第２の側壁及び底面にｐ型ドーパント・イオンを注入することができる。イオン注入７８６、７８８は、２つの角度の各々で半分の注入を伴って、対称的な反対角度の注入（例えば、トレンチ・セグメントの間隔及び深さに応じて、±５度～４５度、±１０度～３０度、又は±１５度～２５度の範囲内）を使用することができる。ドーパント・イオンは、長手方向に沿って各ゲート・トレンチ・セグメント３８１の端部及びそれらの間の介在領域３８３に注入されるため、深いシールド・パターンは、トレンチ・セグメント３８１の下方及びその間で長手方向に連続的に延在する。
更なる実施例では、ブロック９２０において、前述のシールド・パターンを形成するために、（斜めではなく）垂直なイオン注入ステップを実行することができる。例えば、図８Ｃに示されるように、注入されたシールド・パターン３４０がトレンチ・セグメント８８１間の介在領域８８３で接続されることを保証するために、トレンチ・セグメント８８１の端部の一方又は両方を、傾ける又は傾斜させることができ、実質的に垂直なイオン注入プロセス８８６（例えば、構造３０６の表面に対して、約２度未満、約１度未満、又は約０．５度未満の角度で）を使用して、それぞれのゲート・トレンチ・セグメント８８１の下方及び介在領域８８３に高濃度にドープされたｐ型の深いシールド・パターン３４０を形成することができる。傾斜角（例えば、トレンチ・セグメントの間隔と深さとに応じて±５度～４５度の範囲内）に起因して、トレンチ・セグメント８８１の一方又は両方の端部が、傾斜イオン注入を使用せずにシールド・パターン３４０を形成するために注入されてもよい。すなわち、注入された深いＰシールド・パターン３４０が、セグメント化されたトレンチ８８０の長手方向に沿って垂直なイオン注入８８６によりセグメント間の介在領域８８３へと連続的に延在することを保証するために、図８Ａ～図８Ｂにおけるエッチング・プロセスが、トレンチ・セグメント８８１の端部（したがって、その間の介在領域８８３の周囲）に角度を付けるように制御され得、それにより、注入８８６が半導体層構造３０６の表面に対して垂直であり得る。
図７Ｄ及び図８Ｄを参照すると、ブロック９２０での注入プロセスは、導電を行なうべく、トレンチ・セグメント３８１の対向する側壁３７８の部分（すなわち、深いＰシールド・パターン３４０の上方であるがｐウェル３７０の下方の部分）がｎ型として維持されるように、すなわち、トレンチ・セグメント３８１の両側壁３７８がデバイス７００、８００のチャネル領域又は導電面積の一部をもたらすように実行される。深いＰシールド・パターン３４０の上方であるがｐウェル３７０の下方にあるトレンチ・セグメント３８１の対向する側壁３７８の部分がｐ型注入によって影響を受けないことを保証するために、側壁３７８が犠牲マスク層（注入後にエッチング除去され得る）で覆われてもよく、及び／又は、側壁３７８がほぼ垂直に形成されてもよい。側壁がマスキングされる実施例において、側壁３７８の一部の材料は、マスクを除去した後、必要に応じてエッチング除去され得る。注入を回避するために側壁３７８の垂直性に依存する実施例では、傾斜注入７８６、７８８が長手方向に対して垂直な方向に沿って傾斜されないように、傾斜注入７８６、７８８が長手方向に沿って指向性であってもよい。したがって、各トレンチ・セグメント３８１の対抗する側壁３７８両方の一部にはシールド・パターン３４０がない。
図７Ｃ～図７Ｄ及び図８Ｃ～図８Ｄにおいては、ドーパント・イオンが、半導体層構造３０６中へと、約０．５～約４ミクロンの深さ、約１～約３．５ミクロンの深さ、又は約２～約３ミクロンの深さであってもよい各ゲート・トレンチ・セグメント３８１、８８１の底面に注入される。注入条件は、深いシールド・パターン３４０を所望の深さまで容易に注入できるとともに、一般に比較的低いイオン注入エネルギーを使用して注入できるように制御され得る。これにより、半導体層構造３０６の格子構造への損傷を低減することができ、深いシールド・パターン３４０において、より正確で均一なドーピング濃度をもたらすことができる。
再び図９を参照すると、それぞれのトレンチ・セグメントの下方及びそれらの間の介在領域にシールド・パターンを形成した後、ブロック９２５において、トレンチ・セグメント間の半導体層構造の介在領域に、第２の導電型を有するそれぞれのシールド接続パターンが選択的に形成される。シールド接続パターンは、半導体層構造の上部に沿って、連続的（例えば、図３Ａに示されるように、隣接するトレンチのトレンチ・セグメントが整列される実施例において）又は不連続（例えば、図４Ａに示されるように、隣接するトレンチのトレンチ・セグメントがオフセットされる実施例において）のいずれかで、例えばセグメント化されたトレンチの長手延在方向に対して垂直な第２の方向で延在し、それにより、トレンチ・セグメントの下方の深いシールド・パターンへのデバイスの上端での電気的接続を可能にしてもよい。
例えば、図７Ｅ及び図８Ｅに示されるように、半導体層構造の上部でｐ型ドーパント・イオンを介在領域３８３、８８３に注入するために、イオン注入プロセス７８９、８８９を使用して高濃度にドープされた（ｐ＋）ｐ型シールド接続パターン３４４が形成されてもよい。注入プロセス７８９、８８９は、トレンチ・セグメント３８１、８８１間の介在領域３８３、８８３及びセグメント化されたトレンチ３８０、８８０間の半導体層構造の隣接領域にシールド接続パターン３４４を限定するべく選択的に実行され得る。例えば、図７Ｆ及び図８Ｆに示されるように、１つ又は複数のマスキング工程を行なって、トレンチ・セグメント３８１、８８１の床にではなく介在領域３８３、８８３にｐ型ドーパント・イオンを選択的に注入することができる。注入プロセス７８９、８８９は、幾つかの実施例では、垂直又はほぼ垂直であってもよい。幾つかの実施例では、シールド接続パターン３４４は、注入角度に依存しないようにパターン化されてもよい。また、注入プロセス７８９、８８９は、エッチング・プロセスによってシールド接続パターン３４４が画定され得るように、セグメント化されたトレンチ３８０、８８０のエッチングの前に実行されてもよい。したがって、シールド接続パターン３４４は、デバイス７００、８００の上面又は上端に隣接するシールド・パターン３４０への電気的な接続をもたらす。シールド接続パターン３４４は、深いｐシールド領域３４０をｐウェル３７０に電気的に接続することもできる。
図９を参照すると、ブロック９３０において、セグメント化されたトレンチにゲート絶縁層及びゲート電極を形成することができる。例えば、図７Ｇ～図７Ｈ及び図８Ｇ～図８Ｈに示されるように、酸化シリコン層などのゲート絶縁層３８２が、各ゲート・トレンチ・セグメント３８１、８８１の底面上及び側壁上に形成される。ゲート電極３８４が各ゲート絶縁層３８２上に形成される。各ゲート電極３８４は、そのそれぞれのゲート・トレンチ・セグメント３８１、８８１の残りを満たすことができる。ゲート絶縁層３８２及びゲート３８４は、トレンチ・セグメント３８１、８８１の外側の領域に延在するように示されるが、本開示の実施例はそれに限定されない。ブロック９４０において、第１の導電型を有するソース領域をウェル領域上に形成することができる。例えば、ｎ型ソース領域３６０を、半導体層構造３０６の上部へのイオン注入によって、各トレンチ・セグメント３８１、８８１の対向する側壁３７８でｐウェル３７０上に形成することができる。
ブロック９５０において、半導体層構造の上端及び底面に接点を形成することができる。例えば、図７Ｇ～図７Ｈ及び図８Ｇ～図８Ｈに示されるように、基板３１０の下面にドレイン接点３９２を形成することができる。長手延在方向に対して垂直に延びるゲート電極コネクタ３８５がゲート電極３８４上のゲート接点として形成される。介在領域３８３、８８３内の高濃度にドープされたｎ型ソース領域３６０上及び高濃度にドープされたｐ型シールド接続パターン３４４上の半導体層構造の上部にソース接点３９０が形成される。ソース接点３９０は、それぞれのシールド接続パターン３４４を介してシールド・パターン３４０への電気的な接続をもたらすことができる。ソース接点３９０は、幾つかの実施例ではオーム金属であってもよく、シールド・パターン３４０を電気的なグランドに電気的に接続するように構成される共通ソースをもたらすことができる。上記の説明では、製造ステップが１つの実例の順序で示されるが、製造ステップは異なる順序で実行されてもよいことが理解される。例えば、様々なエッチング及びイオン注入ステップの順序は、上で説明したものから変更することができる。
本開示の実施例によれば、セグメント化されたゲート・トレンチの下方で延在するとともにデバイスの上端での接触又は接続のための半導体層構造の上面まで延在する深いシールド半導体領域又はパターンを有するパワーＭＯＳＦＥＴ又はパワーＩＧＢＴなどのトレンチ型ワイド・バンドギャップ・パワー半導体デバイスが提供される。特に、セグメント化されたゲート・トレンチは、複数の離間したゲート・トレンチ・セグメントを含み、シールド・パターンは、ゲート・トレンチ・セグメントの下方で、デバイスの上面に隣接するゲート・トレンチ・セグメント間の介在領域へと延在する。シールド・パターンは、各ゲート・トレンチ・セグメントの下方及び両端で長手方向に沿って形成されてもよいが、長手方向に対して垂直な方向でゲート・トレンチ・セグメントの対向側壁に形成されなくてもよい。したがって、各ゲート・トレンチ・セグメントの両側壁にチャネル領域を設け、それにより、トレンチ側壁で利用可能な導電面積を増大させることができる。シールド接続パターンは、デバイスの上端にシールド・パターンへの電気接点をもたらすべく、ゲート・トレンチ・セグメント間の介在領域内のシールド・パターン上に形成されてもよい。
本明細書に開示される異なる実施例の特徴は、多くの更なる実施例を提供するために任意の方法で組み合わせることができることが理解される。例えば、本明細書に記載の任意のＭＯＳＦＥＴ実施例の特徴は、ＳｉＣ、又はＳｉなどの他の半導体材料上に製造されたＩＧＢＴ実施例に組み込むことができる。したがって、本発明の概念の様々な特徴が特定の例に関して本明細書に記載されているが、これらの特徴は他の実施例に追加されてもよく及び／又は他の実施例の例示的な特徴の代わりに使用されて、多くの更なる実施例を提供してもよいことが理解される。したがって、本発明は、これらの異なる組合せを包含すると理解されるべきである。
本発明は、パワーＭＯＳＦＥＴの実装に関して上で説明されているが、本明細書で説明される技術は、ゲート・トレンチを有する他の同様の縦型パワー半導体デバイスにも同様にうまく適用されることが理解される。したがって、本発明の実施例は、ＭＯＳＦＥＴに限定されるものではなく、本明細書で開示される技術は、ＩＧＢＴ又は任意の他の適切なゲート・トレンチ・デバイスで使用され得る。
上記の説明において、各例示的な実施例は特定の導電型を有する。上記の実施例の各々において、ｎ型層とｐ型層の導電率を単純に逆にすることによって、反対の導電型デバイスを形成できることが理解される。したがって、本発明は、異なるデバイス構造（例えば、ＭＯＳＦＥＴ、ＩＧＢＴなど）ごとにｎチャネル・デバイスとｐチャネル・デバイスの両方をカバーすることが理解される。
本発明を主に炭化ケイ素ベースのパワー半導体デバイスに関して上で論じてきた。しかしながら、本明細書では実例として炭化ケイ素が使用され、本明細書で議論されるデバイスは、任意の適切なワイド・バンドギャップ半導体材料系で形成され得ることが理解される。実例として、窒化ガリウムベースの半導体材料（例えば、窒化ガリウム、窒化アルミニウムガリウムなど）を、上記の実施例のいずれにおいても炭化ケイ素の代わりに使用することができる。
本明細書に記載の異なる実施例の異なる特徴を組み合わせて、更なる実施例を提供できることも理解される。例えば、ガード・リングの代わりにジャンクション・ターミネーション・エクステンションを使用できることが、一実施例に関して上で議論された。これは、本明細書に開示される各実施例において当てはまる。実施例のいずれも、低ドープ・チャネル領域を含む様々なドーパント濃度を有するウェル領域を含むこともできる。
以上、本発明の実施例を示す添付の図面を参照して、本発明の実施例を説明した。しかしながら、本発明は、多くの異なる形態で具現化することができ、上記の実施例に限定されると解釈されるべきではないことが理解される。むしろ、これらの実施例は、この開示が徹底的且つ完全になり、本発明の範囲を当業者に十分に伝えるように提供される。同様の番号は、全体を通して同様の要素を指す。
第１及び第２などの用語は、様々な要素を説明するために本明細書全体で使用されるが、これらの要素はこれらの用語によって限定されるべきではないことが理解される。これらの用語は、ある要素を別の要素と区別するためにのみ使用される。例えば、本発明の範囲から逸脱することなく、第１の要素を第２の要素と呼ぶことができ、同様に、第２の要素を第１の要素と呼ぶことができる。「及び／又は」という用語は、関連する列挙された項目のうちの１つ又は複数の任意及び全ての組合せを含む。
本明細書で使用される用語は、特定の実施例を説明することだけを目的としており、本発明を限定することを意図していない。本明細書で使用されるとき、単数形「１つの（ａ）」、「１つの（ａｎ）」、及び「その（ｔｈｅ）」は、文脈が明確に別段の指示をしない限り、複数形も含むことを意図している。本明細書で使用される場合、用語「備える」「備えている」「含む」及び／又は「含んでいる」は、記載された特徴、整数、ステップ、動作、要素、及び／又は構成要素の存在を特定するが、１つ又は複数の他の機能、整数、ステップ、動作、要素、構成要素、及び／又はそれらのグループの存在又は追加を排除しないことが更に理解される。
層、領域、又は基板などの要素が、別の要素の「上に」ある又は「上へと」延在していると言及される場合、それは、他の要素のすぐ上にある又はその上に直接延在することができ、或いは、介在要素も存在し得ることが理解される。これに対し、ある要素が別の要素に「直接上に」ある又は「上に直接」延在していると言及される場合、介在要素は存在しない。要素が別の要素に「接続されている」又は「結合されている」と言及される場合、それは他の要素に直接接続又は結合され得るか、又は介在要素が存在し得ることも理解される。これに対し、要素が別の要素に「直接接続されている」又は「直接結合されている」と言及される場合、介在要素は存在しない。
「下方」又は「上方」又は「上側」又は「下側」又は「上端」又は「下端」などの相対的な用語は、本明細書では、図に示されるような、ある要素、層、又は領域と別の要素、層、又は領域との関係を説明するために使用され得る。これらの用語は、図に示されている方向に加えて、デバイスの異なる方向を包含することを意図していることを理解されたい。
本明細書では、本発明の理想化された実施例（及び中間構造）の概略図である断面図を参照して、本発明の実施例を説明する。図面における層及び領域の厚さは、明確にするために誇張されている場合がある。更に、例えば、製造技術及び／又は公差の結果としての図の形状からの変動が予想される。本発明の実施例はまた、フローチャートを参照して説明される。フローチャートに示されているステップは、示されている順序で実行される必要はないことを理解されたい。
本発明の幾つかの実施例は、半導体層及び／又は領域の多数キャリア濃度を指すｎ型又はｐ型などの導電型を有することを特徴とする半導体層及び／又は領域に関連して説明される。したがって、ｎ型材料は負に帯電した電子の過半数平衡濃度を有し、ｐ型材料は正に帯電した正孔の過半数平衡濃度を有する。一部の材料は、他の層又は領域と比較した多数キャリアの比較的大きい濃度（「＋」）又は小さい濃度（「－」）を示すために「＋」又は「－」で表記される場合がある（ｎ＋、ｎ－、ｐ＋、ｐ－、ｎ＋＋、ｎ－－、ｐ＋＋、ｐ－－などのように）。しかしながら、そのような表記は、層又は領域における多数キャリア又は少数キャリアの特定の濃度の存在を意味するものではない。
図面及び明細書において、本発明の典型的な実施例が開示されており、特定の用語が使用されているが、それらは一般的及び説明的な意味でのみ使用されており、限定の目的では使用されておらず、本発明の範囲は添付の特許請求の範囲に記載されている。

Claims (27)

  1. ワイド・バンドギャップ半導体材料を含む半導体層構造であって、第１の導電型を有するドリフト領域と、第２の導電型を有するウェル領域とを含む、半導体層構造と、
    前記半導体層構造内で第１の方向に延在する複数のセグメント化されたゲート・トレンチであって、前記半導体層構造の介在領域を間に挟んで前記第１の方向で互いに離間されるそれぞれのゲート・トレンチ・セグメントを備える、複数のセグメント化されたゲート・トレンチと
    を備える半導体デバイス。
  2. 前記それぞれのゲート・トレンチ・セグメントの下方且つその間の前記介在領域で前記第１の方向に延在する前記第２の導電型を有する複数のシールド・パターンを更に備える、請求項１に記載の半導体デバイス。
  3. 前記それぞれのゲート・トレンチ・セグメント間の前記介在領域内の前記シールド・パターン上における前記第２の導電型を有するそれぞれのシールド接続パターンであって、前記第１の方向とは異なる第２の方向に延在する、それぞれのシールド接続パターンを更に備える、請求項２に記載の半導体デバイス。
  4. 前記それぞれのシールド接続パターンが前記半導体層構造の上部にあり、
    前記それぞれのシールド接続パターン上のそれぞれのソース接点であって、前記それぞれのシールド接続パターンが、前記それぞれのソース接点を前記シールド・パターンに電気的に接続する、それぞれのソース接点を更に備える、
    請求項３に記載の半導体デバイス。
  5. 前記セグメント化されたゲート・トレンチのうちの少なくとも２つの前記それぞれのゲート・トレンチ・セグメントが前記第２の方向に沿って整列され、前記それぞれのシールド接続パターンが前記第２の方向で連続的に延在する、請求項３又は４に記載の半導体デバイス。
  6. 前記セグメント化されたゲート・トレンチのうちの少なくとも２つの前記それぞれのゲート・トレンチ・セグメントが前記第２の方向に沿ってオフセットされ、前記それぞれのシールド接続パターンが前記第２の方向で不連続に延在する、請求項３又は４に記載の半導体デバイス。
  7. 前記それぞれのゲート・トレンチ・セグメントが前記第１の方向に延在する対向する側壁を備え、前記対向する側壁は、前記第１の導電型を有するそれぞれの半導体チャネル領域を画定する、請求項１から６までのいずれか一項に記載の半導体デバイス。
  8. 前記対向する側壁のそれぞれの部分には、その上に前記シールド・パターンがない、請求項７に記載の半導体デバイス。
  9. 前記それぞれのゲート・トレンチ・セグメントが、その中にそれぞれのゲート電極を含み、
    前記それぞれのゲート電極上にあり、前記それぞれのシールド接続パターン間で前記第２の方向に延在するそれぞれのゲート電極コネクタを更に備える、
    請求項３から８までのいずれか一項に記載の半導体デバイス。
  10. ワイド・バンドギャップ半導体材料を含む半導体層構造であって、第１の導電型を有するドリフト領域と、第２の導電型を有するウェル領域とを含む、半導体層構造と、
    前記半導体層構造内で第１の方向に延在する複数のゲート・トレンチであって、前記第１の方向に延在する対向する側壁及び前記側壁間の床をそれぞれが備える、複数のゲート・トレンチと、
    前記ゲート・トレンチの前記床の下方で前記第１の方向に延在する前記第２の導電型を有する複数のシールド・パターンと
    を備え、
    前記対向する側壁は、前記第１の導電型を有するそれぞれの半導体チャネル領域を画定する、
    半導体デバイス。
  11. 前記対向する側壁のそれぞれの部分には、その上に前記シールド・パターンがない、請求項１０に記載の半導体デバイス。
  12. 前記ゲート・トレンチは、前記半導体層構造の介在領域を間に挟んで前記第１の方向で互いに離間されるそれぞれのゲート・トレンチ・セグメントを備えるセグメント化されたゲート・トレンチであり、前記シールド・パターンが前記介在領域へと延在する、請求項１０又は１１に記載の半導体デバイス。
  13. 前記それぞれのゲート・トレンチ・セグメント間の前記介在領域内の前記シールド・パターン上における前記第２の導電型を有するそれぞれのシールド接続パターンであって、前記第１の方向とは異なる第２の方向に延在する、それぞれのシールド接続パターンを更に備える、請求項１２に記載の半導体デバイス。
  14. 前記それぞれのシールド接続パターンが前記半導体層構造の上部にあり、
    前記半導体層構造の前記上部にある前記それぞれのシールド接続パターン上のそれぞれのソース接点であって、前記それぞれのシールド接続パターンが前記それぞれのソース接点を前記シールド・パターンに電気的に接続する、それぞれのソース接点と、
    前記上部とは反対側の前記半導体層構造の下部にあるドレイン接点と
    を更に備える、請求項１３に記載の半導体デバイス。
  15. 前記対向する側壁をそれぞれが備える前記ゲート・トレンチが互いに直接隣接する、請求項１０から１４までのいずれか一項に記載の半導体デバイス。
  16. ワイド・バンドギャップ半導体材料を含む半導体層構造であって、第１の導電型を有するドリフト領域と、第２の導電型を有するウェル領域とを含む、半導体層構造と、
    前記半導体層構造内で第１の方向に延在する複数のゲート・トレンチであって、それぞれの半導体チャネル領域を画定する対向する側壁をそれぞれが備える、複数のゲート・トレンチと
    を備え、
    前記対向する側壁によって画定される前記それぞれの半導体チャネル領域の全体的な導電面積は、前記複数のゲート・トレンチの総側壁面積の半分よりも大きい、
    半導体デバイス。
  17. 前記ゲート・トレンチの下方で前記第１の方向に延在する前記第２の導電型を有する複数のシールド・パターンを更に備え、
    前記対向する側壁をそれぞれが備える前記ゲート・トレンチが互いに直接隣接している、
    請求項１６に記載の半導体デバイス。
  18. 前記ゲート・トレンチは、前記半導体層構造の介在領域を間に挟んで前記第１の方向で互いに離間されるそれぞれのゲート・トレンチ・セグメントを備えるセグメント化されたゲート・トレンチであり、前記シールド・パターンが前記介在領域へと延在する、請求項１７に記載の半導体デバイス。
  19. 前記対向する側壁のそれぞれの部分には、その上に前記シールド・パターンがない、請求項１８に記載の半導体デバイス。
  20. 前記それぞれのゲート・トレンチ・セグメント間の前記介在領域内の前記シールド・パターン上における前記第２の導電型を有するそれぞれのシールド接続パターンであって、前記第１の方向とは異なる第２の方向に延在する、それぞれのシールド接続パターンを更に備える、請求項１８又は１９に記載の半導体デバイス。
  21. 前記それぞれのシールド接続パターンが前記半導体層構造の上部にあり、
    前記半導体層構造の前記上部にある前記それぞれのシールド接続パターン上のそれぞれのソース接点であって、前記それぞれのシールド接続パターンが前記それぞれのソース接点を前記シールド・パターンに電気的に接続する、それぞれのソース接点と、
    前記上部とは反対側の前記半導体層構造の下部にあるドレイン接点と
    を更に備える、請求項２０に記載の半導体デバイス。
  22. 半導体デバイスを製造する方法であって、
    ワイド・バンドギャップ半導体材料を含む半導体層構造を用意するステップであって、前記半導体層構造が、第１の導電型を有するドリフト領域と、第２の導電型を有するウェル領域とを含む、ステップと、
    前記半導体層構造内で第１の方向に延在する複数のセグメント化されたゲート・トレンチを形成するステップであって、前記セグメント化されたゲート・トレンチが、前記半導体層構造の介在領域を間に挟んで前記第１の方向で互いに離間されるそれぞれのゲート・トレンチ・セグメントを備える、ステップと
    を含む方法。
  23. 前記それぞれのゲート・トレンチ・セグメントの下方且つその間の前記介在領域で前記第１の方向に延在する前記第２の導電型を有する複数のシールド・パターンを形成するステップを更に含む、請求項２２に記載の方法。
  24. 前記それぞれのゲート・トレンチ・セグメント間の前記介在領域内の前記シールド・パターン上における前記第２の導電型を有するそれぞれのシールド接続パターンを形成するステップであって、前記それぞれのシールド接続パターンが前記第１の方向とは異なる第２の方向に延在する、ステップを更に含む、請求項２３に記載の方法。
  25. 前記それぞれのゲート・トレンチ・セグメントは、前記第１の導電型を有するそれぞれの半導体チャネル領域を画定する対向する側壁を備え、前記複数のシールド・パターンは、前記対向する側壁のそれぞれの部分の上に前記シールド・パターンがないように形成される、請求項２２から２４までのいずれか一項に記載の方法。
  26. 前記複数のシールド・パターン及び前記それぞれのシールド接続パターンを形成するステップは、
    第１の注入プロセスを実行して、前記第２の導電型の第１の濃度のドーパントを前記それぞれのゲート・トレンチ・セグメント及びそれらの間の前記介在領域に注入し、前記複数のシールド・パターンを形成するステップと、
    第２の注入プロセスを実行して、前記第２の導電型の第２の濃度のドーパントを前記半導体層構造の上部の前記それぞれのゲート・トレンチ・セグメント間の前記介在領域に注入し、前記それぞれのシールド接続パターンを形成するステップと
    を含む、請求項２５に記載の方法。
  27. 前記セグメント化されたゲート・トレンチ間の前記それぞれのシールド接続パターンの部分上にそれぞれのソース接点を形成するステップであって、前記それぞれのシールド接続パターンが前記それぞれのソース接点を前記シールド・パターンに電気的に接続する、ステップを更に含む、請求項２４から２６までのいずれか一項に記載の方法。
JP2022566026A 2020-04-30 2021-04-27 セグメント化されたトレンチとシールドとを伴うトレンチ型パワー・デバイス Pending JP2023524028A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US16/863,399 US11563080B2 (en) 2020-04-30 2020-04-30 Trenched power device with segmented trench and shielding
US16/863,399 2020-04-30
PCT/US2021/029306 WO2021222180A1 (en) 2020-04-30 2021-04-27 Trenched power device with segmented trench and shielding

Publications (1)

Publication Number Publication Date
JP2023524028A true JP2023524028A (ja) 2023-06-08

Family

ID=75977811

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022566026A Pending JP2023524028A (ja) 2020-04-30 2021-04-27 セグメント化されたトレンチとシールドとを伴うトレンチ型パワー・デバイス

Country Status (5)

Country Link
US (1) US11563080B2 (ja)
EP (1) EP4143889A1 (ja)
JP (1) JP2023524028A (ja)
CN (1) CN115699328A (ja)
WO (1) WO2021222180A1 (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11527637B2 (en) * 2021-03-01 2022-12-13 Applied Materials, Inc. Ion implantation to control formation of MOSFET trench-bottom oxide
US20220319909A1 (en) * 2021-04-01 2022-10-06 Nanya Technology Corporation Method for manufacturing a semiconductor memory device
US11894455B2 (en) * 2021-09-22 2024-02-06 Wolfspeed, Inc. Vertical power devices fabricated using implanted methods
US20230170383A1 (en) * 2021-11-30 2023-06-01 Wolfspeed, Inc. Edge termination for power semiconductor devices and related fabrication methods
CN117561609A (zh) * 2022-04-04 2024-02-13 华为数字能源技术有限公司 用于沟槽栅极半导体器件的基本单元、沟槽栅极半导体器件和制造这种基本单元的方法
DE102022121672A1 (de) 2022-08-26 2024-02-29 Infineon Technologies Ag Halbleitervorrichtung und verfahren zum herstellen einer halb-leitervorrichtung
CN115763543B (zh) * 2023-01-09 2023-04-18 无锡先瞳半导体科技有限公司 复合屏蔽栅场效应晶体管
CN115799324B (zh) * 2023-02-09 2023-05-16 无锡先瞳半导体科技有限公司 分段屏蔽栅场效应晶体管
CN116469923B (zh) * 2023-04-25 2023-10-20 南京第三代半导体技术创新中心有限公司 高可靠性沟槽型碳化硅mosfet器件及其制造方法
CN116581149B (zh) * 2023-07-13 2023-09-29 北京昕感科技有限责任公司 具有夹层的双沟槽SiC MOSFET元胞结构、器件及制备方法
CN117476756A (zh) * 2023-12-28 2024-01-30 深圳天狼芯半导体有限公司 一种具备沟槽发射极的碳化硅igbt及制备方法
CN117613067B (zh) * 2024-01-18 2024-04-05 北京昕感科技有限责任公司 具有空间调制缓冲结构的SiC MOSFET元胞结构、器件及制备方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6194741B1 (en) 1998-11-03 2001-02-27 International Rectifier Corp. MOSgated trench type power semiconductor with silicon carbide substrate and increased gate breakdown voltage and reduced on-resistance
JP4453671B2 (ja) 2006-03-08 2010-04-21 トヨタ自動車株式会社 絶縁ゲート型半導体装置およびその製造方法
JP5751213B2 (ja) 2012-06-14 2015-07-22 株式会社デンソー 炭化珪素半導体装置およびその製造方法
DE102014114832B4 (de) * 2014-10-13 2020-06-18 Infineon Technologies Austria Ag Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
US9887287B1 (en) * 2016-12-08 2018-02-06 Cree, Inc. Power semiconductor devices having gate trenches with implanted sidewalls and related methods
DE102018104581B4 (de) * 2017-03-24 2021-11-04 Infineon Technologies Ag Siliziumcarbid-Halbleitervorrichtung und Herstellungsverfahren

Also Published As

Publication number Publication date
WO2021222180A1 (en) 2021-11-04
EP4143889A1 (en) 2023-03-08
US20210343834A1 (en) 2021-11-04
US11563080B2 (en) 2023-01-24
CN115699328A (zh) 2023-02-03

Similar Documents

Publication Publication Date Title
US11563080B2 (en) Trenched power device with segmented trench and shielding
JP7309840B2 (ja) イオン注入側壁を有するゲート・トレンチを備えるパワー半導体デバイス及び関連方法
JP7182594B2 (ja) ゲート・トレンチと、埋め込まれた終端構造とを有するパワー半導体デバイス、及び、関連方法
US20150084066A1 (en) High voltage mosfet devices and methods of making the devices
US10692999B2 (en) High voltage MOSFET devices and methods of making the devices
US20230369486A1 (en) Gate trench power semiconductor devices having improved deep shield connection patterns
WO2023102324A1 (en) Edge termination for power semiconductor devices and related fabrication methods
US11837657B2 (en) Gate trench power semiconductor devices having improved deep shield connection patterns
US10186573B2 (en) Lateral power MOSFET with non-horizontal RESURF structure
US20220130998A1 (en) Power semiconductor devices including angled gate trenches
US20220173227A1 (en) Finfet power semiconductor devices
US20220130997A1 (en) Gate trench power semiconductor devices having improved deep shield connection patterns
JP2023550032A (ja) 複数のゲート・トレンチを有する半導体パワー・デバイス及びそのようなデバイスを形成する方法
US20230307529A1 (en) Support shield structures for trenched semiconductor devices
KR20220121391A (ko) 슈퍼정션 반도체 소자 및 제조방법
KR20190076622A (ko) 이너 웰을 가진 슈퍼 정션 트랜지스터

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20221220

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20221220

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20240229