JP2023520694A

JP2023520694A - 超伝導ラッチシステム

Info

Publication number: JP2023520694A
Application number: JP2022559974A
Authority: JP
Inventors: ジェイガラン、エリアス
Original assignee: Northrop Grumman Systems Corp
Current assignee: Northrop Grumman Systems Corp
Priority date: 2020-04-24
Filing date: 2021-03-23
Publication date: 2023-05-18
Also published as: WO2021216246A1; EP4140034A1; CA3169527A1; US20210336610A1; US11201608B2; KR20220157489A

Abstract

一例は、超伝導ラッチシステム（５０）を含む。システムは、第１の入力パルスを受信するように構成された第１の入力段（５２）と、第２の入力パルスを受信するように構成された第２の入力段（５４）とを含む。システムは、第１の入力パルスの受信に応答して第１の状態から第２の状態に切り替え、第２の入力パルスに応答して第２の状態から第１の状態に切り替えるように構成されたストレージループ（６０）をも含む。第１の状態は、ストレージループ内に磁束がないことに対応し、第２の状態は、ストレージループ内に磁束があることに対応する。システムは、ストレージループの第２の状態において出力パルスを生成するように構成された出力段（６２）をさらに含む。

Description

本開示は、概して、古典的超伝導コンピューティングシステムに関し、より詳細には、超伝導ラッチシステムに関する。

超伝導デジタル技術は、これまでにない高速、低消費電力、および低動作温度の恩恵を受けるコンピューティングおよび／または通信リソースを提供する。超伝導コンピュータシステムは、典型的には、データを通信するために、単一磁束量子（ＳＦＱ：ｓｉｎｇｌｅｆｌｕｘｑｕａｎｔｕｍ）パルスまたはレシプロカル量子論理（ＲＱＬ：ｒｅｃｉｐｒｏｃａｌｑｕａｎｔｕｍｌｏｇｉｃ）パルスなどの非常に低い振幅の電圧パルス（例えば、量子化磁束パルス）を使用する。そのような非常に低い振幅の電圧パルスは、実質的に全ての論理機能および／または所与のコンピュータシステムの異なる論理ゲートおよび／または異なる部分間のデータ通信のために使用される。実質的に全てのコンピューティングシステムは、データを処理し、様々な論理機能を実行するために、論理ゲートおよびラッチを必要とする。

一例は、超伝導ラッチシステムを含む。システムは、第１の入力パルスを受信するように構成された第１の入力段と、第２の入力パルスを受信するように構成された第２の入力段とを含む。システムは、第１の入力パルスの受信に応答して第１の状態から第２の状態に切り替え、第２の入力パルスに応答して第２の状態から第１の状態に切り替えるように構成されたストレージループをも含む。第１の状態は、ストレージループ内に磁束がないことに対応し、第２の状態は、ストレージループ内に磁束があることに対応する。システムは、さらに、ストレージループの第２の状態において出力パルスを生成するように構成された出力段を含む。

別の例は、超伝導ラッチシステムを制御する方法を含む。方法は、超伝導ラッチシステムの第１の入力段に第１の入力パルスを供給して、超伝導ラッチシステムのストレージループを第１の状態から第２の状態に切り替えることを含む。第１の状態は、ストレージループ内に磁束がないことに対応し、第２の状態は、ストレージループ内に磁束があることに対応する。方法は、超伝導ラッチシステムの第２の入力段に第２の入力パルスを供給して、ストレージループを第２の第１の状態から第２の状態に切り替えることをも含む。方法はさらに、超伝導ラッチシステムの出力段にクロック信号を供給して、ストレージループの第２の状態でクロック信号の各サイクルにおいて出力段から出力パルスを生成することを含む。

別の例は、超伝導ラッチシステムを含む。システムは、第１のレシプロカル量子論理（ＲＱＬ）パルスを受信するように構成された第１の入力段と、第２のＲＱＬパルスを受信するように構成された第２の入力段とをも含む。システムは、第１のＲＱＬパルスの受信に応答して第１の状態から第２の状態に切り替え、第２のＲＱＬパルスに応答して第２の状態から第１の状態に切り替えるように構成された超伝導量子干渉デバイス（ＳＱＵＩＤ）をも含む。第１の状態は、ＳＱＵＩＤ内の磁束がないことに対応し、第２の状態は、ＳＱＵＩＤ内に磁束があることに対応する。システムは、ＳＱＵＩＤの第２の状態でＲＱＬクロック信号の各サイクルにおいて出力パルスを生成するように構成された出力段をさらに含む。

超伝導ラッチシステムの一例を示す図である。超伝導ラッチ回路の一例を示す図である。超伝導ラッチシステムを制御する方法の一例を示す図である。

本開示は、概して、古典的超伝導コンピューティングシステムに関し、より詳細には、超伝導ラッチシステムに関する。一例として、超伝導ラッチシステムは、セット／リセット（ＳＲ）ラッチとして構成することができる。例えば、超伝導ラッチシステムは、第１の入力パルスを受信するように構成された第１の入力段と、第２の入力パルスを受信するように構成された第２の入力段とを含む。一例として、第１の入力段はセット入力段に対応することができ、第２の入力段はリセット入力段に対応することができる。別の例として、第１および第２の入力パルスはそれぞれ、レシプロカル量子論理（ＲＱＬ）パルスとして供給することができる。本明細書で説明するように、ＲＱＬパルスは、正のフラクソン（ｆｌｕｘｏｎ）と負のフラクソンの相補ペアとして形成される。従って、第１の入力パルスを第１の入力段に供給して超伝導ラッチシステムを「セット」し、超伝導ラッチシステムの出力段において出力パルスを提供することができる。例えば、超伝導ラッチシステムが「セット」されている間、出力段にクロック信号（例えば、ＲＱＬクロック信号）を供給して、クロック信号の各サイクルにおいて出力パルスまたは連続位相出力を提供することができる。従って、第２の入力パルスを第２の入力段に供給して超伝導ラッチシステムを「リセット」し、出力段から出力パルスが提供されるのを停止することができる。

一例として、超伝導ラッチシステムは、超伝導ラッチシステムの状態をヒステリシス的に保存するように構成されたストレージループを含むことができる。ストレージループは、磁束をある状態で保存し、別の状態では磁束を保存しないように構成された超伝導量子干渉デバイス（ＳＱＵＩＤ）として構成することができる。例えば、ストレージループは、第１の入力段が第１の入力パルスを受信することに応答して磁束を保存することができる。従って、ストレージループが磁束を保存している間に、出力段は、クロック信号などに基づいて（例えば、クロック信号の各サイクルにおいて）出力パルスを提供することができる。同様に、ストレージループは、第２の入力段が第２の入力パルスを受信することに応答して磁束を保存しないようにリセットすることができる。さらに、第１の入力段は、変圧器などを介して誘導的にＤＣバイアス電流を受け取ることができる。ＤＣバイアス電流は、インダクタを介して第２の入力段に供給されて、ストレージループが磁束を保存していないときに第２の入力パルスを排除する（ｒｅｊｅｃｔ）ことができる。従って、ストレージループが「リセット」（例えば、ゼロ磁束）状態にある間は、後続のリセット信号が作用することはない。

図１は、超伝導ラッチシステム１０の一例を示す。超伝導ラッチシステム１０は、データラッチ機能を提供するために、様々な古典的コンピューティングシステムのいずれにおいても実装することができる。一例として、超伝導ラッチシステム１０は、セット／リセット（ＳＲ）ラッチとして構成することができる。

図１の例では、超伝導ラッチシステム１０は、セット入力（例えば、「Ｓ」入力）に対応することができるセット入力段１２と、リセット入力（例えば、「Ｒ」入力）に対応することができるリセット入力段１４とを含む。セット入力段１２は、図１の例において信号ＳＥＴ_ＩＮとして示される第１の入力パルスを受信することができ、リセット入力段１４は、図１の例において信号ＲＳＴ_ＩＮとして示される第２の入力パルスを受信することができる。従って、超伝導ラッチシステム１０は、第１の入力パルスＳＥＴ_ＩＮに応答して「セット」されて、超伝導ラッチシステム１０を第１の状態（例えば、「セット」状態）に切り替えて、出力段１６から出力パルス（図１の例において信号ＰＬＳ_ＯＵＴとして示される）を提供することができる。同様に、超伝導ラッチシステム１０は、第２の入力パルスＲＳＴ_ＩＮに応答して「リセット」されて、超伝導ラッチシステム１０を第２の状態（例えば、「リセット」または「ゼロ」状態）に切り替えて、出力段１６から出力パルスＰＬＳ_ＯＵＴを提供しないようにすることができる。

超伝導ラッチシステム１０は、超伝導ラッチシステム１０の状態をヒステリシス的に保存するように構成されたストレージループ１８も含む。一例として、ストレージループ１８は、「セット」状態で磁束を保存し、「リセット」状態で磁束を保存しないように構成された超伝導量子干渉デバイス（ＳＱＵＩＤ：ｓｕｐｅｒｃｏｎｄｕｃｔｉｎｇｑｕａｎｔｕｍｉｎｔｅｒｆｅｒｅｎｃｅｄｅｖｉｃｅ）として構成することができる。例えば、ストレージループ１８は、セット入力段１２が第１の入力パルスＳＥＴ_ＩＮを受信すること応答して、対応するＳＱＵＩＤに関連する一対のジョセフソン接合をトリガすることに応答するなどして、磁束を保存することができる。従って、出力段１６は、ストレージループ１８が磁束を保存している間に、出力パルスＰＬＳ_ＯＵＴを提供することができる。例えば、出力段１６は、クロック信号の各サイクルにおいて出力パルスＰＬＳ_ＯＵＴを提供することができる。同様に、ストレージループ１８は、リセット入力段１４が第２の入力パルスＲＳＴ_ＩＮを受信することに応答して磁束を保存しないようにリセットすることができる。従って、出力段１６は、出力パルスＰＬＳ_ＯＵＴの提供を停止することができる（例えば、関連するクロック信号の各サイクルにおいて）。

従って、超伝導ラッチシステム１０は、ＳＲラッチとして動作することができる。例えば、磁束をストレージループ１８に保存することによって超伝導ラッチシステム１０を「セット」するために、第１の入力パルスＳＥＴ_ＩＮを、論理１としてセット入力段１２に供給することができる。従って、超伝導ラッチシステム１０は、論理１出力に対応する出力パルスＰＬＳ_ＯＵＴを提供することができる。同様に、ストレージループ１８から磁束を除去することによって超伝導ラッチシステム１０を「リセット」するために、第２の入力パルスＲＳＴ_ＩＮを、論理１としてリセット入力段１４に供給することができる。従って、超伝導ラッチシステム１０は、出力パルスＰＬＳ_ＯＵＴの提供を停止することができ、この停止は、論理０出力に対応する。

図２は、超伝導ラッチ回路５０の一例を示す。超伝導ラッチ回路５０は、データラッチ機能を提供するために、様々な古典的コンピューティングシステムのいずれにおいても実装することができる。一例として、超伝導ラッチ回路５０は、ＳＲラッチとして構成することができる。例えば、超伝導ラッチ回路５０は、図１の例における超伝導ラッチシステム１０に対応することができる。

図２の例では、超伝導ラッチ回路５０は、セット入力（例えば、「Ｓ」入力）に対応することができるセット入力段５２と、リセット入力（例えば、「Ｒ」入力）に対応することができるリセット入力段５４とを含む。セット入力段５２は、インダクタＬ_１および変圧器５６を含む。変圧器５６は、一次巻線Ｌ_２と、インダクタＬ_１と直列に配置された二次巻線Ｌ_３とを含む。一次巻線Ｌ_２は、ＤＣ電流源Ｉ_ＰＲＩと低電圧レール（例えば、接地）とを相互接続するなどして、一次巻線Ｌ_２が二次巻線Ｌ_３にＤＣバイアス電流Ｉ_ＢＩＡＳを誘導することができるように、ＤＣ電流源Ｉ_ＰＲＩに結合される。リセット入力段５４は、ジョセフソン接合Ｊ_１にそれぞれ結合されたインダクタＬ_４およびインダクタＬ_５を含む。インダクタＬ_４およびＬ_５ならびにジョセフソン接合Ｊ_１は集合的にジョセフソン伝送線（ＪＴＬ：Ｊｏｓｅｐｈｓｏｎｔｒａｎｓｍｉｓｓｉｏｎｌｉｎｅ）段５８を形成する。また、リセット入力段５４は、互いに直列に配置され、かつＪＴＬ段５８と直列に配置されたジョセフソン接合Ｊ_２およびインダクタＬ_６を含む。一例として、ジョセフソン接合Ｊ_２は、非シャントの（ｕｎｓｈｕｎｔｅｄ）ジョセフソン接合とすることができる。

また、超伝導ラッチ回路５０は、セット入力段５２およびリセット入力段５４の各々に結合されたストレージループ６０を含む。図２の例では、ストレージループ６０は、ジョセフソン接合Ｊ_３、インダクタＬ_７、およびジョセフソン接合Ｊ_４を含むＳＱＵＩＤとして構成されている。さらに、超伝導ラッチ回路５０は、ストレージループ６０に結合された出力段６２を含む。出力段６２は、インダクタＬ_８、インダクタＬ_９、インダクタＬ_１０、およびインダクタＬ_９およびＬ_１０を相互接続するジョセフソン接合Ｊ_５を含む。従って、インダクタＬ_９およびＬ_１０ならびにジョセフソン接合Ｊ_５は、超伝導ラッチ回路５０の出力においてＪＴＬ段６４を形成する。出力段６２は、一次巻線Ｌ_１１と、インダクタＬ_８およびＬ_９に結合された二次巻線Ｌ_１２とを含む変圧器６６をも含む。一次巻線Ｌ_１１は、一次巻線Ｌ_１１が二次巻線Ｌ_１２にクロック電流Ｉ_ＣＬＫを誘導できるように、クロック信号ＣＬＫを伝導する。

セット入力段５２は、第１の入力パルスＳＥＴ_ＩＮを受信することができ、リセット入力段５４は、第２の入力パルスＲＳＴ_ＩＮを受信することができる。従って、図１の例で説明した超伝導ラッチシステム１０と同様に、超伝導ラッチ回路５０は、第１の入力パルスＳＥＴ_ＩＮに応答して「セット」されて、超伝導ラッチ回路５０を第１の状態（例えば、「セット」状態）に切り替えて、出力段６２を介して出力パルスＰＬＳ_ＯＵＴを提供することができる。例えば、ＤＣバイアス電流Ｉ_ＢＩＡＳは、ジョセフソン接合Ｊ_２、Ｊ_３、およびＪ_４をバイアスするように構成されている。従って、第１の入力パルスＳＥＴ_ＩＮに応答して、ジョセフソン接合Ｊ_２、Ｊ_３、およびＪ_４はそれぞれトリガする。ジョセフソン接合Ｊ_３およびＪ_４のトリガにより、単一磁束量子（ＳＦＱ）に対応する磁束Φ_０をストレージループ６０に保存することができる。磁束Φ_０がストレージループ６０に保存されている間、ストレージループ６０が保存された磁束Φ_０を維持しているため、後続の第１の入力パルスＳＥＴ_ＩＮがストレージループ６０の状態を変化させることはない。その結果、クロック電流Ｉ_ＣＬＫが出力段６２のＪＴＬ段６４に供給されることに応答して、ジョセフソン接合Ｊ_５は、クロック電流Ｉ_ＣＬＫと磁束Φ_０との組み合わせに基づいて出力パルスＰＬＳ_ＯＵＴを提供するようにトリガすることができる。例えば、ジョセフソン接合Ｊ_５は、磁束Φ_０がストレージループ６０に保存されている間、誘導されたクロック電流Ｉ_ＣＬＫおよび磁束Φ_０に基づいてクロック信号ＣＬＫの各サイクルにおいてトリガすることができる。

別の例として、磁束Φ_０がストレージループ６０に保存されている間、第２の入力パルスＲＳＴ_ＩＮに応答して、第２の入力パルスＲＳＴ_ＩＮはジョセフソン接合Ｊ_１をトリガする。ジョセフソン接合Ｊ_１のトリガにより、ジョセフソン接合Ｊ_２のトリガが解除され（例えば、リセットされ）、これにより、ジョセフソン接合Ｊ_３およびＪ_４のトリガが解除される。その結果、磁束Φ_０がストレージループ６０から除去されて、ストレージループ６０がリセットされ（例えば、ゼロ状態にセットされ）、従って超伝導ラッチ回路５０がリセットされる。ストレージループ６０に保存された磁束Φ_０がない場合、ＤＣバイアス電流Ｉ_ＢＩＡＳによってジョセフソン接合Ｊ_２の閾値電流が増加して、ジョセフソン接合Ｊ_２が第２の入力パルスＲＳＴ_ＩＮに応答してトリガすることが防止されるため、後続の第２の入力パルスＲＳＴ_ＩＮがストレージループ６０の状態を変化させることはない。従って、ＤＣバイアス電流Ｉ_ＢＩＡＳは、ストレージループ６０に磁束Φ_０がない場合、後続の第２の入力パルスＲＳＴ_ＩＮを排除する。その結果、クロック電流Ｉ_ＣＬＫが出力段６２のＪＴＬ段６４に供給されることに応答して、ジョセフソン接合Ｊ_５は、磁束Φ_０がないため、トリガせず、従って出力パルスＰＬＳ_ＯＵＴを提供しない。

一例として、超伝導ラッチ回路５０は、レシプロカル量子論理（ＲＱＬ）コンピューティングシステムに実装することができる。例えば、第１および第２の入力パルスＳＥＴ_ＩＮおよびＲＳＴ_ＩＮの各々は、正のフラクソンに続いて負のフラクソンを含むようなＲＱＬパルスとして供給することができる。さらに、クロック信号ＣＬＫは、同相成分および直交位相成分のうちの少なくとも１つを含むようなＲＱＬクロック信号として実施することができる。第１の入力パルスＳＥＴ_ＩＮに関して、第１の入力パルスＳＥＴ_ＩＮの正のフラクソンは、前述したように、ジョセフソン接合Ｊ_２、Ｊ_３、およびＪ_４をトリガすることができる。しかしながら、ＤＣバイアス電流Ｉ_ＢＩＡＳは、負のフラクソンを排除することができる。同様に、ＤＣバイアス電流Ｉ_ＢＩＡＳは、ジョセフソン接合Ｊ_２のトリガ解除に続く第２の入力パルスＲＳＴ_ＩＮに関連する負のフラクソンを排除することができる。従って、ＲＱＬ環境においても、超伝導ラッチ回路５０は、説明したように動作することができる。

このように、超伝導ラッチ回路５０は、組み合わせ型古典的コンピューティングシステムに対してＳＲラッチ機能を提供することができる。超伝導環境における従来のラッチは、典型的には、データの処理および操作のための異なる組の論理を有するＤフリップフロップの変形によって実施されてきた。さらに、ＳＲラッチの典型的なバリエーションは、タイミングエラーを提供することができるフィードバックを実施することができる。しかしながら、超伝導ラッチ回路５０は、フィードバックを有していないため、特にＲＱＬクロックのタイミング制御に基づくＲＱＬ環境において、タイミング制御を効果的に実施することができる。さらに、他のタイプのＳＲラッチでは、典型的には、大型の変圧器およびそれをサポートするＪＴＬシステムおよび回路を必要とし、これらは、かなりのスペースを占有し、追加の製造コストがかかり得る。しかしながら、超伝導ラッチ回路５０は、設計における変圧器およびＪＴＬ回路の数を大幅に低減して、製造コストおよび全体的な回路の占有領域の両方を削減する。

上記した前述の構造的および機能的特徴を考慮して、本発明の様々な態様による方法は、図３を参照することにより、よりよく理解されるであろう。説明を簡単にするために、図３の方法は順次実行されるものとして示され説明されているが、本発明に従って、いくつかの態様は、本明細書に示し説明したものとは異なる順序で、および／または他の態様と同時に生じ得るので、本発明が例示された順序によって限定されないことを理解および認識されたい。さらに、本発明の一態様による方法を実施するために、図示された全ての特徴が必要とされるわけではない。

図３は、超伝導ラッチシステム（例えば、超伝導ラッチシステム１０）を制御する方法１００の一例を示す。１０２において、第１の入力パルス（例えば、第１の入力パルスＳＥＴ_ＩＮ）が、超伝導ラッチシステムの第１の入力段（例えば、セット入力段１２）に供給されて、超伝導ラッチシステムのストレージループ（例えば、ストレージループ１８）を第１の状態から第２の状態に切り替える。１０４において、第２の入力パルス（例えば、第２の入力パルスＲＳＴ_ＩＮ）が超伝導ラッチシステムの第２の入力段（例えば、リセット入力段１４）に供給されて、ストレージループを第２の第１の状態から第２の状態に切り替える。１０６において、クロック信号（例えば、クロック信号ＣＬＫ）が超伝導ラッチシステムの出力段（例えば、出力段１６）に供給されて、ストレージループの第２の状態でクロック信号の各サイクルにおいて出力段から出力パルス（例えば、出力パルスＰＬＳ_ＯＵＴ）を生成する。

上記の説明は、本開示の例である。もちろん、本開示を説明する目的のために構成要素または方法の考えられるあらゆる組み合わせを説明することは不可能であるが、当業者は本開示の多くのさらなる組み合わせおよび置換が可能であることを認識するであろう。従って、本開示は、添付の特許請求の範囲を含む本出願の範囲内に含まれる全てのそのような代替形態、修正形態、および変形形態を包含することを意図している。

上記の説明は、本開示の例である。もちろん、本開示を説明する目的のために構成要素または方法の考えられるあらゆる組み合わせを説明することは不可能であるが、当業者は本開示の多くのさらなる組み合わせおよび置換が可能であることを認識するであろう。従って、本開示は、添付の特許請求の範囲を含む本出願の範囲内に含まれる全てのそのような代替形態、修正形態、および変形形態を包含することを意図している。
以下に、上記実施形態から把握できる技術思想を付記として記載する。
［付記１］
超伝導ラッチシステムであって、
第１の入力パルスおよびバイアス電流を受け取るように構成された第１の入力段と、
第２の入力パルスを受信するように構成された第２の入力段と、
前記第１の入力パルスの受信に応答して第１の状態から第２の状態に切り替え、前記第２の入力パルスに応答して前記第２の状態から前記第１の状態に切り替えるように構成されたストレージループであって、前記第１の状態は、前記ストレージループ内に磁束がないことに対応しており、前記第２の状態は、前記ストレージループ内に磁束があることに対応しており、前記第２の入力段は、前記ストレージループが前記第１の状態にあるときに前記バイアス電流を受け取って、前記第２の入力段に供給される第３の入力パルスに応答して前記ストレージループが前記第１の状態から前記第２の状態に切り替わることを防止するように構成されている、前記ストレージループと、
前記ストレージループの前記第２の状態において出力パルスを生成するように構成された出力段と、を備えるシステム。
［付記２］
前記超伝導ラッチシステムは、前記第１の入力段がセット入力段として配置され、前記第２の入力段がリセット入力段として配置されるＳＲラッチとして配置される、付記１に記載のシステム。
［付記３］
前記出力段にはクロック信号が供給され、前記出力段は、前記ストレージループの前記第２の状態で前記クロック信号の各サイクルにおいて前記出力パルスを提供するように構成される、付記１に記載のシステム。
［付記４］
前記第１の入力パルスは、第１のレシプロカル量子論理（以下、ＲＱＬとする）入力パルスであり、前記第２の入力パルスは、第２のＲＱＬ入力パルスであり、前記クロック信号は、ＲＱＬクロック信号である、付記３に記載のシステム。
［付記５］
前記出力段は、ジョセフソン伝送線（以下、ＪＴＬとする）段として配置され、前記クロック信号は、前記ＪＴＬ段に誘導的に結合される、付記３に記載のシステム。
［付記６］
前記クロック信号は、前記クロック信号の各サイクルにおいて前記出力段の前記ＪＴＬ段に関連するジョセフソン接合をバイアスするように設定され、前記ジョセフソン接合は、前記ストレージループの前記第２の状態で前記クロック信号の各サイクルにおいてトリガするように構成される、付記５に記載のシステム。
［付記７］
前記第１の入力パルスは、第１のレシプロカル量子論理（ＲＱＬ）入力パルスであり、入力電流は、直流（以下、ＤＣとする）バイアス電流であり、前記第１の入力段には、第１のＲＱＬパルスに関連する負のフラクソンを排除するために前記ＤＣバイアス電流が供給される、付記１に記載のシステム。
［付記８］
前記第１の入力段は、前記ＤＣバイアス電流を前記ストレージループおよび前記第２の入力段に誘導的に供給するように構成された変圧器を含み、前記第２の入力段は、前記ストレージループの前記第１の状態において前記第２の入力段で受信された前記第３の入力パルスを排除するように構成されている、付記７に記載のシステム。
［付記９］
前記第２の入力段は、
前記第２の入力パルスを受信するように構成されたジョセフソン伝送線（ＪＴＬ）段と、
前記バイアス電流に対応する直流（以下、ＤＣとする）バイアス電流によってバイアスされるジョセフソン接合であって、前記第１の入力パルスに応答してトリガされ、前記第２の入力パルスに応答してリセットされる前記ジョセフソン接合と、
前記ジョセフソン接合と前記ストレージループを相互接続するインダクタと、を含み、前記インダクタは、前記ストレージループの前記第１の状態において前記第２の入力段で受信された前記第３の入力パルスを排除するために前記ＤＣバイアス電流を伝搬する、付記１に記載のシステム。
［付記１０］
前記ストレージループは、超伝導量子干渉デバイス（ＳＱＵＩＤ）として構成される、付記１に記載のシステム。
［付記１１］
超伝導ラッチシステムを制御する方法であって、
前記超伝導ラッチシステムの第１の入力段に第１の入力パルスを供給して、前記超伝導ラッチシステムのストレージループを第１の状態から第２の状態に切り替えるステップと、前記第１の状態は、前記ストレージループ内に磁束がないことに対応しており、前記第２の状態は、前記ストレージループ内に磁束があることに対応しており、
前記超伝導ラッチシステムの第２の入力段に第２の入力パルスを供給して、前記ストレージループを前記第２の状態から前記第１の状態に切り替えるステップと、
前記超伝導ラッチシステムの出力段にクロック信号を供給して、前記ストレージループの前記第２の状態でクロック信号の各サイクルにおいて前記出力段から出力パルスを生成するステップと、
前記第１の入力段から前記第２の入力段にバイアス電流を供給して、前記ストレージループが前記第１の状態にあるときに前記第２の入力段で受信された第３の入力パルスを排除して、前記ストレージループが前記第１の状態から前記第２の状態に切り替わることを防止するステップと、を含む方法。
［付記１２］
前記第１の入力パルスを供給することは、第１のレシプロカル量子論理（以下、ＲＱＬとする）入力パルスを供給することを含み、前記第２の入力パルスを供給することは、第２のＲＱＬ入力パルスを供給することを含み、前記クロック信号は、ＲＱＬクロック信号である、付記１１に記載の方法。
［付記１３］
前記バイアス電流は、直流（以下、ＤＣとする）バイアス電流であり、方法は、前記ＤＣバイアス電流を供給して、前記第１のＲＱＬパルスに関連する負のフラクソンを排除するステップをさらに含む、付記１１に記載の方法。
［付記１４］
前記ＤＣバイアス電流を提供することは、前記ストレージループおよび前記第２の入力段に前記ＤＣバイアス電流を変圧器を介して誘導的に供給することを含み、前記ＤＣバイアス電流は、前記ストレージループの前記第１の状態において前記第２の入力段で受信された前記第３の入力パルスを排除するようにさらに設定される、付記１３に記載の方法。
［付記１５］
前記出力段は、ジョセフソン伝送線（以下、ＪＴＬとする）段として配置され、前記クロック信号は、前記ＪＴＬ段に誘導的に結合される、付記１１に記載の方法。
［付記１６］
前記クロック信号を供給することは、前記クロック信号の各サイクルにおいて前記出力段の前記ＪＴＬ段に関連するジョセフソン接合をバイアスすることを含み、前記ジョセフソン接合は、前記ストレージループの前記第２の状態で前記クロック信号の各サイクルにおいてトリガするように構成される、付記１５に記載の方法。
［付記１７］
超伝導ラッチシステムであって、
第１のレシプロカル量子論理（以下、ＲＱＬとする）パルスおよびバイアス電流を受け取るように構成された第１の入力段と、
第２のＲＱＬパルスを受信するように構成された第２の入力段と、
前記第１のＲＱＬパルスの受信に応答して第１の状態から第２の状態に切り替え、前記第２のＲＱＬパルスに応答して前記第２の状態から前記第１の状態に切り替えるように構成された超伝導量子干渉デバイス（以下、ＳＱＵＩＤとする）であって、前記第１の状態は、前記ＳＱＵＩＤ内に磁束がないことに対応しており、前記第２の状態は、前記ＳＱＵＩＤ内に磁束があることに対応しており、前記第２の入力段は、前記ＳＱＵＩＤが前記第１の状態にあるときに前記バイアス電流を受け取って、前記第２の入力段に供給される第３の入力パルスに応答して前記ＳＱＵＩＤが前記第１の状態から前記第２の状態に切り替わることを防止するように構成されている、前記ＳＱＵＩＤと、
前記ＳＱＵＩＤの前記第２の状態においてＲＱＬクロック信号に基づいて出力パルスを生成し、前記ＳＱＵＩＤの前記第１の状態において出力パルスを生成しないように構成された出力段と、を備えるシステム。
［付記１８］
前記出力段は、ジョセフソン伝送線（以下、ＪＴＬとする）段として配置され、前記ＲＱＬクロック信号は、前記出力段の前記ＪＴＬ段に関連するジョセフソン接合を前記ＲＱＬクロック信号の各サイクルにおいてバイアスするように前記ＪＴＬ段に誘導的に結合され、前記ジョセフソン接合は、前記ＳＱＵＩＤの前記第２の状態において前記ＲＱＬクロック信号の各サイクルにおいてトリガするように構成される、付記１７に記載のシステム。
［付記１９］
前記第１の入力段は、前記バイアス電流に対応する直流（以下、ＤＣとする）バイアス電流を前記ＳＱＵＩＤおよび前記第２の入力段に誘導的に供給するように構成された変圧器を含み、前記ＤＣバイアス電流は、前記第１のＲＱＬパルスに関連する負のフラクソンを排除して、前記ＳＱＵＩＤの前記第１の状態において前記第２の入力段で受信された第３のＲＱＬパルスを排除するように設定される、付記１７に記載のシステム。
［付記２０］
前記第２の入力段は、
前記第２のＲＱＬパルスを受信するように構成されたジョセフソン伝送線（ＪＴＬ）段と、
前記バイアス電流に対応する直流（以下、ＤＣとする）バイアス電流によってバイアスされるジョセフソン接合であって、前記第１のＲＱＬパルスに応答してトリガされ、前記第２のＲＱＬパルスに応答してリセットされる前記ジョセフソン接合と、
前記ジョセフソン接合と前記ＳＱＵＩＤとを相互接続するインダクタと、を含み、前記インダクタは、前記ＳＱＵＩＤの前記第１の状態において前記第２の入力段で受信された前記第３のＲＱＬパルスを排除するために前記ＤＣバイアス電流を伝搬する、付記１７に記載のシステム。

Claims

超伝導ラッチシステムであって、
第１の入力パルスおよびバイアス電流を受け取るように構成された第１の入力段と、
第２の入力パルスを受信するように構成された第２の入力段と、
前記第１の入力パルスの受信に応答して第１の状態から第２の状態に切り替え、前記第２の入力パルスに応答して前記第２の状態から前記第１の状態に切り替えるように構成されたストレージループであって、前記第１の状態は、前記ストレージループ内に磁束がないことに対応しており、前記第２の状態は、前記ストレージループ内に磁束があることに対応しており、前記第２の入力段は、前記ストレージループが前記第１の状態にあるときに前記バイアス電流を受け取って、前記第２の入力段に供給される第３の入力パルスに応答して前記ストレージループが前記第１の状態から前記第２の状態に切り替わることを防止するように構成されている、前記ストレージループと、
前記ストレージループの前記第２の状態において出力パルスを生成するように構成された出力段と、を備えるシステム。
前記超伝導ラッチシステムは、前記第１の入力段がセット入力段として配置され、前記第２の入力段がリセット入力段として配置されるＳＲラッチとして配置される、請求項１に記載のシステム。
前記出力段にはクロック信号が供給され、前記出力段は、前記ストレージループの前記第２の状態で前記クロック信号の各サイクルにおいて前記出力パルスを提供するように構成される、請求項１に記載のシステム。
前記第１の入力パルスは、第１のレシプロカル量子論理（以下、ＲＱＬとする）入力パルスであり、前記第２の入力パルスは、第２のＲＱＬ入力パルスであり、前記クロック信号は、ＲＱＬクロック信号である、請求項３に記載のシステム。
前記出力段は、ジョセフソン伝送線（以下、ＪＴＬとする）段として配置され、前記クロック信号は、前記ＪＴＬ段に誘導的に結合される、請求項３に記載のシステム。
前記クロック信号は、前記クロック信号の各サイクルにおいて前記出力段の前記ＪＴＬ段に関連するジョセフソン接合をバイアスするように設定され、前記ジョセフソン接合は、前記ストレージループの前記第２の状態で前記クロック信号の各サイクルにおいてトリガするように構成される、請求項５に記載のシステム。
前記第１の入力パルスは、第１のレシプロカル量子論理（ＲＱＬ）入力パルスであり、入力電流は、直流（以下、ＤＣとする）バイアス電流であり、前記第１の入力段には、第１のＲＱＬパルスに関連する負のフラクソンを排除するために前記ＤＣバイアス電流が供給される、請求項１に記載のシステム。
前記第１の入力段は、前記ＤＣバイアス電流を前記ストレージループおよび前記第２の入力段に誘導的に供給するように構成された変圧器を含み、前記第２の入力段は、前記ストレージループの前記第１の状態において前記第２の入力段で受信された前記第３の入力パルスを排除するように構成されている、請求項７に記載のシステム。
前記第２の入力段は、
前記第２の入力パルスを受信するように構成されたジョセフソン伝送線（ＪＴＬ）段と、
前記バイアス電流に対応する直流（以下、ＤＣとする）バイアス電流によってバイアスされるジョセフソン接合であって、前記第１の入力パルスに応答してトリガされ、前記第２の入力パルスに応答してリセットされる前記ジョセフソン接合と、
前記ジョセフソン接合と前記ストレージループを相互接続するインダクタと、を含み、前記インダクタは、前記ストレージループの前記第１の状態において前記第２の入力段で受信された前記第３の入力パルスを排除するために前記ＤＣバイアス電流を伝搬する、請求項１に記載のシステム。
前記ストレージループは、超伝導量子干渉デバイス（ＳＱＵＩＤ）として構成される、請求項１に記載のシステム。
超伝導ラッチシステムを制御する方法であって、
前記超伝導ラッチシステムの第１の入力段に第１の入力パルスを供給して、前記超伝導ラッチシステムのストレージループを第１の状態から第２の状態に切り替えるステップと、前記第１の状態は、前記ストレージループ内に磁束がないことに対応しており、前記第２の状態は、前記ストレージループ内に磁束があることに対応しており、
前記超伝導ラッチシステムの第２の入力段に第２の入力パルスを供給して、前記ストレージループを前記第２の状態から前記第１の状態に切り替えるステップと、
前記超伝導ラッチシステムの出力段にクロック信号を供給して、前記ストレージループの前記第２の状態でクロック信号の各サイクルにおいて前記出力段から出力パルスを生成するステップと、
前記第１の入力段から前記第２の入力段にバイアス電流を供給して、前記ストレージループが前記第１の状態にあるときに前記第２の入力段で受信された第３の入力パルスを排除して、前記ストレージループが前記第１の状態から前記第２の状態に切り替わることを防止するステップと、を含む方法。
前記第１の入力パルスを供給することは、第１のレシプロカル量子論理（以下、ＲＱＬとする）入力パルスを供給することを含み、前記第２の入力パルスを供給することは、第２のＲＱＬ入力パルスを供給することを含み、前記クロック信号は、ＲＱＬクロック信号である、請求項１１に記載の方法。
前記バイアス電流は、直流（以下、ＤＣとする）バイアス電流であり、方法は、前記ＤＣバイアス電流を供給して、前記第１のＲＱＬパルスに関連する負のフラクソンを排除するステップをさらに含む、請求項１１に記載の方法。
前記ＤＣバイアス電流を提供することは、前記ストレージループおよび前記第２の入力段に前記ＤＣバイアス電流を変圧器を介して誘導的に供給することを含み、前記ＤＣバイアス電流は、前記ストレージループの前記第１の状態において前記第２の入力段で受信された前記第３の入力パルスを排除するようにさらに設定される、請求項１３に記載の方法。
前記出力段は、ジョセフソン伝送線（以下、ＪＴＬとする）段として配置され、前記クロック信号は、前記ＪＴＬ段に誘導的に結合される、請求項１１に記載の方法。
前記クロック信号を供給することは、前記クロック信号の各サイクルにおいて前記出力段の前記ＪＴＬ段に関連するジョセフソン接合をバイアスすることを含み、前記ジョセフソン接合は、前記ストレージループの前記第２の状態で前記クロック信号の各サイクルにおいてトリガするように構成される、請求項１５に記載の方法。
超伝導ラッチシステムであって、
第１のレシプロカル量子論理（以下、ＲＱＬとする）パルスおよびバイアス電流を受け取るように構成された第１の入力段と、
第２のＲＱＬパルスを受信するように構成された第２の入力段と、
前記第１のＲＱＬパルスの受信に応答して第１の状態から第２の状態に切り替え、前記第２のＲＱＬパルスに応答して前記第２の状態から前記第１の状態に切り替えるように構成された超伝導量子干渉デバイス（以下、ＳＱＵＩＤとする）であって、前記第１の状態は、前記ＳＱＵＩＤ内に磁束がないことに対応しており、前記第２の状態は、前記ＳＱＵＩＤ内に磁束があることに対応しており、前記第２の入力段は、前記ＳＱＵＩＤが前記第１の状態にあるときに前記バイアス電流を受け取って、前記第２の入力段に供給される第３の入力パルスに応答して前記ＳＱＵＩＤが前記第１の状態から前記第２の状態に切り替わることを防止するように構成されている、前記ＳＱＵＩＤと、
前記ＳＱＵＩＤの前記第２の状態においてＲＱＬクロック信号に基づいて出力パルスを生成し、前記ＳＱＵＩＤの前記第１の状態において出力パルスを生成しないように構成された出力段と、を備えるシステム。
前記出力段は、ジョセフソン伝送線（以下、ＪＴＬとする）段として配置され、前記ＲＱＬクロック信号は、前記出力段の前記ＪＴＬ段に関連するジョセフソン接合を前記ＲＱＬクロック信号の各サイクルにおいてバイアスするように前記ＪＴＬ段に誘導的に結合され、前記ジョセフソン接合は、前記ＳＱＵＩＤの前記第２の状態において前記ＲＱＬクロック信号の各サイクルにおいてトリガするように構成される、請求項１７に記載のシステム。
前記第１の入力段は、前記バイアス電流に対応する直流（以下、ＤＣとする）バイアス電流を前記ＳＱＵＩＤおよび前記第２の入力段に誘導的に供給するように構成された変圧器を含み、前記ＤＣバイアス電流は、前記第１のＲＱＬパルスに関連する負のフラクソンを排除して、前記ＳＱＵＩＤの前記第１の状態において前記第２の入力段で受信された第３のＲＱＬパルスを排除するように設定される、請求項１７に記載のシステム。
前記第２の入力段は、
前記第２のＲＱＬパルスを受信するように構成されたジョセフソン伝送線（ＪＴＬ）段と、
前記バイアス電流に対応する直流（以下、ＤＣとする）バイアス電流によってバイアスされるジョセフソン接合であって、前記第１のＲＱＬパルスに応答してトリガされ、前記第２のＲＱＬパルスに応答してリセットされる前記ジョセフソン接合と、
前記ジョセフソン接合と前記ＳＱＵＩＤとを相互接続するインダクタと、を含み、前記インダクタは、前記ＳＱＵＩＤの前記第１の状態において前記第２の入力段で受信された前記第３のＲＱＬパルスを排除するために前記ＤＣバイアス電流を伝搬する、請求項１７に記載のシステム。