KR102599221B1 - 조셉슨 전류원 시스템 - Google Patents

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도널드 엘. 밀러
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노스롭 그루먼 시스템즈 코포레이션
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Abstract

일 실시예는 AC 입력 신호와 유도 결합되는 플럭스 셔틀 루프를 포함하는 조셉슨 전류 소스 시스템을 설명한다. 플럭스-셔틀 루프는 각각이 적어도 하나의 조셉슨 접합을 포함하는 복수의 스테이지를 포함한다. 복수의 스테이지는 플럭스 셔틀 루프 주위에 이격될 수 있다. 복수의 스테이지의 복수 쌍의 각각은 AC 입력 신호에 응답하여 각각의 적어도 하나의 조셉슨 접합을 통해 시퀀스에서 동시에 트리거하고 다음을 수행하는 단일 자속 양자(SFQ) 펄스의 개별 쌍을 제공하도록 구성된다. 출력 인덕터를 통해 제공되는 DC 출력 전류를 초래하는 각 단계의 적어도 하나의 조셉슨 접합 각각을 통해 플럭스-셔틀 루프 주위의 복수의 단계의 각 단계를 통해 순차적으로 연속적으로 이동한다.

Description

조셉슨 전류원 시스템
본 출원은 2018년 12월 20일에 출원된 미국 특허 출원 번호 16/227883로부터 우선권을 주장하며, 이는 전체가 본 출원에 포함된다.
본 발명은 정부 계약 번호 W911NF-14-C-0115에 따라 이루어졌다. 따라서 미국 정부는 해당 계약에 명시된 발명에 대한 권리를 갖는다.
본 발명은 일반적으로 양자 및 고전적인 디지털 초전도 회로, 특히 Josephson 전류원 시스템에 관한 것이다.
초전도 디지털(Superconducting digital) 기술은 전례 없는 고속, 낮은 전력 손실 및 낮은 작동 온도의 이점을 갖는 컴퓨팅 및/또는 통신 리소스를 제공하였다. 초전도 디지털 기술은 CMOS 기술의 대안으로 개발되었으며 일반적으로 초전도 조셉슨 접합(Josephson junction)을 활용하는 초전도 기반 단일 플럭스 초전도 회로를 포함하고, 20Gb/s(기가바이트/초) 이상의 데이터 전송율에서 4nW의 신호 전력을 보이고, 약 4°K에서 작동할 수 있다. 조셉슨 접합은 DC 바이어스 전류가 공급되는 능동 소자로, 이러한 회로의 전력 예산(power budget)은 능동 소자가 스위칭 중인지 여부에 관계없이 발생하는 정적 전력 소비에 의해 좌우된다. 일반적인 시스템은 바이어스 저항 네트워크를 사용하여 DC 바이어스 전류를 직접 제공할 수 있고, 이로 인해 상당히 높은 전류(암페어와 같거나 더 큼)가 발생할 수 있어서 높은 전력 손실로 인한 의사 자기장 및 열이 발생할 수 있다.
본 기술은 상술한 종래 기술의 난점을 해소할 수 있다.
조셉슨 전류원 시스템의 일 실시예는 AC 입력 신호와 유도적으로 결합된 플럭스 셔틀 루프(flux shuttle loop)를 포함하며, 상기 플럭스 셔틀 루프는 복수의 스테이지들로, 각 스테이지는 적어도 하나의 조셉슨 접합을 포함하고, 상기 복수의 스테이지들은 상기 플럭스 셔틀 루프를 따라 이격되고, 상기 복수의 스테이지들의 복수의 쌍의 각각은 상기 AC 입력 신호에 응답하여 각각의 적어도 하나의 상기 조셉슨 접합을 통해 시퀀스에서 동시에 트리거하고 각각의 적어도 하나의 상기 조셉슨 접합을 통해 상기 플럭스-셔틀 루프 주위의 상기 복수의 스테이지의 각 상기 스테이지를 통해 순차적, 연속적으로 이동하는 단일 플럭스 양자(SFQ) 펄스의 각각의 쌍을 제공하여 출력 인덕터를 통해 DC 출력 전류를 제공하도록 구성된다.
다른 실시예는 직류 출력 전류를 제공하는 방법으로, 상기 방법은: 복수의 스테이지를 포함하는 플럭스 셔틀 루프에 바이어스 전류를 제공하는 단계 및 RQL 클록 신호 및 바이어스 전류에 응답하여 복수의 스테이지 각각과 연관된 적어도 하나의 조셉슨 접합을 순차적으로 트리거하기 위해 복수의 스테이지 각각과 유도 결합된 상호 양자 논리(RQL) 클록 신호 및 바이어스 전류를 제공하여 복수의 스테이지 각각과 연관된 적어도 하나의 상기 조셉슨 접합 각각을 통해 상기 플럭스 셔틀 루프 주위에 한 쌍의 단일 자속 양자(SFQ) 펄스를 연속적으로 순환시켜 출력 인덕터를 통해 DC 출력 전류를 생성하도록 상호 양자 로직(RQL) 클록 신호를 제공하는 단계를 포함한다.
또다른 조셉슨 전류원 시스템의 실시예는 AC 입력 신호와 유도 결합된 플럭스 셔틀 루프로, 상기 셔틀 루프는 복수의 조셉슨 전송 라인(JTL) 스테이지들을 포함하고, 각각의 조셉슨 전송 라인(JTL) 스테이지는 적어도 하나의 조셉슨 정션을 포함하고, 플로팅 기준 노드를 기준으로 하며, 상기 복수의 JTL 스테이지들은 상기 플럭스 셔틀 루프를 따라 이격되고, AC 입력 신호에 응답하여 각각의 적어도 하나의 조셉슨 접합을 통해 순서대로 트리거하도록 구성되고,각각의 JTL 스테이지의 적어도 하나의 조셉슨 접합을 통해 플럭스-셔틀 루프 주위의 복수의 스테이지의 각 스테이지를 통해 순차적으로 연속적으로 이동하는 각각의 단일 플럭스 양자(SFQ) 펄스를 제공하여 출력 인덕터를 통해 DC 출력 전류를 제공하도록 구성된다.
본 기술은 조셉슨 전류원으로, 낮은 전력 손실로 인한 의사 자기장 및 열이 발생하지 않고, 높은 전류를 제공할 수 있다는 장점이 제공된다.
도 1은 초전도 회로 시스템의 예를 도시한다.
도 2는 조셉슨 전류원 시스템의 예를 도시한다.
도 3은 조셉슨 전송 라인(JTL) 단계의 예를 도시한다.
도 4는 초전도 회로 시스템의 다른 예를 도시한다.
도 5는 DC 출력 전류를 제공하기 위한 방법의 예를 도시한다.
본 발명은 일반적으로 양자 및 고전적인 디지털 초전도 회로, 특히 조셉슨 전류원 시스템에 관한 것이다. 조셉슨 전류원 시스템은 복수의 스테이지를 포함하는 플럭스 셔틀 루프를 포함한다. 복수의 스테이지들 각각은 변압기, 적어도 하나의 조셉슨 접합, 및 적어도 하나의 인덕터를 포함하는 조셉슨 전송 라인(JTL)으로서 구성될 수 있다. 변압기는 AC 입력 신호를 플럭스 셔틀 루프에 유도적으로 결합하도록 구성되어 AC 입력 신호가 각 조셉슨 전송 라인(JTL) 스테이지 내의 조셉슨 접합에 바이어스를 제공한다. 예를 들어, AC 입력 신호는 동위상 성분과 직교 위상 성분을 포함하는 RQL 클록 신호일 수 있다. 본 명세서에 제공된 바와 같이, 동위상 및 직교 위상 성분은 각각 단일 "RQL 클록 신호"로서 집합적으로 설명되는 개별 사인파 신호(예를 들어, 90°의 위상차)에 대응한다. 스테이지는 각각의 쌍으로 배열되며, 각 쌍은 유도된 위상을 기반으로 하는 AC 입력 신호의 주어진 위상에 응답하여 활성화된다.
플럭스-셔틀 루프는 또한 DC 바이어스 전류에 응답하여 바이어스 초기화 전류를 생성하도록 구성된 적어도 하나의 초기화 변압기를 포함한다. 따라서 초기화 변압기를 통해 제공되는 바이어스 전류와 각 단계의 변압기를 통해 AC 입력 신호에 의해 제공되는 바이어스에 응답하여 주어진 쌍의 각 스테이지 내 조셉슨 접합(들)이 AC 입력 신호의 주파수를 기반으로 하는 플럭스 셔틀 루프 주변에 단일 플럭스 양자 펄스(SFQ, single-flux quantum) 펄스의 각 쌍이 제공하도록 트리거한다. 예를 들어, SFQ 펄스는 AC 입력 신호의 각 포지티브 및 네거티브 사이클에서 스테이지 쌍 각각을 통해 전파될 수 있다. SFQ 펄스는 출력 인덕터가 DC 출력 전류를 제공하도록 출력 인덕터에 각각의 전류 펄스를 제공하기 위해 복수의 스테이지 각각의 인덕터에 제공된다.
또한 플럭스 셔틀 루프의 스테이지(예: JTL 스테이지)는 시스템 전체의 "접지" 연결과 달리 플로팅 기준노드(floating reference node)에 대해 공통으로 배열될 수 있다. 결과적으로 조셉슨 전류원 시스템은 다중 플럭스 셔틀 루프를 포함할 수 있다. 예를 들어, 플럭스 셔틀 루프 중 주어진 하나는 다른 플럭스 셔틀 루프의 플로팅 기준노드에 연결된 출력을 가질 수 있다. 다중 플럭스 셔틀 루프에서 각 플럭스 셔틀 루프는 더 큰 출력 전류 진폭을 제공하도록 AC 입력 신호의 각 위상에서 추가 2Φ0을 제공하여 캐스케이드될 수 있다.
도 1은 초전도 회로 시스템(10)의 예를 도시한다. 일 예로, 초전도 회로 시스템(10)은 양자 메모리 또는 처리 시스템과 같은 임의의 다양한 양자 컴퓨팅 애플리케이션으로 구현될 수 있다. 초전도 회로 시스템(10)은 장치(12) 및 조셉슨 전류원 시스템(14)을 포함한다. 조셉슨 전류원 시스템(14)은 DC 전류 IDC로서 도 1의 예에서 설명된 DC 전류를 장치(12)에 제공하도록 구성된다. 예를 들어, DC 전류 IDC는 장치(12)를 구동하기 위한 전원 신호 또는 드라이버 신호로서 제공될 수 있다. 예를 들어, 장치(12)는 메모리 시스템(예를 들어, 메모리 셀 어레이)의 전류 드라이버에 상응할 수 있다. 전류 드라이버로서 구성된 디바이스(12)는 메모리 셀의 행 또는 열에 판독 전류 또는 기록 전류를 제공할 수 있다.
조셉슨 전류원 시스템(14)은 AC 입력 신호(CLK)를 DC 전류(IDC)로 변환하도록 구성된다. 일 예로서, AC 입력 신호(CLK)는 실질적으로 일정한 주파수(예를 들어, 대략 10GHz) 및 낮은 AC 전류 진폭을 갖는 정현파 파형일 수 있다. 예를 들어, AC 입력 신호(CLK)는 상호 양자 로직(RQL, reciprocal quantum logic) (2mA RMS의 초전도 회로에서 구현된 것과 같은) 클록 신호와 같은 클록 신호에 대응할 수 있다. Josephson 전류원 시스템(14)은 AC 입력 신호(CLK)를 DC 전류(IDC)로 변환하기 위해 Josephson 전류원 시스템(14)의 동작을 초기화하기 위해 Josephson 전류원 시스템(14)에 제공될 수 있는 바이어스 신호 BIAS를 수신하는 것으로서 설명된다. 일 예로, 바이어스 신호(BIAS)는 조셉슨 전류원 시스템(14)의 동작을 유지하기 위해 조셉슨 전류원 시스템(14)에 실질적으로 연속적으로 제공되는 DC 전류일 수 있다. 예를 들어, 바이어스 신호(BIAS)는 본 명세서에서 더 상세히 설명되는 바와 같이 한 쌍의 변압기를 통해 바이어스 초기화 전류를 유도할 수 있다.
도 1의 예에서, Josephson 전류원 시스템(14)은 플럭스-셔틀 루프(16)를 포함한다. 플럭스-셔틀 루프(16)는, 예를 들어 인접한 스테이지 쌍을 통해, AC 입력 신호(CLK) 주파수에 기초하여 조셉슨 전류원 시스템(14)의 동작 동안 플럭스-셔틀 루프(16) 주위에 한 쌍의 단일-플럭스 양자(SFQ) 펄스를 전달하도록 구성된 복수의 스테이지를 포함할 수 있다. 본 명세서에 설명된 바와 같이, 플럭스-셔틀 루프(16)에 대한 "루프"라는 용어는 (초기화 변압기를 통해) 제1 스테이지가 마지막 스테이지에 결합될 수 있도록 플럭스-셔틀 루프(16) 스테이지 들의 실질적으로 (원형의) 연속적인 루프 배열을 설명한다. 따라서, SFQ 펄스는 바이어스 신호(BIAS)가 제공되는 동안 플럭스-셔틀 루프(16) 주위에서 실질적으로 연속적으로 전파할 수 있다. 일 예로, 플럭스 셔틀 루프(16)의 스테이지는 본 명세서에 더 상세히 설명되는 바와 같이 조셉슨 전송 선(JTL,Josephson transmission line) 스테이지로서 구성될 수 있다.
플럭스-셔틀 루프(16)는 저항 없이 배열될 수 있다. 예로서, 플럭스-셔틀 루프(16)의 스테이지들 각각은 변압기, 적어도 하나의 조셉슨 접합, 및 적어도 하나의 인덕터를 포함할 수 있다. 변압기는 AC 입력 신호(CLK)가 플럭스 셔틀 루프(16)에 바이어스를 제공하도록 AC 입력 신호(CLK)를 플럭스 셔틀 루프(16)에 유도 결합하도록 구성될 수 있다. 변압기를 통해 AC 입력 신호(CLK)에 의해 유도된 바이어스는 바이어스 신호(BIAS)를 통해 생성된 바이어스 초기화 전류에 추가될 수 있다. 따라서 집단 바이어스에 응답하여 플럭스-셔틀 루프(16)의 각 단계에 있는 조셉슨 접합(들)은 AC 입력 신호(CLK)의 주파수에 기반하여 플럭스-셔틀 루프(16) 주위를 전파하는 SFQ 펄스를 생성하도록 트리거한다. 예를 들어, SFQ 펄스는 AC 입력 신호 CLK의 각 포지티브 및 각 네거티브 사이클에서 한 쌍의 스테이지를 통해 전파할 수 있다. 따라서, 한 쌍의 SFQ 펄스는 플럭스-셔틀 루프(16) 주위를 전파하고 전류 펄스를 제공하기 위해 플럭스-셔틀 루프(16)의 각 스테이지 쌍과 연결된 각각의 조셉슨 전류원 시스템(14)의 출력 인덕터(LOUT)와 같은 스토리지 인덕터에 제공될 수 있다. 따라서, AC 입력 신호(CLK)의 주파수에 따라 출력 인덕터(LOUT)에 순차적으로 제공되는 전류 펄스에 따라 DC 전류(IDC)가 출력 인덕터(LOUT)를 통해 흐를 수 있다. 예를 들어, 전류 펄스는 각각의 인덕터에 작은 전압(예: 약 2μV/GHz)을 제공하는 SFQ 펄스에 기초하여 생성될 수 있으므로, 생성되는 전류 펄스는 DC 전류(IDC)를 제공하기 위해 출력 인덕터에 통합될 수 있다.
또한, 조셉슨 전류원 시스템(14)은 플럭스 셔틀 루프(들)(16) 각각에 각각 대응할 수 있는 하나 이상의 플로팅 기준 노드(18)를 포함한다. 일 예로서, 플로팅 기준 노드(들)(18)는 도 1의 20의 예에서 설명된 조셉슨 전류원 시스템(14)과 관련된 전역 접지와 대조적으로 로컬 전압 기준에 대응할 수 있다. 일 예로, 플럭스 셔틀 루프(들)(16)는 캐스케이드 또는 "적층된" 배열로 배열될 수 있으며, 여기서 플럭스 셔틀 루프(들)(16) 중 주어진 하나의 출력은 다음 플럭스 셔틀 루프(16)의 플로팅 기준 노드(18)에 결합될 수 있다. 따라서 캐스케이드 또는 적층 배열에서 후속 플럭스 셔틀 루프(들)(16)에 의해 제공되는 전압 펄스는 서로에 대해 더해질 수 있으므로 한 쌍의 SFQ 펄스는 플럭스 셔틀 루프(들)(16)의 각각의 AC 입력 신호(CLK) 사이클 당 가산 2Φ0을 제공할 수 있다. 따라서 플럭스 셔틀 루프(들)(16)의 마지막은 출력 인덕터(LOUT)와 결합된 출력을 가지고, 출력 인덕터(LOUT)를 통해 실질적으로 더 큰 출력 SFQ 펄스를 제공하고, 디바이스(12)에 실질적으로 더 큰 출력 전류(IOUT)의 진폭을 제공할 수 있다.
따라서 조셉슨 전류원 시스템(14)은 전력 효율적인 방식으로 AC 입력 신호(CLK)를 DC 전류(IDC) 변환하도록 동작할 수 있다. 이전에 설명된 바와 같이, 조셉슨 전류원 시스템(14)은 저항 없이 구현될 수 있다. 따라서, 조셉슨 전류원 시스템(14)은 전류 펄스를 통해서만 전력을 소모하여 DC 전류 IDC를 장치(12)에 제공하므로, 플럭스-셔틀 루프(16) 주위를 전파하는 SFQ 펄스를 유지하기 위해 추가적인 전력이 소모되지 않는다. 따라서, 조셉슨 전류원 시스템(14)은 전류 펄스를 통해서만 전력을 소모하여 DC 전류(IDC)를 장치(12)에 제공하므로, 플럭스-셔틀 루프(16) 주위를 전파하는 SFQ 펄스를 유지하기 위해 추가적인 전력을 소모 하지 않는다. 따라서, 조셉슨 전류원 시스템(14)은 특히 양자 컴퓨팅 환경에서 일반적인 AC/DC 변환기보다 더 효율적이고 효과적으로 작동할 수 있다. 또한, AC 입력 신호(CLK)의 각 사이클에서 2개의 SFQ 펄스를 제공하기 위해 플럭스 셔틀 루프(들)(16) 각각을 구현하고, 다중 플럭스 셔틀 루프(16)의 캐스케이드/적층 배열을 제공함으로써, 더 큰 진폭의 출력 전류(IOUT)의 제공 및/또는 다른 플럭스 셔틀 루프 전류원에 비해 더 빠른 방식으로 최대 진폭으로 복원될 수 있다.
도 2는 조셉슨 전류원 시스템(50)의 예를 도시한다. 조셉슨 전류원 시스템(50)은 초전도 회로 시스템(10)의 조셉슨 전류원 시스템(14)에 대응할 수 있다. 따라서 Josephson 전류원 시스템(50)은 도 2의 예에서 제1 스테이지(54), 제2 스테이지(56), 제3 스테이지(58), 제4 스테이지(60), 제5 스테이지(62), 제6 스테이지(64), 제7 스테이지(66) 및 제8 스테이지(68)로 예시된 복수의 스테이지들을 포함하는 플럭스 셔틀 루프(52)를 포함한다. 스테이지(54, 56, 58, 60, 62, 64, 66, 68)들은 순차적으로 연결되어 루프 배열을 형성한다. 조셉슨 전류원 시스템(50)은 AC 입력 신호(CLK)를 DC 출력 전류(IOUT)로 변환하도록 구성된다. 도 2의 예에서, AC 입력 신호(CLK)는 동상 성분(CLKI) 및 직교 위상 성분(CLKQ)을 포함하는 RQL 클록 신호로서 설명된다. 예를 들어, 동상 성분(CLKI) 및 직교 위상 성분(CLKQ)은 양자 컴퓨팅 회로에서 RQL을 위해 구현되는 AC 입력 신호에 집합적으로 대응할 수 있다. DC 출력 전류 IOUT은 출력 인덕터 LOUT을 통해 흐르는 것으로 설명된다.
스테이지들(54, 56, 58, 60, 62, 64, 66, 68) 각각은 서로에 대해 실질적으로 유사하게 구성되고, JTL 스테이지 들에 대응할 수 있다. 제1 스테이지(54)는 인덕터(LL1)를 통해 제2 스테이지(56)에 연결되고, 제2 스테이지(56)는 인덕터(LL2)를 통해 제3 스테이지(58)에 연결된다. 제1 및 제2 스테이지(54, 56)는 각각 AC 입력 신호(CLK)의 270°위상과 관련되고, 따라서 직교 위상 성분(CLKQ)의 제1 위상과 연관된다. 제3 스테이지(58)는 인덕터(LL3)를 통해 제4 스테이지(60)에 연결된다. 제3 및 제4 스테이지(58, 60)는 각각 AC 입력 신호(CLK)의 0°위상과 관련되고, 따라서 동위상 성분(CLKI)의 제1 위상과 연관된다. 제5 스테이지(62)는 인덕터(LL4)를 통해 제6 스테이지(64)에 연결되고, 제6 스테이지(64)는 인덕터(LL5)를 통해 제7 스테이지(66)에 연결된다. 제5 및 제6 스테이지(62, 64)는 각각 AC 입력 신호(CLK)의 90° 위상과 관련되며, 따라서 직교 위상 성분(CLKQ)의 제2 위상과 연관된다. 제7 스테이지(66)는 인덕터(LL6)를 통해 제8 스테이지(68)에 연결된다. 제7 및 제8 스테이지(66, 68)는 각각 AC 입력 신호(CLK)의 180°위상과 관련되며, 따라서 동위상 성분(CLKI)의 제2 위상과 연관된다.
도 2의 예에서, 동상 성분(CLKI)은 인덕터(LC1) 및 인덕터(LC3)를 통해 전파된다. 인덕터(LC1)는 제1 스토리지 인덕터(LO1)에 유도 결합되고, 인덕터(LC3)는 제3 스토리지 인덕터(LO3)에 유도 결합된다. 따라서, 예를 들어, 인덕터 LC1 및 LO1에 대한 인덕터 LC3 및 LO3의 반대 권선 방향에 기초하여 동상 성분(CLKI)은 동상 성분(CLKI)의 제1 위상 동안 스테이지(58, 60)에 바이어스를 제공할 수 있고, 동상 성분(CLKI)의 제2(반대) 위상 동안 스테이지(66, 68)에 바이어스를 제공할 수 있다. 유사하게, 직교 위상 성분 CLKQ는 인덕터 LC2 및 인덕터 LC4를 통해 전파된다. 인덕터(LC2)는 제2 스토리지 인덕터(LO2)에 유도 결합되고, 인덕터(LC4)는 제4 스토리지 인덕터(LO4)에 유도 결합된다. 따라서, 예를 들어, 인덕터 LC2 및 LO2에 대한 인덕터 LC4 및 LO4의 반대 권선 방향에 기초하여 직교 위상 성분(CLKQ)은 직교 위상 성분(CLKQ)의 제1 위상 동안 스테이지(62, 64)에 바이어스를 제공할 수 있고, 직교 위상 성분(CLKQ)의 제2(반대) 위상 동안 스테이지(54, 56)에 바이어스를 제공할 수 있다.
또한, 조셉슨 전류원 시스템(50)은 제1 초기화 변압기(T1) 및 제2 초기화 변압기(T2)를 포함한다. 제1 초기화 변압기(T1)는 제8 스테이지(68)와 제1 스테이지(54) 사이에 배치되며, 1차 권선(LP1) 및 2차 권선(LS1)을 포함한다. 제2 초기화 변압기(T2)는 제4 스테이지(60)와 제5 스테이지(62) 사이에 배치되며, 1차 권선(LP2) 및 2차 권선(LS2)을 포함한다. DC 바이어스 전류(IBIAS)는 전류원(70)으로부터 제공되어 각 변압기(T1, T2)의 1차 권선(LP1, LP2)을 통해 흐른다. 바이어스 전류(IBIAS)는 2차 인덕터(LS1)을 통해 스테이지(54, 56, 58, 60)를 통해 접지로 흐르는 제1 바이어스 초기화 전류(IB1)를 유도하고, 2차 인덕터(LS2)를 통해 스테이지(54, 56, 58, 60)를 통해 접지로 흐르는 제2 바이어스 초기화 전류(IB1)을 각각 유도한다. 일 예로, 바이어스 전류 각각은 클록 신호(CLK)에 의해 구동되는 플럭스 셔틀 루프(52) 주위를 전파하는 플럭스 양자에 대응한다.
상술한 바와 같이, 스테이지(54, 56, 58, 60, 62, 64, 66, 68)는 JTL 스테이지로 배열될 수 있다. 도 3은 JTL 스테이지(100)의 예를 도시한다. JTL 스테이지(100)는 도 2의 예에서 실질적으로 유사하게 배열된 JTL 스테이지(54, 56, 58, 60, 62, 64, 66, 68) 중 어느 하나에 대응할 수 있다. 따라서, 후술할 도 3의 예에 대하여 도 2의 예를 참조해야 한다.
JTL 스테이지(100)는 각각의 인덕터 LO1, LO2, LO3 또는 LO4 중 하나를 통해 AC 입력 신호(CLK)를 수신하는 도 3의 예에서 설명된다. 따라서, JTL 스테이지(100)는 동위상 성분(CLKI) 또는 직교위상 성분(CLKQ) 각각의 제1 및 제2 위상 중 하나를 수신한다. 예를 들어, 스테이지(54 및 56) 중 하나에 대응하는 JTL 스테이지(100)는 270°위상에서 바이어스를 제공할 수 있고, 스테이지(58 및 60) 중 하나에 대응하는 JTL 스테이지(100)는 0° 위상에서 바이어스를 제공할 수 있고, JTL 스테이지(100)는 대응 스테이지(62 및 64) 중 하나에 대한 바이어스는 90° 위상에서 바이어스를 제공할 수 있고 스테이지(66 및 68) 중 하나에 대응하는 JTL 스테이지(100)는 180° 위상에서 바이어스를 제공할 수 있다.
도 3의 예에서, SFQ 펄스(PLSIN)는 이전 JTL 스테이지로부터 입력(102)에 제공될 수 있다. AC 입력 신호(CLK)와 바이어스 초기화 전류(IB1 또는 IB2)에 의해 바이어스되면, SFQ 펄스(PLSIN)은 인덕터(LST1)를 통하여 SFQ 펄스(PLSIN)을 전파하는 제1 조셉슨 접합 J1을 트리거할 수 있으며 및 인덕터(LST2)를 통하여 제2 조셉슨 접합 J1을 트리거할 수 있다. 따라서 제2 조셉슨 접합(J2)에 의해 생성된 SFQ 펄스는 제1 출력(104)에서 출력 SFQ 펄스(PLSOUT)로서 JTL 스테이지(100)로부터 제공된다. 따라서 출력 SFQ 펄스(PLSOUT)은 플럭스 셔틀 루프(52)의 다음 JTL 스테이지(100)로 전파되어 다음 JTL 스테이지(100)의 입력 SFQ 펄스(PLSIN)이 될 수 있다. 따라서 제2 조셉슨 접합(J2)에 의해 생성된 SFQ 펄스는 제1 출력(104)에서 출력 SFQ 펄스(PLSOUT)로서 JTL 스테이지(100)로부터 제공된다. 따라서 출력 SFQ 펄스(PLSOUT)은 플럭스 셔틀 루프(52)의 다음 JTL 스테이지(100)로 전파되어 다음 JTL 스테이지(100)의 입력 SFQ 펄스(PLSIN)이 될 수 있다. 또한, Josephson 접합(J1, J2)의 트리거링은 제2 출력(106)에서 제공되는 전류 펄스 ISX를 제공할 수 있다.
또한 Josephson 접합 J1 및 J2는 도 3의 108의 예에 나와 있는 플로팅 기준 노드를 참조하여 설명된다. 예로서, 플로팅 기준 노드(108)는 조셉슨 전류원 시스템(50)과 관련된 전역 접지와 대조적으로 국부 전압 기준에 대응할 수 있다. 예를 들어, 플로팅 전압 기준 노드(108)는 바이어스 전류(IBIAS), AC 입력 신호(CLK)와 관련된 접지 연결과 분리되고 구별될 수 있다. 여기에 자세히 설명된 바와 같이, 플로팅 기준 노드(108)는 캐스케이드 또는 "적층" 배열로 플로팅 기준 노드(108)에 결합된 출력을 갖는 다른 플럭스 셔틀 루프(50)에 대해 JTL 스테이지(100)에서 제공되는 전류 펄스(ISX)의 진폭을 증가시키도록 구현될 수 있다.
도 2의 예를 다시 참조하면, 각 스테이지(54, 56, 58, 60, 62, 64, 66, 68)는 AC 입력 신호(CLK)의 관련 위상에서 각각의 스토리지 인덕터에 전류 펄스(ISX)를 제공하는 것으로 설명된다. 도 2의 예에서, 제1 스토리지 인덕터(LO1)는 AC 입력 신호(CLK)의 0°위상에서 제3 스테이지(58)로부터 전류 펄스(IS3) 및 제4 스테이지(60)로부터 전류 펄스(IS4)를 수신한다. 따라서, 전류 펄스(IS3, IS4)는 제1 스토리지 인덕터(LO1)에서 결합된다. 유사하게, 제2 스토리지 인덕터(LO2)는 AC 입력 신호(CLK)의 90°위상에서 제5 스테이지(62)로부터 전류 펄스(IS5) 및 제6 스테이지(64)로부터 전류 펄스(IS6)를 수신한다. 따라서, 전류 펄스(IS5, IS6)는 제2 스토리지 인덕터(LO2)에서 결합된다. 유사하게, 제3 스토리지 인덕터(LO3)는 AC 입력 신호(CLK)의 180°위상에서 제7 스테이지(66)로부터 전류 펄스(IS7) 및 제8 스테이지(68)로부터 전류 펄스(IS8)를 수신한다. 따라서 제3 스토리지 인덕터(LO3)에서 전류 펄스(IS7, IS8)가 결합된다. 유사하게, 제4 스토리지 인덕터(LO4)는 AC 입력 신호(CLK)의 270°위상에서 제1 스테이지(54)로부터 전류 펄스(IS1) 및 제2 스테이지(56)로부터 전류 펄스(IS2)를 수신한다. 따라서, 전류 펄스(IS1, IS2)는 제4 스토리지 인덕터(LO4)에서 결합된다.
스토리지 인덕터(LO1, LO4)는 중간 인덕터(LI1)에 각각 연결되고, 스토리지 인덕터(LO2, LO3)는 중간 인덕터(LI2)에 연결된다. 중간 인덕터(LI1 및 LI2)는 각각 플럭스 셔틀 루프(52)의 출력(72)에 연결된다. 도 2의 예에서, 출력(72)은 출력 인덕터(LOUT)에 연결된다. 결과적으로 중간 인덕터(LI1)은 전류 펄스(IS1, IS2, IS3 및 IS4)를 통합하고 중간 인덕터(LI2)는 전류 펄스(IS5, IS6, IS7 및 IS8)을 통합한다. 따라서 통합된 전류 펄스(IS1, IS2, IS3, IS4, IS5, IS6, IS7 및 IS8)은 출력 인덕터(LOUT)에서 추가로 통합되어 DC 출력 전류 IOUT을 제공하므로 조셉슨 전류원 시스템(50)은 출력 인덕터(LOUT)의 전류 제한에 기초한 전류 제한 DC 신호 소스와 같이 동작한다. 결과적으로, DC 출력 전류(IOUT)는 장치(예를 들어, 도 1의 예에서 장치(12))에 제공될 수 있다. 또한 AC 입력 신호 CLK의 각 위상에서 플럭스 셔틀 루프(52)를 따라 전파하는 2개의 SFQ 펄스에 기초하여 전류 펄스(IS1, IS2, IS3, IS4, IS5, IS6, IS7 및 IS8)가 쌍으로 (중간 인덕터 LI1 및 LI2를 통해) 출력 인덕터(LOUT)에 제공되기 때문에, 출력 전류(IOUT)의 진폭은 다른 조셉슨 전류원 시스템에 비해 빠르게 증가할 수 있다.
도 2의 예에서 스토리지 인덕터(LO1, LO2, LO3 및 LO4)가 (중간 인덕터 LI1 및 LI2를 통해) 출력 인덕터(LOUT)에 연결되지만, 출력(72)은 또 다른 플럭스 셔틀 루프(52)와 연관된 플로팅 기준 노드에 연결될 수 있다. 예를 들어, 플럭스 셔틀 루프(52)는 출력 인덕터(LOUT)를 통해 출력 전류(IOUT)를 디바이스(12)에 제공하는 캐스케이드 또는 적층된 배열의 마지막 플럭스 셔틀 루프(52)로, 하나 이상의 플럭스 셔틀 루프(52)는 플럭스 셔틀 루프(52)의 플로팅 기준 노드에 연결된 각각의 출력 노드를 가진다.
도 4는 초전도 회로 시스템(150)의 다른 예를 도시한다. 초전도 회로 시스템(150)은 도 1의 예에서 초전도 시스템(10)과 유사하게 구현될 수 있고, 따라서 (RQL 클록 신호등의) AC 입력 신호에 응답하여 (장치(12))등의 디바이스에 출력 전류(IOUT)를 제공하도록 구성될 수 있다. 초전도 회로 시스템(150)은 제1 조셉슨 전류원 시스템(152), 제2 조셉슨 전류원 시스템(154) 및 제3 조셉슨 전류원 시스템(156)으로 설명된 복수의 조셉슨 전류원 시스템을 포함한다. 각각의 조셉슨 전류원 시스템(152)은 도 2로 예시된 조셉슨 전류원 시스템(50)과 실질적으로 유사하게 구성될 수 있다. 따라서, 도 4의 예에 대한 설명에서 도 2의 예를 참조해야 한다. 또한, 도 4의 예는 3개의 조셉슨 전류원 시스템을 도시하나, 3개보다 적거나 많은 조셉슨 전류원 시스템이 대신 구현될 수 있음을 이해해야 한다.
조셉슨 전류원 시스템(152, 154, 156) 각각은 플럭스-셔틀 루프(158) 및 플로팅 기준 노드(160)를 포함한다. 각각의 플럭스-셔틀 루프(158)는 본 명세서에 설명된 것과 유사하게 스테이지의 인접한 쌍을 통해 AC 입력 신호 CLK의 주파수에 기초하여 각각의 조셉슨 전류원 시스템(152, 154, 156)의 동작 동안 플럭스-셔틀 루프(158)를 따라 한 쌍의 SFQ 펄스를 전달하도록 구성된 복수의 스테이지를 포함할 수 있다. 따라서, 각각의 조셉슨 전류원 시스템(152, 154, 156)의 플럭스 셔틀 루프(158)는 AC 입력 신호(CLK)의 각 위상에서 한 쌍의 각각의 전류 펄스를 제공할 수 있다.
또한, 제1 조셉슨 전류원 시스템(152)의 플로팅 기준 노드(160)는 접지되고, 제1 조셉슨 전류원 시스템(152)의 플럭스 셔틀 루프(158)의 출력은 제2 조셉슨 전류원 시스템(154)의 플로팅 기준 노드(160)에 결합된다. 유사하게, 제2 조셉슨 전류원 시스템(154)의 플럭스 셔틀 루프(158)의 출력은 제3 조셉슨 전류원 시스템(156)의 플로팅 기준 노드(160)에 결합된다. 제3 조셉슨 전류원 시스템(156)의 플럭스 셔틀 루프(158)의 출력은 스토리지 인덕터(LOUT)를 통해 출력 전류(IOUT)를 제공하도록 구성된다. 따라서, Josephson 전류원 시스템(152, 154, 156)은 캐스케이드 또는 "적층" 배열로 배열된다. 따라서 각각의 Josephson 전류원 시스템(152, 154, 156)에서 플럭스 셔틀 루프(158)에 의해 제공되는 전압 펄스는 서로에 대해 가산적일 수 있으며, 조셉슨 전류원 시스템(152, 154, 156) 각각의 플럭스 셔틀 루프(158)로부터의 한 쌍의 SFQ 펄스는 AC 입력 신호(CLK)의 사이클 당 가산되는(additive) 2Φ0을 제공할 수 있다. 따라서 제3 조셉슨 전류원 시스템(156)의 플럭스 셔틀 루프(158)는 출력이 출력 인덕터(LOUT)에 결합되고 출력 인덕터(LOUT)를 통해 실질적으로 더 큰 출력 SFQ 펄스를 제공할 수 있고, 따라서 실질적으로 더 큰 진폭의 출력 전류(IOUT)을 관련 장치에 제공한다.
상술한 구조적 및 기능적 특징의 관점에서, 본 발명의 다양한 측면에 따른 방법론은 도 5를 참조하여 더 잘 이해될 것이다. 설명의 단순화를 위해, 도 5의 방법론은 순차적으로 실행되는 것으로 도시 및 설명되지만, 본 발명은 일부 측면이 할 수 있는 바와 같이 예시된 순서에 의해 제한되지 않는다는 것을 이해하고 인식하여야 한다. 본 발명은 여기에 도시되고 설명된 것과는 다른 순서로 및/또는 다른 측면과 동시에 발생할 수 있다. 더욱이, 본 발명의 양태에 따른 방법론을 구현하기 위해 예시된 모든 특징이 요구되는 것은 아니다.
도 5는 DC 출력 전류(예를 들어, DC 출력 전류 IOUT)를 제공하기 위한 방법(200)의 예를 도시한다. 252에서, 클록 신호 및 바이어스 전류에 응답하여 복수의 스테이지 각각과 연관된 적어도 하나의 조셉슨 접합을 순차적으로 트리거하기 위해 복수의 스테이지 각각과 유도 결합되어 쌍을 연속적으로 순환시키는 RQL 클록 신호 출력 인덕터를 통해 DC 출력 전류를 생성하기 위해 복수의 스테이지 각각과 연관된 적어도 하나의 조셉슨 접합의 각각을 통한 플럭스-셔틀 루프 주위의 SFQ 펄스.
이상에서 설명한 것은 본 발명의 예이다. 물론, 본 발명을 설명할 목적으로 구성요소 또는 방법론의 모든 생각할 수 있는 조합을 설명하는 것은 불가능하지만, 당업자는 본 발명의 많은 추가 조합 및 순열이 가능하다는 것을 인식할 것이다. 따라서, 본 발명은 첨부된 청구범위를 포함하여 본 출원의 범위 내에 속하는 모든 그러한 변경, 수정 및 변형을 포함하도록 의도된다.
14: 조셉슨 전류원 16: 플럭스 셔틀 루프
18: 플로팅 기준 노드 20:
12: 장치 150
152, 154, 156: 조셉슨 전류원 1, 2, 3
158: 플럭스 셔틀 루프 160: 플로팅 기준 노드

Claims (20)

  1. 조셉슨 전류원 시스템은 AC 입력 신호와 유도적으로 결합된 플럭스 셔틀 루프(flux shuttle loop)를 포함하며,
    상기 플럭스 셔틀 루프는 복수의 스테이지들을 포함하고, 각 스테이지는 적어도 하나의 조셉슨 접합을 포함하고,
    상기 복수의 스테이지들은 상기 플럭스 셔틀 루프를 따라 이격되고,
    상기 복수의 스테이지들의 복수의 쌍의 각각은 상기 AC 입력 신호에 응답하여 각각의 적어도 하나의 상기 조셉슨 접합을 통해 시퀀스에서 동시에 트리거하고
    이전 스테이지로부터 단일 플럭스 양자(SFQ) 펄스들의 각 쌍을 수신하고 상기 SFQ 펄스들의 각 쌍을 다음 스테이지로 출력하도록 구성되며,
    상기 SFQ 펄스들의 각 쌍은 각각의 스테이지의 적어도 하나의 조셉슨 접합 각각을 통해 플럭스-셔틀 루프 주위의 복수의 스테이지의 각각의 스테이지를 순차적으로 그리고 연속적으로 이동하여 출력 인덕터를 통해 제공되는 DC 출력 전류를 형성하는 조셉슨 전류원 시스템.
  2. 제1항에 있어서,
    상기 AC 입력 신호는 동위상 성분 및 직교위상 성분을 포함하는 상호 양자 로직(RQL,reciprocal quantum logic) 클록 신호로서 구성된 조셉슨 전류원 시스템.
  3. 제2항에 있어서,
    각각의 스테이지는 각각의 적어도 하나의 조셉슨 접합을 바이어싱하기 위해 상기 동위상 성분 및 상기 직교 위상 성분 중 어느 하나와 결합된 조셉슨 전류원 시스템.
  4. 제1항에 있어서,
    상기 복수의 스테이지들 각각은 상기 AC 입력 신호의 각각의 위상을 통해 바이어스 되도록 조셉슨 전송 선(JTL) 스테이지로 배열된 조셉슨 전류원 시스템.
  5. 제4항에 있어서,
    복수의 JTL 스테이지 각각은 플로팅 기준 노드가 기준이 되는 조셉슨 전류원 시스템.
  6. 제5항에 있어서,
    상기 플럭스 셔틀 루프는 각각 출력을 포함하는 복수의 플럭스 셔틀 루프들의 제1 플럭스 셔틀 루프이고,
    상기 복수의 플럭스 셔틀 루프들 중 적어도 하나의 상기 출력은 복수의 플럭스 셔틀 루프 중 적어도 하나의 다른 하나의 상기 플로팅 기준 노드에 결합되어 출력 인덕터를 통해 복수의 플럭스 셔틀 루프 각각의 AC 입력 신호의 사이클당 더해지는 2Φ0의 플럭스를 제공하는 조셉슨 전류원 시스템.
  7. 제1항에 있어서,
    상기 플럭스 셔틀 루프는 적어도 하나의 초기화 변압기를 포함하고,
    상기 적어도 하나의 초기화 변압기는
    상기 초기화 변압기의 1차 권선을 통해 제공되는 바이어스 전류에 응답하여 상기 플럭스 셔틀 루프에 초기화 바이어스 전류를 제공하도록 구성된 2차 권선을 가지는 조셉슨 전류원 시스템.
  8. 제7항에 있어서,
    상기 적어도 하나의 초기화 변압기는 제1 초기화 변압기 및 제2 초기화 변압기를 포함하고,
    상기 제1 및 제2 초기화 변압기 각각은 복수의 스테이지에 대해 상기 플럭스 셔틀 루프를 따라 대칭적으로 배치된 조셉슨 전류원 시스템.
  9. 제1항에 있어서,
    상기 복수의 스테이지는 복수의 스테이지 쌍을 포함하고,
    각각의 상기 스테이지 쌍은 각각의 전류 펄스 쌍을 제공하기 위해 AC 입력 신호의 미리 결정된 위상에 응답하여 각각의 스테이지 쌍과 연관된 스테이지 각각에서 각각의 적어도 하나의 조셉슨 접합을 트리거하도록 배열되고, 스테이지 쌍의 각각은 출력 인덕터에 각각의 전류 펄스 쌍을 제공하도록 구성된 저장 인덕터에 연결되는 조셉슨 전류원 시스템.
  10. 제5항에 있어서,
    상기 복수의 스테이지들 각각은 상기 플로팅 기준 노드와 연결되고,
    상기 플럭스 셔틀 루프는 각각 출력을 포함하는 복수의 플럭스 셔틀 루프의 제1 플럭스 셔틀 루프이고,
    상기 복수의 플럭스 셔틀 루프 중 적어도 하나의 출력은 상기 복수의 플럭스 셔틀 루프 중 다른 하나의 다른 하나의 부동 기준 노드에 연결되고, 상기 복수의 플럭스 셔틀 루프 중 마지막은 상기 출력 인덕터에 연결되는 조셉슨 전류원 시스템.
  11. 직류 출력 전류를 제공하는 방법으로, 상기 방법은:
    복수의 스테이지를 포함하는 플럭스 셔틀 루프에 바이어스 전류를 제공하는 단계 및 RQL 클록 신호 및 바이어스 전류에 응답하여 복수의 스테이지 각각과 연관된 적어도 하나의 조셉슨 접합을 순차적으로 트리거하기 위해 복수의 스테이지 각각과 유도 결합된 상호 양자 논리(RQL) 클록 신호 및 바이어스 전류를 제공하여 복수의 스테이지 각각과 연관된 적어도 하나의 상기 조셉슨 접합 각각을 통해 상기 플럭스 셔틀 루프 주위에 한 쌍의 단일 자속 양자(SFQ) 펄스를 연속적으로 순환시켜 출력 인덕터를 통해 DC 출력 전류를 생성하도록 상호 양자 로직(RQL) 클록 신호를 제공하는 단계를 포함하는 방법.
  12. 제11항에 있어서,
    상기 RQL 클록 신호를 제공하는 단계는
    복수의 스테이지들의 각각의 쌍을 상기 RQL 클록 신호의 각각의 위상을 통해 바이어스하기 위하여 동위상 성분 및 직교 위상 성분 중 하나로서 RQL 클록 신호를 복수의 스테이지의 각각의 쌍에 제공하는 방법.
  13. 제11항에 있어서,
    상기 방법은 초기화 신호를 제공하는 단계를 더 포함하고,
    상기 초기화 신호를 제공하는 단계는, 상기 플럭스 셔틀 루프에 초기화 바이어스 전류를 유도하도록 초기화 변압기의 1차 권선을 통하여 상기 바이어스 전류를 제공하는 방법.
  14. 제13항에 있어서,
    상기 바이어스 전류를 제공하는 단계는
    상기 초기화 바이어스 전류를 유도하기 위해 복수의 스테이지에 대해 플럭스 셔틀 루프를 중심으로 대칭적으로 배열된 제1 초기화 변압기 및 제2 초기화 전류 각각의 1차 권선을 통해 플럭스 셔틀 루프에 바이어스 전류를 제공하는 방법.
  15. 제11항에 있어서,
    복수의 스테이지들 각각은 RQL 클록 신호의 개별 위상을 통해 바이어싱되도록 구성된 JTL(Josephson transmission line) 스테이지로서 배열되고, 복수의 JTL 스테이지들 각각은 부동 기준 노드를 기준으로 하는 방법.
  16. 제15항에 있어서,
    바이어스 전류를 제공하는 단계는 복수의 플럭스 셔틀 루프 각각에 바이어스 전류를 제공하는 단계를 포함하고,
    상기 RQL 클록 신호를 제공하는 단계는 상기 RQL 클록 신호를 복수의 플럭스 셔틀 루프 각각에 제공하는 단계를 포함하고,
    상기 복수의 플럭스 셔틀 루프들 중 적어도 하나의 상기 출력은 복수의 플럭스 셔틀 루프 중 적어도 하나의 다른 하나의 플로팅 기준 노드에 결합되어 출력 인덕터를 통해 복수의 플럭스 셔틀 루프 각각의 AC 입력 신호의 사이클당 더해지는 2Φ0의 플럭스를 제공하는 방법.
  17. 조셉슨 전류원 시스템은 AC 입력 신호와 유도 결합된 플럭스 셔틀 루프를 ㅍ포함하고, 상기 플럭스 셔틀 루프는 복수의 조셉슨 전송 라인(JTL) 스테이지들을 포함하고, 각각의 조셉슨 전송 라인(JTL) 스테이지는
    적어도 하나의 조셉슨 정션을 포함하고, 플로팅 기준 노드를 기준으로 하며,
    상기 복수의 JTL 스테이지들은 상기 플럭스 셔틀 루프를 따라 이격되고,
    AC 입력 신호에 응답하여 각각의 적어도 하나의 조셉슨 접합을 통해 순서대로 트리거하도록 구성되고,
    각각의 JTL 스테이지의 적어도 하나의 조셉슨 접합을 통해 플럭스-셔틀 루프 주위의 복수의 스테이지의 각 스테이지를 통해 순차적으로 연속적으로 이동하는 각각의 단일 플럭스 양자(SFQ) 펄스를 제공하여 출력 인덕터를 통해 DC 출력 전류를 제공하도록 구성된 조셉슨 전류원 시스템.
  18. 제17항에 있어서,
    상기 AC 입력 신호는 동위상 성분 및 직교 위상 성분을 포함하는 RQL(reciprocal quantum logic) 클록 신호로서 구성되고,
    상기 JTL 스테이지 각각은 상기 조셉슨 접합을 바이어스 하도록 상기 플럭스 셔틀 루프를 상기 동위상 성분 및 상기 직교 위상 성분 중 각각의 것과 유도 결합하도록 구성된 변압기를 포함하는 조셉슨 전류원 시스템.
  19. 제18항에 있어서,
    상기 복수의 JTL 스테이지들은 복수의 JTL 스테이지 쌍을 포함하고,
    JTL 스테이지의 각 쌍은 상기 플럭스 셔틀 루프에서 순환하는 각각의 전류 펄스 쌍을 제공하기 위해 상기 RQL 클록 신호의 미리 결정된 위상에 응답하여 각각의 JTL 스테이지 쌍과 연관된 스테이지 각각에서 각각의 적어도 하나의 조셉슨 접합을 동시에 트리거하도록 배열되며, 상기 JTL 스테이지 쌍의 각각은 상기 출력 인덕터에 상기 전류 펄스들의 각각의 쌍을 제공하도록 구성된 저장 인덕터에 결합되는 조셉슨 전류원 시스템.
  20. 제17항에 있어서,
    상기 플럭스 셔틀 루프는 각각 출력을 포함하는 복수의 플럭스 셔틀 루프의 제1 플럭스 셔틀 루프이고,
    상기 복수의 플럭스 셔틀 루프 중 적어도 하나의 출력은 복수의 플럭스 셔틀 루프 중 적어도 하나의 다른 하나의 부동 기준 노드에 결합되어 복수의 플럭스 셔틀 루프 각각의 AC 입력 신호의 사이클당 더해지는 2Φ0 플럭스를 제공하는 조셉슨 전류원 시스템.
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