JP2023505533A - ドリフトのない相変化メモリ - Google Patents
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Abstract
基板の上に下部電極を堆積させる。下部電極の上に誘電体材料層を堆積させる。誘電体材料層内に孔が生成される。誘電体材料層の上にリフト・オフ層がスピンオン及びベークされる。リフト・オフ層の上にフォトレジスト層がスピンオン及びベークされる。誘電体材料層の孔の上方に開口を生成するためにＵＶリソグラフィが行われる。パターン形成された誘電体材料層の残部及びフォトレジスト層の上にＡｇ層を堆積させる。Ａｇ層の上にゲルマニウム・アンチモン・テルル（ＧＳＴ）層を堆積させる。ＧＳＴ層の上に上部電極を堆積させる。フォトレジスト層の上に位置するＡｇ層、ＧＳＴ層、及び上部電極は、フォトレジスト層及びリフト・オフ層と共に除去される。
Description
本発明は、一般に相変化メモリに関し、より具体的には、ドリフトのない相変化メモリの作製に関する。
相変化メモリ（ＰＣＭ）は、不揮発性ランダム・アクセス・メモリ（ＮＶＲＡＭ）の一種である。相変化メモリは、ＰＣＭ又はＰＣＲＡＭと呼ばれる場合がある。ＰＣＭは、相変化材料のユニークな性質を利用して、アモルファス相及び結晶相の両方に情報を格納する。この材料は、高速に繰り返し相を切り替えることができる。この切り替えは、多くの場合、光パルスによる加熱又は電気的な加熱によって行われる。
情報又はデータは、材料の相に格納される。このデータは、ＰＣＭセルの抵抗を計測することによって読み出すことができる。ＰＣＭは、より速いＲＡＭ速度をもたらすことができるが、データは、低電力要件で格納される。
ＰＣＭは、ゲルマニウム・アンチモン・テルル（ＧＳＴ）を含む特別な合金を使用する。ＧＳＴは、熱によって２つの異なる状態、すなわち「相」（結晶及びアモルファス）を持つように、変化させることができる。
本発明の実施形態は、相変化メモリ（ＰＣＭ）を作製する方法を含む。一実施形態において、基板の上に下部電極を堆積させる。下部電極の上に誘電体材料層を堆積させる。誘電体材料層に孔が生成される。誘電体材料層の上にリフト・オフ層をスピンオン及びベークする。リフト・オフ層の上にフォトレジスト層をスピンオン及びベークする。誘電体材料層の孔の上方に開口を生成するためにＵＶリソグラフィを行う。パターン形成された誘電体材料層の残部及びフォトレジスト層の上にＡｇ層を堆積させる。Ａｇ層の上にゲルマニウム・アンチモン・テルル（ＧＳＴ）層を堆積させる。ＧＳＴ層の上に上部電極を堆積させる。フォトレジスト層の上に位置するＡｇ層、ＧＳＴ層、及び上部電極は、フォトレジスト層及びリフト・オフ層と共に除去される。
本発明の実施形態は、一般に、相変化メモリ（ＰＣＭ）を作製する方法を提供する。具体的には、本発明の実施形態は、相変化メモリ構造におけるリセット抵抗ドリフトを最小にするために、蒸発及びスパッタリングを含む物理的堆積技術によって、Ａｇ及びゲルマニウム・アンチモン・テルル（ＧＳＴ）の多層スタックを提供する。
本発明の実施形態は、有害な抵抗ドリフトが相変化材料に存在することを実現する。一般に、相変化材料の抵抗は、時間が経過しても一定のままとなるべきである。残念ながら、この抵抗ドリフトは、相変化メモリの安定性を破壊し、開発を制限する。具体的には、本発明の実施形態は、上部電極と下部電極の間にＡｇ及びＧＳＴの異なる層を堆積させることによって、相変化材料の抵抗ドリフトを減少させる。
本発明の出願人は、ＰＣＭ材料としての銀（Ａｇ）及びＧｅ２Ｓｂ２Ｔｅ５（ＧＳＴ）の多層構造の存在が、非ＡｇドープＧＳＴ合金層が使用される同等のＰＣＭセルと比べて、ＰＣＭセルのリセット状態抵抗ドリフトを減らすことができることを、思いがけず見つけ出した。「Ａｇ及びＧｅ２Ｓｂ２Ｔｅ５（ＧＳＴ）の多層構造」という用語は、本出願を通して、Ａｇが意図的に添加された不純物として存在するＧＳＴ合金を指すために使用される。堆積中並びにセット及びリセット動作中のＧＳＴ内のＡｇの移動が、リセット状態における抵抗ドリフトを最小にする。
特許請求される構造及び方法の詳細な説明がここで開示されるが、開示される実施形態は、種々の形態で具体化することができる特許請求される構造及び方法の単なる例示であることを理解されたい。さらに、種々の実施形態に関連して与えられる各々の例は、例示のためであり、限定を意図したものではない。さらに、図面は必ずしも同じ尺度で描かれておらず、いくつかの特徴は特定の構成要素の細部を示すために誇張されている場合がある。従って、本明細書で開示される特定の構造及び機能の細部は、限定するものと解釈されるべきではなく、単に、当業者に、本発明の方法及び構造をさまざまに利用することを教示するための、典型的な基礎として解釈されるべきである。
本明細書中における、「１つの実施形態」、「一実施形態」、「例示的な一実施形態」などに関する言及は、説明される実施形態が特定の特徴、構造、又は特性を含み得るが、全ての実施形態が必ずしも特定の特徴、構造、又は特性を含む必要はないことを示す。さらに、そのような語句は、必ずしも同じ実施形態に言及するものではない。さらに、特定の特徴、構造、又は特性が一実施形態に関連して説明されるとき、そのような特徴、構造、又は特性を他の実施形態に関連して用いることは、明示的に説明されているかどうかに関わらず、当業者の知識の範囲内にあることを提示するものである。
以後の説明のために、用語「上方の」、「下方の」、「右の」、「左の」、「垂直の」、「水平の」、「上部の」、「底部の」、及びそれらの派生用語は、開示される構造及び方法に、図面内で方向付けられるように、関連することになる。用語「上に重なる」、「頂上に」、「上に配置される」又は「頂上に配置される」は、第１の要素、例えば第１の構造が、第２の要素、例えば第２の構造の上に存在することを意味し、ここで、中間要素、例えば、境界構造が、第１の要素と第２の要素との間に存在し得る。用語「直接接触」は、第１の要素、例えば第１の構造と、第２の要素、例えば第２の構造とが、２つの要素の境界に中間の導電層、絶縁層又は半導体層が何もなく接続することを意味する。用語「非結晶」はアモルファス、ナノ結晶又はマイクロ結晶を指す。用語「結晶」は単結晶（すなわち、単結晶（monocrystalline））又はポリ結晶（すなわち、多結晶）を指す。
典型的なＰＣＭセルは、第１の電極と、原子配列の変化（結晶からアモルファスへ、又はその逆）を示すＰＣＭ材料と、第２の電極との材料スタックを含む。例えば、ゲルマニウム・アンチモン・テルル（Ｇｅ２Ｓｂ２Ｔｅ５又はＧＳＴ）合金からなるＰＣＭ材料は、結晶状態では低抵抗（すなわちセット状態）を示し、アモルファス状態においては、ＧＳＴ合金は、高抵抗（すなわちリセット状態）を示す。典型的なＰＣＭセルにおいて、第１及び第２の電極は、例えば、窒化チタン（ＴｉＮ）又はタングステン（Ｗ）などの導電性材料で構成され、ＰＣＭ材料は、カルコゲナイド（すなわち、元素周期表の１６族の元素及びより陽性の元素を含む材料）で構成される。典型的には、ＰＣＭ材料を提供するカルコゲナイドは、ＧＳＴである。
ここで、本発明の第１の実施形態による、相変化メモリを形成する第１の方法を示す図１（Ａ）～（Ｇ）を参照する。第１の方法において、上部電極と下部電極との間のパターン形成された誘電体材料層に、最初にＡｇ層を、次いでＧＳＴ層を堆積させる。図１（Ａ）～（Ｆ）を参照すると、基板１０５、下部電極１１０、パターン形成された誘電体層１１５、Ａｇ層１２０、ＧＳＴ層１３０、及び上部電極１４０を含むメモリ構造を描いた（断面図による）図形が示されている。
第１の実施形態において、図１（Ａ）は、メモリ構造の第１の層である基板１０５と、基板１０５の上に位置する下部電極１１０とを示す。第１の実施形態において、基板１０５は、導電性材料、非導電性材料又は半導体材料（例えば、シリコンなど）で構成される。下部電極１１０は、第１の導電性材料で構成される。下部電極１１０を提供する第１の導電性材料は、導電性金属又は導電性金属窒化物とすることができる。本出願の一実施形態において、下部電極１１０は、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）又はタングステン（Ｗ）で構成することができる。下部電極１１０は、１０ｎｍから１００ｎｍまでの厚さを有することができるが、他の厚さの下部電極１１０も考えられ、本出願において採用することができる。下部電極１１０は、例えば、化学蒸着（ＣＶＤ）、プラズマ強化化学蒸着（ＰＥＣＶＤ）、原子層堆積（ＡＬＤ）、物理蒸着（ＰＶＤ）、スパッタリング、化学溶液堆積又はメッキを含む堆積プロセスによって、形成することができる。
第１の実施形態において、図１（Ｂ）は、例えば、二酸化シリコン又は窒化シリコンなどのブランケット誘電体材料層１１５を示す。ブランケット誘電体材料層１１５は、１０ｎｍから１００ｎｍまでの厚さを有することができるが、他の厚さのブランケット誘電体材料層１１５も考えられ、本出願において採用することができる。ブランケット誘電体材料層１１５は、例えば、化学蒸着（ＣＶＤ）、プラズマ強化化学蒸着（ＰＥＣＶＤ）、原子層堆積（ＡＬＤ）、物理蒸着（ＰＶＤ）又はスパッタリングを含む堆積プロセスによって、形成することができる。
第１の実施形態において、図１（Ｃ）は、図１（Ｂ）の誘電体材料層１１５が１ミクロン又はそれより小さい横方向寸法の孔を有する誘電体材料層１１５を示しており、この誘電体材料層１１５は、ここでは、パターン形成された誘電体材料層１１５と呼ばれ、パターン形成された誘電体材料層１１５の上に層を配置することを可能にするものであり、上に配置されたこの層は、下部電極１１０と接触することができる。一実施形態において、パターン形成された誘電体材料層１１５に単一の孔を存在させることができる。代替的な一実施形態において、パターン形成された誘電体材料層１１５に１つより多くの孔を存在させることができる。さらに別の代替的な実施形態において、どの孔も、パターン形成された誘電体材料層１１５の任意の場所に配置することができる。一実施形態において、孔は、光又は電子ビーム・リソグラフィによって生成され、反応性プラズマ・エッチング又はイオン・ビーム・スパッタリングによってエッチングされる。
第１の実施形態において、図１（Ｄ）で、最初にリフト・オフ・パターンがリソグラフィ露光及び現像によって生成される（層１１６及び１１７）。図１（Ｄ）の構造は、Ａｇ層１２０を示しており、Ａｇ層１２０は、パターン形成された誘電体材料層１１５及び下部電極１１０の露出した層の上に堆積され、下部電極１１０に直接接触する。一実施形態において、Ａｇ層１２０は、２０ナノメートル（ｎｍ）未満の厚さを有する。代替的な一実施形態において、Ａｇ層１２０は、５ｎｍと１０ｎｍとの間の厚さを有する。一実施形態において、Ａｇ層１２０を、パターン形成された誘電体材料層１１５の上に加熱蒸散を用いて堆積させる。一実施形態において、リフト・オフ層１１６及びフォトレジスト層１１７が、パターン形成された誘電体材料層１１５を覆うが、パターン形成された誘電体材料層１１５の孔及び孔の周りの領域をＡｇ層１２０に露出させ、しかしパターン形成された誘電体材料層１１５の残部の全体がＡｇ層１２０で覆われることを許さないように、用いられる。一実施形態において、リフト・オフ層１１６及びフォトレジスト層１１７は、スピンオンされ、べークされる。一実施形態において、孔（単数又は複数）は、パターン形成された誘電体層の孔（単数又は複数）に位置合わせされたパターンを持つマスクを通してＵＶ光を照射することによって作られ、リフト・オフ層１１６は、現像液によってアンダーカットされる。
第１の実施形態の図１（Ｅ）において、Ａｇ層１２０の上にＧＳＴ層１３０を堆積させ、直接接触させる。一実施形態において、ＧＳＴ層１３０は、２００ｎｍ未満の厚さを有する。代替的な一実施形態において、ＧＳＴ層１３０は、２０ｎｍと５０ｎｍとの間の厚さを有する。一実施形態において、ＧＳＴ層１３０を、物理的スパッタリング、より具体的には無線周波数（ＲＦ）スパッタリングを用いて、Ａｇ層１２０の上に堆積させる。一実施形態において、リフト・オフ層１１６及びフォトレジスト層１１７は、パターン形成された誘電体材料層１１５を覆うが、パターン形成された誘電体材料層１１５の孔及び孔の周りの領域をＡｇ層１２０に露出させ、しかしパターン形成された誘電体材料層１１５の残部の全体がＧＳＴ層１３０で覆われることを許さないようにするために、用いられる。一実施形態において、ＧＳＴ層１３０は、Ａｇ層１２０を覆うが、他のいずれの層も覆わない。一実施形態において、ＧＳＴ層１３０を堆積させると、ＧＳＴ層１３０は、種々の層の堆積の際に熱混合によってＡｇ層１２０と混合し、単一の層（図示せず）を形成する。
第１の実施形態において、図１（Ｆ）で、ＧＳＴ層１３０の上に上部電極１４０を堆積させ、直接接触させる。一実施形態において、リフト・オフ層１１６及びフォトレジスト層１１７は、パターン形成された誘電体材料層１１５を覆うが、孔及び孔の周りの領域を上部電極１４０に露出させるようにするために、用いられる。上部電極１４０は、第２の導電性材料で構成される。上部電極１４０を提供する第２の導電性材料は、導電性金属又は導電性金属窒化物とすることができる。本出願の一実施形態において、上部電極１４０は、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）又はタングステン（Ｗ）で構成することができる。幾つかの実施形態において、第２の導電性材料は、第１の導電性材料と組成的に同じ導電性材料である。一例において、下部電極１１０及び上部電極１４０は、いずれも窒化チタン（ＴｉＮ）で構成される。他の実施形態において、第２の導電性材料は、第１の導電性材料とは組成的に異なる導電性材料である。一例において、下部電極１１０は、窒化チタン（ＴｉＮ）で構成され、上部電極１４０は、窒化タンタル（ＴａＮ）で構成される。上部電極１４０は、１０ｎｍから１００ｎｍまでの厚さを有することができるが、他の厚さの上部電極１４０も考えられ、本出願において採用することができる。上部電極１４０は、例えば、化学蒸着（ＣＶＤ）、プラズマ強化化学蒸着（ＰＥＣＶＤ）、原子層堆積（ＡＬＤ）、物理蒸着（ＰＶＤ）又はスパッタリングを含む堆積プロセスによって形成することができる。
第１の実施形態において、図１（Ｇ）で、Ａｇ層１２０、ＧＳＴ層１３０、及び上部電極１４０の堆積が完了すると、リフト・オフ層１１６及びフォトレジスト層１１７が化学除去剤によって溶解され、余分なＡｇ層１２０、ＧＳＴ層１３０、及び上部電極１４０が除去される。
次に、本発明の第２の実施形態による、相変化メモリを形成する第２の方法を示す図２（Ａ）～（Ｈ）を参照する。この方法においては、上部電極及び下部電極にそれぞれ隣接して２つのＡｇ層を堆積させ、両者の間にドープされたゲルマニウム・アンチモン・テルル（ＧＳＴ）層があり、上部電極と下部電極との間かつ下部のＡｇ層と第１の電極との間に、パターン形成された誘電体材料層がある。図２（Ａ）～（Ｈ）を参照すると、下部電極２１０、パターン形成された誘電体層２１５、Ａｇ層２２０、ＧＳＴ層２３０、Ａｇ層２４０及び上部電極２５０を含むメモリ構造を描いた（断面図による）図形が示されている。
第２の実施形態において、図２（Ａ）は、メモリ構造の第１の層である基板２０５と、基板２０５の上に位置する下部電極２１０とを示す。第２の実施形態において、基板２０５は、導電性材料、非導電性材料又は半導体材料（例えば、シリコンなど）で構成される。下部電極２１０は、第１の導電性材料で構成される。下部電極２１０を提供する第１の導電性材料は、導電性金属又は導電性金属窒化物とすることができる。本出願の一実施形態において、下部電極２１０は、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）又はタングステン（Ｗ）で構成することができる。下部電極２１０は、１０ｎｍから１００ｎｍまでの厚さを有することができるが、他の厚さの下部電極２１０も考えられ、本出願において採用することができる。下部電極２１０は、例えば、化学蒸着（ＣＶＤ）、プラズマ強化化学蒸着（ＰＥＣＶＤ）、原子層堆積（ＡＬＤ）、物理蒸着（ＰＶＤ）又はスパッタリング、化学溶液又はメッキを含む堆積プロセスによって、形成することができる。
第２の実施形態において、図２（Ｂ）は、例えば、二酸化シリコン又は窒化シリコンなどのブランケット誘電体材料層２１５を示す。ブランケット誘電体材料層２１５は、１０ｎｍから１００ｎｍまでの厚さを有することができるが、他の厚さのブランケット誘電体材料層２１５も考えられ、本出願において採用することができる。ブランケット誘電体材料層２１５は、例えば、化学蒸着（ＣＶＤ）、プラズマ強化化学蒸着（ＰＥＣＶＤ）、原子層堆積（ＡＬＤ）、物理蒸着（ＰＶＤ）又はスパッタリングを含む堆積プロセスによって、形成することができる。
第２の実施形態において、図２（Ｃ）は、図２（Ｂ）の誘電体材料層２１５が１ミクロン又はそれより小さい横方向寸法の孔を有する誘電体材料層２１５を示しており、この誘電体材料層２１５は、ここでは、パターン形成された誘電体材料層２１５と呼ばれ、パターン形成された誘電体材料層２１５の上に層を配置することを可能にするものであり、上に配置されたこの層は、下部電極２１０と接触することができる。一実施形態において、パターン形成された誘電体材料層２１５に単一の孔を存在させることができる。代替的な一実施形態において、パターン形成された誘電体材料層２１５に１つより多くの孔を存在させることができる。さらに別の代替的な実施形態において、どの孔も、パターン形成された誘電体材料層２１５の任意の場所に配置することができる。一実施形態において、孔は、光若しくは電子ビーム・リソグラフィ、若しくは反応性プラズマエッチング又はそれら両方によって生成することができる。
第２の実施形態において、図２（Ｄ）は、パターン形成された誘電体材料層２１５及び下部電極２１０の露出した層の上に堆積され、下部電極２１０と直接接触する、Ａｇ層２２０を示す。一実施形態において、Ａｇ層２２０は、２０ｎｍ未満の厚さを有する。代替的な一実施形態において、Ａｇ層２２０は、５ｎｍと１０ｎｍとの間の厚さを有する。一実施形態において、Ａｇ層２２０を、パターン形成された誘電体材料層２１５の上に加熱蒸散を用いて堆積させる。一実施形態において、リフト・オフ層２１６及びフォトレジスト層２１７が、パターン形成された誘電体材料層２１５を覆うが、パターン形成された誘電体材料層２１５の孔及び孔の周りの領域をＡｇ層２２０に露出させ、しかしパターン形成された誘電体材料層２１５の残部の全体がＡｇ層２２０で覆われることを許さないようにするために、用いられる。一実施形態において、リフト・オフ層１１６及びフォトレジスト層１１７は、スピンオンされ、べークされる。一実施形態において、孔（単数又は複数）は、パターン形成された誘電体材料層の孔（単数又は複数）に位置合わせされたリフィソグラフィ・パターンを持つマスクを通してＵＶ光を照射することによって作られ、リフト・オフ層２１６は、現像液によってアンダーカットされる。
第２の実施形態の図２（Ｅ）において、Ａｇ層２２０の上にＧＳＴ層２３０を堆積させ、直接接触させる。一実施形態において、ＧＳＴ層２３０は、２００ｎｍ未満の厚さを有する。代替的な一実施形態において、ＧＳＴ層２３０は、２０ｎｍと５０ｎｍとの間の厚さを有する。一実施形態において、ＧＳＴ層２３０を、物理的スパッタリング、より具体的には無線周波数（ＲＦ）スパッタリングを用いて、Ａｇ層２２０の上に堆積させる。一実施形態において、リフト・オフ層２１６及びフォトレジスト層２１７は、パターン形成された誘電体材料層２１５を覆うが、パターン形成された誘電体材料層２１５の孔及び孔の周りの領域をＡｇ層２２０に露出させ、しかしパターン形成された誘電体材料層２１５の残部の全体がＧＳＴ層２３０で覆われることを許さないようにするために、用いられる。一実施形態において、ＧＳＴ層２３０は、Ａｇ層２２０を覆うが、他のいずれの層も覆わない。一実施形態において、ＧＳＴ層２３０を堆積させると、ＧＳＴ層２３０は、種々の層の堆積の際に熱混合によってＡｇ層２２０と混合し、単一層（図示せず）を形成する。
第２の実施形態、図２（Ｆ）において、ＧＳＴ層２３０の上にＡｇ層２４０を堆積させ、直接接触させる。一実施形態において、Ａｇ層２４０は、２０ｎｍ未満の厚さを有する。代替的な一実施形態において、Ａｇ層２４０は、５ｎｍと１０ｎｍとの間の厚さを有する。一実施形態において、ＧＳＴ層２３０の上に加熱蒸散を用いて、Ａｇ層２４０を堆積させる。一実施形態において、リフト・オフ層２１６及びフォトレジスト層２１７は、パターン形成された誘電体材料層２１５を覆うが、ＧＳＴ層２３０を露出させるようにするために、用いられる。一実施形態において、Ａｇ層２４０を堆積させると、Ａｇ層２４０は、種々の層の堆積の際に熱混合によってＧＳＴ層２３０と混合し、単一層（図示せず）を形成する。
第２の実施形態、図２（Ｇ）において、Ａｇ層２２０、ＧＳＴ層２３０及びＡｇ層２４０によって構成された、下部電極の真上の積層構造の上に、上部電極２５０を堆積させる。一実施形態において、リフト・オフ層２１６及びフォトレジスト層２１７は、パターン形成された誘電体材料層２１５を覆うようにするために用いられる。上部電極２５０は、第２の導電性材料で構成される。上部電極２５０を提供する第２の導電性材料は、導電性金属又は導電性金属窒化物とすることができる。本出願の一実施形態において、上部電極２５０は、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）又はタングステン（Ｗ）で構成することができる。幾つかの実施形態において、第２の導電性材料は、第１の導電性材料と組成的に同じ導電性材料である。一例において、下部電極２１０及び上部電極２５０は、いずれも窒化チタン（ＴｉＮ）で構成される。他の実施形態において、第２の導電性材料は、第１の導電性材料とは組成的に異なる導電性材料である。一例において、下部電極２１０は、窒化チタン（ＴｉＮ）で構成され、上部電極２５０は、窒化タンタル（ＴａＮ）で構成される。上部電極２５０は、１０ｎｍから１００ｎｍまでの厚さを有することができるが、他の厚さの上部電極２５０も考えられ、本出願において採用することができる。上部電極２５０は、例えば、化学蒸着（ＣＶＤ）、プラズマ強化化学蒸着（ＰＥＣＶＤ）、原子層堆積（ＡＬＤ）、物理蒸着（ＰＶＤ）又はスパッタリングを含む堆積プロセスによって形成することができる。
第２の実施形態において、図２（Ｈ）で、Ａｇ層２２０、ＧＳＴ層２３０、Ａｇ層２４０、及び上部電極２５０の堆積が完了すると、リフト・オフ層２１６及びフォトレジスト層２１７が化学除去剤によって溶解され、余分なＡｇ層２２０、ＧＳＴ層２３０、Ａｇ層２４０、及び上部電極２５０が除去される。
次に、本発明の第３の実施形態による、相変化メモリを形成する第３の方法を示す図３（Ａ）～（Ｇ）を参照する。第３の方法においては、最初にゲルマニウム・アンチモン・テルル（ＧＳＴ）層を堆積させ、次いでＡｇ層及び上部電極層を堆積させる。図３（Ａ）～（Ｆ）を参照すると、下部電極３１０、パターン形成された誘電体層３１５、ＧＳＴ層３３０、Ａｇ層３２０及び上部電極３４０を含むメモリ構造を描いた（断面図による）図形が描かれている。
第３の実施形態において、図３（Ａ）は、メモリ構造の第１の層である基板３０５と、基板３０５の上に位置する下部電極３１０とを示す。第３の実施形態において、基板３０５は、導電性材料、非導電性材料又は半導体材料（例えば、シリコンなど）で構成される。下部電極３１０は、第１の導電性材料で構成される。電極３１０を提供する第１の導電性材料は、導電性金属又は導電性金属窒化物とすることができる。本出願の一実施形態において、下部電極３１０は、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）又はタングステン（Ｗ）で構成することができる。下部電極３１０は、１０ｎｍから１００ｎｍまでの厚さを有することができるが、他の厚さの下部電極３１０も考えられ、本出願において採用することができる。下部電極３１０は、例えば、化学蒸着（ＣＶＤ）、プラズマ強化化学蒸着（ＰＥＣＶＤ）、原子層堆積（ＡＬＤ）、物理蒸着（ＰＶＤ）又はスパッタリング、化学溶液又はメッキ、を含む堆積プロセスによって形成することができる。
第３の実施形態において、図３（Ｂ）は、例えば、二酸化シリコン又は窒化シリコンなどのブランケット誘電体材料層３１５を示す。ブランケット誘電体材料層３１５は、１０ｎｍから１００ｎｍまでの厚さを有することができるが、他の厚さのブランケット誘電体材料層３１５も考えられ、本出願において採用することができる。ブランケット誘電体材料層３１５は、例えば、化学蒸着（ＣＶＤ）、プラズマ強化化学蒸着（ＰＥＣＶＤ）、原子層堆積（ＡＬＤ）、物理蒸着（ＰＶＤ）又はスパッタリングを含む堆積プロセスによって形成することができる。
第３の実施形態において、図３（Ｃ）は、図３（Ｂ）の誘電体材料層３１５が１ミクロン又はそれより小さい横方向寸法の孔を有する誘電体材料層３１５を示しており、この誘電体材料層３１５は、ここでは、パターン形成された誘電体材料層３１５と呼ばれ、パターン形成された誘電体材料層３１５の上に層を配置することを可能にするものであり、上に配置されたこの層は、下部電極３１０と接触することができる。一実施形態において、パターン形成された誘電体材料層３１５に単一の孔を存在させることができる。代替的な一実施形態において、パターン形成された誘電体材料層３１５に１つより多くの孔を存在させることができる。さらに別の代替的な実施形態においては、どの孔も、パターン形成された誘電体材料層３１５の任意の場所に配置することができる。一実施形態において、孔は、光若しくは電子ビーム・リソグラフィ、及び、反応性プラズマエッチング又はイオン・ビーム・スパッタリングによって生成される。
第３の実施形態において、図３（Ｄ）では、ＧＳＴ層３３０が、パターン形成された誘電体材料層３１５及び下部電極３１０の露出した層の上に堆積され、直接接触する。一実施形態において、ＧＳＴ層３３０は、２００ｎｍ未満の厚さを有する。代替的な一実施形態において、ＧＳＴ層３３０は、２０ｎｍと５０ｎｍとの間の厚さを有する。一実施形態において、ＧＳＴ層３３０を、物理的スパッタリング、より具体的には無線周波数（ＲＦ）スパッタリングを用いて、パターン形成された誘電体材料層３１５及び下部電極３１０の露出した層の上に堆積させる。一実施形態において、リフト・オフ層３１６及びフォトレジスト層３１７が、パターン形成された誘電体材料層３１５を覆うが、パターン形成された誘電体材料層３１５の孔及び孔の周りの領域をＧＳＴ層３３０に露出させ、しかしパターン形成された誘電体材料層３１５の残部の全体がＧＳＴ層３３０で覆われることを許さないようにするために、用いられる。一実施形態において、リフト・オフ層３１６及びフォトレジスト層３１７は、スピンオンされ、ベークされる。一実施形態において、孔（単数又は複数）は、パターン形成された誘電体材料層の孔（単数又は複数）に位置合わせされたリソグラフィ・パターンを持つマスクを通してＵＶ光を照射することによって作られ、リフト・オフ層３１６は、現像液によってアンダーカットされる。
第３の実施形態において、図３（Ｅ）で、ＧＳＴ層３３０の上にＡｇ層３２０を堆積させ、直接接触させる。一実施形態において、Ａｇ層３２０は、２０ｎｍ未満の厚さを有する。代替的な一実施形態において、Ａｇ層３２０は、５ｎｍと１０ｎｍとの間の厚さを有する。一実施形態において、Ａｇ層３２０を、加熱蒸散を用いてＧＳＴ層３３０の上に堆積させる。一実施形態において、リフト・オフ層３１６及びフォトレジスト層３１７は、パターン形成された誘電体材料層３１５を覆うが、パターン形成された誘電体材料層３１５の孔及び孔の周りの領域をＧＳＴ層３３０に露出させ、しかしパターン形成された誘電体材料層３１５の残部の全体がＡｇ層３２０で覆われることを許さないようにするために、用いられる。一実施形態において、Ａｇ層３２０は、ＧＳＴ層３３０を覆うが、他のいずれの層も覆わない。一実施形態において、ＧＳＴ層３３０を堆積させると、ＧＳＴ層３３０は、種々の層の堆積の際に熱混合によってＡｇ層３２０と混合し、単一層（図示せず）を形成する。
第３の実施形態において、図３（Ｆ）で、Ａｇ層３２０の上に上部電極３４０を直接堆積させる。一実施形態において、リフト・オフ層３１６及びフォトレジスト層３１７は、パターン形成された誘電体材料層３１５を覆うが、孔及び孔の周りの領域を上部電極３４０に露出させるようにするために、用いられる。上部電極３４０は、第２の導電性材料で構成される。上部電極３４０を提供する第２の導電性材料は、導電性金属又は導電性金属窒化物とすることができる。本出願の一実施形態において、上部電極３５０は、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）又はタングステン（Ｗ）で構成することができる。幾つかの実施形態において、第２の導電性材料は、第１の導電性材料と組成的に同じ導電性材料である。一例において、下部電極３１０及び上部電極３４０は、いずれも窒化チタン（ＴｉＮ）で構成される。他の実施形態において、第２の導電性材料は、第１の導電性材料とは組成的に異なる導電性材料である。一例において、下部電極３１０は、窒化チタン（ＴｉＮ）で構成され、上部電極３４０は、窒化タンタル（ＴａＮ）で構成される。上部電極３４０は、１０ｎｍから１００ｎｍまでの厚さを有することができるが、他の厚さの上部電極３４０も考えられ、本出願において採用することができる。上部電極３４０は、例えば、化学蒸着（ＣＶＤ）、プラズマ強化化学蒸着（ＰＥＣＶＤ）、原子層堆積（ＡＬＤ）、物理蒸着（ＰＶＤ）又はスパッタリングを含む堆積プロセスによって形成することができる。
第３の実施形態において、図３（Ｇ）で、ＧＳＴ層３３０、Ａｇ層３２０、及び上部電極３４０の堆積が完了すると、リフト・オフ層３１６及びフォトレジスト層３１７が化学除去剤によって溶解され、余分なＧＳＴ層３３０、Ａｇ層３２０、及び上部電極３４０が除去される。
次に、本発明の第４の実施形態による、相変化メモリを生成する第４の方法を示す図４（Ａ）～（Ｆ）を参照する。この方法においては、Ａｇドープ・ゲルマニウム・アンチモン・テルル（ＧＳＴ）層を、上部電極と下部電極との間に堆積させる。図４（Ａ）～（Ｅ）を参照すると、下部電極４１０、パターン形成された誘電体層４１５、ＡｇドープＧＳＴ層４２０、及び上部電極４４０を含むメモリ構造を描いた（断面図による）図形が示されている。
ここでは行われないが、本発明は、上述のＡｇ及びＧＳＴの多層構造の代わりに、リセット抵抗ドリフトに対処するためにＡｇドープＧＳＴがＰＣＭ材料として使用される第４の実施形態を考慮する。図４（Ａ）は、メモリ構造の第１の層である基板４０５と、基板４０５の上に位置する電極４１０とを示す。第４の実施形態において、基板４０５は、導電性材料、非導電性材料又は半導体材料（例えば、シリコンなど）で構成される。下部電極４１０は、第１の導電性材料で構成される。下部電極４１０を提供する第１の導電性材料は、導電性金属又は導電性金属窒化物とすることができる。本出願の一実施形態において、下部電極４１０は、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）又はタングステン（Ｗ）で構成することができる。下部電極４１０は、１０ｎｍから１００ｎｍまでの厚さを有することができるが、他の厚さの下部電極４１０も考えられ、本出願において採用することができる。下部電極４１０は、例えば、化学蒸着（ＣＶＤ）、プラズマ強化化学蒸着（ＰＥＣＶＤ）、原子層堆積（ＡＬＤ）、物理蒸着（ＰＶＤ）又はスパッタリング、化学溶液又はメッキ、を含む堆積プロセスによって形成することができる。
第４の実施形態において、図４（Ｂ）は、例えば、二酸化シリコン又は窒化シリコンなどのブランケット誘電体材料層４１５を示す。ブランケット誘電体材料層４１５は、１０ｎｍから１００ｎｍまでの厚さを有することができるが、他の厚さのブランケット誘電体材料層４１５も考えられ、本出願において採用することができる。ブランケット誘電体材料層４１５は、例えば、化学蒸着（ＣＶＤ）、プラズマ強化化学蒸着（ＰＥＣＶＤ）、原子層堆積（ＡＬＤ）、物理蒸着（ＰＶＤ）又はスパッタリングを含む堆積プロセスによって形成することができる。
第４の実施形態において、図４（Ｃ）は、図４（Ｂ）の誘電体材料層４１５が１ミクロン又はそれより小さい横方向寸法の孔を有する誘電体材料層４１５を示しており、この誘電体材料層４１５は、ここでは、パターン形成された誘電体材料層４１５と呼ばれ、パターン形成された誘電体材料層４１５の上に層を配置することを可能にするものであり、上に配置されたこの層は、下部電極４１０と接触することができる。一実施形態において、パターン形成された誘電体材料層４１５に単一の孔を存在させることができる。代替的な一実施形態において、パターン形成された誘電体材料層４１５に１つより多くの孔を存在させることができる。さらに別の代替的な実施形態においては、どの孔も、パターン形成された誘電体材料層４１５の任意の場所に配置することができる。一実施形態において、孔は、光若しくは電子ビーム・リソグラフィ、若しくは、反応性プラズマエッチング、又はそれら両方によって生成することができる。
第４の実施形態、図４（Ｄ）において、下部電極４１０の上にＡｇドープＧＳＴ合金層４２０を堆積させ、直接接触させる。一実施形態において、ＡｇドープＧＳＴ層４２０は、２００ｎｍ未満の厚さを有する。ＡｇドープＧＳＴ合金層４２０は、（Ａｇ）を不純物（すなわち、ドーパント）元素として含むＧＳＴ合金で構成される。不純物は、ＰＣＭセルのリセット状態抵抗ドリフトを減少させるのに十分な量で、ＧＳＴ合金中に存在する。本出願の一実施形態において、ＡｇドープＧＳＴ合金層４２０は、５原子％から１５原子％までのドーパント濃度を有する。本出願の別の実施形態において、ＡｇドープＧＳＴ合金層４２０は、１０原子％から４５原子％までのドーパント濃度を有する。ＧＳＴ合金中のＡｇドーパント濃度を５原子％から４５原子％にすることによって、ＰＣＭセルのリセット状態抵抗ドリフトが減少する。
幾つかの実施形態において、ＡｇドープＧＳＴ合金層４２０は、ＡｇドープＧＳＴ合金層４２０の一方の表面からＡｇドープＧＳＴ合金層４２０の反対側の表面まで、均一なドーパント濃度を有する。他の実施形態において、ＡｇドープＧＳＴ合金層４２０は、傾斜するドーパント濃度を有する。幾つかの実施形態において、傾斜するドーパント濃度は、下部電極４１０とＡｇドープＧＳＴ合金層４２０との間に形成される界面及び上部電極４４０とＡｇドープＧＳＴ合金層４２０との間に形成される界面の両方から内部に向かって減少する。
一実施形態において、ＡｇドープＧＳＴ合金層４２０は、最初に非ＡｇドープＧＳＴ合金層を形成することによって、形成することができる。非ＡｇドープＧＳＴ合金層は、化学蒸着（ＣＶＤ）、プラズマ強化化学蒸着（ＰＥＣＶＤ）、原子層堆積（ＡＬＤ）、又は物理蒸着（ＰＶＤ）などの堆積プロセスを用いて形成することができる。次に、イオン注入、気相ドーピング又は犠牲材料層からのドーパント拡散を利用して、Ａｇイオンを非ＡｇドープＧＳＴ合金層に導入することができる。
別の実施形態において、ＡｇドープＧＳＴ合金層４２０は、Ａｇイオン又は原子が堆積プロセス自体の間に導入される堆積プロセスを用いて、形成することができる。
さらに別の実施形態において、ＡｇドープＧＳＴ合金層４２０は、最初に第１のＡｇ層を堆積させ、次に非ＡｇドープＧＳＴ合金層を堆積させ、その後に第２のＡｇ層を堆積させることによって、形成することができる。上で示され説明されたように、種々の層の堆積の際に熱混合によってＡｇドープＧＳＴ合金層が形成され、分離したＡｇ層は残らない。幾つかの実施形態において、第１のＡｇ層を省くことができる。他の実施形態において、第２のＡｇ層を省くことができる。第１のＡｇ層若しくは第２のＡｇ層又はその両方は、例えば、化学蒸着（ＣＶＤ）、プラズマ強化化学蒸着（ＰＥＣＶＤ）、原子層堆積（ＡＬＤ）、物理蒸着（ＰＶＤ）、スパッタリング、化学溶液堆積又はめっきを含む堆積プロセスを用いて形成することができる。非ＡｇドープＧＳＴ合金層は、化学蒸着（ＣＶＤ）、プラズマ強化化学蒸着（ＰＥＣＶＤ）、原子層堆積（ＡＬＤ）、又は物理蒸着（ＰＶＤ）などの堆積プロセスを用いて形成することができる。一実施形態において、第１のＡｇ層及び第２のＡｇ層が使用される場合、第１のＡｇ層及び第２のＡｇ層の厚さは、３ｎｍから１５ｎｍまでとすることができ、非ＡｇドープＧＳＴ合金層の厚さは、２０ｎｍから１５０ｎｍまでとすることができる。
第４の実施形態において、図４（Ｄ）で、ＡｇドープＧＳＴ層４２０が、パターン形成された誘電体材料層４１５及び下部電極４１０の露出した層の上に堆積され、直接接触する。一実施形態において、ＡｇドープＧＳＴ層４２０は、２００ｎｍ未満の厚さを有する。代替的な一実施形態において、ＧＳＴ層４２０は、２０ｎｍと５０ｎｍとの間の厚さを有する。一実施形態において、リフト・オフ層４１６及びフォトレジスト層４１７が、パターン形成された誘電体材料層４１５を覆うが、パターン形成された誘電体材料層４１５の孔及び孔の周りの領域をＡｇドープＧＳＴ合金層４２０に露出させ、しかしパターン形成された誘電体材料層４１５の残部の全体がＡｇドープＧＳＴ合金層４２０で覆われることを許さないようにするために、用いられる。一実施形態においてリフト・オフ層４１６及びフォトレジスト層４１７は、スピンオンされ、べークされる。一実施形態において、孔（単数又は複数）は、パターン形成された誘電体材料の孔（単数又は複数）に位置合わせされたリソグラフィ・パターンを持つマスクを通してＵＶ光を照射することによって作られ、リフト・オフ層４１６は、現像液によってアンダーカットされる。
第４の実施形態において、図４（Ｅ）で、ＡｇドープＧＳＴ合金層４２０の上に上部電極４４０を堆積させる。一実施形態において、リフト・オフ層４１６及びフォトレジスト層４１７は、パターン形成された誘電体材料層４１５を覆うが、孔及び孔の周りの領域を上部電極４４０に露出させるようにするために、用いられる。上部電極４４０は、第２の導電性材料で構成される。上部電極４４０を提供する第２の導電性材料は、導電性金属又は導電性金属窒化物とすることができる。本出願の一実施形態において、上部電極４４０は、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）又はタングステン（Ｗ）で構成することができる。幾つかの実施形態において、第２の導電性材料は、第１の導電性材料と組成的に同じ導電性材料である。一例において、下部電極４１０及び上部電極４４０は、いずれも窒化チタン（ＴｉＮ）で構成される。他の実施形態において、第２の導電性材料は、第１の導電性材料とは組成的に異なる導電性材料である。一例において、下部電極４１０は、窒化チタン（ＴｉＮ）で構成され、上部電極４４０は、窒化タンタル（ＴａＮ）で構成される。上部電極４４０は、１０ｎｍから１００ｎｍまでの厚さを有することができるが、他の厚さの上部電極４４０も考えられ、本出願において採用することができる。上部電極４４０は、例えば、化学蒸着（ＣＶＤ）、プラズマ強化化学蒸着（ＰＥＣＶＤ）、原子層堆積（ＡＬＤ）、物理蒸着（ＰＶＤ）又はスパッタリングを含む堆積プロセスによって形成することができる。
第４の実施形態において、図４（Ｆ）で、ＡｇドープＧＳＴ合金層４２０及び上部電極４４０の堆積が完了すると、リフト・オフ層４１６及びフォトレジスト層４１７が化学除去剤によって溶解され、余分なＡｇドープＧＳＴ合金層４２０及び上部電極４４０が除去される。
上述の４つの実施形態のいずれにおいても、ＰＣＭ構造を、第１及び第２の導電性金属含有構造の間に配置されるＰＣＭ材料スタックのアレイに形成して、最終的な構造を形成することができる。ここで、第１の導電性金属含有構造は、半導体基板の上又は内部に１つ又は複数の半導体デバイスを含む前工程（ＦＥＯＬ）レベルを含むことができる基板の上に、配置することができる。代替的に、基板は、ＦＥＯＬレベルの上に配置される後工程（ＢＥＯＬ）レベルを含むことができる。ＢＥＯＬレベルは、１つ又は複数の導電性構造が内部に埋め込まれた相互接続誘電体材料を含む１つ又は複数の相互接続レベルを含む。
幾つかの実施形態において、最終的な構造は、さらに、各々の第１の導電性金属含有構造と各々のＰＣＭスタックとの間に配置されるセレクタ含有層を含むことができる。各々のセレクタ含有層は、例えば、ダイオード又は閾値スイッチング・デバイスを含む。代替的に、セレクタ含有層は、構造から省くことができる。最終的な構造は、４つの実施形態において上述したようにＡｇ、ＧＳＴ、及び/又はＡｇドープＧＳＴをＰＣＭ材料として用いて形成されるＰＣＭ材料構造を除いて、当業者には周知のプロセス技術を用いて形成することができる。示されてはいないが、最終的な構造は、基板の上に形成された１つ又は複数の相互接続誘電体材料層に埋め込むことができる。
Claims (13)
- 相変化メモリ（ＰＣＭ）を作製する方法であって、
基板の上に下部電極を堆積させることと、
前記下部電極の上に誘電体材料層を堆積させることと、
前記誘電体材料層に孔を生成することと、
前記誘電体材料層の残部の上にリフト・オフ層をスピンオン及びベークすることと、
前記リフト・オフ層の上にフォトレジスト層をスピンオン及びベークすることと、
前記誘電体材料層の前記孔の上方に開口を生成するためにＵＶリソグラフィを行うことと、
前記下部電極並びに前記誘電体材料層の前記残部及び前記フォトレジスト層の上に、Ａｇ層及びゲルマニウム・アンチモン・テルル（ＧＳＴ）層の一方を堆積させることと、
前記Ａｇ層及び前記ＧＳＴ層の前記一方の上に、前記Ａｇ層及び前記ＧＳＴ層の他方を堆積させることと、
前記Ａｇ層及び前記ＧＳＴ層の前記他方の上に上部電極を堆積させることと、
前記フォトレジスト層の上に位置する前記Ａｇ層、前記ＧＳＴ層、及び前記上部電極のスタックを、前記フォトレジスト層及び前記リフト・オフ層と共に除去することと
を含む方法。 - 前記下部電極並びに前記誘電体材料層の前記残部及び前記フォトレジスト層の上に、前記Ａｇ層を堆積させることと、
前記Ａｇ層の上に前記ＧＳＴ層を堆積させることと、
前記ＧＳＴ層の上に上部電極を堆積させることと
を含む、請求項１に記載の方法。 - 前記下部電極並びに前記誘電体材料層の前記残部及び前記フォトレジスト層の上に、第１のＡｇ層を堆積させることと、
前記第１のＡｇ層の上にゲルマニウム・アンチモン・テルル（ＧＳＴ）層を堆積させることと、
前記ＧＳＴ層の上に第２のＡｇ層を堆積させることと、
前記第２のＡｇ層の上に上部電極を堆積させることと、
前記フォトレジスト層の上に位置する前記第１のＡｇ層、前記ＧＳＴ層、前記第２のＡｇ層、及び前記上部電極を、前記フォトレジスト層及び前記リフト・オフ層と共に除去することと
を含む、請求項２に記載の方法。 - 前記第１のＡｇ層、前記ＧＳＴ層、及び前記第２のＡｇ層の堆積の際に、３つの層のすべてが、熱混合によってＡｇドープＧＳＴ合金層を生成することができる、請求項３に記載の方法。
- 前記第１のＡｇ層及び前記第２のＡｇ層は、２０ｎｍ未満の厚さを有する、請求項３に記載の方法。
- 前記第１のＡｇ層及び前記第２のＡｇ層は、５ｎｍと１０ｎｍとの間の厚さを有する、請求項３に記載の方法。
- 前記下部電極並びに前記誘電体材料層の前記残部及び前記フォトレジスト層の上に、前記ＧＳＴ層を堆積させることと、
前記ＧＳＴ層の上に前記Ａｇ層を堆積させることと、
前記Ａｇ層の上に上部電極を堆積させることと、
前記フォトレジスト層の上に位置する前記ＧＳＴ層、前記Ａｇ層、及び前記上部電極を、前記フォトレジスト層及び前記リフト・オフ層と共に除去することと
を含む、請求項１に記載の方法。 - 前記ＧＳＴ層及び前記Ａｇ層の堆積の際に、両方の層が、熱混合によってＡｇドープＧＳＴ合金層を生成することができる、請求項２又は請求項７に記載の方法。
- 前記Ａｇ層は、２０ｎｍ未満の厚さを有する、請求項２又は請求項７に記載の方法。
- 前記Ａｇ層は、５ｎｍと１０ｎｍとの間の厚さを有する、請求項２又は請求項７に記載の方法。
- 前記ＧＳＴ層は、２００ｎｍ未満の厚さを有する、請求項２、請求項３、及び請求項７のいずれか１項に記載の方法。
- 前記ＧＳＴ層は、２０ｎｍと５０ｎｍとの間の厚さを有する、請求項２、請求項３、及び請求項７のいずれか１項に記載の方法。
- 前記孔は、１ミクロン又はそれより小さい横方向寸法を有する、請求項２、請求項３、及び請求項７のいずれか１項に記載の方法。
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