JP2023167804A - スイッチ制御装置、スイッチング電源 - Google Patents

Abstract

【課題】スイッチング電源におけるピーク電流の変動を抑える。
【解決手段】例えば、スイッチ制御装置１は、スイッチ素子Ｍ１に印加される入力電圧Ｖｉｎに応じて遅延時間ｔｃｐを設定する（＝遅延時間設定信号ＤＬＹを生成する）ように構成された遅延時間設定回路１０と、オン状態のスイッチ素子Ｍ１に流れる出力電流Ｉｐに応じた電流検出信号Ｖｃｓを生成するように構成された電流検出回路２０と、電流検出信号Ｖｃｓと閾値Ｖｔｈを比較するように構成された比較回路３０と、電流検出信号Ｖｃｓが閾値Ｖｔｈを上回ってから遅延時間ｔｃｐが経過したときにスイッチ素子Ｍ１をオフ状態とする制御信号Ｓ１を生成するように構成された論理回路４０と、制御信号Ｓ１に応じてスイッチ素子Ｍ１を駆動するように構成された駆動回路５０と、を備える。
【選択図】図１

Description

本開示は、スイッチ制御装置及びこれを用いたスイッチング電源に関する。

例えば、絶縁型のスイッチング電源に用いられる電源制御ＩＣは、１次側のパワースイッチ（Ｓｉ－ＭＯＳＦＥＴ［metal oxide semiconductor field effect transistor］、ＳｉＣ－ＭＯＳＦＥＴ又はＧａＮ－ＨＥＭＴ［high electron mobility transistor］など）に流れる１次電流をモニターし、１次電流が閾値に達した時点でパワースイッチをオフするように電流制御を行うことが一般的である。

ただし、電源制御ＩＣにおいて、１次電流が閾値に達したことが検出されて、パワースイッチをオフするための制御信号が出力されてから、パワースイッチが実際にオフされるまでには、寄生容量及び信号伝搬遅延などに起因する遅延時間が存在する。

そのため、実際にパワースイッチに流れる１次電流のピーク値は、上記の遅延時間に流れる超過量だけ閾値を上回る。この超過量は、入力電圧の電圧値及びトランスを形成する１次コイルのインダクタンス値に依存して変動する。そこで、従来の電源制御ＩＣには、ピーク電流補正機能が組み込まれている。

なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。

特開２０１６－０８２８１８号公報

確かに、従来のピーク電流補正機能によれば、入力電圧の変化に伴う超過量の変化を補正することができる。しかしながら、理想的な効果（実際の１次電流のピーク値が入力電圧にほぼ依存しないように補正する効果）は、トランスを形成する１次コイルのインダクタンス値が或る狭い範囲内に収まっているという条件でしか得られない。

そのため、１次コイルのインダクタンス値のバラツキが大きい場合、又は、電源制御ＩＣが適用されるアプリケーションの仕様により１次コイルのインダクタンス値の設計範囲が広い場合には、従来技術の効果が大幅に悪化し、全入力電圧範囲における１次電流のピーク変動が大きくなってしまう。

なお、スイッチング電源を用いたアプリケーションを設計する場合、全入力電圧範囲における１次電流の最大ピーク値（ワーストケース）に対して適切なマージンを持つようにパワースイッチを含むパワーデバイスの選択を行う必要がある。

従って、ピーク電流補正機能の効果が悪化する場合、過剰なスペックのパワーデバイスを選択せざるを得ず、コストアップ及びアプリケーション全体の信頼性低下に繋がる。

上記では、絶縁型のスイッチング電源について言及したが、非絶縁型（Buck、または、Buck-boost等）でも同様の問題が生じ得る。

例えば、本明細書中に開示されているスイッチ制御装置は、スイッチ素子に印加される入力電圧に応じて遅延時間を設定するように構成された遅延時間設定回路と、オン状態の前記スイッチ素子に流れる出力電流に応じた電流検出信号を生成するように構成された電流検出回路と、前記電流検出信号と閾値を比較するように構成された比較回路と、前記電流検出信号が前記閾値を上回ってから前記遅延時間が経過したときに前記スイッチ素子をオフ状態とする制御信号を生成するように構成された論理回路と、前記制御信号に応じて前記スイッチ素子を駆動するように構成された駆動回路と、を備える。

なお、その他の特徴、要素、ステップ、利点、及び、特性については、以下に続く発明を実施するための形態及びこれに関する添付の図面によって、さらに明らかとなる。

本開示によれば、スイッチング電源におけるピーク電流の変動を抑えることができる。

図１は、スイッチング電源の全体構成を示す図である。 図２は、スイッチ制御装置の第１実施形態を示す図である。 図３は、スイッチ制御装置の第２実施形態を示す図である。 図４は、スイッチ制御装置の第３実施形態を示す図である。 図５は、遅延時間設定動作の一例を示す図である。 図６は、入力電圧と遅延時間との関係を示す図である。

＜スイッチング電源＞
図１は、スイッチング電源の全体構成を示す図である。本構成例のスイッチング電源Ｘは、１次回路系と２次回路系との間を電気的に絶縁しつつ、１次回路系に入力される入力電圧Ｖｉｎから所望の出力電圧Ｖｏｕｔを生成して２次回路系に出力するフライバック型の絶縁ＤＣ／ＤＣコンバータである。

本図に即して述べると、スイッチ制御装置１と、キャパシタＣ１～Ｃ３と、ダイオードＤ１及びＤ２と、スイッチ素子Ｍ１（本図ではＮＭＯＳＦＥＴ）と、抵抗Ｒ１と、トランスＴＲ１と、を備える。ただし、キャパシタＣ２、ダイオードＤ１、及び、抵抗Ｒ１は、省略しても構わない。また、スイッチング電源Ｘに交流の入力電圧Ｖａｃが供給される場合には、交流の入力電圧Ｖａｃを直流の入力電圧Ｖｉｎに変換する整流回路（ダイオードブリッジなど）を前段に設けてもよい。

トランスＴＲは、相互に磁気結合されるように構成された１次コイルＬｐ及び２次コイルＬｓを含む。１次コイルＬｐ及び２次コイルＬｓそれぞれの巻数Ｎｐ及びＮｓについては、所望の出力電圧Ｖｏｕｔ（＝Ｖｉｎ×（Ｎｓ／Ｎｐ）×（Ｔｏｎ／Ｔｏｆｆ）、ただしＴｏｎ及びＴｏｆｆはスイッチ素子Ｍ１のオン期間及びオフ期間）が得られるように任意に調整すればよい。例えば、巻数Ｎｐが多いほど又は巻数Ｎｓが少ないほど出力電圧Ｖｏｕｔは低くなり、逆に、巻数Ｎｐが少ないほど又は巻数Ｎｓが多いほど出力電圧Ｖｏｕｔは高くなる。

キャパシタＣ１並びにＣ２、抵抗Ｒ１及び１次コイルＬｐそれぞれの第１端は、いずれもノードｎ１に接続されている。キャパシタＣ１の第２端は、ノードｎ２に接続されている。キャパシタＣ２及び抵抗Ｒ１それぞれの第２端は、いずれもダイオードＤ１のカソードに接続されている。ダイオードＤ１のアノードと１次コイルＬｐの第２端は、いずれもスイッチ素子Ｍ１のドレインに接続されている。スイッチ素子Ｍ１のゲートは、ゲート駆動信号Ｇ１の印加端に接続されている。ノードｎ１とノードｎ２との間には、入力電圧Ｖｉｎが印加されている。

２次コイルＬｓの第１端は、ダイオードＤ２のアノードに接続されている。ダイオードＤ２のカソードとキャパシタＣ２の第１端は、いずれもノードｎ３に接続されている。２次コイルＬｓ及びキャパシタＣ３それぞれの第２端は、いずれもノードｎ４に接続されている。ノードｎ３とノードｎ４との間には、出力電圧Ｖｏｕｔが印加されている。

スイッチ素子Ｍ１は、ノードｎ１（＝入力電圧Ｖｉｎの印加端）から１次コイルＬｐを介してノードｎ２（＝１次回路系の接地端）に至る電流経路をゲート駆動信号Ｇ１に応じて導通／遮断することにより、１次コイルＬｐに流れる１次電流Ｉｐをオン／オフする。スイッチ素子Ｍ１がＮＭＯＳＦＥＴである場合、スイッチ素子Ｍ１は、ゲート駆動信号Ｇ１がハイレベルであるときにオン状態となり、ゲート駆動信号Ｇ１がローレベルであるときにオフ状態となる。

スイッチング電源Ｘの基本動作について簡単に説明する。スイッチ素子Ｍ１のオン期間Ｔｏｎには、ノードｎ１から１次コイルＬｐ及びスイッチ素子Ｍ１を介してノードｎ２に向けた１次電流Ｉｐが流れるので、１次コイルＬｐに電気エネルギが蓄えられる。

その後、スイッチ素子Ｍ１がオフされると、１次コイルＬｐと磁気結合された２次コイルＬｓに誘起電圧が発生し、２次コイルＬｓからダイオードＤ２及びキャパシタＣ３を介してノードｎ４に向けた２次電流Ｉｓが流れる。このとき、ノードｎ３には、２次コイルＬｓの誘起電圧を整流及び平滑した出力電圧Ｖｏｕｔが印加される。

以降も、スイッチ素子Ｍ１がオン／オフされることにより、上記と同様のスイッチング出力動作が繰り返される。

このように、本構成例のスイッチング電源Ｘによれば、１次回路系と２次回路系との間を電気的に絶縁しつつ、入力電圧Ｖｉｎから所望の出力電圧Ｖｏｕｔが生成される。

＜スイッチ制御装置（機能ブロック）＞
引き続き、図１を参照しながら、スイッチ制御装置１について詳細に説明する。本構成例のスイッチ制御装置１は、１次回路系に設けられてスイッチング電源Ｘの制御主体となる半導体装置（いわゆる電源制御ＩＣ）である。

本図に即して述べると、スイッチ制御装置１は、遅延時間設定回路１０と、電流検出回路２０と、比較回路３０と、論理回路４０と、駆動回路５０と、分圧回路６０を備える。

遅延時間設定回路１０は、スイッチ素子Ｍ１に印加される入力電圧Ｖｉｎ（本図では、入力電圧Ｖｉｎの分圧電圧Ｖｄｉｖ）に応じて遅延時間設定信号ＤＬＹを生成することにより、遅延時間ｔｃｐ（詳細は後述）を設定する。より具体的に述べると、遅延時間設定回路１０は、入力電圧Ｖｉｎが高いほど遅延時間ｔｃｐを短縮し、入力電圧Ｖｉｎが低いほど遅延時間ｔｃｐを延長する。

電流検出回路２０は、例えばスイッチ素子Ｍ１のソースとノードｎ２との間に接続されており、オン状態のスイッチ素子Ｍ１に流れる１次電流Ｉｐ（＝出力電流に相当）に応じた電流検出信号Ｖｃｓを生成する。例えば、電流検出信号Ｖｃｓは、１次電流Ｉｐが大きいほど高くなり、１次電流Ｉｐが小さいほど低くなる電圧信号であってもよい。

比較回路３０は、電流検出信号Ｖｃｓと閾値Ｖｔｈとを比較することにより、電流制限信号ＣＳＬＩＭを生成する。例えば、電流制限信号ＣＳＬＩＭは、電流検出信号Ｖｃｓが閾値Ｖｔｈよりも低いときにローレベルとなり、電流検出信号Ｖｃｓが閾値Ｖｔｈよりも高いときにハイレベルとなる２値信号であってもよい。

論理回路４０は、電流検出信号Ｖｃｓが閾値Ｖｔｈを上回ってから遅延時間ｔｃｐが経過したときにスイッチ素子Ｍ１をオフ状態とするようにゲート制御信号Ｓ１を生成する。

駆動回路５０は、ゲート制御信号Ｓ１に応じてゲート駆動信号Ｇ１を生成することによりスイッチ素子Ｍ１を駆動する。

分圧回路６０は、入力電圧Ｖｉｎの分圧電圧Ｖｄｉｖを生成して遅延時間設定回路１０に出力する。

上記の機能ブロックを備えるスイッチ制御装置１であれば、入力電圧Ｖｉｎをモニタして遅延時間ｔｃｐを制御することにより、実際の１次電流Ｉｐのピーク値が入力電圧Ｖｉｎにほぼ依存しないように補正することが可能となる。以下では、スイッチ制御装置１の具体的な回路構成及び動作について詳述する。

＜スイッチ制御装置（第１実施形態）＞
図２は、スイッチ制御装置１の第１実施形態を示す図である。本実施形態のスイッチ制御装置１では、図１の遅延時間設定回路１０と分割回路６０の具体例が描写されている。

本図に即して述べると、遅延時間設定回路１０は、バッファ１１と、カレントミラー１２及び１３と、コンパレータ１４と、トランジスタ１５及び１６（本図ではいずれもＮＭＯＳＦＥＴ）と、抵抗１７及び１８と、キャパシタ１９と、を含む。

なお、上記構成要素のうち、バッファ１１、カレントミラー１２並びに１３、トランジスタ１５及び抵抗１７は、入力電圧Ｖｉｎに応じた基準電流Ｉ１～Ｉ４を生成する基準電流生成部１０ｘとして機能する。抵抗１８は、基準電流Ｉ３（∝Ｉ１）を電流／電圧変換して基準電圧Ｖｒｅｆを生成する基準電圧生成部１０ｙとして機能する。トランジスタ１６及びキャパシタ１９は、基準電流Ｉ４（∝Ｉ１）を用いたキャパシタ１９の充放電によりスロープ電圧Ｖｓｌｐを生成するスロープ電圧生成部１０ｚとして機能する。

バッファ１１の非反転入力端（＋）は、分圧電圧Ｖｄｉｖの印加端に接続されている。バッファ１１の反転入力端（－）は、帰還電圧Ｖｆｂの印加端（＝トランジスタ１５のソースと抵抗１７の第１端との接続ノード）に接続されている。バッファ１１の出力端は、トランジスタ１５のゲートに接続されている。このように接続されたバッファ１１は、分圧電圧Ｖｄｉｖと帰還電圧Ｖｆｂとの差分が０となるように、言い換えれば、帰還電圧Ｖｆｂが分圧電圧Ｖｄｉｖと一致するように、トランジスタ１５のゲート制御を行う。

トランジスタ１５のドレインは、カレントミラー１２の入力端（＝基準電流Ｉ１の入力端）に接続されている。トランジスタ１５のソースと抵抗１７の第１端は、いずれも帰還電圧Ｖｆｂの印加端としてバッファ１１の反転入力端（－）に接続されている。抵抗１７の第２端は、接地端に接続されている。このように、トランジスタ１５及び抵抗１７は、基準電流Ｉ１が流れる電流経路上で直列に接続されており、相互間の接続ノードから基準電流Ｉ１に応じた帰還電圧Ｖｆｂ（＝Ｉ１×Ｒ１７、ただしＲ１７は抵抗１７の抵抗値）を出力する。従って、基準電流Ｉ１（＝Ｖｄｉｖ／Ｒ１７）は、入力電圧Ｖｉｎが高いほど大きくなり、入力電圧Ｖｉｎが低いほど小さくなる。

カレントミラー１２は、基準電流Ｉ１を複製して基準電流Ｉ２及びＩ４を生成し、基準電流Ｉ２をカレントミラー１３に出力するとともに、基準電流Ｉ４をスロープ電圧生成部１０ｚ（＝トランジスタ１６及びキャパシタ１９）に出力する。

カレントミラー１３は、基準電流Ｉ２を複製して基準電流Ｉ３を生成し、基準電流Ｉ３を基準電圧生成部１０ｙ（＝抵抗１８）に出力する。

抵抗１８の第１端は、入力電圧Ｖｉｎに依存しない定電圧Ｖｒｅｇの印加端に接続されている。抵抗１８の第２端は、カレントミラー１３の出力端（＝基準電流Ｉ３の出力端）に接続されている。従って、抵抗１８の第２端には、基準電流Ｉ３を電流／電圧変換した基準電圧Ｖｒｅｆ（＝Ｖｒｅｇ－Ｉ３×Ｒ１８、ただしＲ１８は抵抗１８の抵抗値）が生成される。なお、基準電流Ｉ３は、入力電圧Ｖｉｎが高いほど大きくなり、入力電圧Ｖｉｎが低いほど小さくなる。従って、基準電圧Ｖｒｅｆは、入力電圧Ｖｉｎが高いほど引き下げられ、入力電圧Ｖｉｎが低いほど引き上げられる。すなわち、基準電圧Ｖｒｅｆは、入力電圧Ｖｉｎに応じて電圧値が変化する。

トランジスタ１６のドレインとキャパシタ１９の第１端は、いずれもカレントミラー１２の出力端（＝基準電流Ｉ４の出力端）に接続されている。トランジスタ１６のソースとキャパシタ１９の第２端は、いずれも接地端に接続されている。トランジスタ１６のゲートは、反転電流制限信号ＣＳＬＩＭＢの印加端に接続されている。なお、反転電流制限信号ＣＳＬＩＭＢは、電流制限信号ＣＳＬＩＭの論理レベルを反転させた信号である。トランジスタ１６は、反転電流制限信号ＣＳＬＩＭＢがローレベルであるときにオフ状態となり、反転電流制限信号ＣＳＬＩＭＢがハイレベルであるときにオン状態となる。

トランジスタ１６がオフ状態であるときには、キャパシタ１９が基準電流Ｉ４によって充電される。その結果、キャパシタ１９の第１端から引き出されるスロープ電圧Ｖｓｌｐは、基準電流Ｉ４に応じた傾きで上昇していく。一方、トランジスタ１６がオン状態であるときには、キャパシタ１９の両端間がトランジスタ１６を介してショートされる。従って、キャパシタ１９に蓄えられた電荷が放電されるので、スロープ電圧Ｖｓｌｐが０Ｖにリセットされる。このように、スロープ電圧Ｖｓｌｐは、反転電流制限信号ＣＳＬＩＭＢに同期したスロープ波形（鋸波形）となる。

なお、基準電流Ｉ４は、入力電圧Ｖｉｎが高いほど大きくなり、入力電圧Ｖｉｎが低いほど小さくなる。従って、スロープ電圧Ｖｓｌｐの傾きは、入力電圧Ｖｉｎが高いほど大きくなり、入力電圧Ｖｉｎが低いほど小さくなる。すなわち、スロープ電圧Ｖｓｌｐは、入力電圧Ｖｉｎに応じて傾きが変化する。

コンパレータ１４は、反転入力端（－）に入力される基準電圧Ｖｒｅｆと、非反転入力端（＋）に入力されるスロープ電圧Ｖｓｌｐとを比較することにより、遅延時間設定信号ＤＬＹを生成する。遅延時間設定信号ＤＬＹは、基準電圧Ｖｒｅｆがスロープ電圧Ｖｓｌｐよりも高いときにローレベルとなり、基準電圧Ｖｒｅｆがスロープ電圧Ｖｓｌｐよりも低いときにハイレベルとなる。なお、遅延時間設定信号ＤＬＹは、論理回路４０における遅延時間ｔｃｐの設定処理、より具体的には、遅延時間ｔｃｐの満了タイミングを設定するためのトリガ信号として用いられる（詳細は後述）。

分圧回路６０は、抵抗６１及び６２を含む。抵抗６１及び６２は、入力電圧Ｖｉｎの印加端と接地端との間に直列接続されており、相互間の接続ノードから分圧電圧Ｖｄｉｖを出力する。なお、入力電圧Ｖｉｎが遅延時間設定回路１０の入力ダイナミックレンジに収まっている場合には、必ずしも分圧回路６０を設ける必要はなく、遅延時間設定回路１０に入力電圧Ｖｉｎを直接入力しても構わない。

＜スイッチ制御装置（第２実施形態）＞
図３は、スイッチ制御装置１の第２実施形態を示す図である。本実施形態のスイッチ制御装置１は、先出の第１実施形態（図２）を基本としつつ、基準電流生成部１０ｘの内部構成に変更が加えられている。

本図に即して述べると、基準電流生成部１０ｘは、先出のバッファ１１、カレントミラー１２並びに１３、トランジスタ１５及び抵抗１７に代えて、ＡＤコンバータ１Ａと、ロジック１Ｂと、ＤＡコンバータ１Ｃと、電流源１Ｄ及び１Ｅと、を含む。

ＡＤコンバータ１Ａは、入力電圧Ｖｉｎに応じたアナログ入力信号ＡＩ（＝分圧電圧Ｖｄｉｖ）をデジタル入力信号ＤＩに変換する。

ロジック１Ｂは、デジタル入力信号ＤＩからデジタル出力信号ＤＯを生成する。なお、デジタル出力信号ＤＯは、電流源ＩＤ及びＩＥでそれぞれ生成される基準電流Ｉ３及びＩ４の電流値に関する情報を含む。

ＤＡコンバータ１Ｃは、デジタル出力信号ＤＯをアナログ出力信号ＡＯに変換する。

電流源１Ｄは、アナログ出力信号ＡＯに応じた基準電流Ｉ３を生成して基準電圧生成部１０ｙ（＝抵抗１８）に出力する。

電流源１Ｅは、アナログ出力信号ＡＯに応じた基準電流Ｉ４を生成してスロープ電圧生成部１０ｚ（＝トランジスタ１６及びキャパシタ１９）に出力する。

このように、基準電流生成部１０ｘは、先出のアナログ方式（図２）に代えて、デジタル方式としても構わない。

＜スイッチ制御装置（第３実施形態）＞
図４は、スイッチ制御装置１の第３実施形態を示す図である。本実施形態のスイッチ制御装置１では、図１の電流検出回路２０、比較回路３０、論理回路４０及び駆動回路５０それぞれの具体例が描写されている。

本図に即して述べると、電流検出回路２０は、センス抵抗２１を含む。センス抵抗２１は、スイッチ素子Ｍ１のソースと接地端との間に接続されており、その両端間電圧を電流検出信号Ｖｃｓとして出力する。従って、電流検出信号Ｖｃｓ（＝Ｉｐ×Ｒ２１、ただしＲ２１はセンス抵抗２１の抵抗値）は、１次電流Ｉｐが大きいほど高くなり、１次電流Ｉｐが小さいほど低くなる。

比較回路３０は、コンパレータ３１を含む。コンパレータ３１は、非反転入力端（＋）に入力される電流検出信号Ｖｃｓと、反転入力端（－）に入力される閾値Ｖｔｈとを比較することにより、電流制限信号ＣＳＬＩＭを生成する。従って、電流制限信号ＣＳＬＩＭは、電流検出信号Ｖｃｓが閾値Ｖｔｈよりも高いときにハイレベルとなり、電流検出信号Ｖｃｓが閾値Ｖｔｈよりも低いときにローレベルとなる。

なお、電流制限信号ＣＳＬＩＭは、論理回路４０に出力されるとともに、インバータ１Ｆにも出力されている。インバータ１Ｆは、電流制限信号ＣＳＬＩＭの論理レベルを反転することにより、反転電流制限信号ＣＳＬＩＭＢを生成する。従って、反転電流制限信号ＣＳＬＩＭＢは、電流制限信号ＣＳＬＩＭがハイレベルであるときにローレベルとなり、電流制限信号ＣＳＬＩＭがローレベルであるときにハイレベルとなる。

論理回路４０は、ＡＮＤゲート４１とＲＳフリップフロップ４２を含む。

ＡＮＤゲート４１は、遅延時間設定信号ＤＬＹと電流制限信号ＣＳＬＩＭの論理積演算を行うことによりリセット信号ＲＳＴを生成する。従って、リセット信号ＲＳＴは、遅延時間設定信号ＤＬＹと電流制限信号ＣＳＬＩＭの少なくとも一方がローレベルであるときにローレベルとなり、遅延時間設定信号ＤＬＹと電流制限信号ＣＳＬＩＭの双方がハイレベルであるときにハイレベルとなる。

ＲＳフリップフロップ４２は、セット端（Ｓ）に入力されるセット信号ＳＥＴとリセット端（Ｒ）に入力されるリセット信号ＲＳＴに応じて、出力端（Ｑ）から出力されるゲート制御信号Ｓ１の論理レベルを切り替える。例えば、ゲート制御信号Ｓ１は、セット信号ＳＥＴのパルスエッジ（例えば立ち上がりエッジ）をトリガとしてハイレベルにセットされ、リセット信号ＲＳＴのパルスエッジ（例えば立ち上がりエッジ）をトリガとしてローレベルにリセットされる。

駆動回路５０は、ゲートドライバ５１を含む。ゲートドライバ５１は、ゲート制御信号Ｓ１の入力を受けてゲート駆動信号Ｇ１を生成する。ゲート駆動信号Ｇ１は、例えば、ゲート制御信号Ｓ１がハイレベルであるときにハイレベルとなり、ゲート制御信号Ｓ１がローレベルであるときにローレベルとなる。

＜遅延時間設定動作＞
図５は、遅延時間設定動作の一例を示す図であり、上から順に、入力電圧Ｖｉｎ、セット信号ＳＥＴ、リセット信号ＲＳＴ、反転電流制限信号ＣＳＬＩＭＢ、スロープ電圧Ｖｓｌｐ（実線）並びに基準電圧Ｖｒｅｆ（破線）、ゲート制御信号Ｓ１、ゲート駆動信号Ｇ１、及び、電流検出信号Ｖｃｓが描写されている。

まず、時刻ｔ１～ｔ５を参照しながら、入力電圧Ｖｉｎが変動許容範囲の下限値Ｖｉｎ１である場合について詳細に説明する。

時刻ｔ１において、セット信号ＳＥＴがハイレベルに立ち上がると、ゲート制御信号Ｓ１がハイレベルにセットされるので、ゲート駆動信号Ｇ１がハイレベルに立ち上がる。その結果、スイッチ素子Ｍ１がオン状態となり、１次電流Ｉｐが流れ始めるので、電流検出信号Ｖｃｓが１次電流Ｉｐに応じた傾きで上昇していく。なお、入力電圧Ｖｉｎが変動許容範囲の下限値Ｖｉｎ１である場合には、１次電流Ｉｐが最も小さくなるので、電流検出信号Ｖｃｓの傾きが最も小さくなる。

時刻ｔ２において、電流検出信号Ｖｃｓが閾値Ｖｔｈよりも高くなると、反転電流制限信号ＣＳＬＩＭＢがハイレベルからローレベルに立ち下がる。その結果、スロープ電圧生成部１０ｚのトランジスタ１６がオフ状態となるので、キャパシタ１９の充電が開始されて、スロープ電圧Ｖｓｌｐが基準電流Ｉ４（延いては入力電圧Ｖｉｎ）に応じた傾きで上昇し始める。

時刻ｔ３において、スロープ電圧Ｖｓｌｐが基準電圧Ｖｒｅｆを上回ると、遅延時間設定信号ＤＬＹ（不図示）がハイレベルに立ち上がり、延いては、リセット信号ＲＳＴがハイレベルに立ち上がる。その結果、ゲート制御信号Ｓ１がローレベルにリセットされる。このように、ゲート制御信号Ｓ１は、電流検出信号Ｖｃｓが閾値Ｖｔｈを上回った時点で即座にローレベル（＝スイッチ素子Ｍ１をオフ状態とするように指示するための論理レベル）に立ち下げられるのではなく、電流検出信号Ｖｃｓが閾値Ｖｔｈを上回ってから遅延時間ｔｃｐ（＝時刻ｔ２～ｔ３）が経過した時点でローレベルに立ち下げられる。

なお、入力電圧Ｖｉｎが変動許容範囲の下限値Ｖｉｎ１である場合には、基準電圧Ｖｒｅｆが最も高くなり、かつ、スロープ電圧Ｖｓｌｐの傾きが最も小さくなる。従って、スロープ電圧Ｖｓｌｐが上昇し始めてから基準電圧Ｖｒｅｆを上回るまでの所要時間、すなわち、上記の遅延時間ｔｃｐが最も長くなる（ｔｃｐ＝ｔｃｐ１）。

時刻ｔ４において、時刻ｔ３から固有遅延時間ｔｄｌｙ０が経過すると、ゲート駆動信号Ｇ１がローレベルに立ち下がる。その結果、スイッチ素子Ｍ１がオフ状態となり、１次電流Ｉｐが遮断されるので、電流検出信号Ｖｃｓが０Ｖまで低下する。なお、固有遅延時間ｔｄｌｙ０は、寄生容量及び信号伝搬遅延などに起因するＩＣ固有の固定長である。

このように、入力電圧Ｖｉｎが変動許容範囲の下限値Ｖｉｎ１である場合、電流検出信号Ｖｃｓが閾値Ｖｔｈを上回ってから実際にスイッチ素子Ｍ１がオフ状態となるまでの総遅延時間はｔｃｐ１＋ｔｄｌｙ０となる。また、このとき、閾値Ｖｔｈに対する電流検出信号Ｖｃｓの超過量はΔ１となる。

次に、時刻ｔ６～ｔ１０を参照しながら、入力電圧Ｖｉｎが変動許容範囲の上限値Ｖｉｎ２である場合について詳細に説明する。

時刻ｔ７において、セット信号ＳＥＴがハイレベルに立ち上がると、ゲート制御信号Ｓ１がハイレベルにセットされるので、ゲート駆動信号Ｇ１がハイレベルに立ち上がる。その結果、スイッチ素子Ｍ１がオン状態となり、１次電流Ｉｐが流れ始めるので、電流検出信号Ｖｃｓが１次電流Ｉｐに応じた傾きで上昇していく。なお、入力電圧Ｖｉｎが変動許容範囲の上限値Ｖｉｎ２である場合には、１次電流Ｉｐが最も大きくなるので、電流検出信号Ｖｃｓの傾きが最も大きくなる。

時刻ｔ８において、電流検出信号Ｖｃｓが閾値Ｖｔｈよりも高くなると、反転電流制限信号ＣＳＬＩＭＢがハイレベルからローレベルに立ち下がる。その結果、スロープ電圧生成部１０ｚのトランジスタ１６がオフ状態となるので、キャパシタ１９の充電が開始されて、スロープ電圧Ｖｓｌｐが基準電流Ｉ４（延いては入力電圧Ｖｉｎ）に応じた傾きで上昇し始める。

時刻ｔ９において、スロープ電圧Ｖｓｌｐが基準電圧Ｖｒｅｆを上回ると、遅延時間設定信号ＤＬＹ（不図示）がハイレベルに立ち上がり、延いては、リセット信号ＲＳＴがハイレベルに立ち上がる。その結果、ゲート制御信号Ｓ１がローレベルにリセットされる。このように、ゲート制御信号Ｓ１は、電流検出信号Ｖｃｓが閾値Ｖｔｈを上回った時点で即座にローレベル（＝スイッチ素子Ｍ１をオフ状態とするように指示するための論理レベル）に立ち下げられるのではなく、電流検出信号Ｖｃｓが閾値Ｖｔｈを上回ってから遅延時間ｔｃｐ（＝時刻ｔ８～ｔ９）が経過した時点でローレベルに立ち下げられる。

なお、入力電圧Ｖｉｎが変動許容範囲の上限値Ｖｉｎ２である場合には、基準電圧Ｖｒｅｆが最も低くなり、かつ、スロープ電圧Ｖｓｌｐの傾きが最も大きくなる。従って、スロープ電圧Ｖｓｌｐが上昇し始めてから基準電圧Ｖｒｅｆを上回るまでの所要時間、すなわち、上記の遅延時間ｔｃｐが最も長くなる（ｔｃｐ＝ｔｃｐ２）。

時刻ｔ１０において、時刻ｔ９から固有遅延時間ｔｄｌｙ０が経過すると、ゲート駆動信号Ｇ１がローレベルに立ち下がる。その結果、スイッチ素子Ｍ１がオフ状態となり、１次電流Ｉｐが遮断されるので、電流検出信号Ｖｃｓが０Ｖまで低下する。なお、固有遅延時間ｔｄｌｙ０は、寄生容量及び信号伝搬遅延などに起因するＩＣ固有の固定長である。

このように、入力電圧Ｖｉｎが変動許容範囲の上限値Ｖｉｎ２である場合、電流検出信号Ｖｃｓが閾値Ｖｔｈを上回ってから実際にスイッチ素子Ｍ１がオフ状態となるまでの総遅延時間はｔｃｐ２＋ｔｄｌｙ０となる。また、このとき、閾値Ｖｔｈに対する電流検出信号Ｖｃｓの超過量はΔ２となる。

ここで、遅延時間ｔｃｐは、入力電圧Ｖｉｎの変動許容範囲全域（Ｖｉｎ１≦Ｖ≦Ｖｉｎ２）において、閾値Ｖｔｈに対する電流検出信号Ｖｃｓの超過量Δが常に一定となるように、入力電圧Ｖｉｎが高いほど短縮され、入力電圧Ｖｉｎが低いほど延長される。

すなわち、遅延時間ｔｃｐは、総遅延時間（ｔｃｐ＋ｔｄｌｙ０）を補正するための遅延補正量として理解することもできる。

このように遅延時間ｔｃｐの可変制御を行う構成であれば、１次コイルＬｐのインダクタンス値のバラツキが大きい場合、又は、電源制御装置１が適用されるアプリケーションの仕様により１次コイルＬｐのインダクタンス値の設計範囲が広い場合であっても、入力電圧Ｖｉｎの変動許容範囲全域において、１次電流Ｉｐのピーク値を常に一定に維持することができる。

その結果、スイッチ素子Ｍ１として過剰なスペックのパワーデバイスを選択せずに済むので、コストの削減及びアプリケーション全体の信頼性向上を図ることが可能となる。

次に、遅延時間ｔｃｐの可変制御により常に一定に維持される１次電流Ｉｐのピーク値が１次コイルＬｐのインダクタンス値による影響を受けない理論的根拠について述べる。

先出の図５で示した超過量Δ１及びΔ２は、それぞれ、次の（１）式及び（２）式で表すことができる。

Δ１＝（Ｖｉｎ１／Ｌｐ）×（ｔｃｐ１＋ｔｄｌｙ０） … （１）
Δ２＝（Ｖｉｎ２／Ｌｐ）×（ｔｃｐ２＋ｔｄｌｙ０） … （２）

なお、Ｖｉｎ１は入力電圧Ｖｉｎの変動許容範囲における下限値であり、ｔｃｐ１は入力電圧Ｖｉｎが下限値Ｖｉｎ１であるときの遅延時間（遅延補正量）である。また、Ｖｉｎ２は入力電圧Ｖｉｎの変動許容範囲における上限値であり、ｔｃｐ２は入力電圧Ｖｉｎが上限値Ｖｉｎ２であるときの遅延時間（遅延補正量）である。また、Ｌｐは１次コイルＬｐのインダクタンス値であり、ｔｄｌｙ０はスイッチ素子Ｍ１をオフ状態とするように指示してからスイッチ素子Ｍ１が実際にオフ状態となるまでの固有遅延時間である。

ここで、制御目標をΔ１＝Δ２とし、かつ、入力電圧Ｖｉｎが上限値Ｖｉｎ２であるときの遅延時間ｔｃｐ２を０とした場合には、次の（３）式が導出される。

ｔｃｐ１＝｛（Ｖｉｎ２／Ｖｉｎ１）－１｝×ｔｄｌｙ０ … （３）

上記の（３）式から、入力電圧Ｖｉｎが下限値Ｖｉｎ１であるときの遅延時間ｔｃｐ１は、１次コイルＬｐのインダクタンス値による影響を受けないことが分かる。

この考え方を拡張し、入力電圧Ｖｉｎが任意値Ｖ（ただしＶｉｎ１≦Ｖ≦Ｖｉｎ２）であるときの遅延時間ｔｃｐ（Ｖ）について、次の（４）式が成立するように設計すれば、入力電圧Ｖｉｎの変動許容範囲全域において、１次電流Ｉｐのピーク値は、入力電圧Ｖｉｎにも１次コイルＬｐのインダクタンス値にも依存することなく一定となる。

ｔｃｐ（Ｖ）＝｛（Ｖｉｎ２／Ｖ）－１｝×ｔｄｌｙ０ … （４）

図６は、先出の（４）式を満たすように遅延時間ｔｃｐ（Ｖ）を設定した場合における入力電圧Ｖｉｎと遅延時間ｔｃｐとの関係を示す図である。本図の関係を満たせば、入力電圧Ｖｉｎにも１次コイルＬｐのインダクタンス値にも依存することなく、１次電流Ｉｐのピーク値を一定に維持することが可能となる。

＜総括＞
以下では、上記で説明した種々の実施形態について総括的に述べる。

例えば、本明細書中に開示されているスイッチ制御装置は、スイッチ素子に印加される入力電圧に応じて遅延時間を設定するように構成された遅延時間設定回路と、オン状態の前記スイッチ素子に流れる出力電流に応じた電流検出信号を生成するように構成された電流検出回路と、前記電流検出信号と閾値を比較するように構成された比較回路と、前記電流検出信号が前記閾値を上回ってから前記遅延時間が経過したときに前記スイッチ素子をオフ状態とする制御信号を生成するように構成された論理回路と、前記制御信号に応じて前記スイッチ素子を駆動するように構成された駆動回路と、を備える構成（第１の構成）とされている。

なお、上記第１の構成によるスイッチ制御装置において、前記遅延時間設定回路は、前記入力電圧が高いほど前記遅延時間を短縮し、前記入力電圧が低いほど前記遅延時間を延長する構成（第２の構成）にしてもよい。

また、上記第２の構成によるスイッチ制御装置は、前記入力電圧の任意値及び上限値をそれぞれＶ及びＶｉｎ２とし、前記スイッチ素子をオフ状態とするように指示してから前記スイッチ素子が実際にオフ状態となるまでの固有遅延時間をｔｄｌｙ０とし、前記入力電圧が前記上限値であるときの前記遅延時間を０とし、前記入力電圧が前記任意値であるときの前記遅延時間をｔｃｐ（Ｖ）とすると、ｔｃｐ（Ｖ）＝｛（Ｖｉｎ２／Ｖ）－１｝×ｔｄｌｙ０が成立する構成（第３の構成）にしてもよい。

また、上記第２又は第３の構成によるスイッチ制御装置において、前記遅延時間設定回路は、前記入力電圧に応じて電圧値が変化する基準電圧と前記入力電圧に応じて傾きが変化するスロープ電圧とを比較することにより前記遅延時間を設定する構成（第４の構成）にしてもよい。

また、上記第４の構成によるスイッチ制御装置において、前記遅延時間設定回路は、前記入力電圧が高いほど前記基準電圧を引き下げるとともに前記スロープ電圧の傾きを大きくし、前記入力電圧が低いほど前記基準電圧を引き上げるとともに前記スロープ電圧の傾きを小さくする構成（第５の構成）にしてもよい。

また、上記第４又は第５の構成によるスイッチ制御装置において、前記遅延時間設定回路は、前記入力電圧に応じた基準電流を生成するように構成された基準電流生成部と、前記基準電流を電流／電圧変換して前記基準電圧を生成するように構成された基準電圧生成部と、前記基準電流を用いたキャパシタの充放電により前記スロープ電圧を生成するように構成されたスロープ電圧生成部と、前記基準電圧と前記スロープ電圧とを比較するように構成されたコンパレータと、を含む構成（第６の構成）にしてもよい。

また、上記第６の構成によるスイッチ制御装置において、前記基準電流生成部は、前記基準電流が流れる電流経路上で直列に接続されており相互間の接続ノードから前記基準電流に応じた帰還電圧を出力するように構成されたトランジスタ及び抵抗と、前記入力電圧又はこれに応じた分圧電圧と前記帰還電圧との差分に応じて前記トランジスタを制御するように構成されたバッファと、前記基準電流を複製して前記基準電圧生成部及び前記スロープ電圧生成部それぞれに出力するように構成されたカレントミラーと、を含む構成（第７の構成）にしてもよい。

また、上記第６の構成によるスイッチ制御装置において、前記基準電流生成部は、前記入力電圧に応じたアナログ入力信号をデジタル入力信号に変換するように構成されたＡＤコンバータと、前記デジタル入力信号からデジタル出力信号を生成するように構成されたロジックと、前記デジタル出力信号をアナログ出力信号に変換するように構成されたＤＡコンバータと、前記アナログ出力信号に応じた前記基準電流を生成して前記基準電圧生成部及び前記スロープ電圧生成部それぞれに出力するように構成された電流源と、を含む構成（第８の構成）にしてもよい。

また、上記第１～第８いずれかの構成によるスイッチ制御装置は、前記入力電圧の分圧電圧を生成して前記遅延時間設定回路に出力するように構成された分圧回路をさらに備える構成（第９の構成）にしてもよい。

また、例えば、本明細書中に開示されているスイッチング電源は、上記第１～第９いずれかの構成によるスイッチ制御装置と、前記スイッチ素子と、を備え、前記スイッチ素子をオン／オフすることにより前記入力電圧から所望の出力電圧を生成する構成（第１０の構成）とされている。

＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。

例えば、上記では、絶縁型のスイッチング電源について例示したが、先出の実施形態は非絶縁型（Buck又はBuck-boost等）にも適用することができる。

すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本開示の技術的範囲は、特許請求の範囲により規定されるものであって、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解され得る。

１ スイッチ制御装置
１０ 遅延時間設定回路
１１ バッファ
１２、１３ カレントミラー
１４ コンパレータ
１５、１６ トランジスタ（ＮＭＯＳＦＥＴ）
１７、１８ 抵抗
１９ キャパシタ
１Ａ ＡＤコンバータ
１Ｂ ロジック
１Ｃ ＤＡコンバータ
１Ｄ、１Ｅ 電流源
１Ｆ インバータ
２０ 電流検出回路
２１ センス抵抗
３０ 比較回路
３１ コンパレータ
４０ 論理回路
４１ ＡＮＤゲート
４２ ＲＳフリップフロップ
５０ 駆動回路
５１ ゲートドライバ
６０ 分圧回路
６１、６２ 抵抗
Ｃ１～Ｃ３ キャパシタ
Ｄ１、Ｄ２ ダイオード
Ｌｐ １次コイル
Ｌｓ ２次コイル
Ｍ１ スイッチ素子（ＮＭＯＳＦＥＴ）
ｎ１～ｎ４ ノード
Ｒ１ 抵抗
ＴＲ１ トランス
Ｘ スイッチング電源

Claims (10)

1. スイッチ素子に印加される入力電圧に応じて遅延時間を設定するように構成された遅延時間設定回路と、
   オン状態の前記スイッチ素子に流れる出力電流に応じた電流検出信号を生成するように構成された電流検出回路と、
   前記電流検出信号と閾値を比較するように構成された比較回路と、
   前記電流検出信号が前記閾値を上回ってから前記遅延時間が経過したときに前記スイッチ素子をオフ状態とする制御信号を生成するように構成された論理回路と、
   前記制御信号に応じて前記スイッチ素子を駆動するように構成された駆動回路と、
   を備える、スイッチ制御装置。
2. 前記遅延時間設定回路は、前記入力電圧が高いほど前記遅延時間を短縮し、前記入力電圧が低いほど前記遅延時間を延長する、請求項１に記載のスイッチ制御装置。
3. 前記入力電圧の任意値及び上限値をそれぞれＶ及びＶｉｎ２とし、前記スイッチ素子をオフ状態とするように指示してから前記スイッチ素子が実際にオフ状態となるまでの固有遅延時間をｔｄｌｙ０とし、前記入力電圧が前記上限値であるときの前記遅延時間を０とし、前記入力電圧が前記任意値であるときの前記遅延時間をｔｃｐ（Ｖ）とすると、ｔｃｐ（Ｖ）＝｛（Ｖｉｎ２／Ｖ）－１｝×ｔｄｌｙ０が成立する、請求項２に記載のスイッチ制御装置。
4. 前記遅延時間設定回路は、前記入力電圧に応じて電圧値が変化する基準電圧と前記入力電圧に応じて傾きが変化するスロープ電圧とを比較することにより前記遅延時間を設定する、請求項２に記載のスイッチ制御装置。
5. 前記遅延時間設定回路は、前記入力電圧が高いほど前記基準電圧を引き下げるとともに前記スロープ電圧の傾きを大きくし、前記入力電圧が低いほど前記基準電圧を引き上げるとともに前記スロープ電圧の傾きを小さくする、請求項４に記載のスイッチ制御装置。
6. 前記遅延時間設定回路は、
   前記入力電圧に応じた基準電流を生成するように構成された基準電流生成部と、
   前記基準電流を電流／電圧変換して前記基準電圧を生成するように構成された基準電圧生成部と、
   前記基準電流を用いたキャパシタの充放電により前記スロープ電圧を生成するように構成されたスロープ電圧生成部と、
   前記基準電圧と前記スロープ電圧とを比較するように構成されたコンパレータと、
   を含む、請求項４に記載のスイッチ制御装置。
7. 前記基準電流生成部は、
   前記基準電流が流れる電流経路上で直列に接続されており相互間の接続ノードから前記基準電流に応じた帰還電圧を出力するように構成されたトランジスタ及び抵抗と、
   前記入力電圧又はこれに応じた分圧電圧と前記帰還電圧との差分に応じて前記トランジスタを制御するように構成されたバッファと、
   前記基準電流を複製して前記基準電圧生成部及び前記スロープ電圧生成部それぞれに出力するように構成されたカレントミラーと、
   を含む、請求項６に記載のスイッチ制御装置。
8. 前記基準電流生成部は、
   前記入力電圧に応じたアナログ入力信号をデジタル入力信号に変換するように構成されたＡＤコンバータと、
   前記デジタル入力信号からデジタル出力信号を生成するように構成されたロジックと、
   前記デジタル出力信号をアナログ出力信号に変換するように構成されたＤＡコンバータと、
   前記アナログ出力信号に応じた前記基準電流を生成して前記基準電圧生成部及び前記スロープ電圧生成部それぞれに出力するように構成された電流源と、
   を含む、請求項６に記載のスイッチ制御装置。
9. 前記入力電圧の分圧電圧を生成して前記遅延時間設定回路に出力するように構成された分圧回路をさらに備える、請求項１に記載のスイッチ制御装置。
10. 請求項１～９のいずれか一項に記載のスイッチ制御装置と、
    前記スイッチ素子と、
    を備え、
    前記スイッチ素子をオン／オフすることにより前記入力電圧から所望の出力電圧を生成する、スイッチング電源。

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