JP2023162462A - 撮像装置及び撮像方法 - Google Patents

Abstract

【課題】本開示では、より小型化が可能な撮像装置及び撮像方法を提供する。
【解決手段】撮像装置は、本開示によれば、光量に応じた輝度信号を出力する複数のＤＶＳ画素を有する画素アレイ部と、前記画素アレイ部の外部に配置され、前記複数のＤＶＳ用画素のそれぞれの輝度信号が所定のしきい値を超えた場合に、アドレスイベントの発生を示す検出信号を出力する検出回路部と、を備え、前記ＤＶＳ画素は、光量に応じた信号を出力する光電変換素子と、
前記信号を対数変換する対数変換回路と、前記対数変換回路で変換された輝度信号を保持する信号保持回路と、前記信号保持回路に保持された前記輝信号を読出す読出し回路と、を有する。
【選択図】図６

Description

本開示は、撮像装置及び撮像方法に関する。

垂直同期信号などの同期信号に同期して画像データ（フレーム）を撮像する同期型の固体撮像素子が、撮像装置などにおいて用いられている。この一般的な同期型の固体撮像素子では、同期信号の周期（例えば、１／６０秒）ごとにしか画像データを取得することができないため、交通やロボットなどに関する分野において、より高速な処理が要求された場合に対応することが困難になる。そこで、画素アドレスごとに、その画素の光量がしきい値を超えた旨をアドレスイベントとしてリアルタイムに検出する検出回路を画素毎に設けた非同期型の固体撮像素子が提案されている。このように、画素毎にアドレスイベントを検出する固体撮像素子は、ＤＶＳ（Ｄｙｎａｍｉｃ Ｖｉｓｉｏｎ Ｓｅｎｓｏｒ）と呼ばれる。同期型の固体撮像素子よりも遥かに高速にデータを生成して出力することができる。このため、例えば、交通分野において、人や障害物を画像認識する処理を高速に実行して、安全性を向上させることができる。また、ＤＶＳのアドレスイベントを検知する検知回路は画素アレイ部内に構成される。

ＷＯ２０１９／０８７４７１号公報

一方で、画素アレイ部は、より小型化が進められている。ところが、検知回路を画素アレイ部内に構成すると、小型化を阻害する恐れがある。

そこで、本開示では、より小型化が可能な撮像装置及び撮像方法を提供するものである。

上記の課題を解決するために、本開示によれば、光量に応じた輝度信号を出力する複数のＤＶＳ画素を有する画素アレイ部と、
前記画素アレイ部の外部に配置され、前記複数のＤＶＳ用画素のそれぞれの輝度信号が所定のしきい値を超えた場合に、アドレスイベントの発生を示す検出信号を出力する検出回路部と、を備え、
前記ＤＶＳ画素は、
光量に応じた信号を出力する光電変換素子と、
前記信号を対数変換する対数変換回路と、
前記対数変換回路で変換された輝度信号を保持する信号保持回路と、
前記信号保持回路に保持された前記輝信号を読出す読出し回路と、
を有する、撮像装置が提供される。

前記検出回路部は、少なくとも一つの比較器と、
リファレンス電圧を出力するリファレンス生成回路と、
有し、
前記比較器には、前記読出し回路から読み出された輝度信号と、前記リファレンス電圧とが入力されてもよい。

前記検出回路部は、複数の検出回路を有し、
前記検出回路部は、検出回路毎に対応するリファレンス生成回路を有してもよい。

前記複数の検出回路は、列状に配置された複数の前記ＤＶＳ画素のそれぞれから、時系列に前記読出し回路から読み出された前記輝度信号が入力されてもよい。

前記検出回路部は、複数の検出回路を有し、
前記リファレンス生成回路は、前記複数の検出回路に前記リファレンス電圧を供給されてもよい。

前記比較器は、２入力のうち少なくとも１つは容量結合されており、前記輝度信号と前記リファレンス電圧との少なくとも１つが接続されてもよい。

前記輝度信号は、前記容量結合された容量を介して、前記比較器に入力され、前記容量が初期化された後に最初の第１輝度信号が入力され、続けて前記信号保持回路に保持された第２輝度信号が入力されてもよい。

前記比較器は、多ビットでアナログデジタル変換も可能であってもよい。

前記読出し回路は、基準電源と前記検出回路に接続される信号線との間に直列に接続された増幅トラジスタと、選択トランジスタを有し、
前記増幅トラジスタのゲートと基準電位との間に前記信号保持回路の容量が接続されてもよい。

前記光電変換素子のアノードは、第１スイッチィング素子を介して前記対数変換回路に接続され、第２スイッチィング素子を介して前記容量の前記基準電源側の一端に接続されてもよい。

前記光電変換素子のアノードは、第１スイッチィング素子、浮電容量、及び第３スイッチィング素子を介して前記容量の前記基準電源側の一端に接続されてもよい。

前記第１輝度信号の読み出し周期に同期し、前記複数のＤＶＳ用画素の全てから前記第１輝度信号が読み出されてもよい。

前記浮電容量と基準電源との間には、前記浮電容量の蓄積電荷を初期状態にするリセットトランジスタが接続されてもよい。

前記第２スイッチィング素子が導通状態になる場合は、前記第１スイッチィング素子、及び前記第３スイッチィング素子は、非導通状態であってもよい。

前記光電変換素子のアノードは、第２スイッチィング素子を介して第２読出し回路に接続されてもよい。

前記画素アレイ部は、更に階調画素を有してもよい。

本開示によれば、光量に応じた輝度信号を出力する複数のＤＶＳ画素を有する画素アレイ部と、
前記画素アレイ部の外部に配置され、前記複数のＤＶＳ用画素のそれぞれの輝度信号が所定のしきい値を超えた場合に、アドレスイベントの発生を示す検出信号を出力する検出回路部と、を備える、撮像装置の制御方法であって、
前記検出回路部は、
前記読出し回路から読み出された輝度信号と、前記リファレンス電圧とが入力される比較器を有し、
前記輝度信号は、前記比較器の容量結合された容量を介して、前記比較器に入力され、前記容量が初期化された後に最初の第１輝度信号が入力され、続けて前記画素アレイ部に保持された第２輝度信号が入力される、撮像装置の撮像方法が提供される。

本開示に係る技術が適用される像装置の構成の一例を示すブロック図。 固体撮像素子の積層構造の一例を示す図。 固体撮像素子の構成例を示すブロック図。 行列状に配置される画素ブロックを模式的に示す図。 ＤＶＳ画素の構成を模式的に示す図。 ＤＶＳ画素及びイベント検出回路の構成例を示す図。 ＤＶＳ画素及びイベント検出回路の動作例を示す図。 サンプルホールド回路の別の構成例を示すブロック図。 サンプルホールド回路の更に別の構成例を示すブロック図。 二つの容量を有するサンプルホールド回路の構成例を示すブロック図。 アドレスイベントが発生した場合にサンプルホールドするサンプルホールド回路の構成例を示すブロック図。 サンプルホールド回路の別の構成例を示すブロック図。 二つの容量とリセットトランジスタとを有するサンプルホールド回路の構成例を示すブロック図。 二つの容量とリセットトランジスタを有するサンプルホールド回路の別の構成例を示すブロック図。 読出し回路の別の構成例を示すブロック図。 デジタルアナログ変換器側の入力端子に容量を配置した構成例を示す図。 信号線側の入力端子に容量を備え、デジタルアナログ変換器側の入力端子に容量を備える構成例を示す図。 比較器の信号線側の入力端子に容量を備える構成例を示す図。 デジタルアナログ変換器側の入力端子に容量を備える構成例を示す図。 一つの信号線に複数の比較器を備える例を示す図。 イベント検出回路をシングルスロープＡＤＣで構成した例を示す図。 イベント検出回路をＳＡＲ－ＡＤＣで構成した例を示す図。 領域と他の領域を２チップで構成する例を示す図。 ＮＭＯＳ或いはＰＭＯＳ領域を領域としている図。 ＮＭＯＳを領域としている図。 本実施の形態の別の一例に係る容量の断面構造を示す断面図。 本実施の形態の別の一例に係る平板型の容量の断面構造を示す断面図。 本実施の形態に係るメモリデバイスの断面構造を示す断面図。 図６に示される容量３４３に適用可能なタックセルの一例を示す図。 図１９に示したなスタックセルの変遷例を示す図。 ＤＶＳ用画素及びイベント検出回路の構成例を示す図。 第１実施形態の変形例２に係るＤＶＳ用画素及びイベント検出回路の構成例を示す図。 第１実施形態の変形例２に係るＤＶＳ用画素及びイベント検出回路の構成例を示す図。 第１実施形態の変形例４に係る画素アレイ部の構成例を示す図。 階調画素の構成例を示す図。 本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図。 撮像部及び車外情報検出部の設置位置の例を示す図。

以下、図面を参照して、撮像装置及び撮像方法の実施形態について説明する。以下では、撮像装置の主要な構成部分を中心に説明するが、撮像装置には、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。

（第１実施形態）
［撮像装置の構成例］
図１は、本技術の実施の形態における撮像装置１００の一構成例を示すブロック図である。この撮像装置１００は、撮像レンズ１１０、固体撮像素子２００、記録部１２０および制御部１３０を備える。撮像装置１００としては、ウェアラブルデバイスに搭載されるカメラや、車載カメラなどが想定される。

撮像レンズ１１０は、入射光を集光して固体撮像素子２００に導くものである。固体撮像素子２００は、ＤＶＳ画素を有する。ＤＶＳ画素は、輝度の変化量の絶対値がしきい値を超えた旨を示すアドレスイベントの検出に用いる検出信号を出力することが可能である。このアドレスイベントは、例えば、輝度の上昇量が上限しきい値を超えた旨を示すオンイベントと、輝度の低下量が上限しきい値未満の下限しきい値を下回った旨を示すオフイベントとを含む。そして、固体撮像素子２００は、アドレスイベントの検出結果を示す検出信号をＤＶＳ画素毎に生成する。それぞれの検出信号は、オンイベントの有無を示すオンイベント検出信号ＶＣＨと、オフイベントの有無を示すオフイベント検出信号ＶＣＬとを含む。なお、固体撮像素子２００は、オンイベントおよびオフイベントの両方の有無を検出しているが、一方のみを検出することもできる。

一方で、階調用画素は階調用輝度信号を出力する。階調用画素が出力する階調用輝度信号に基づき、階調用画像が構成される。なお、本実施形態では、ＤＶＳ用画素の検出信号に基づく画像を１ＤＶＳ画像と称し、階調用画素が出力する階調用輝度信号に基づく画像を階調用画像と称する。

固体撮像素子２００は、ＤＶＳ画像を記録部１２０に信号線２０９を介して出力する。

記録部１２０は、固体撮像素子２００からのデータを記録するものである。制御部１３０は、固体撮像素子２００を制御して画像データを撮像させるものである。

［固体撮像素子の構成例］
図２は、本技術の実施の形態における固体撮像素子２００の積層構造の一例を示す図である。この固体撮像素子２００は、検出チップ２０２と、その検出チップ２０２に積層された受光チップ２０１とを備える。これらの基板は、ビアなどの接続部を介して電気的に接続される。なお、ビアの他、Ｃｕ－Ｃｕ接合やバンプにより接続することもできる。

図３は、固体撮像素子２００の構成例を示すブロック図である。図３に示すように、本開示に係る固体撮像素子２００は、ＤＶＳの撮像が可能な装置である。この固体撮像素子２００は、画素アレイ部３０と、駆動回路部２１１と、検知回路部２１２と、第１信号処理部２１３と、出力インターフェース２１４とを有する。

画素アレイ部３０には、複数のＤＶＳ画素３１が二次元格子状に配列される。これらのＤＶＳ画素３１は、輝度信号をイベント検出回路部２１２に供給する。

駆動回路２１１は、画素アレイ部３０内のＤＶＳ画素３１を駆動して輝度信号を出力させる。例えば、駆動回路２１１は、画素アレイ部３０内の複数のＤＶＳ画素３１から行毎に順に輝度信号を出力させる制御を行う。より詳細には、駆動回路２１１は、ＤＶＳ画素３１を駆動する際に、例えば、垂直同期信号に同期してＤＶＳ画素３１を駆動する。ここで、垂直同期信号は、画像データの撮像タイミングを示す所定周波数（３０ヘルツなど）の信号である。

イベント検出回路部２１２は、画素アレイ部３０からの検出信号に対し、アドレスイベントの検出処理を実行する。
検出信号処理部２１３は、イベント検出回路部２１２からの検出信号に対し、画像認識処理などの所定の信号処理を実行する。この検出信号処理部２１３は、処理結果を示すデータを記録部１２０に信号線２０９を介して供給する。

ここで、図４に基づき、画素アレイ部３０の構成を説明する。図４は、画素アレイ部３０に行列状に配置されるＤＶＳ画素３１を模式的に示す図である。図４に示すように、画素アレイ部３０には、複数のＤＶＳ画素３１が行列状（アレイ状）に２次元配列されている。

図５に基づき、ＤＶＳ画素３１の構成を説明する。図５は、ＤＶＳ画素３１の構成を模式的に示す図である。図５に示すように、列状に配置される複数のＤＶＳ画素３１には信号線Ｌ１０が配線される。

ＤＶＳ画素３１は、光電変換素子３００と、対数変換回路３１０と、サンプルホールド回路３２０と、読出し回路３３０とを備える。光電変換素子３００は、入射光に対する光電変換により光電流を生成する。

対数変換回路３１０は、光電流を画素電圧Ｖｌｏｇに対数的に変換する。対数変換回路３１０は、画素電圧Ｖｌｏｇをサンプルホールド回路３２０に供給する。

サンプルホールド回路３２０は、対数変換回路３１０から供給される画素電圧Ｖｌｏｇをゲイン係数に応じて減圧して、画素電圧Ｖｓｈとしてサンプルホールドする。そして、サンプルホールド回路３２０は、画素電圧Ｖｓｈを読出し回路３３０に供給する。

読出し回路３３０は、サンプルホールド回路３２０から供給される画素電圧Ｖｓｈを配置列に対応するイベント検出回路２１２ａに供給する。
イベント検出回路２１２ａは、サンプルホールド回路３２０から時系列に供給される画素電圧Ｖｓｈに基づき、アドレスイベントを検出する。なお、本実施形態に係る画素電圧Ｖｓｈが輝度信号に対応する。

図６は、ＤＶＳ画素３１及びイベント検出回路２１２ａの構成例を示す図である。図６に示すように、対数変換回路３１０は、N型トランジスタ３１１および３１３と、電流源３１２とを備える。N型トランジスタ３１１および３１３として、例えば、ＭＯＳ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタが用いられる。

N型トランジスタ３１１のソースは光電変換素子３００ のカソードに接続され、ドレインは電源端子ＶＤＤに接続される。電流源３１２およびN型 トランジスタ３１３は、電源端子ＶＤＤと所定の基準電位（接地電位など）の基準端子との間において、直列に接続される。また、電流源３１２およびN型トランジスタ３１３の接続点は、N型トランジスタ３１１のゲートとサンプルホールド回路３２０の入力端子とに接続される。N型 トランジスタ３１１および光電変換素子３００の接続点は、N型トランジスタ３１３のゲートに接続される。このような構成により、光電変換素子３００ の光電流は、画素電圧Ｖｌｏｇに対数的に変換される。なお、対数変換回路３１０は一例であり、これに限定されない。

サンプルホールド回路３２０は、Ｎ型トランジスタ３２１と、電流源３２２と、スイッチィング素子３２３と容量３２４とを備える。Ｎ型トランジスタ３２１と電流源３２２とは、電源端子ＶＤＤと所定の基準電位（接地電位など）の基準端子との間において、直列に接続される。Ｎ型トランジスタ３２１のゲートには、画素電圧Ｖｌｏｇが供給される。スイッチィング素子３２３は、例えばＮ型トランジスタである。

Ｎ型トランジスタ３２１と電流源３２２の接続点は、スイッチィング素子３２３の一端に接続され、他端は、読出し回路３３０の入力端子に接続される。また、スイッチィング素子３２３の他端は、容量３２４の一端に接続される。容量３２４の他端は、所定の基準電位（接地電位など）の基準端子に接続される。すなわち、Ｎ型トランジスタ３２１と、電流源３２２とはソースフォロアを構成している。これからわかるように、画素電圧Ｖｌｏｇは、Ｎ型トランジスタ３２１と、電流源３２２で構成されるソースフォロアにより、画素電圧Ｖｌｏｇに追随するように、画素電圧Ｖｓｈに変換され、スイッチィング素子３２３を介して容量３２４の一端に印可される。これにより、スイッチィング素子３２３が導通状態（ＯＮ）である場合に、容量３２４の一端の電位は、所定の基準電位＋画素電圧Ｖｓｈとなる。そして、スイッチィング素子３２３が非導通状態（ＯＦＦ）になると、サンプルホールド回路３２０は、所定の基準電位＋画素電圧Ｖｓｈの電位を保持する。これから分かるように、容量３２４の一端には、常に正の電位が印可される。

このように、容量３２４は画素電圧Ｖｓｈ保持として利用しているため、容量３２４で画素電圧Ｖｓｈのゲインが変わることは無い。また、容量３２４は、信号保持だけにしか使われないため、ＭＯＳ，ＭＩＭ（ｍｅｔａｌ－ｉｎｓｕｌａｔｏｒ－ｍｅｔａｌ）、ＤＲＡＭで使われる容量素子など様々な容量を使うことが可能である。

なお、本実施形態では、説明を簡単にするため、所定の基準電位を零電位として以後の説明では扱うこととする。また、本実施形態に係るサンプルホールド回路３２０は、Ｎ型トランジスタ３２１を用いたが、これに限定されない。例えば、N型 トランジスタによりソースフォロアを構成してもよい。また、キャリアに電子ではなく、正孔を用いた場合、ＮＭＯＳとＰＭＯＳの極性が変わり、接続も逆になる。

読出し回路３３０は、増幅トランジスタ３３１と、選択トランジスタ３３２とを備える。トランジスタ３３１と、トランジスタ３３２とは直列に接続される。トランジスタ３３１の一端は、電源端子ＶＤＤに接続され、トランジスタ３３２の他端は、垂直信号線Ｌ１０を介してイベント検出回路２１２ａに接続される。増幅トランジスタ３３１のゲートには、サンプルホールド回路３２０から画素電圧Ｖｓｈが供給される。また、選択トランジスタ３３２のゲートには、選択信号ＳＥＬが供給される。増幅トランジスタ３３１と電流源３４０は、ソースフォロアとして構成される。

これにより、増幅トランジスタ３３１は、容量３２４に蓄積されている電荷に応じたレベル、すなわち、画素電圧Ｖｓｈを、選択トランジスタ３３２を介して信号線Ｌ１０に出力する。選択トランジスタ３３２は、選択信号ＳＥＬに従って駆動し、選択トランジスタ３３２がオンになると、増幅トランジスタ３３１から出力される画素電圧Ｖｓｈが信号線Ｌ１０に出力可能な状態となる。すなわち、ＤＶＳ画素３１から画素電圧Ｖｓｈを出力するために選択された状態となる。

イベント検出回路２１２ａは、容量２１２０と、比較器２１２２と、デジタルアナログ変換器（ＤＡＣ）２１２４とを備える。なお、本実施形態に係るデジタルアナログ変換器（ＤＡＣ）２１２がリファレンス生成回路に対応する。

容量２１２０に一端には、信号線Ｌ１０が接続される。一方で、容量２１２０の他端は、比較器２１２２の一端に接続される。比較器２１２２の他端には、デジタルアナログ変換器２１２４が接続される。このような構成により、オンイベントの検出時には、オンイベントのしきい値に対応するリファレンス電圧が、比較器２１２２の他端にデジタルアナログ変換器２１２４から入力される。同様に、オフイベントの検出時には、オフイベントのしきい値に対応するリファレンス電圧が、比較器２１２２の他端にデジタルアナログ変換器２１２４から入力される。

図７は、ＤＶＳ画素３１及びイベント検出回路２１２ａの動作例を示す図である。横軸は時間を示す。信号Ｓｇ７０は、行選択信号（ＳＥＬ）を示し、信号Ｓｇ７２は、スイッチィング素子３２３のＯＮ信号（ＳＨ）を示し、信号Ｓｇ７４は、容量２１２０の零リセット信号（ＡＺ）を示し、信号Ｓｇ７６は、比較器２１２２の駆動信号を示し、信号Ｓｇ７８は、デジタルアナログ変換器２１２４の出力信号を示している。上述のように、画素電圧Ｖｓｈは時系列にサンプルホールドされている。本実施系形態では、時系列にサンプルホールドされる画素電圧Ｖｓｈを、最初にサンプルホールドされる画素電圧Ｖｓｈを画素電圧Ｖｓｈ１と表記し、次にサンプルホールドされる画素電圧Ｖｓｈを画素電圧Ｖｓｈ２と表記する。

図７では、サンプルホールド回路３２０に画素電圧Ｖｓｈ１がサンプルホールドされた状態から説明する。駆動回路２１１の制御により、信号Ｓｇ７０がハイレベルとなり、選択トランジスタ３３２が導通状態となる。

次に、信号Ｓｇ７４がハイレベルとなり、容量２１２０が零リセット（ＡＺ）される。信号Ｓｇ７４がロウレベルとなった瞬間に、画素電圧Ｖｓｈ１が容量２１２０のＤＶＳ画素３１側の端子に印可される。容量２１２０には、まず、電圧Ｖｓｈ１と比較器２１２２側の電位差に応じた電荷が蓄積される。なお、本実施形態では、説明を簡単にするため、容量２１２０が不図示のリセット回路により零リセットさせられたタイミングでの、比較器２１２２の電位を０とする。

次に、信号Ｓｇ７６がハイレベルとなり、スイッチィング素子３２３が導通状態となり、容量３２４に画素電圧Ｖｓｈ２が印可される。この瞬間に、画素電圧Ｖｓｈ２が容量２１２０のＤＶＳ画素３１側の端子に印可される。このとき、容量２１２０の比較器２１２２側の電位は、蓄積された電荷を維持した状態で変動し、（画素電圧Ｖｓｈ２－画素電圧Ｖｓｈ１）となる。なお、信号Ｓｇ７６がロウレベルとなり、サンプルホールド回路３２０に画素電圧Ｖｓｈ２がサンプルホールドされた状態となる。

次に、信号Ｓｇ７８がオンイベントのしきい値に変更される。すなわち、オンイベントの検出時には、オンイベントのしきい値に対応する電位信号が、比較器２１２２の他端にデジタルアナログ変換器２１２４から入力される。れにより、比較器２１２２の一端に（画素電圧Ｖｓｈ２－画素電圧Ｖｓｈ１）の電位が印可され、他端にオンイベントのしきい値に対応する電位信号が、比較器２１２２他端に入力された状態となる。

次に、信号Ｓｇ７６がハイレベルとなり、比較器２１２２が駆動される。これにより、比較器２１２２は、オンイベントのしきい値と（画素電圧Ｖｓｈ２－画素電圧Ｖｓｈ１）を比較し、（画素電圧Ｖｓｈ２－画素電圧Ｖｓｈ１）がオンイベントのしきい値以上であれば、真値を出力し、小さければ、偽値を出力する。

次に、信号Ｓｇ７６がロウレベルとなり、比較器２１２２の駆動が停止される。続けて、信号Ｓｇ７８がオフイベントのしきい値に変更される。

次に、信号Ｓｇ７６がハイレベルとなり、比較器２１２２が駆動される。これにより、比較器２１２２は、オフイベントのしきい値と（画素電圧Ｖｓｈ２－画素電圧Ｖｓｈ１）を比較し、（画素電圧Ｖｓｈ２－画素電圧Ｖｓｈ１）がオフイベントのしきい値以下であれば、真値を出力し、大きければ、偽値を出力する。そして、信号Ｓｇ７６がロウレベルとなり、比較器２１２２の駆動が停止され、続けて信号Ｓｇ７８が基準レベル（例えば０）となり、信号Ｓｇ７０がロウレベルとなり、選択トランジスタ３３２が非導通状態となる。そして、画素電圧Ｖｓｈ２を画素電圧Ｖｓｈ１として、信号Ｓｇ７０がハイレベルとなり、次の検出サイクルが開始される。

図８Ａは、サンプルホールド回路３２０の別の構成例を示すブロック図である。図８Ａに示すように、サンプルホールド回路３２０ａは、Ｎ型トランジスタ３２１と、スイッチィングトランジスタ３２３ａと、バイアストランジスタ３２２ａと、容量３２４とを備える。Ｎ型トランジスタ３２１と、スイッチィングトランジスタ３２３ａと、バイアストランジスタ３２２ａとは、電源端子ＶＤＤと所定の基準電位（接地電位など）の基準端子との間において、直列に接続される。スイッチィングトランジスタ３２３ａと、バイアストランジスタ３２２ａとの接続点に容量３２４の一端が接続される。スイッチィングトランジスタ３２３ａのゲートには、信号Ｓｇ７２（図７参照）に対応する信号が供給され、バイアストランジスタ３２２ａのゲートには、バイアス信号が供給される。すなわち、信号Ｓｇ７２がＯＮするタイミングでバイアス信号が供給され、信号Ｓｇ７２がＯＦＦするタイミングで、バイアストランジスタ３２２ａがＯＦＦする電圧が供給される。このように、図８Ａに示すサンプルホールド回路３２０ａは、サンプルホールド回路３２０（図６参照）と同等の機能を有する。

図８Ｂは、サンプルホールド回路３２０の更に別の構成例を示すブロック図である。図８Ｂに示すように、サンプルホールド回路３２０ｂは、Ｎ型トランジスタ３２１と、スイッチィングトランジスタ３２３ｂと、スイッチィングトランジスタ３２３ｃと、バイアストランジスタ３２２ａと、容量容量３２４とを備える。Ｎ型トランジスタ３２１と、スイッチィングトランジスタ３２３ｂと、スイッチィングトランジスタ３２３ｃと、バイアストランジスタ３２２ａとは、電源端子ＶＤＤと所定の基準電位（接地電位など）の基準端子との間において、直列に接続される。スイッチィングトランジスタ３２３ｂと、スイッチィングトランジスタ３２３ｃとの接続点に容量容量３２４の一端が接続される。スイッチィングトランジスタ３２３ｂ、タ３２３ｃのゲートには、信号Ｓｇ７２（図７参照）に対応する信号が供給され、バイアストランジスタ３２２ａのゲートには、バイアス信号が供給される。これらから分かるように、図８Ｂに示すサンプルホールド回路３２０ｂは、サンプルホールド回路３２０（図６参照）と同等の機能を有する。

図８Ｃは、二つの容量３２４を有するサンプルホールド回路３２０ｃの構成例を示すブロック図である。図８Ｃに示すように、Ｎ型トランジスタ３２１と、電流源３２２と、の間の二つの接続点に並列にスイッチィング素子３２３、容量３２４、増幅トランジスタ３３１、及び選択トランジスタ３３２が構成される。これにより、一方の容量３２４に画素電圧Ｖｓｈ１に対応する電荷を蓄積し、他方の容量３２４に画素電圧Ｖｓｈ２に対応する電荷を蓄積することが可能となる。容量３２４を二つにすることにより、画素電圧Ｖｓｈ１に対応する電荷を蓄積し、他方の容量３２４に画素電圧Ｖｓｈ２に対応する電荷を蓄積できるので、読出し回路３３０の読みだしタイミングと非同期に、画素電圧Ｖｓｈ１及びに画素電圧Ｖｓｈ２の蓄積が可能となる。

図８Ｄは、アドレスイベントが発生した場合にサンプルホールドするサンプルホールド回路３２０ｄの構成例を示すブロック図である。図８Ｄに示すように、サンプルホールド回路３２０ｄのスイッチィング素子３２３の制御信号を供給する制御線にアンド回路３２５を更に備える。アンド回路３２５には、行選択信号ＳＥＬＬとイベント検出回路部２１２からのアドレスイベント信号が入力される。これにより、アドレスイベントが発生した場合に、一方の容量３２４に画素電圧Ｖｓｈ１に対応する電荷を蓄積し、他方の容量３２４に画素電圧Ｖｓｈ２に対応する電荷を蓄積することが可能となる。

図８Ｅは、アドレスイベントが発生した場合にサンプルホールドするサンプルホールド回路３２０ｄの別の構成例を示すブロック図である。サンプルホールド回路３２０ｅは、スイッチィング素子３２３の一端と、容量３２４の一端との間に、スイッチィング素子３２６を更に直列に接続する点で、図８Ｄに示す。サンプルホールド回路３２０ｄと相違する。スイッチィング素子３２６のオン、オフ制御をイベント検出回路部２１２からのアドレスイベント信号に基づき行う。これにより、アドレスイベントが発生した場合に、一方の容量３２４に画素電圧Ｖｓｈ１に対応する電荷を蓄積し、他方の容量３２４に画素電圧Ｖｓｈ２に対応する電荷を蓄積することが可能となる。

図８Ｆは、二つの容量３２４とリセットトランジスタ３３８を有するサンプルホールド回路３２０ｆの構成例を示すブロック図である。図８Ｆに示すように、二つの直列接続されたスイッチィング素子３２３、及びスイッチィング素子３２７が並列に接続され、一端がＮ型トランジスタ３２１と、電流源３２２と、の間の接続点に接続され、他端が増幅トランジスタ３３１のゲートに接続される。二つの直列接続されたスイッチィング素子３２３、及びスイッチィング素子３２７の接続点にはそれぞれ容量３２４の一端が接続される。そして、リセットトランジスタ３３８の一端が並列に接続されたスイッチィング素子３２３、及びスイッチィング素子３２７の他端に接続され、リセットトランジスタ３３８の他端は、電源電圧ＶＤＤに接続される。このような構成により、二つの容量３２４それぞれに画素電圧Ｖｓｈ１、及び画素電圧Ｖｓｈ２に対応する電荷を蓄積する前に、基準電位にリセット可能となる。なお、画素電圧Ｖｓｈ１を読み出した後、Ｖ画素電圧ｓｈ１と画素電圧Ｖｓｈ２を平均化して読み出す場合、リセットトランジスタ３３８はＯＮさせないため、平均化する場合には、リセットトランジスタ３３８は必ずしも必要ではない。また、リセットトランジスタ３３８により破壊読出しとなるため、サンプルホールド回路３２０ｄ、ｆで示したようにアドレスイベントにより画素電圧Ｖｓｈ１、及び画素電圧Ｖｓｈ２を上書きするかどうかを選択する動作は、できなくなる。

図８Ｇは、二つの容量３２４とリセットトランジスタ３３８を有するサンプルホールド回路３２０ｆの別の構成例を示すブロック図である。図８Ｇに示すように、スイッチィング素子３２８は、一端がＮ型トランジスタ３２１と、電流源３２２と、の間の接続点に接続され、他端が増幅トランジスタ３３１のゲートに接続される。スイッチィング素子３２８の他端と、増幅トランジスタ３３１のゲートの間には、２つのスイッチィング素子３２９それぞれの一端が接続され、他端には容量３２４が接続される。このような構成により、二つの容量３２４それぞれに画素電圧Ｖｓｈ１、及び画素電圧Ｖｓｈ２に対応する電荷を蓄積する前に、基準電位にリセット可能となる。図８Ｆで示したサンプルホールド回路３２０ｆよりも、スイッチィング素子を一つ減らすことが可能となり、画素アレイ部３０をより小型化できる。

図９は、読出し回路３３０の別の構成例を示すブロック図である。図９に示すように、電流源３４０をＤＶＳ画素３１内に構成してもよい。

図１０Ａは、比較器２１２２におけるデジタルアナログ変換器２１２４側の入力端子に容量２１２８を配置した構成例を示す図である。図１０Ａに示すように、デジタルアナログ変換器２１２４側の入力端子に容量２１２８を配置してもよい。また、信号保持回路２１２６が比較器２１２２の出力端子に接続されている。これにより、信号保持回路２１２６は、オンイベント信号、及びオフイベント信号を保持できる。

イベント検出回路２１２ａは、２つの画素電圧Ｖｓｈ１、画素電圧Ｖｓｈ２（図７参照）の差分（画素電圧Ｖｓｈ２－画素電圧Ｖｓｈ１）がしきい値を超える（電圧が高い、或いは低い両方の意味）場合に、信号を出力する。少なくとも比較器２１２２の２入力のうち１つは容量２１２０、２１２８で結合される。なお、比較器２１２２の入力部分にサンプルホールド回路を組み合わせてもよい。

図１０Ａに示すように、１つのデジタルアナログ変換器２１２４から一つの比較器２１２２にしきい値信号が入力される例である。このような場合、信号線Ｌ１０毎にしきい値を設定することが可能である。なお、読出し線Ｌ１０につき１つの比較器２１２２が配置される場合、上述のように時系列にオン／オフイベントが検出される。また、２つのしきい値だけではなく複数のしきい値をもって、複数回の比較を行い、多値を検出してもよい。なお、比較器２１２２の容量２１２０、２１２８は、上述のように図示していないＡＺスイッチを介してリセットされる。

図１０Ｂ～図１０Ｄは、デジタルアナログ変換器２１２４から複数の比較器２１２２にしきい値信号を入力する例を示す図である。図１０Ｂは、比較器２１２２の信号線Ｌ１０，１２側の入力端子に容量２１２２０を備え、デジタルアナログ変換器２１２４側の入力端子に容量２１２８を備える構成例を示す図である。図１０Ｃは、比較器２１２２の信号線Ｌ１０，１２側の入力端子に容量２１２２０を備える構成例を示す図である。図１０Ｄは、デジタルアナログ変換器２１２４側の入力端子に容量２１２８を備える構成例を示す図である。比較器２１２２は、容量結合された容量２１２２又は容量２１２８を介して、しきい値信号及び輝度信号が比較器２１２２に入力される。

図１０Ｂ～図１０Ｄに示すように、デジタルアナログ変換器２１２４は複数カラム、例えば複数の信号線Ｌ１０，Ｌ１２で共通でもよい。或いは、全てのカラム、例えば全ての信号線Ｌ１０，Ｌ１２で共通でもよい。また容量２１２２０、２１２８は読出し線側、或いはデジタルアナログ変換器２１２４側の少なくとも一方側に備えられる。

図１０Ｅは、一つの信号線Ｌ１０に複数の比較器２１２２を備える例を示す図である。図１０Ｅに示すように、イベント検知回路２１２ａは、一つの信号線Ｌ１０に接続される、複数の比較器２１２２と、複数のデジタルアナログ変換器２１２４と、複数の信号保持回路２１２６と、複数の容量２１２０，２１２８とを備える。複数のデジタルアナログ変換器２１２４から入力されるしきい値信号の値を異ならせることにより、複数の比較器２１２２のそれぞれにおいて、同時にオンイベント信号、及びオフイベント信号を生成し、複数の信号保持回路２１２６それぞれに、オンイベント信号、及びオフイベント信号を保持できる。このように、一つの信号線Ｌ１０に複数の比較器２１２を備えるように構成してもよい。この場合、２つ以上のしきい値で同時に判定することができるため、高速な動作が可能となる。

図１１は、イベント検出回路２１２ｂをシングルスロープＡＤＣで構成した例を示す図である。図１１に示すように、イベント検出回路２１２ｂは、比較器２１２の出力端子に接続されるカウンタ回路２１３０を備える点で、イベント検出回路２１２ａ（図６参照）と相違する。すなわち、イベント検出回路２１２ｂは、イベント検出回路ａとアナログデジタル変換回路（ＡＤＣ）を共通にした回路である。これにより、輝度信号のイベント検出と、アナログデジタル変換とが可能となる。

図１２は、イベント検出回路２１２ｃをＳＡＲ－ＡＤＣで構成した例を示す図である。図１２に示すように、イベント検出回路２１２ｃは、比較器２１２の出力端子に接続されるラッチ及びＳＡＲロジック（Ｌａｔｃｈ ＳＡＲ Ｌｏｇｉｃ）回路２１３２を備える点で、イベント検出回路２１２ａ（図６参照）と相違する。すなわち、イベント検出回路２１２ｂは、イベント検出回路ａとアナログデジタル変換回路（ＡＤＣ）を共通にした回路である。これにより、輝度信号のイベント検出と、アナログデジタル変換とが可能となる。また、ＤＡＣは容量型のＤＡＣでもよいし抵抗型のＤＡＣでもよい。また、ＡＤＣはそのほかの構成でもよい。すなわち、ＡＤＣに比較器があり、２つの入力のうちどちらかに容量結合の入力があり、しきい値を調整することができればよい。ＳＡＲ－ＡＤＣは、逐次比較（Ｓｕｃｃｅｓｓｉｖｅ Ａｐｐｒｏｘｉｍａｔｉｏｎ）と呼ばれる場合もある。

図１３は、領域５００Ａと他の領域を２チップで構成する例を示す図である。画素アレイ部３０を小さくする場合、２チップ以上張り合わせる技術が有効である。例えば、Ｃｕ－Ｃｕ、ＴＳＶ、マイクロバンプなどがある。

図１４は、ＮＭＯＳ或いはＰＭＯＳ領域を領域５００Ｂとしている図である。ＰＭＯＳとＮＭＯＳを隣接させる場合、ＷＥＬＬを分ける必要がある。そのため、ＮＭＯＳまたはＰＭＯＳだけで配置するほうが、配置効率が良くなる。なお、上記の例では、ＳＷがＮＭＯＳで構成され、ＣＭＯＳ（ＰＭＯＳがいない）ではない例である。

図１５は、ＮＭＯＳを領域５００Ｃとしている図である。ＰＭＯＳとＮＭＯＳを隣接させる場合、ＷＥＬＬを分ける必要がある。このように、領域５００Ａ～５００Ｃの切り分けとしては、多様に行うことが可能である。

図１６は、本実施の形態の別の一例に係る容量３２４の断面構造を示す断面図である。図１６に示される容量３２４は、平行平板型の容量素子ではなく、三次元構造型の容量素子である。具体的には、容量３２４は、下部電極２１と、誘電体層２２と、上部電極２３とを備える。

図１６に示されるように、下部電極２１と誘電体層２２との界面は、上部電極２３から下部電極２１に向かう方向、すなわち、深さ方向に凹んだトレンチ形状を有する。誘電体層２２は、トレンチ形状に沿って略均一な膜厚で設けられている。図２に示される例では、下部電極２１も、トレンチ形状に沿って略均一な膜厚で設けられている。上部電極２３は、上面が略平坦で、かつ、下面がトレンチ形状に沿って設けられている。これにより、トレンチ形状における溝の側面部において、上部電極２３と下部電極２１とが互いに対向する領域が増える。このため、容量素子２０の表面積が大きくなり、容量が大きくなる。

下部電極２１は、導電性の材料を用いて形成されている。導電性の材料としては、チタン（Ｔｉ）、アルミニウム（Ａｌ）、金（Ａｕ）又はプラチナ（Ｐｔ）などの金属単体が用いられる。あるいは、導電性の材料としては、窒化チタン（ＴｉＮ、窒化タンタル（ＴａＮ）又は窒化ハフニウム（ＨｆＮ）などの導電性の窒化金属膜が用いられてもよい。また、導電性の材料としては、酸化インジウムスズ（ＩＴＯ：Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）又は酸化亜鉛（ＺｎＯ）などの導電性の酸化物が用いられてもよい。上部電極２３は、下部電極２１と同じ材料を用いて形成されてもよく、異なる材料を用いて形成されてもよい。誘電体層２２は、酸化シリコン（ＳｉＯ２） よりも誘電率が高いｈｉｇｈ－ｋ材料を用いて形成されている。具体的には、誘電体層１２は、ハフニウム（Ｈｆ）又はジルコニウム（Ｚｒ）の酸化物を主成分として含有している。誘電体層１２は、ハフニウム又はジルコニウムの酸化物を５０モル％ 以上含有している。

なお、図１６では、２つの溝を有するトレンチ形状を一例に示したが、溝の個数は１つでもよく、３つ以上でもよい。また、溝の個数を多くする、又は、溝を深くすることで、容量３２４の容量を大きくすることができる。

図１７は、本実施の形態の別の一例に係る平板型の容量３２４の断面構造を示す断面図である。図１７に示される容量３２４は、光電変換素子３００から取り出される信号電荷を蓄積する容量素子である。このように、容量３２４を平板型に構成してもよい。

図１８は、本実施の形態に係る別のメモリデバイス６００Ａの断面構造を示す断面図である。メモリデバイス６００Ａは、例えば、ｅＤＲＡＭ（ｅｍｂｅｄｄｅｄ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ ）などの記憶装置である。なお、容量３４３はは、キャパシタベースの記憶装置であれば、ｅＤＲＡＭに限定されない。

図１８に示されるように、本実施の形態に係るメモリデバイス６００Ａは、基板２１０上に、ＤＲＡＭ形成領域２０１０と、ロジック回路形成領域２０２０ とを備える。ＤＲＡＭ形成領域２０１０には、メモリセル２２０と、トランジスタＴｒと、配線層２３０とが設けられている。

メモリデバイス６００Ａでは、例えば、ＤＲＡＭ形成領域２０１０とロジック回路形成領域２０２０とが行列状に複数配列されている。ＤＲＡＭ形成領域２０１に含まれるメモリセル２２０に電荷を書き込むことで、値を保持させることができる。基板２１０は、半導体基板であり、例えばＳｉ基板である。基板２１０上には、複数の絶縁膜２４０、２４１及び２４２が順に積層されている。

メモリセル２２０は、例えば、図６に示される容量３４３である。メモリセル２２０は、基板２１０上に形成された絶縁膜２４１上に設けられている。具体的には、絶縁膜２４１には、絶縁膜２４０の上面を露出させる貫通孔が設けられており、メモリセル２２０は、当該貫通孔を利用したトレンチ構造を有する。

メモリセル２２０の下部電極２１は、絶縁膜２４０を貫通するコンタクトプラグ２３１を介してトランジスタＴｒのソース及びドレインの一方に接続されている。メモリセル２２０は、トランジスタＴｒを介して供給された電荷を蓄積する。

トランジスタＴｒは、メモリセル２２０に対する電荷の書き込み又は読み出しを行う。トラジスタＴｒは、例えばＭＯＳＦＥＴである。トランジスタＴｒのソース及びドレインなどは、基板２１０の表面領域に形成されている。トランジスタＴｒのソース及びドレインの他方は、絶縁膜２４０を貫通するコンタクトプラグ２３１ 、並びに、絶縁膜２４１及び２４２を貫通するコンタクトプラグ２３２を介して配線層２３０に接続されている。

図１９は、図６に示される容量３４３に適用可能なスタックセルの一例を示す図である。図１９の（ａ）は、ＣＯＢ（ｃａｐａｃｉｔａｎｃｅ－Ｏｖｅｒ－Ｂｉｔ Ｌｉｎｅ）型のスタックセル６００の断面構造を示す図である。図１９の（ｂ）は、基板プレート型トレンチセル６０２の断面構造を示す図である。図１９の（ｃ）は、円筒型スタックセル６０４の断面図を示す図である。図１９の（ｄ）は、リセスドチャネル・トランジスタを用いた円筒型スタックセル６０６の断面図を示す図である。図１９の（ｅ）は、フィン型トランジスタを用いた円筒型スタックセル６０８の断面図を示す図である。これらのスタックセルを図６に示される容量３４３に用いることが可能である。

図２０は、図１９に示したなスタックセルの変遷例を示す図である。図１９に示すように、平面型セルの容量は１０Ｋ―１Ｍビットであり、トレンチセル、基板プレート型トレンチセルに変遷するに従い、１Ｍ－１６Ｍビット、１６Ｍ－１Ｇビットと容量が増加している。一方で、スタックセル、フィン型スタックセル、円筒型スタックセル、ピラー型スタックセルと変遷するにしたがい、１Ｍ－４Ｍビット、４Ｍ－６４Ｍビット、６４Ｍ―４Ｇビット、４Ｇビット以上と容量が増加している。これらのスタックセルを図６に示される容量３４３に用いることが可能である。

以上説明したように、第１実施形態に係る撮像装置１００は、画素アレイ部３０の外部に配置され、複数のＤＶＳ用画素のそれぞれの輝度信号が所定のしきい値を超えた場合に、アドレスイベントの発生を示す検出信号を出力する検出回路部２１２を備えることとした。これにより、検出回路部２１２が画素アレイ部３０の外部に配置されるので、画素アレイ部３０を小型化することが可能である。また、ＤＶＳ画素３１の、信号保持回路３２３が対数変換回路３２０で変換された輝度信号を保持するので、輝度信号は、容量結合された容量２１２０を介して、比較器２１２２に入力され、容量２１２０が初期化された後に最初の第１輝度信号が入力され、続けて信号保持回路３２３に保持された第２輝度信号が入力され、イベント信号を生成できる。
（第１実施形態の変形例１）
第１実施形に係る態撮像装置１００は、光電変換素子３００の出力信号を対数変換していたのに対し、第１実施形態の変形例１に係る態撮像装置１００は、光電変換素子３００の出力信号を線形出力できる回路構成を更に有する点で第１実施形に係る態撮像装置１００と相違する。以下では、第１実施形に係る態撮像装置１００と相違する点に関して説明する。

図２１は、ＤＶＳ画素３１及びイベント検出回路２１２ｂの構成例を示す図である。図２１に示すように、ＤＶＳ画素３１は、スイッチィグ素子４００．４０２とリセットトランジスタ４０４を更に備える点で、図１１で示したＤＶＳ画素３１と相違する。

光電変換素子３００のアノードにスイッチィグ素子４００の一端が接続される。スイッチィグ素子４００の他端は、容量３２４の一端に接続される。また、光電変換素子３００のアノードにスイッチィグ素子４０２の一端が接続される。スイッチィグ素子４０２の他端は、N型 トランジスタ３１３のゲートに接続される。リセットトランジスタ４０４の一端は、電源端子ＶＤＤに接続され、他端は、容量３２４の一端に接続される。

図２１に示すように、リセットトランジスタ４０４を非接続状態（オフ）にし、スイッチィグ素子４００非接続状態（オフ）にする。そして、スイッチィグ素子４０２を続状態（オン）にする場合、図１１で示したＤＶＳ画素３１と同等の輝度信号を出力可能である。

一方で、スイッチィグ素子４００接続状態（オン）にする。そして、スイッチィグ素子４０２を非接続状態（オフ）にするにする場合、容量３２４には、光電変換素子３００の出力電圧に比例した電荷が加算される。この場合、スイッチィグ素子４００、４０２，３２３を非接続状態（オフ）にし、リセットトランジスタ４０４を接続状態（オン）にし、容量３２４の蓄積電荷を初期状態にする。

これにより、光電変換素子３００の出力電圧に比例したした信号をイベント検出回路２１２ｂにより、アナログデジタル変換することが可能である。更に、容量３２４に画素電圧Ｖｓｈ１に対応する電荷を蓄積し、次のタイミングで素電圧Ｖｓｈ２に対応する電荷を蓄積することが可能となる。このため、イベント検出回路２１２ｂは、画素電圧Ｖｓｈ２と画素電圧Ｖｓｈ１との差分値（画素電圧Ｖｓｈ２―画素電圧Ｖｓｈ１）を、しきい値と比較可能となる。このように、光電変換素子３００の出力をスイッチィグ素子４００．４０２により、２方向に分離してもよい。対数変換回路３１０と、サンプルホールド回路３２０に直接接続することができる。すなわち、対数変換回路３１０に接続した場合、イベント（Ｅｖｅｎ）信号として読み出すことができる。なお、カラム回路がＡＤＣと併用している場合、前、現信号の差分を階調として読み出すことも可能となる。

またサンプルホールド回路３２０の、容量３２４に電変換素子３００の出力に応じた電荷を直接的に供給する場合、一般的なイメージセンサと同等の動きをさせることが可能となる。この場合、イベント（Ｅｖｅｎ）信号の読み出しと同様に、線形な信号を用いて前と、現情報の差分を比較することが可能となる。この場合、前信号でＡＺした後に、現信号を加算して読み出すか、リセットして読み出すかは選択可能である。

（第１実施形態の変形例２）
第１実施形態の変形例２に係る態撮像装置１００は、光電変換素子３００の線形出力を保持する場合に、容量３２４と異なる浮電容量４０８を更に有する点で第１実施形態の変形例１に係る態撮像装置１００と相違する。以下では、第１実施形態の変形例１に係る態撮像装置１００と相違する点に関して説明する。

図２２は、第１実施形態の変形例２に係るＤＶＳ画素３１及びイベント検出回路２１２ｂの構成例を示す図である。図２２に示すように、ＤＶＳ画素３１は、スイッチィグ素子４０６を更に備える点で、２０で示したＤＶＳ画素３１と相違する。

光電変換素子３００の出力を線形出力する場合、まず、スイッチィグ素子３２３，４００．４０２．４０６を接続状態（オン）にする。そして、セットトランジスタ４０４を接続状態（オン）にし、浮電容量４０８の蓄積電荷を初期状態にする。

次に、スイッチィグ素子４００を接続状態（オン）にし、浮電容量４０８に電変換素子３００の出力に応じた電荷を直接的に供給する。浮電容量４０８は、蓄積された電荷を電圧信号と出力する。他の処理は、第１実施形態の変形例１に係る態撮像装置１００と同等である。このように、イベント信号を読出す場合には、浮電容量４０８よりも容量の大きな容量３２４を使用する。一方で、階調信号を読み出す場合容量はより小さい浮電容量４０８を用いる。このように、イベント信号と階調信号に応じて、浮電容量４０８と容量３２４とを切り分けることが可能となる。

（第１実施形態の変形例３）
第１実施形態の変形例３に係る態撮像装置１００は、光電変換素子３００の線形出力を出力する読出し回路３３０ａを更に有する点で第１実施形態の変形例２に係る態撮像装置１００と相違する。以下では、第１実施形態の変形例１に係る態撮像装置１００と相違する点に関して説明する。

図２３は、第１実施形態の変形例２に係るＤＶＳ画素３１及びイベント検出回路２１２ｂの構成例を示す図である。図２３に示すように、ＤＶＳ画素３１は、読出し回路３３０ａを更に有する点で第１実施形態の変形例２に係る態撮像装置１００と相違する。

読出し回路３３０ａ側には、イベント検出回路２１２ｂが接続される。これにより、光電変換素子３００の出力に線形比例する信号をアナログデジタル変換することが可能となる。一方で、光電変換素子３００の出力に線形比例する信号によるイベント検出も可能となる。

一方で、読出し回路３３０側には、イベント検出回路２１２ａが接続される。これにより、光電変換素子３００の出力を対数変換した信号によるイベント検出も可能となる。

（第１実施形態の変形例４）
第１実施形態の変形例４に係る態撮像装置１００は、画素アレイ部３０が階調画素（Ｎｏｍａｌ））３２を有する点で第１実施形態に係る態撮像装置１００と相違する。以下では、第１実施形態に係る態撮像装置１００と相違する点に関して説明する。

図２４は、第１実施形態の変形例４に係る画素アレイ部３０の構成例を示す図である。図２４に示すように、画素アレイ部３０は、複数のＤＶＳ画素３１と、複数の階調画素（Ｎｏｍａｌ））３２とを有する点で第１実施形態に係る態撮像装置１００と相違する。

図２５は、階調画素（Ｎｏｍａｌ））３２の構成例を示す図である。図２５に示すように、階調画素（Ｎｏｍａｌ））３２は、読出し回路３３０ａを有する（図２２参照）。このように、階調画素（Ｎｏｍａｌ））３２は、光電変換素子３００の出力に線形比例する信号を出力する。

＜本開示に係る技術の適用例＞
本開示に係る技術は、様々な製品に適用することができる。以下に、より具体的な適用例について説明する。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット、建設機械、農業機械（トラクター）などのいずれかの種類の移動体に搭載される測距装置として実現されてもよい。

［移動体］
図２６は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システム７０００の概略的な構成例を示すブロック図である。車両制御システム７０００は、通信ネットワーク７０１０を介して接続された複数の電子制御ユニットを備える。図２６に示した例では、車両制御システム７０００は、駆動系制御ユニット７１００、ボディ系制御ユニット７２００、バッテリ制御ユニット７３００、車外情報検出ユニット７４００、車内情報検出ユニット７５００、及び統合制御ユニット７６００を備える。これらの複数の制御ユニットを接続する通信ネットワーク７０１０は、例えば、ＣＡＮ（Ｃｏｎｔｒｏｌｌｅｒ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＬＩＮ（Ｌｏｃａｌ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｎｅｔｗｏｒｋ）、ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）又はＦｌｅｘＲａｙ（登録商標）等の任意の規格に準拠した車載通信ネットワークであってよい。

各制御ユニットは、各種プログラムにしたがって演算処理を行うマイクロコンピュータと、マイクロコンピュータにより実行されるプログラム又は各種演算に用いられるパラメータ等を記憶する記憶部と、各種制御対象の装置を駆動する駆動回路とを備える。各制御ユニットは、通信ネットワーク７０１０を介して他の制御ユニットとの間で通信を行うためのネットワークＩ／Ｆを備えるとともに、車内外の装置又はセンサ等との間で、有線通信又は無線通信により通信を行うための通信Ｉ／Ｆを備える。図２７では、統合制御ユニット７６００の機能構成として、マイクロコンピュータ７６１０、汎用通信Ｉ／Ｆ７６２０、専用通信Ｉ／Ｆ７６３０、測位部７６４０、ビーコン受信部７６５０、車内機器Ｉ／Ｆ７６６０、音声画像出力部７６７０、車載ネットワークＩ／Ｆ７６８０及び記憶部７６９０が図示されている。他の制御ユニットも同様に、マイクロコンピュータ、通信Ｉ／Ｆ及び記憶部等を備える。

駆動系制御ユニット７１００は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット７１００は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。駆動系制御ユニット７１００は、ＡＢＳ（Ａｎｔｉｌｏｃｋ Ｂｒａｋｅ Ｓｙｓｔｅｍ）又はＥＳＣ（Ｅｌｅｃｔｒｏｎｉｃ Ｓｔａｂｉｌｉｔｙ Ｃｏｎｔｒｏｌ）等の制御装置としての機能を有してもよい。

駆動系制御ユニット７１００には、車両状態検出部７１１０が接続される。車両状態検出部７１１０には、例えば、車体の軸回転運動の角速度を検出するジャイロセンサ、車両の加速度を検出する加速度センサ、あるいは、アクセルペダルの操作量、ブレーキペダルの操作量、ステアリングホイールの操舵角、エンジン回転数又は車輪の回転速度等を検出するためのセンサのうちの少なくとも一つが含まれる。駆動系制御ユニット７１００は、車両状態検出部７１１０から入力される信号を用いて演算処理を行い、内燃機関、駆動用モータ、電動パワーステアリング装置又はブレーキ装置等を制御する。

ボディ系制御ユニット７２００は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット７２００は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット７２００には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット７２００は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。

バッテリ制御ユニット７３００は、各種プログラムにしたがって駆動用モータの電力供給源である二次電池７３１０を制御する。例えば、バッテリ制御ユニット７３００には、二次電池７３１０を備えたバッテリ装置から、バッテリ温度、バッテリ出力電圧又はバッテリの残存容量等の情報が入力される。バッテリ制御ユニット７３００は、これらの信号を用いて演算処理を行い、二次電池７３１０の温度調節制御又はバッテリ装置に備えられた冷却装置等の制御を行う。

車外情報検出ユニット７４００は、車両制御システム７０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット７４００には、撮像部７４１０及び車外情報検出部７４２０のうちの少なくとも一方が接続される。撮像部７４１０には、ＴｏＦ（Ｔｉｍｅ Ｏｆ Ｆｌｉｇｈｔ）カメラ、ステレオカメラ、単眼カメラ、赤外線カメラ及びその他のカメラのうちの少なくとも一つが含まれる。車外情報検出部７４２０には、例えば、現在の天候又は気象を検出するための環境センサ、あるいは、車両制御システム７０００を搭載した車両の周囲の他の車両、障害物又は歩行者等を検出するための周囲情報検出センサのうちの少なくとも一つが含まれる。

環境センサは、例えば、雨天を検出する雨滴センサ、霧を検出する霧センサ、日照度合いを検出する日照センサ、及び降雪を検出する雪センサのうちの少なくとも一つであってよい。周囲情報検出センサは、超音波センサ、レーダ装置及びＬＩＤＡＲ（Ｌｉｇｈｔ Ｄｅｔｅｃｔｉｏｎ ａｎｄ Ｒａｎｇｉｎｇ、Ｌａｓｅｒ Ｉｍａｇｉｎｇ Ｄｅｔｅｃｔｉｏｎ ａｎｄ Ｒａｎｇｉｎｇ）装置のうちの少なくとも一つであってよい。これらの撮像部７４１０及び車外情報検出部７４２０は、それぞれ独立したセンサないし装置として備えられてもよいし、複数のセンサないし装置が統合された装置として備えられてもよい。

ここで、図２７は、撮像部７４１０及び車外情報検出部７４２０の設置位置の例を示す。撮像部７９１０、７９１２、７９１４、７９１６、７９１８は、例えば、車両７９００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部のうちの少なくとも一つの位置に設けられる。フロントノーズに備えられる撮像部７９１０及び車室内のフロントガラスの上部に備えられる撮像部７９１８は、主として車両７９００の前方の画像を取得する。サイドミラーに備えられる撮像部７９１２、７９１４は、主として車両７９００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部７９１６は、主として車両７９００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部７９１８は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。

尚、図２７には、それぞれの撮像部７９１０、７９１２、７９１４、７９１６の撮影範囲の一例が示されている。撮像範囲ａは、フロントノーズに設けられた撮像部７９１０の撮像範囲を示し、撮像範囲ｂ、ｃは、それぞれサイドミラーに設けられた撮像部７９１２、７９１４の撮像範囲を示し、撮像範囲ｄは、リアバンパ又はバックドアに設けられた撮像部７９１６の撮像範囲を示す。例えば、撮像部７９１０、７９１２、７９１４、７９１６で撮像された画像データが重ね合わせられることにより、車両７９００を上方から見た俯瞰画像が得られる。

車両７９００のフロント、リア、サイド、コーナ及び車室内のフロントガラスの上部に設けられる車外情報検出部７９２０、７９２２、７９２４、７９２６、７９２８、７９３０は、例えば超音波センサ又はレーダ装置であってよい。車両７９００のフロントノーズ、リアバンパ、バックドア及び車室内のフロントガラスの上部に設けられる車外情報検出部７９２０、７９２６、７９３０は、例えばＬＩＤＡＲ装置であってよい。これらの車外情報検出部７９２０～７９３０は、主として先行車両、歩行者又は障害物等の検出に用いられる。

図２６に戻って説明を続ける。車外情報検出ユニット７４００は、撮像部７４１０に車外の画像を撮像させるとともに、撮像された画像データを受信する。また、車外情報検出ユニット７４００は、接続されている車外情報検出部７４２０から検出情報を受信する。車外情報検出部７４２０が超音波センサ、レーダ装置又はＬＩＤＡＲ装置である場合には、車外情報検出ユニット７４００は、超音波又は電磁波等を発信させるとともに、受信された反射波の情報を受信する。車外情報検出ユニット７４００は、受信した情報に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。車外情報検出ユニット７４００は、受信した情報に基づいて、降雨、霧又は路面状況等を認識する環境認識処理を行ってもよい。車外情報検出ユニット７４００は、受信した情報に基づいて、車外の物体までの距離を算出してもよい。

また、車外情報検出ユニット７４００は、受信した画像データに基づいて、人、車、障害物、標識又は路面上の文字等を認識する画像認識処理又は距離検出処理を行ってもよい。車外情報検出ユニット７４００は、受信した画像データに対して歪補正又は位置合わせ等の処理を行うとともに、異なる撮像部７４１０により撮像された画像データを合成して、俯瞰画像又はパノラマ画像を生成してもよい。車外情報検出ユニット７４００は、異なる撮像部７４１０により撮像された画像データを用いて、視点変換処理を行ってもよい。

車内情報検出ユニット７５００は、車内の情報を検出する。車内情報検出ユニット７５００には、例えば、運転者の状態を検出する運転者状態検出部７５１０が接続される。運転者状態検出部７５１０は、運転者を撮像するカメラ、運転者の生体情報を検出する生体センサ又は車室内の音声を集音するマイク等を含んでもよい。生体センサは、例えば、座面又はステアリングホイール等に設けられ、座席に座った搭乗者又はステアリングホイールを握る運転者の生体情報を検出する。車内情報検出ユニット７５００は、運転者状態検出部７５１０から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。車内情報検出ユニット７５００は、集音された音声信号に対してノイズキャンセリング処理等の処理を行ってもよい。

統合制御ユニット７６００は、各種プログラムにしたがって車両制御システム７０００内の動作全般を制御する。統合制御ユニット７６００には、入力部７８００が接続されている。入力部７８００は、例えば、タッチパネル、ボタン、マイクロフォン、スイッチ又はレバー等、搭乗者によって入力操作され得る装置によって実現される。統合制御ユニット７６００には、マイクロフォンにより入力される音声を音声認識することにより得たデータが入力されてもよい。入力部７８００は、例えば、赤外線又はその他の電波を利用したリモートコントロール装置であってもよいし、車両制御システム７０００の操作に対応した携帯電話又はＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）等の外部接続機器であってもよい。入力部７８００は、例えばカメラであってもよく、その場合搭乗者はジェスチャにより情報を入力することができる。あるいは、搭乗者が装着したウェアラブル装置の動きを検出することで得られたデータが入力されてもよい。さらに、入力部７８００は、例えば、上記の入力部７８００を用いて搭乗者等により入力された情報に基づいて入力信号を生成し、統合制御ユニット７６００に出力する入力制御回路などを含んでもよい。搭乗者等は、この入力部７８００を操作することにより、車両制御システム７０００に対して各種のデータを入力したり処理動作を指示したりする。

記憶部７６９０は、マイクロコンピュータにより実行される各種プログラムを記憶するＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、及び各種パラメータ、演算結果又はセンサ値等を記憶するＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を含んでいてもよい。また、記憶部７６９０は、ＨＤＤ（Ｈａｒｄ Ｄｉｓｃ Ｄｒｉｖｅ）等の磁気記憶デバイス、半導体記憶デバイス、光記憶デバイス又は光磁気記憶デバイス等によって実現してもよい。

汎用通信Ｉ／Ｆ７６２０は、外部環境７７５０に存在する様々な機器との間の通信を仲介する汎用的な通信Ｉ／Ｆである。汎用通信Ｉ／Ｆ７６２０は、ＧＳＭ（登録商標）（Ｇｌｏｂａｌ Ｓｙｓｔｅｍ ｏｆ Ｍｏｂｉｌｅ ｃｏｍｍｕｎｉｃａｔｉｏｎｓ）、ＷｉＭＡＸ、ＬＴＥ（Ｌｏｎｇ Ｔｅｒｍ Ｅｖｏｌｕｔｉｏｎ）若しくはＬＴＥ－Ａ（ＬＴＥ－Ａｄｖａｎｃｅｄ）などのセルラー通信プロトコル、又は無線ＬＡＮ（Ｗｉ－Ｆｉ（登録商標）ともいう）、Ｂｌｕｅｔｏｏｔｈ（登録商標）などのその他の無線通信プロトコルを実装してよい。汎用通信Ｉ／Ｆ７６２０は、例えば、基地局又はアクセスポイントを介して、外部ネットワーク（例えば、インターネット、クラウドネットワーク又は事業者固有のネットワーク）上に存在する機器（例えば、アプリケーションサーバ又は制御サーバ）へ接続してもよい。また、汎用通信Ｉ／Ｆ７６２０は、例えばＰ２Ｐ（Ｐｅｅｒ Ｔｏ Ｐｅｅｒ）技術を用いて、車両の近傍に存在する端末（例えば、運転者、歩行者若しくは店舗の端末、又はＭＴＣ（Ｍａｃｈｉｎｅ Ｔｙｐｅ Ｃｏｍｍｕｎｉｃａｔｉｏｎ）端末）と接続してもよい。

専用通信Ｉ／Ｆ７６３０は、車両における使用を目的として策定された通信プロトコルをサポートする通信Ｉ／Ｆである。専用通信Ｉ／Ｆ７６３０は、例えば、下位レイヤのＩＥＥＥ８０２．１１ｐと上位レイヤのＩＥＥＥ１６０９との組合せであるＷＡＶＥ（Ｗｉｒｅｌｅｓｓ Ａｃｃｅｓｓ ｉｎ Ｖｅｈｉｃｌｅ Ｅｎｖｉｒｏｎｍｅｎｔ）、ＤＳＲＣ（Ｄｅｄｉｃａｔｅｄ Ｓｈｏｒｔ Ｒａｎｇｅ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ）、又はセルラー通信プロトコルといった標準プロトコルを実装してよい。専用通信Ｉ／Ｆ７６３０は、典型的には、車車間（Ｖｅｈｉｃｌｅ ｔｏ Ｖｅｈｉｃｌｅ）通信、路車間（Ｖｅｈｉｃｌｅ ｔｏ Ｉｎｆｒａｓｔｒｕｃｔｕｒｅ）通信、車両と家との間（Ｖｅｈｉｃｌｅ ｔｏ Ｈｏｍｅ）の通信及び歩車間（Ｖｅｈｉｃｌｅ ｔｏ Ｐｅｄｅｓｔｒｉａｎ）通信のうちの１つ以上を含む概念であるＶ２Ｘ通信を遂行する。

測位部７６４０は、例えば、ＧＮＳＳ（Ｇｌｏｂａｌ Ｎａｖｉｇａｔｉｏｎ Ｓａｔｅｌｌｉｔｅ Ｓｙｓｔｅｍ）衛星からのＧＮＳＳ信号（例えば、ＧＰＳ（Ｇｌｏｂａｌ Ｐｏｓｉｔｉｏｎｉｎｇ Ｓｙｓｔｅｍ）衛星からのＧＰＳ信号）を受信して測位を実行し、車両の緯度、経度及び高度を含む位置情報を生成する。尚、測位部７６４０は、無線アクセスポイントとの信号の交換により現在位置を特定してもよく、又は測位機能を有する携帯電話、ＰＨＳ若しくはスマートフォンといった端末から位置情報を取得してもよい。

ビーコン受信部７６５０は、例えば、道路上に設置された無線局等から発信される電波あるいは電磁波を受信し、現在位置、渋滞、通行止め又は所要時間等の情報を取得する。尚、ビーコン受信部７６５０の機能は、上述した専用通信Ｉ／Ｆ７６３０に含まれてもよい。

車内機器Ｉ／Ｆ７６６０は、マイクロコンピュータ７６１０と車内に存在する様々な車内機器７７６０との間の接続を仲介する通信インターフェースである。車内機器Ｉ／Ｆ７６６０は、無線ＬＡＮ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＮＦＣ（Ｎｅａｒ Ｆｉｅｌｄ Ｃｏｍｍｕｎｉｃａｔｉｏｎ）又はＷＵＳＢ（Ｗｉｒｅｌｅｓｓ ＵＳＢ）といった無線通信プロトコルを用いて無線接続を確立してもよい。また、車内機器Ｉ／Ｆ７６６０は、図示しない接続端子（及び、必要であればケーブル）を介して、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＨＤＭＩ（登録商標）（Ｈｉｇｈ－Ｄｅｆｉｎｉｔｉｏｎ Ｍｕｌｔｉｍｅｄｉａ Ｉｎｔｅｒｆａｃｅ）、又はＭＨＬ（Ｍｏｂｉｌｅ Ｈｉｇｈ－ｄｅｆｉｎｉｔｉｏｎ Ｌｉｎｋ）等の有線接続を確立してもよい。車内機器７７６０は、例えば、搭乗者が有するモバイル機器若しくはウェアラブル機器、又は車両に搬入され若しくは取り付けられる情報機器のうちの少なくとも１つを含んでいてもよい。また、車内機器７７６０は、任意の目的地までの経路探索を行うナビゲーション装置を含んでいてもよい。車内機器Ｉ／Ｆ７６６０は、これらの車内機器７７６０との間で、制御信号又はデータ信号を交換する。

車載ネットワークＩ／Ｆ７６８０は、マイクロコンピュータ７６１０と通信ネットワーク７０１０との間の通信を仲介するインターフェースである。車載ネットワークＩ／Ｆ７６８０は、通信ネットワーク７０１０によりサポートされる所定のプロトコルに則して、信号等を送受信する。

統合制御ユニット７６００のマイクロコンピュータ７６１０は、汎用通信Ｉ／Ｆ７６２０、専用通信Ｉ／Ｆ７６３０、測位部７６４０、ビーコン受信部７６５０、車内機器Ｉ／Ｆ７６６０及び車載ネットワークＩ／Ｆ７６８０のうちの少なくとも一つを介して取得される情報に基づき、各種プログラムにしたがって、車両制御システム７０００を制御する。例えば、マイクロコンピュータ７６１０は、取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット７１００に対して制御指令を出力してもよい。例えば、マイクロコンピュータ７６１０は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ Ｄｒｉｖｅｒ Ａｓｓｉｓｔａｎｃｅ Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行ってもよい。また、マイクロコンピュータ７６１０は、取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行ってもよい。

マイクロコンピュータ７６１０は、汎用通信Ｉ／Ｆ７６２０、専用通信Ｉ／Ｆ７６３０、測位部７６４０、ビーコン受信部７６５０、車内機器Ｉ／Ｆ７６６０及び車載ネットワークＩ／Ｆ７６８０のうちの少なくとも一つを介して取得される情報に基づき、車両と周辺の構造物や人物等の物体との間の３次元距離情報を生成し、車両の現在位置の周辺情報を含むローカル地図情報を作成してもよい。また、マイクロコンピュータ７６１０は、取得される情報に基づき、車両の衝突、歩行者等の近接又は通行止めの道路への進入等の危険を予測し、警告用信号を生成してもよい。警告用信号は、例えば、警告音を発生させたり、警告ランプを点灯させたりするための信号であってよい。

音声画像出力部７６７０は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２４の例では、出力装置として、オーディオスピーカ７７１０、表示部７７２０及びインストルメントパネル７７３０が例示されている。表示部７７２０は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。表示部７７２０は、ＡＲ（Ａｕｇｍｅｎｔｅｄ Ｒｅａｌｉｔｙ）表示機能を有していてもよい。出力装置は、これらの装置以外の、ヘッドホン、搭乗者が装着する眼鏡型ディスプレイ等のウェアラブルデバイス、プロジェクタ又はランプ等の他の装置であってもよい。出力装置が表示装置の場合、表示装置は、マイクロコンピュータ７６１０が行った各種処理により得られた結果又は他の制御ユニットから受信された情報を、テキスト、イメージ、表、グラフ等、様々な形式で視覚的に表示する。また、出力装置が音声出力装置の場合、音声出力装置は、再生された音声データ又は音響データ等からなるオーディオ信号をアナログ信号に変換して聴覚的に出力する。

尚、図２６に示した例において、通信ネットワーク７０１０を介して接続された少なくとも二つの制御ユニットが一つの制御ユニットとして一体化されてもよい。あるいは、個々の制御ユニットが、複数の制御ユニットにより構成されてもよい。さらに、車両制御システム７０００が、図示されていない別の制御ユニットを備えてもよい。また、上記の説明において、いずれかの制御ユニットが担う機能の一部又は全部を、他の制御ユニットに持たせてもよい。つまり、通信ネットワーク７０１０を介して情報の送受信がされるようになっていれば、所定の演算処理が、いずれかの制御ユニットで行われるようになってもよい。同様に、いずれかの制御ユニットに接続されているセンサ又は装置が、他の制御ユニットに接続されるとともに、複数の制御ユニットが、通信ネットワーク７０１０を介して相互に検出情報を送受信してもよい。

以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部７９１０、７９１２、７９１４、７９１６、７９１８や、車外情報検出部７９２０、７９２２、７９２４、７９２６、７９２８、７９３０や、運転者状態検出部７５１０等に適用され得る。具体的には、これらの撮像部や検出部に対して、本開示の撮像装置を有する図１の撮像システム１０を適用することができる。そして、本開示に係る技術を適用することにより、センサノイズ等のノイズイベントの影響を緩和し、真イベントの発生を確実に、かつ、迅速に感知することができるため、安全な車両走行を実現することが可能となる。

なお、本技術は以下のような構成を取ることができる。

（１）光量に応じた輝度信号を出力する複数のＤＶＳ画素を有する画素アレイ部と、
前記画素アレイ部の外部に配置され、前記複数のＤＶＳ用画素のそれぞれの輝度信号が所定のしきい値を超えた場合に、アドレスイベントの発生を示す検出信号を出力する検出回路部と、を備え、
前記ＤＶＳ画素は、
光量に応じた信号を出力する光電変換素子と、
前記信号を対数変換する対数変換回路と、
前記対数変換回路で変換された輝度信号を保持する信号保持回路と、
前記信号保持回路に保持された前記輝信号を読出す読出し回路と、
を有する、撮像装置。

（２）前記検出回路部は、少なくとも一つの比較器と、
リファレンス電圧を出力するリファレンス生成回路と、
有し、
前記比較器には、前記読出し回路から読み出された輝度信号と、前記リファレンス電圧とが入力される、（１）に記載の撮像装置。

（３）前記検出回路部は、複数の検出回路を有し、
前記検出回路部は、検出回路毎に対応するリファレンス生成回路を有する、（２）に記載の撮像装置。

（４）前記複数の検出回路は、列状に配置された複数の前記ＤＶＳ画素のそれぞれから、時系列に前記読出し回路から読み出された前記輝度信号が入力される、（３）に記載の撮像装置。

（５）前記検出回路部は、複数の検出回路を有し、
前記リファレンス生成回路は、複数の検出回路に前記リファレンス電圧を供給する、（２）に記載の撮像装置。

（６）前記比較器は、２入力のうち少なくとも１つは容量結合されており、前記輝度信号と前記リファレンス電圧との少なくとも１つが接続される、（５）に記載の撮像装置。

（７）前記輝度信号は、前記容量結合された容量を介して、前記比較器に入力され、前記容量が初期化された後に最初の第１輝度信号が入力され、続けて前記信号保持回路に保持された第２輝度信号が入力される、（６）に記載の撮像装置。

（８）前記比較器は、多ビットでアナログデジタル変換も可能である、（２）乃至（７）のいずれかに記載の撮像装置。

（９） 前記読出し回路は、基準電源と前記検出回路に接続される信号線との間に直列に接続された増幅トラジスタと、選択トランジスタを有し、
前記増幅トラジスタのゲートと基準電位との間に前記信号保持回路の容量が接続される、（８）に記載の撮像装置。

（１０）前記光電変換素子のアノードは、第１スイッチィング素子を介して前記対数変換回路に接続され、第２スイッチィング素子を介して前記容量の前記基準電源側の一端に接続される、（９）に記載の撮像装置。

（１１）前記光電変換素子のアノードは、第１スイッチィング素子、浮電容量、及び第３スイッチィング素子を介して前記容量の前記基準電源側の一端に接続される、（９）に記載の撮像装置。

（１２）前記浮電容量と基準電源との間には、前記浮電容量の蓄積電荷を初期状態にするリセットトランジスタが接続される、（１１）に記載の撮像装置。

（１３）前記第２スイッチィング素子が導通状態になる場合は、前記第１スイッチィング素子、及び前記第３スイッチィング素子は、非導通状態である、（１２）に記載の撮像装置。

（１４）前記光電変換素子のアノードは、第２スイッチィング素子を介して第２読出し回路に接続される、（９）に記載の撮像装置。

（１５）前記画素アレイ部は、更に階調画素を有する、（１）に記載の撮像装置。

（１６）光量に応じた輝度信号を出力する複数のＤＶＳ画素を有する画素アレイ部と、
前記画素アレイ部の外部に配置され、前記複数のＤＶＳ用画素のそれぞれの輝度信号が所定のしきい値を超えた場合に、アドレスイベントの発生を示す検出信号を出力する検出回路部と、を備える、撮像装置の制御方法であって、
前記検出回路部は、
前記読出し回路から読み出された輝度信号と、前記リファレンス電圧とが入力される比較器を有し、
前記輝度信号は、前記比較器の容量結合された容量を介して、前記比較器に入力され、前記容量が初期化された後に最初の第１輝度信号が入力され、続けて前記画素アレイ部に保持された第２輝度信号が入力される、撮像装置の撮像方法。。

本開示の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本開示の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。

３０：画素アレイ部、１００：撮像装置、２００：固体撮像素子、２１１ｂ：第２アクセス制御回路、２１２ａ：ＡＤ変換器、２１２ｂ：ＤＶＳ読出し回路、２１２ｃ：タイムスタンプ生成回路、２１２ｄ：タイミング制御回路、２１３：第１信号処理部、２１４：第２信号処理部、２５０：アービタ回路、３０８ａ：階調用画素、３０８ｂ：ＤＶＳ画素３１４：ＤＶＳ用ＡＦＥ。

Claims (16)

1. 光量に応じた輝度信号を出力する複数のＤＶＳ画素を有する画素アレイ部と、
   前記画素アレイ部の外部に配置され、前記複数のＤＶＳ用画素のそれぞれの輝度信号が所定のしきい値を超えた場合に、アドレスイベントの発生を示す検出信号を出力する検出回路部と、を備え、
   前記ＤＶＳ画素は、
   光量に応じた信号を出力する光電変換素子と、
   前記信号を対数変換する対数変換回路と、
   前記対数変換回路で変換された輝度信号を保持する信号保持回路と、
   前記信号保持回路に保持された前記輝信号を読出す読出し回路と、
   を有する、撮像装置。
2. 前記検出回路部は、少なくとも一つの比較器と、
   リファレンス電圧を出力するリファレンス生成回路と、
   を有し、
   前記比較器には、前記読出し回路から読み出された輝度信号と、前記リファレンス電圧とが入力される、請求項１に記載の撮像装置。
3. 前記検出回路部は、複数の検出回路を有し、
   前記検出回路部は、検出回路毎に対応するリファレンス生成回路を有する、請求項２に記載の撮像装置。
4. 前記複数の検出回路は、列状に配置された複数の前記ＤＶＳ画素のそれぞれから、時系列に前記読出し回路から読み出された前記輝度信号が入力される、請求項３に記載の撮像装置。
5. 前記検出回路部は、複数の検出回路を有し、
   前記リファレンス生成回路は、前記複数の検出回路に前記リファレンス電圧を供給する、請求項２に記載の撮像装置。
6. 前記比較器は、２入力のうち少なくとも１つは容量結合されており、前記輝度信号と前記リファレンス電圧との少なくとも１つが接続される、請求項５に記載の撮像装置。
7. 前記輝度信号は、前記容量結合された容量を介して、前記比較器に入力され、前記容量が初期化された後に最初の第１輝度信号が入力され、続けて前記信号保持回路に保持された第２輝度信号が入力される、請求項６に記載の撮像装置。
8. 前記比較器は、多ビットでアナログデジタル変換も可能である、請求項２に記載の撮像装置。
9. 前記読出し回路は、基準電源と前記検出回路に接続される信号線との間に直列に接続された増幅トラジスタと、選択トランジスタを有し、
   前記増幅トラジスタのゲートと基準電位との間に前記信号保持回路の容量が接続される、請求項８に記載の撮像装置。
10. 前記光電変換素子のアノードは、第１スイッチィング素子を介して前記対数変換回路に接続され、第２スイッチィング素子を介して前記容量の前記基準電源側の一端に接続される、請求項９に記載の撮像装置。
11. 前記光電変換素子のアノードは、第１スイッチィング素子、浮電容量、及び第３スイッチィング素子を介して前記容量の前記基準電源側の一端に接続される、請求項９に記載の撮像装置。
12. 前記浮電容量と基準電源との間には、前記浮電容量の蓄積電荷を初期状態にするリセットトランジスタが接続される、請求項１１に記載の撮像装置。
13. 前記第２スイッチィング素子が導通状態になる場合は、前記第１スイッチィング素子、及び前記第３スイッチィング素子は、非導通状態である、請求項１２に記載の撮像装置。
14. 前記光電変換素子のアノードは、第２スイッチィング素子を介して第２読出し回路に接続される、請求項９に記載の撮像装置。
15. 前記画素アレイ部は、更に階調画素を有する、請求項１に記載の撮像装置。
16. 光量に応じた輝度信号を出力する複数のＤＶＳ画素を有する画素アレイ部と、
    前記画素アレイ部の外部に配置され、前記複数のＤＶＳ用画素のそれぞれの輝度信号が所定のしきい値を超えた場合に、アドレスイベントの発生を示す検出信号を出力する検出回路部と、を備える、撮像装置の制御方法であって、
    前記検出回路部は、
    前記読出し回路から読み出された輝度信号と、前記リファレンス電圧とが入力される比較器を有し、
    前記輝度信号は、前記比較器の容量結合された容量を介して、前記比較器に入力され、前記容量が初期化された後に最初の第１輝度信号が入力され、続けて前記画素アレイ部に保持された第２輝度信号が入力される、撮像装置の撮像方法。

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