JP2023160412A - 半導体装置及び半導体モジュール - Google Patents

Abstract

【課題】並列に接続された半導体モジュール間のスイッチングスピードに差があっても、半導体モジュール間の電流分担を均等化する。【解決手段】半導体装置１０は、直流電源の正端子と負端子との間に並列に接続される半導体モジュール１１，１２を備えている。半導体モジュール１１は、直流電源の正端子に電気的に接続されるＰ端子１１ａと、直流電源の負端子に電気的に接続されるＮ端子１１ｂと、筐体１１ｃと、筐体１１ｃ内に設けられ、Ｐ端子１１ａに電気的に接続される配線バー１１ｄを含む。半導体モジュール１２は、直流電源の正端子に電気的に接続されるＰ端子１２ａと、直流電源の負端子に電気的に接続されるＮ端子１２ｂと、筐体１２ｃと、筐体１２ｃ内に設けられ、Ｎ端子１２ｂに電気的に接続されるとともに、配線バー１１ｄと磁気的に結合された配線バー１２ｅを含む。【選択図】図１

Description

本発明は、並列に接続される複数の半導体モジュールを有する半導体装置及び半導体モジュールに関する。

従来、通電電流能力を向上させるため、ＩＧＢＴ（Insulated Gate Bipolar Transistor）やパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などのスイッチング素子を含む半導体モジュールを複数、並列接続することがある。

並列接続された複数の半導体モジュール間では、スイッチング時の電流のアンバランスが発生する可能性がある。電流のアンバランスを抑制するため、直流電源から各半導体モジュールまでの配線のインダクタンスをできる限り均等にするなどの技術が用いられている。

なお、並列に接続したスイッチング素子のエミッタに接続される配線に流れる循環電流を検出し、その結果に基づいてゲート駆動回路により各スイッチング素子のオンオフを制御する技術がある（たとえば、特許文献１参照）。

また、並列に接続された複数のチョッパ回路のうち、隣接するチョッパ回路間で、正または負側の入力端子に接続されるリアクトル同士を磁気結合させる技術がある（たとえば、特許文献２参照）。また、並列に接続された複数の半導体スイッチング素子のゲートに接続される導電経路同士を磁気結合させる技術がある（たとえば、特許文献３参照）。また、並列に接続された一対のスイッチング素子の駆動経路と主電流経路とを磁気結合させる技術がある（たとえば、特許文献４参照）。また、複数のＩＧＢＴが直列に接続された直列回路が複数並列に接続されている構成において、直列に接続された複数のＩＧＢＴのエミッタ線を磁性体による磁気回路で磁気結合させる技術がある（たとえば、特許文献５参照）。

また、同一半導体モジュール内の正負の直流入力端子を囲うように環状磁性部材を配置して、環状磁性部材をコモンモードノイズ除去用のインダクタンスとして動作させる技術がある（たとえば、特許文献６参照）。また、半導体モジュールパッケージの周囲に、ＩＧＢＴなどの電力用半導体素子チップを包囲するように環状の磁性部材を嵌合し、ノイズ電流の抑制を図る技術がある（たとえば、特許文献７参照）。

また、１つの半導体モジュール内に複数のハーフブリッジ回路を並列に接続する技術も知られている（たとえば、特許文献８参照）。

特開２０１５－１４９８２８号公報 特開２０１７－０８５７８７号公報 特開２０１６－０４６８４２号公報 特開２０２０－００５４３６号公報 特開２００６－１４９１６９号公報 特開２００５－１８３７７６号公報 特開２００６－３５１９８６号公報 国際公開第２０１３／１２８７８７号

電流のアンバランスを抑制するために、直流電源から並列に接続された複数の半導体モジュールまでの配線のインダクタンスをできる限り均等にしても、各半導体モジュール間でスイッチングスピードに差があると電流分担が崩れ、アンバランス電流が増加する。

なお、たとえば、特許文献１のようなゲート駆動回路を用いて、スイッチングスピードを制御する場合、電流検出回路、ゲート駆動回路の動作遅れにより、半導体モジュール間のスイッチングスピードを一致させることは困難である。近年開発されている高速スイッチング動作するスイッチング素子、特にＳｉＣ－ＭＯＳＦＥＴなど数ｎｓで動作する高速半導体スイッチング素子には適用が困難である。

本発明は、このような点に鑑みてなされたものであり、並列に接続された半導体モジュール間のスイッチングスピードに差があっても、半導体モジュール間の電流分担を均等化可能な半導体装置及び半導体モジュールを提供することを目的とする。

本発明の一観点によれば、直流電源の正端子と負端子との間に並列に接続される複数の半導体モジュールを備えた半導体装置であって、前記正端子に電気的に接続される第１の入力端子と、前記負端子に電気的に接続される第２の入力端子と、第１の筐体と、前記第１の筐体内に設けられ、前記第１の入力端子に電気的に接続される第１の配線バーと、を含む第１の半導体モジュールと、前記正端子に電気的に接続される第３の入力端子と、前記負端子に電気的に接続される第４の入力端子と、第２の筐体と、前記第２の筐体内に設けられ、前記第４の入力端子に電気的に接続されるとともに、前記第１の配線バーと磁気的に結合された第２の配線バーと、を含む第２の半導体モジュールと、を有する半導体装置が提供される。

また、本発明の一観点によれば、並列に接続される複数の半導体モジュールの１つである半導体モジュールであって、樹脂で成形され、周囲に第１の側壁と前記第１の側壁に対向する第２の側壁と前記第１の側壁の端部と前記第２の側壁の端部とを接続するように間に設けられた第３の側壁とを有する筐体と、前記第１の側壁の前記樹脂に内蔵または内接され、前記第１の側壁の延伸方向に延びる第１の配線バーと、前記第２の側壁の前記樹脂に内蔵または内接され、前記第１の側壁の延伸方向に延びる第２の配線バーと、を有し、前記第１の配線バー及び前記第２の配線バーは、前記第３の側壁の前記樹脂から前記筐体の外部へ電気的に接続されている、半導体モジュールが提供される。

開示の技術によれば、並列に接続された半導体モジュール間のスイッチングスピードに差があっても、半導体モジュール間の電流分担を均等化できる。

第１の実施の形態の半導体装置の一部の概略を示す上面図である。 第１の実施の形態の半導体装置の等価回路の一例を示す図である。 第１の実施の形態の半導体装置の動作例を示す図である。 比較例の半導体装置を示す図である。 比較例の半導体装置における半導体モジュールの斜視図である。 比較例の半導体装置における半導体モジュールの筐体内部の構成の例を示す上面図である。 筐体内部を図６の矢印Ａ方向から見た図である。 比較例の半導体装置における半導体モジュールの等価回路を示す図である。 第１の実施の形態の半導体装置における半導体モジュールの筐体内部の構成の例を示す上面図である。 筐体内部を図９の矢印Ａ方向から見た図である。 第２の実施の形態の半導体装置の一部の概略を示す上面図である。 磁性体コアの一例を示す図である。 筐体に設けられた凹部の例を示す図である（その１）。 筐体に設けられた凹部の例を示す図である（その２）。 配線バーを側壁の樹脂に内蔵させた例を示す半導体モジュールの上面図である。

以下、発明を実施するための形態を、図面を参照しつつ説明する。なお、以下の説明において、「上」、「下」は、相対的な位置関係を特定する便宜的な表現に過ぎず、本発明の技術的思想を限定するものではない。たとえば、「上」及び「下」は、必ずしも地面に対する鉛直方向を意味しない。つまり、「上」及び「下」の方向は、重力方向に限定されない。

（第１の実施の形態）
図１は、第１の実施の形態の半導体装置の一部の概略を示す上面図である。また、図２は、第１の実施の形態の半導体装置の等価回路の一例を示す図である。
半導体装置１０は、図２に示すような直流電源２０の正端子と負端子（“－”と表記されている）との間に並列に接続される第１の半導体モジュール（以下、半導体モジュール１１という）と、第２の半導体モジュール（以下、半導体モジュール１２という）を備えている。図２では直流電源２０の正端子は“＋”と表記されており、直流電源２０の負端子は“－”と表記されている。なお、図２の直流電源２０に並列に接続されているキャパシタ２１を直流電源ということもできる。

図１、図２の例では、２つの半導体モジュール１１，１２が並列に接続されている例が示されているが、３つ以上の半導体モジュールが並列に接続されていてもよい。

半導体モジュール１１は、直流電源２０の正端子に電気的に接続される第１の入力端子（以下、Ｐ端子１１ａという）と、直流電源２０の負端子に電気的に接続される第２の入力端子（以下、Ｎ端子１１ｂという）を有する。さらに半導体モジュール１１は、図１に示すように、第１の筐体（以下、筐体１１ｃという）と、筐体１１ｃ内に設けられ、Ｐ端子１１ａに電気的に接続される第１の配線バー（以下、配線バー１１ｄという）を有する。また、半導体モジュール１１は、図１に示すように、Ｎ端子１１ｂに電気的に接続される配線バー１１ｅを有していてもよい。また、半導体モジュール１１は、出力端子（以下、Ｕ端子１１ｆという）を有する。

半導体モジュール１２についても半導体モジュール１１と同様の要素を含む。すなわち、半導体モジュール１２は、直流電源２０の正端子に電気的に接続される第３の入力端子（以下、Ｐ端子１２ａという）と、直流電源２０の負端子に電気的に接続される第４の入力端子（以下、Ｎ端子１２ｂという）を有する。さらに半導体モジュール１２は、図１に示すように、第２の筐体（以下、筐体１２ｃという）と、筐体１２ｃ内に設けられ、Ｎ端子１２ｂに電気的に接続される第２の配線バー（以下、配線バー１２ｅという）を有する。配線バー１２ｅは、半導体モジュール１１の配線バー１１ｄと磁気的に結合されている。つまり、図１に示すような磁気結合１３が発生している。

図１の例では、配線バー１１ｄ，１２ｅは、筐体１１ｃの第１の側壁（図１の例では側壁１１ｃ１）と筐体１２ｃの第２の側壁（図１の例では側壁１２ｃ１）を介して、第１の方向（図１の例ではＸ方向）に近接して配置されている。これによって、配線バー１１ｄ，１２ｅが磁気的に結合される。

なお、配線バー１１ｄ，１２ｅ間のＸ方向の距離は、短いほど磁気結合が強くなる（相互インダクタンスが大きくなる）が、短すぎると熱干渉の影響が大きくなることを考慮して、たとえば、２～３ｃｍ程度とされる。なお、この数値範囲に特に限定されるわけではない。相互インダクタンスをより大きくするために、磁性体コアを用いることもできる（後述の第２の実施の形態参照）。

半導体モジュール１２は、図１に示すように、Ｐ端子１２ａに電気的に接続される配線バー１２ｄを有していてもよい。また、半導体モジュール１２は、出力端子（以下、Ｕ端子１２ｆという）を有する。

図１では、配線バー１１ｄ，１１ｅ，１２ｄ，１２ｅは、筐体１１ｃ，１２ｃ内に内蔵されているため、点線で示されている。また、図１には、Ｐ端子１１ａの端子電流ｉａ、Ｎ端子１１ｂの端子電流ｉｂ、Ｐ端子１２ａの端子電流ｉｃ、Ｎ端子１２ｂの端子電流ｉｄが示されている。

なお、図１では、筐体１１ｃ，１２ｃ内の配線バー１１ｄ，１１ｅ，１２ｄ，１２ｅ以外の構成要素については図示が省略されている。筐体１１ｃ，１２ｃは、樹脂により成形されている。筐体１１ｃ，１２ｃ内の構成については後述するが、半導体装置１０の等価回路は、たとえば、以下のように表せる。

図２には、半導体モジュール１１，１２を含む半導体装置１０の等価回路の一例が示されている。
図２に示すように半導体モジュール１１は、スイッチング素子の一例であるＩＧＢＴ１１ｇ，１１ｉと、ダイオード１１ｈ，１１ｊを有する。ＩＧＢＴ１１ｇのコレクタとダイオード１１ｈのカソードは、Ｐ端子１１ａに接続され、ＩＧＢＴ１１ｇのエミッタとダイオード１１ｈのアノードは、Ｕ端子１１ｆ及びＩＧＢＴ１１ｉのコレクタとダイオード１１ｊのカソードに接続されている。ＩＧＢＴ１１ｉのエミッタとダイオード１１ｊのアノードは、Ｎ端子１１ｂに接続されている。

半導体モジュール１２も半導体モジュール１１と同様に、スイッチング素子の一例であるＩＧＢＴ１２ｇ，１２ｉと、ダイオード１２ｈ，１２ｊを有する。ＩＧＢＴ１２ｇのコレクタとダイオード１２ｈのカソードは、Ｐ端子１２ａに接続され、ＩＧＢＴ１２ｇのエミッタとダイオード１２ｈのアノードは、Ｕ端子１２ｆ及びＩＧＢＴ１２ｉのコレクタとダイオード１２ｊのカソードに接続されている。ＩＧＢＴ１２ｉのエミッタとダイオード１２ｊのアノードは、Ｎ端子１２ｂに接続されている。

ＩＧＢＴ１１ｇ，１２ｇのゲートとエミッタ間には、ＩＧＢＴ１１ｇ，１２ｇを駆動するためのＧＤＵ（Gate Driver Unit）２３が接続される。ＩＧＢＴ１１ｉ，１２ｉのゲートとエミッタ間には、ＩＧＢＴ１１ｉ，１２ｉを駆動するためのＧＤＵ２４が接続される。

さらに図２には、直流電源２０の正端子とＰ端子１１ａ，１２ａとを接続する配線（銅バーなど）の配線インダクタンス１５ａ，１５ｂ，１５ｃ、配線抵抗１６ａ，１６ｂが示されている。また、図２には、直流電源２０の負端子とＮ端子１１ｂ，１２ｂとを接続する配線（銅バーなど）の配線インダクタンス１５ｄ，１５ｅ、配線抵抗１６ｃ，１６ｄが示されている。また、図２にはＵ端子１１ｆ，１２ｆと負荷２２とを接続する配線の配線インダクタンス１５ｆ，１５ｇ、配線抵抗１６ｅ，１６ｆが示されている。
なお、図２においても、図１に示した磁気結合１３が図示されている。

図１、図２に示したような磁気結合１３が生じることで、Ｐ端子１１ａの端子電流ｉａ、Ｎ端子１２ｂの端子電流ｉｄに差が生じると、Ｖ＝Ｍ×ｄ（ｉａ－ｉｄ）／ｄｔの誘起電圧が発生し、端子電流ｉａ，ｉｄが均等化される。Ｍは相互インダクタンスである。

より具体的に説明する。
半導体モジュール１１側の端子電流ｉａが半導体モジュール１２側の端子電流ｉｂよりも大きいと、半導体モジュール１１のＰ端子１１ａとＮ端子１１ｂの間に、Ｖ＝Ｍ×ｄ（ｉａ－ｉｄ）／ｄｔが印加され、端子電流ｉａ，ｉｂが減少する。

一方、半導体モジュール１１側の端子電流ｉａが半導体モジュール１２側の端子電流ｉｂよりも小さいと、半導体モジュール１１のＰ端子１１ａとＮ端子１１ｂの間に、Ｖ＝Ｍ×ｄ（ｉａ－ｉｄ）／ｄｔが印加され、端子電流ｉａ，ｉｂが増大する。この結果、半導体モジュール１１，１２間の電流分担が均等化される。

図３は、第１の実施の形態の半導体装置の動作例を示す図である。
図３には、ＧＤＵ２３からＩＧＢＴ１１ｇ，１２ｇのゲートに供給されるゲート信号、ＩＧＢＴ１１ｇのコレクタ－エミッタ間電圧Ｖｃｅａ、ＩＧＢＴ１２ｇのコレクタ－エミッタ間電圧Ｖｃｅｃの時間変化が示されている。また、図３には、ＩＧＢＴ１１ｉのコレクタ－エミッタ間電圧Ｖｃｅｂ、ＩＧＢＴ１２ｉのコレクタ－エミッタ間電圧Ｖｃｅｄの時間変化が示されている。さらに、図３には、Ｐ端子１１ａの端子電流ｉａ、Ｎ端子１１ｂの端子電流ｉｂ、Ｐ端子１２ａの端子電流ｉｃ、Ｎ端子１２ｂの端子電流ｉｄの時間変化が示されている。

なお、図３には、ＧＤＵ２４からＩＧＢＴ１１ｉ，１２ｉのゲートに供給されるゲート信号については図示が省略されているが、そのゲート信号は、図３に示されているゲート信号と逆位相の信号となっている。

タイミングｔ１～ｔ２が、ＩＧＢＴ１１ｇ，１２ｇのターンオン期間であり、タイミングｔ３～ｔ４が、ＩＧＢＴ１１ｇ，１２ｇのターンオフ期間である。
図３に示されているようにターンオン期間、ターンオフ期間とも磁気結合１３が生じることで、ｄ（ｉａ）／ｄｔ＝－ｄ（ｉｄ）／ｄｔとなる。つまり、ｉａと－ｉｄの変化率が一致する。この結果として、ｄ（ｉａ）／ｄｔ＝ｄ（ｉｃ）／ｄｔ、ｄ（ｉｂ）／ｄｔ＝ｄ（ｉｄ）／ｄｔとなる。

（比較例）
図４は、比較例の半導体装置を示す図である。
比較例の半導体装置３０は、半導体モジュール３１，３２を有する。半導体モジュール３１は、Ｐ端子３１ａ、Ｎ端子３１ｂ、Ｕ端子３１ｃ１，３１ｃ２を有している。半導体モジュール３２は、Ｐ端子３２ａ、Ｎ端子３２ｂ、Ｕ端子３２ｃ１，３２ｃ２を有している。

Ｐ端子３１ａ，３２ａは、ラミネートバー（絶縁フィルムと金属導体とを積層したもの）３３を介して、直流電源として機能するキャパシタ３５，３６の正端子３５ａ，３６ａに電気的に接続されている。

Ｎ端子３１ｂ，３２ｂは、ラミネートバー３４を介して、直流電源として機能するキャパシタ３５，３６の負端子３５ｂ，３６ｂに電気的に接続されている。
Ｕ端子３１ｃ１，３１ｃ２，３２ｃ１，３２ｃ２は、出力バー３７に接続されている。

以下、半導体モジュール３１の例を示す。なお、半導体モジュール３２についても、半導体モジュール３１と同一の構成である。

図５は、比較例の半導体装置における半導体モジュールの斜視図である。また、図６は、比較例の半導体装置における半導体モジュールの筐体内部の構成の例を示す上面図である。図７は、筐体内部を図６の矢印Ａ方向から見た図である。また、図８は、比較例の半導体装置における半導体モジュールの等価回路を示す図である。

比較例の半導体装置３０における半導体モジュール３１は、Ｐ端子３１ａ、Ｎ端子３１ｂ、Ｕ端子３１ｃ１，３１ｃ２の他に、ゲート端子３１ｄ１，３１ｄ２とエミッタ端子３１ｅ１，３１ｅ２を有する。さらに、筐体３１ｆ内には、図６に示すように、Ｐ端子３１ａと配線パターン３１ｇを介して電気的に接続される、ＩＧＢＴ３１ｉ１，３１ｉ２，３１ｉ３、ダイオード３１ｊ１，３１ｊ２，３１ｊ３が設けられている。また、筐体３１ｆ内には、Ｎ端子３１ａと配線パターン３１ｈを介して電気的に接続される、ＩＧＢＴ３１ｉ４，３１ｉ５，３１ｉ６、ダイオード３１ｊ４，３１ｊ５，３１ｊ６が設けられている。

また、図７に示すように、半導体モジュール３１は、下から金属板３１ｋ１、セラミックス製の絶縁板３１ｌ１、回路基板３１ｍ１の順に積層された積層体、また、下から金属板３１ｋ２、絶縁板３１ｌ２、回路基板３１ｍ２の順に積層された積層体を有する。

金属板３１ｋ１，３１ｋ２は、Ｘ－Ｙ平面上において、回路基板３１ｍ１，３１ｍ２とほぼ同じ範囲に広がっている。金属板３１ｋ１，３１ｋ２は、回路基板３１ｍ１，３１ｍ２と絶縁板３１ｌ１，３１ｌ２との間の熱膨張係数差による、回路基板３１ｍ１，３１ｍ２の反りを防止するために設けられている。金属板３１ｋ１，３１ｋ２を設けることで、熱膨張による応力をキャンセルできるためである。

回路基板を、回路基板３１ｍ１，３１ｍ２の２つに分けているのは、基板面積が大きいほど反りが発生しやすく、製造歩留まりが悪化し、価格の上昇に繋がるためである。回路基板３１ｍ１，３１ｍ２間はワイヤにより導電接続されている。

ＩＧＢＴ（図７の例では、ＩＧＢＴ３１ｉ２，３１ｉ４，３１ｉ６）やダイオード（図７の例では、ダイオード３１ｊ１，３１ｊ３，３１ｊ５）は、回路基板３１ｍ１，３１ｍ２の何れかの上に形成されている。

上記のような積層体は、金属製（たとえば、銅）のベース板３１ｎの上に配置されている。熱拡散の範囲を広げるために、金属板３１ｋ１，３１ｋ２と比べて、ベース板３１ｎの厚みは厚く形成されている。金属板３１ｋ１，３１ｋ２は、ベース板３１ｎに対して、たとえば、はんだ接合されている。

図８に示すように、Ｐ端子３１ａは、ＩＧＢＴ３１ｉ１～３１ｉ３のコレクタと、ダイオード３１ｊ１～３１ｊ３のカソードに接続されている。ＩＧＢＴ３１ｉ１～３１ｉ３のエミッタとダイオード３１ｊ１～３１ｊ３のアノードは、Ｕ端子３１ｃ１，３１ｃ２及びＩＧＢＴ３１ｉ４～３１ｉ６のコレクタとダイオード３１ｊ４～３１ｊ６のカソードに接続されている。ゲート端子３１ｄ１は、ＩＧＢＴ３１ｉ１～３１ｉ３のゲートに接続され、エミッタ端子３１ｅ１は、ＩＧＢＴ３１ｉ１～３１ｉ３のエミッタに接続されている。

ＩＧＢＴ３１ｉ４～３１ｉ６のエミッタとダイオード３１ｊ４～３１ｊ６のアノードは、Ｎ端子３１ｂに接続されている。ゲート端子３１ｄ２は、ＩＧＢＴ３１ｉ４～３１ｉ６のゲートに接続され、エミッタ端子３１ｅ２は、ＩＧＢＴ３１ｉ４～３１ｉ６のエミッタに接続されている。

以上のような比較例の半導体装置３０では、全体の等価回路は、図２に示したような第１の実施の形態の半導体装置１０の等価回路と等しくなる。図８に示されるような回路構成の半導体モジュール３１が用いられる場合には、ＩＧＢＴ３１ｉ１～３１ｉ３が、図２のＩＧＢＴ１１ｇに対応し、ダイオード３１ｊ１～３１ｊ３が、図２のダイオード１１ｈに対応する。ＩＧＢＴ３１ｉ４～３１ｉ６が、図２のＩＧＢＴ１１ｉに対応し、ダイオード３１ｊ４～３１ｊ６が、図２のダイオード１１ｊに対応する。

しかしながら、比較例の半導体装置３０では、図１や図２に示したような磁気結合１３が発生していない。

比較例の半導体装置３０において、半導体モジュール３１，３２間の電流のアンバランスを抑制するために、図２に示すような配線抵抗１６ａ，１６ｂの値、配線インダクタンス１５ｂ，１５ｃの値、配線抵抗１６ｃ，１６ｄの値、配線インダクタンス１５ｄ，１５ｅの値、配線抵抗１６ｅ，１６ｆの値、配線インダクタンス１５ｆ，１５ｇの値をそれぞれ、できるだけ等しくすることが考えられる。しかしながら、半導体モジュール３１，３２間でスイッチングスピードに差があると電流分担が崩れ、アンバランス電流が増加する。このため、均一なスイッチングスピードの半導体モジュール３１，３２を選別して並列接続すればよいが、選別費用や管理費用が発生する。また、複数の半導体モジュールの並列数が増えるほど、電流のアンバランスの程度が大きくなる可能性があるため、並列数をあまり増やせない。

なお、前述のように、特許文献１のようなゲート駆動回路を用いて、スイッチングスピードを制御しても、電流検出回路、ゲート駆動回路の動作遅れにより、半導体モジュール３１，３２間のスイッチングスピードを一致させることは困難である。

以上のような比較例の半導体装置３０に対して、第１の実施の形態の半導体装置１０は、図１に示すような配線バー１１ｄ，１１ｅにより磁気結合１３を発生させることで、端子電流ｉａ，ｉｄが均等化される。これにより、並列に接続された半導体モジュール３１，３２間のスイッチングスピードに差があっても、半導体モジュール３１，３２間の電流分担を均等化できる。

また、図１に示したような半導体モジュール１１，１２と同様の半導体モジュールをＸ方向にさらに配置し、隣接する半導体モジュール間で、配線バー１１ｄ，１１ｅと同様の配線バーの対を設けて磁気結合を発生させれば、同様の効果が得られる。このため、半導体モジュールの並列数をより増加させることができ、大容量の装置を構成しやすくなる。

なお、上記のような半導体装置１０を３つ設けることで、３相インバータを実現できる。各相の半導体装置の間では磁気結合を防ぐために、各相の半導体装置の間に鉄板を入れる、あるいは、図１に示すような配線バー１１ｅまたは配線バー１２ｄを設けないようにしてもよい。

（第１の実施の形態の半導体装置の半導体モジュールの例）
以下、第１の実施の形態の半導体装置１０における半導体モジュール１１の一例を説明する。なお、半導体モジュール１２についても半導体モジュール１１と同様の構成により実現できる。

図９は、第１の実施の形態の半導体装置における半導体モジュールの筐体内部の構成の例を示す上面図である。図１０は、筐体内部を図９の矢印Ａ方向から見た図である。なお、図９、図１０において、図６、図７と同じ要素については同一符号が付されている。

Ｐ端子１１ａに電気的に接続された配線バー１１ｄは、筐体１１ｃの側壁１１ｃ１に沿って配置されている。

Ｐ端子１１ａに電気的に接続された配線バー１１ｄは、筐体１１ｃの側壁１１ｃ１に沿って配置されている。つまり、配線バー１１ｄは、側壁１１ｃ１の延伸方向（図９のＹ方向）に延びるように形成されている。

Ｎ端子１１ｂに電気的に接続された配線バー１１ｅは、筐体１１ｃの、側壁１１ｃ１に対向する側壁１１ｃ２に沿って配置されている。つまり、配線バー１１ｅは、側壁１１ｃ２の延伸方向（図９のＹ方向）に延びるように形成されている。

なお、配線バー１１ｄ，１１ｅは、側壁１１ｃ１の端部と、側壁１１ｃ２の端部とを接続するように側壁１１ｃ１と側壁１１ｃ２との間に設けられた側壁１１ｃ３の樹脂から筐体１１ｃの外部へ電気的に接続されている。

図９の例では、配線バー１１ｄは側壁１１ｃ１の樹脂に内接し、配線バー１１ｅは側壁１１ｃ２の樹脂に内接している。なお、ここでいう内接とは、筐体１１ｃの内側から側壁１１ｃ１の樹脂または側壁１１ｃ２の樹脂に接していることを意味する。

このように、配線バー１１ｄを側壁１１ｃ１の樹脂に内接させ、配線バー１１ｅを側壁１１ｃ２の樹脂に内接させることで、Ｘ方向に隣接して配置される半導体モジュールの配線バー（図１の例では配線バー１２ｅ）との距離を短くすることができる。このため、相互インダクタンスがより大きくなり、電流分担を均等化する効果がより高まる。

なお、配線バー１１ｄを側壁１１ｃ１の樹脂に内蔵させ、配線バー１１ｅを側壁１１ｃ２の樹脂に内蔵させてもよい（後述の変形例の図１５参照）。この場合、さらに、相互インダクタンスが大きくなり、電流分担を均等化する効果がより高まる。

また、側壁１１ｃ１，１１ｄ１の高さ方向（図９、図１０のＺ方向）の、配線バー１１ｄの長さ（図１０のＨ）は、Ｘ方向の配線バー１１ｄの長さ（図９のＷ）よりも長い。図示を省略しているが、配線バー１１ｅについても同様である。これにより、配線バー１１ｄ，１１ｅを設けることによる、半導体モジュール１１のＸ方向の長さの増加を抑えられる。

（第２の実施の形態）
図１１は、第２の実施の形態の半導体装置の一部の概略を示す上面図である。図１１において、図１に示した要素と同じ要素については同一符号が付されている。
第２の実施の形態の半導体装置４０は、配線バー１１ｄと配線バー１２ｅとが貫通する磁性体コア４３を有する。磁性体コア４３の材料として、たとえば、フェライトが用いられる。

図１２は、磁性体コアの一例を示す図である。
磁性体コア４３は、たとえば、ＵＩコアであり、Ｕ字の部分４３ａとＩ字の部分４３ｂとを含む。
半導体モジュール４１，４２において、樹脂により成形された筐体４１ａ，４２ａには、磁性体コア４３を挿入する凹部が設けられている。

図１３、図１４は、筐体に設けられた凹部の例を示す図である。
凹部は、Ｐ端子１１ａ，１２ａ、Ｎ端子１１ｂ，１２ｂが配置される側の側壁４２ａ２，４４ａ２の近傍に、配線バー１１ｄ，１１ｅの間、及び配線バー１２ｄ，１２ｅの間の樹脂を通り、側壁４１ａ１，４２ａ１まで延伸するように形成されている。凹部は、Ｕ字の部分４３ａが挿入される第１部分４４ａ，４５ａと、Ｉ字の部分４３ｂが挿入される第２部分４４ｂ，４５ｂを有する。なお、図１３の例では、第２部分４４ｂ，４５ｂは、側壁４１ａ１，４２ａ１に対向する側壁に対しても延伸している。このため、図中の左右両方からＩ字の部分４３ｂを挿入可能であるし、半導体モジュールの並列接続数が増えた場合にも、磁性体コア４３を適用可能である。

図１４には、図１３の矢印Ａ方向から見た、凹部の第２部分４４ｂと配線バー１１ｄとの位置関係が示されている。
図１４に示すように、配線バー１１ｄの、Ｐ端子１１ａとの接続部分の下をくぐるように、磁性体コア４３が配置可能となっている。
このような磁性体コア４３を設けることで、相互インダクタンスＭが大きくなり、Ｖ＝Ｍ×ｄ（ｉａ－ｉｄ）／ｄｔの電圧が大きくなる。このため、電流分担を均等化する効果がより高まる。

（変形例）
前述のように、配線バー１１ｄを側壁１１ｃ１の樹脂に内蔵させ、配線バー１１ｅを側壁１１ｃ２の樹脂に内蔵させてもよい。
図１５は、配線バーを側壁の樹脂に内蔵させた例を示す半導体モジュールの上面図である。
図１５の例では、配線バー１１ｄ，１１ｅの一部（破線で表示された部分）が側壁１１ｃ１，１１ｃ２の樹脂に内蔵されている。

このような構成によれば、Ｘ方向に隣接して配置される半導体モジュールの配線バー（図１の例では配線バー１２ｅ）との距離をより短くすることができる。このため、相互インダクタンスの効果がより強化され、電流分担を均等化する効果がより高まる。

以上、実施の形態に基づき、本発明の半導体装置及び半導体モジュールの一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。

１０ 半導体装置
１１，１２ 半導体モジュール
１１ａ，１２ａ Ｐ端子
１１ｂ，１２ｂ Ｎ端子
１１ｃ，１２ｃ 筐体
１１ｃ１，１２ｃ１ 側壁
１１ｄ，１１ｅ，１２ｄ，１２ｅ 配線バー
１１ｆ，１２ｆ Ｕ端子
１３ 磁気結合

Claims (9)

1. 直流電源の正端子と負端子との間に並列に接続される複数の半導体モジュールを備えた半導体装置であって、
   前記正端子に電気的に接続される第１の入力端子と、前記負端子に電気的に接続される第２の入力端子と、第１の筐体と、前記第１の筐体内に設けられ、前記第１の入力端子に電気的に接続される第１の配線バーと、を含む第１の半導体モジュールと、
   前記正端子に電気的に接続される第３の入力端子と、前記負端子に電気的に接続される第４の入力端子と、第２の筐体と、前記第２の筐体内に設けられ、前記第４の入力端子に電気的に接続されるとともに、前記第１の配線バーと磁気的に結合された第２の配線バーと、を含む第２の半導体モジュールと、
   を有する半導体装置。
2. 前記第１の配線バーと前記第２の配線バーは、前記第１の筐体の第１の側壁と前記第２の筐体の第２の側壁を介して、第１の方向に近接して配置されている、請求項１に記載の半導体装置。
3. 前記第１の配線バーは、前記第１の側壁に沿って配置され、前記第２の配線バーは、前記第２の側壁に沿って配置されている、請求項２に記載の半導体装置。
4. 前記第１の側壁または前記第２の側壁の高さ方向である第２の方向の、前記第１の配線バー及び前記第２の配線バーの長さは、前記第１の方向の、前記第１の配線バー及び前記第２の配線バーの長さよりも長い、請求項３に記載の半導体装置。
5. 前記第１の筐体と前記第２の筐体は樹脂を用いて成形されている、請求項１に記載の半導体装置。
6. 前記第１の配線バーと前記第２の配線バーとが貫通する磁性体コアをさらに有する、請求項１乃至５の何れか一項に記載の半導体装置。
7. 前記磁性体コアは、ＵＩコアであり、前記第１の筐体及び前記第２の筐体には、前記ＵＩコアを挿入する凹部が設けられている、請求項６に記載の半導体装置。
8. 並列に接続される複数の半導体モジュールの１つである半導体モジュールであって、
   樹脂で成形され、周囲に第１の側壁と前記第１の側壁に対向する第２の側壁と前記第１の側壁の端部と前記第２の側壁の端部とを接続するように間に設けられた第３の側壁とを有する筐体と、
   前記第１の側壁の前記樹脂に内蔵または内接され、前記第１の側壁の延伸方向に延びる第１の配線バーと、
   前記第２の側壁の前記樹脂に内蔵または内接され、前記第１の側壁の延伸方向に延びる第２の配線バーと、
   を有し、
   前記第１の配線バー及び前記第２の配線バーは、前記第３の側壁の前記樹脂から前記筐体の外部へ電気的に接続されている、
   半導体モジュール。
9. 前記筐体の前記第３の側壁の近傍に前記第１の配線バーと前記第２の配線バーとの間の前記樹脂を通り前記第１の側壁または前記第２の側壁まで延伸する凹部を有する、請求項８に記載の半導体モジュール。

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