JP2023149041A - 半導体装置及び故障検出方法 - Google Patents

Abstract

【課題】内部回路の起動後だけでなく、内部回路の起動前においてもバイパスコンデンサの故障検出を行う。【解決手段】半導体装置は、電源ラインから電力の供給を受けて動作する内部回路と、電源ラインに印加される電源電圧の立ち上がりのタイミングを示す第１の信号を出力する第１の信号出力回路と、内部回路によって指定されたタイミングを示す第２の信号を出力する第２の信号出力回路と、第１の信号及び第２の信号に基づいて、電源ラインに流れる負荷電流を変動させる負荷電流制御回路と、電源電圧のレベルについて判定を行う判定回路と、を含む。【選択図】図１

Description

本発明は、半導体装置及び故障検出方法に関する。

電源ラインに接続されるバイパスコンデンサの故障検出に関する技術として、以下の技術が知られている。例えば、特許文献１には、電源端子にバイパスコンデンサが接続された状態で直流電源から内部回路に給電されて動作する半導体装置であって、電源端子から供給する電流を所定の動作期間だけ変化させる負荷電流制御部と、電源端子の電圧を検出し、閾値上限が設定されるときにはその閾値上限を上回る場合、閾値下限が設定されるときにはその閾値下限を下回る場合に検出信号を出力する検出部とを備えた半導体装置が記載されている。

特開２０１６－０７５６２６号公報

特許文献１に記載の半導体装置においては、内部回路が備えるパルス発生部から一定周期で出力されるパルス信号によって負荷電流制御部のスイッチを駆動することにより負荷電流を増加させ、負荷電流の増加に伴う電源端子の電圧変化に基づいてバイパスコンデンサの故障を検出する。特許文献１に記載の半導体装置によれば、内部回路から出力されるパルス信号をトリガとしてバイパスコンデンサの故障検出を行うので、電源が投入されてから内部回路が起動するまでの期間は、バイパスコンデンサの故障検出を行うことができない。バイパスコンデンサの故障検出が遅れると、システムに致命的な影響を与えるおそれがある。

本発明は、上記の点に鑑みてなされたものであり、内部回路の起動後だけでなく、内部回路の起動前においてもバイパスコンデンサの故障検出を行うことを可能とすることを目的とする。

半導体装置は、電源ラインから電力の供給を受けて動作する内部回路と、前記電源ラインに印加される電源電圧の立ち上がりのタイミングを示す第１の信号を出力する第１の信号出力回路と、前記内部回路によって指定されたタイミングを示す第２の信号を出力する第２の信号出力回路と、前記第１の信号及び前記第２の信号に基づいて、前記電源ラインに流れる負荷電流を変動させる負荷電流制御回路と、前記電源電圧のレベルについて判定を行う判定回路と、を含む。

本発明における故障検出方法は、電源ラインに接続されたバイパスコンデンサの故障検出方法であって、前記電源ラインに印加される電源電圧が立ち上がるタイミング及び前記電源ラインから電力の供給を受けて動作する内部回路によって指定されるタイミングで、前記電源ラインに流れる負荷電流を変動させ、前記負荷電流を変動させたときの前記電源電圧のレベルに基づいて前記バイパスコンデンサにおける故障の有無を判定することを含む。

本発明によれば、内部回路の起動後だけでなく、内部回路の起動前においてもバイパスコンデンサの故障検出を行うことが可能となる。

本発明の実施形態に係る半導体装置の構成の一例を示す回路ブロック図である。 バイパスコンデンサに故障が生じていない場合の電源投入時における半導体装置の動作の一例を示すタイムチャートである。 バイパスコンデンサに故障が生じている場合の電源投入時における半導体装置の動作の一例を示すタイムチャートである。 内部回路の起動後における半導体装置の動作の一例を示すタイムチャートである。 内部回路が故障検出プログラムを実行することによって内部回路において実施される処理の流れの一例を示すフローチャートである。 基準電圧生成回路及び判定回路の構成の一例を示す図である。 基準電圧生成回路及び判定回路の構成の他の例を示す図である。 基準電圧生成回路及び判定回路の構成の他の例を示す図である。 基準電圧生成回路及び判定回路の構成の他の例を示す図である。

以下、本発明の実施形態について図面を参照しつつ説明する。尚、各図面において、実質的に同一又は等価な構成要素又は部分には同一の参照符号を付与している。

図１は、本発明の実施形態に係る半導体装置１０の構成の一例を示す回路ブロック図である。半導体装置１０は、パワーオンリセット回路１１、テスト信号出力回路１２、ＡＮＤ回路１３、パルス信号発生回路１４ 、負荷電流制御回路１５、基準電圧生成回路１６、判定回路１７、警報信号出力回路１８及び内部回路１９を有する。半導体装置１０は、電源端子２２、グランド端子２３及び出力端子２４、電源ラインＬ１及びグランドラインＬ２を有する。電源ラインＬ１は電源端子２２に接続され、グランドラインＬ２はグランド端子２３に接続されている。半導体装置１０を構成する上記の各構成要素は、半導体基板上に設けられている。

電源端子２２には、直流電源４０の陽極が接続され、グランド端子２３には、直流電源４０の陰極が接続される。直流電源４０は、電源ラインＬ１とグランドラインＬ２との間に電源電圧ＶＤＤを印加する。電源端子２２とグランド端子２３との間には、バイパスコンデンサ４１が設けられている。バイパスコンデンサ４１は、電源ラインＬ１に印加される電源電圧ＶＤＤを安定化させる役割を担う。半導体装置１０は、バイパスコンデンサ４１の故障を検出する機能を有する。

パワーオンリセット回路１１は、電源ラインＬ１に印加される電源電圧ＶＤＤの立ち上がりのタイミングを示すリセット信号Ｓ_１を出力する。リセット信号Ｓ_１は、内部回路１９のパワーオンリセットに用いられる制御信号である。すなわち、内部回路１９は、電源投入時にパワーオンリセット回路１１から出力されるリセット信号Ｓ_１に応じて内部レジスタを初期化するリセット動作を行う。リセット信号Ｓ_１は、内部回路１９の起動前におけるバイパスコンデンサ４１の故障検出のためのトリガ信号としても用いられる。リセット信号Ｓ_１は、電源投入後、電源電圧ＶＤＤのレベルが所定の検出レベルＶｄに達した場合にローレベルに遷移し、一定期間ローレベルを保持した後、ハイレベルに遷移する。リセット信号Ｓ_１は、ＡＮＤ回路１３及び内部回路１９に供給される。なお、パワーオンリセット回路１１は、本発明における「第１の信号出力回路」の一例であり、リセット信号Ｓ_１は、本発明における「第１の信号」の一例である。

テスト信号出力回路１２は、内部回路１９の起動後に内部回路１９によって指定される、バイパスコンデンサ４１の故障検出タイミングを示すテスト信号Ｓ_２を出力する。内部回路１９によるバイパスコンデンサ４１の故障検出タイミングの指定は、内部回路１９から出力される指示信号Ｓ_ｉによって行われる。本実施形態において、テスト信号Ｓ_２は、内部回路１９から出力される指示信号Ｓ_ｉに応じてローレベルに遷移し、一定期間ローレベルを保持した後、ハイレベルに遷移する。テスト信号Ｓ_２は、ＡＮＤ回路１３に供給される。なお、テスト信号出力回路１２は、本発明における「第２の信号出力回路」の一例であり、テスト信号Ｓ_２は、本発明における「第２の信号」の一例である。

ＡＮＤ回路１３は、リセット信号Ｓ_１とテスト信号Ｓ_２の論理積に相当する制御信号Ｓ_１２を生成し、これをパルス信号発生回路１４に供給する。

パルス信号発生回路１４は、制御信号Ｓ_１２に応じて一定のパルス幅を有する単発のパルス信号Ｓ_ｐを出力する。パルス信号発生回路１４は、リセット信号Ｓ_１又はテスト信号Ｓ_２のレベルが、ローレベルからハイレベルに遷移するタイミングでパルス信号Ｓ_ｐを発生させる。すなわち、パルス信号Ｓ_ｐは、電源電圧ＶＤＤの立ち上がりのタイミング及び内部回路１９によって指定されるバイパスコンデンサ４１の故障検出タイミングで発生する。パルス信号Ｓ_ｐは、負荷電流制御回路１５に供給される。

負荷電流制御回路１５は、電源ラインＬ１とグランドラインＬ２との間に設けられた、抵抗素子３１及びスイッチ３２を有する直列回路を含んで構成されている。抵抗素子３１は、一端が電源ラインＬ１に接続され、他端がスイッチ３２の一端に接続されている。スイッチ３２の他端はグランドラインＬ２に接続されている。スイッチ３２は、パルス信号発生回路１４から出力されるパルス信号Ｓ_ｐに応じてオン状態となる。スイッチ３２がオン状態となることで、電源ラインＬ１に流れる負荷電流が増加する。すなわち、負荷電流制御回路１５は、電源電圧ＶＤＤの立ち上がりのタイミング及び内部回路１９によって指定されるバイパスコンデンサ４１の故障検出タイミングで負荷電流を変動させる。

負荷電流が増加することで、電源ラインＬ１に印加される電源電圧ＶＤＤのレベルは低下する。バイパスコンデンサ４１が正常である場合、負荷電流の変動に伴う電源電圧ＶＤＤの変動幅は比較的小さい。電源電圧ＶＤＤのレベルは、その後、適正レベルに復帰する。バイパスコンデンサ４１にリーク等の故障が生じている場合、負荷電流の変動に伴う電源電圧ＶＤＤの変動幅は正常時と比較して大きくなり、電源電圧ＶＤＤのレベルが適正レベルに復帰するまでの時間が正常時と比較して長くなる。

判定回路１７は、電源ラインＬ１に印加される電源電圧ＶＤＤのレベルについて判定を行う。具体的には、電源電圧ＶＤＤのレベルと、基準電圧生成回路１６によって生成される基準電圧Ｖｒｅｆのレベルとの比較を行い、比較結果を示す判定信号Ｓ_ｊを出力する。バイパスコンデンサ４１に故障が生じていない場合、負荷電流の変動時においても、電源電圧ＶＤＤのレベルは基準電圧Ｖｒｅｆのレベルよりも高い状態が維持される。一方、バイパスコンデンサ４１に故障が生じている場合、負荷電流の変動時に、電源電圧ＶＤＤのレベルが基準電圧Ｖｒｅｆのレベルよりも低くなる。従って、電源電圧ＶＤＤのレベルと基準電圧Ｖｒｅｆのレベルとを比較した結果を示す判定信号Ｓ_ｊは、バイパスコンデンサ４１における故障の有無を示す信号である。判定信号Ｓ_ｊは、警報信号出力回路１８及び内部回路１９に供給される。

基準電圧生成回路１６は、判定回路１７における電源電圧ＶＤＤのレベル判定に用いる基準電圧Ｖｒｅｆを生成する。基準電圧Ｖｒｅｆのレベルは、バイパスコンデンサ４１の故障を検出することが可能な適切なレベルに設定される。すなわち、基準電圧Ｖｒｅｆのレベルは、バイパスコンデンサ４１が故障している場合における、負荷電流の変動に伴ってレベルが低下した状態の電源電圧ＶＤＤのレベルを想定して設定される。また、基準電圧Ｖｒｅｆのレベルは、パワーオンリセット回路１１が電源電圧ＶＤＤの立ち上がりを検出する際の検出レベルＶｄよりも高いレベルに設定される。

警報信号出力回路１８は、判定信号Ｓ_ｊに基づいて警報信号Ｓ_３を生成し、出力する。警報信号Ｓ_３は、判定信号Ｓ_ｊと同様、バイパスコンデンサ４１における故障の有無を示す信号である。警報信号Ｓ_３は、出力端子２４を介して半導体装置１０の外部からモニタすることが可能である。警報信号Ｓ_３をモニタすることで、バイパスコンデンサ４１における故障の有無を把握することができる。なお、警報信号出力回路１８は、本発明における「第３の信号出力回路」の一例である。警報信号Ｓ_３は、本発明における「第３の信号」の一例である。

内部回路１９は、電源ラインＬ１から電力の供給を受けて動作する。内部回路１９は、電源投入後、パワーオンリセット回路１１から出力されるリセット信号Ｓ_１に基づいて、内部レジスタを初期化するリセット動作を行う。リセット信号Ｓ_１の出力時点において、内部回路１９は起動前の状態である。

内部回路１９は、故障検出プログラム２１が格納された記憶回路２０を有する。内部回路１９は、リセット動作が完了すると起動後の状態となり、記憶回路２０に格納されている故障検出プログラム２１を実行する。内部回路１９は、故障検出プログラム２１に従って、バイパスコンデンサ４１の故障検出の実行を指示する指示信号Ｓ_ｉを出力する。すなわち、バイパスコンデンサ４１の故障検出タイミングは、指示信号Ｓ_ｉによって指定される。内部回路１９は、指示信号Ｓ_ｉを所定の間隔で繰り返し出力する。指示信号Ｓ_ｉは、テスト信号出力回路１２に供給される。

内部回路１９は、バイパスコンデンサ４１に故障が生じていることを示す判定信号Ｓ_ｊを受信した場合、バイパスコンデンサ４１に故障が生じていることを示す故障情報を記憶回路２０に格納する。なお、内部回路１９は、バイパスコンデンサ４１に故障が生じていることを示す判定信号Ｓ_ｊを受信した場合、例えば、自身又は他の回路の動作を停止させる処理、又は他の回路にバイパスコンデンサの故障を通知する処理を行ってもよい。

以下において、半導体装置１０の動作について説明する。図２及び図３は、電源投入時における半導体装置１０の動作の一例を示すタイムチャートである。図２はバイパスコンデンサ４１に故障が生じていない場合であり、図３はバイパスコンデンサ４１に故障が生じている場合である。図２及び図３に示す期間において、内部回路１９は起動前の状態である。

時刻ｔ０において電源が投入されると、電源ラインＬ１に印加される電源電圧ＶＤＤが徐々に上昇する。パワーオンリセット回路１１から出力されるリセット信号Ｓ_１は、電源電圧ＶＤＤのレベルが所定の検出レベルＶｄに達する時刻ｔ１においてローレベルに遷移し、時刻ｔ１から所定期間が経過した時刻ｔ２においてハイレベルに遷移する。テスト信号出力回路１２から出力されるテスト信号Ｓ_２はハイレベルに維持される。ここで、ハイレベル、ローレベルは論理的なレベルであり、例えばハイレベルは論理値１、ローレベルは論理値０である。また、ハイレベルの電圧は電源電圧ＶＤＤに追従した電圧であり、ローレベルの電圧は電源電圧ＶＤＤに追従しない、例えば電源電圧ＶＤＤと異なる接地電圧に追従する電圧である。

パルス信号発生回路１４は、リセット信号Ｓ_１のハイレベルへの遷移に応じて、一定のパルス幅を有する単発のパルス信号Ｓ_ｐを出力する。これにより、時刻ｔ２において、負荷電流制御回路１５のスイッチ３２はオン状態となり、負荷電流が増加する。負荷電流の増加に伴って、電源ラインＬ１に印加される電源電圧ＶＤＤは低下する。バイパスコンデンサ４１が正常である場合、負荷電流の変動に伴う電源電圧ＶＤＤの変動幅は比較的小さく、電源電圧ＶＤＤは直ちに適正レベルに復帰する。すなわち、バイパスコンデンサ４１が正常である場合、図２に示すように、負荷電流の増加に伴って低下する電源電圧ＶＤＤのレベルは、基準電圧Ｖｒｅｆのレベルを下回ることはない。この場合、判定回路１７から出力される判定信号Ｓ_ｊ及び警報信号出力回路１８から出力される警報信号Ｓ_３は、バイパスコンデンサ４１が正常であることを示すローレベルに維持される。

一方、バイパスコンデンサ４１にリーク等の故障が生じている場合、負荷電流の変動に伴う電源電圧ＶＤＤの変動幅は正常時と比較して大きくなり、電源電圧ＶＤＤのレベルが適正レベルに復帰するまでの時間が正常時と比較して長くなる。すなわち、バイパスコンデンサ４１に故障が生じている場合、図３に示すように、負荷電流の増加に伴って低下する電源電圧ＶＤＤのレベルは、基準電圧Ｖｒｅｆのレベルを下回る。判定回路１７から出力される判定信号Ｓ_ｊ及び警報信号出力回路１８から出力される警報信号Ｓ_３は、それぞれ、電源電圧ＶＤＤのレベルが基準電圧Ｖｒｅｆのレベルを下回る時刻ｔ３において、バイパスコンデンサ４１に故障が生じていることを示すハイレベルに遷移する。警報信号Ｓ_３は、出力端子２４から半導体装置１０の外部に出力される。このように、半導体装置１０によれば、内部回路１９が起動前の状態にある電源投入時において、バイパスコンデンサ４１の故障検出を行うことが可能である。

図４は、内部回路１９の起動後における半導体装置１０の動作の一例を示すタイムチャートである。内部回路１９の起動後においては、内部回路１９によって実行される故障検出プログラム２１に従ってバイパスコンデンサ４１の故障検出が行われる。

時刻ｔ１１において、内部回路１９は、バイパスコンデンサ４１の故障検出の実行を指示する指示信号Ｓ_ｉを出力する。テスト信号出力回路１２から出力されるテスト信号Ｓ_２は、指示信号Ｓ_ｉに応じて、時刻ｔ１１においてローレベルに遷移し、時刻ｔ１１から所定期間が経過した時刻ｔ１２においてハイレベルに遷移する。パワーオンリセット回路１１から出力されるリセット信号Ｓ_１はハイレベルに維持される。

パルス信号発生回路１４は、テスト信号Ｓ_２のハイレベルへの遷移に応じて、一定のパルス幅を有する単発のパルス信号Ｓ_ｐを出力する。これにより、時刻ｔ１２において、負荷電流制御回路１５のスイッチ３２はオン状態となり、負荷電流が増加する。負荷電流の増加に伴って、電源ラインＬ１に印加される電源電圧ＶＤＤは低下する。図４には、時刻ｔ１２においてバイパスコンデンサ４１が正常である場合が示されている。バイパスコンデンサ４１が正常である場合、負荷電流の増加に伴って低下する電源電圧ＶＤＤのレベルは、基準電圧Ｖｒｅｆのレベルを下回ることはない。この場合、判定回路１７から出力される判定信号Ｓ_ｊ及び警報信号出力回路１８から出力される警報信号Ｓ_３は、バイパスコンデンサ４１が正常であることを示すローレベルに維持される。

時刻ｔ１１から所定期間が経過した時刻ｔ１３において、内部回路１９は、指示信号Ｓｉを再度出力する。テスト信号出力回路１２から出力されるテスト信号Ｓ_２は、指定信号Ｓ_ｉに応じて、時刻ｔ１３においてローレベルに遷移し、時刻ｔ１３から所定期間が経過した時刻ｔ１４においてハイレベルに遷移する。

パルス信号発生回路１４は、テスト信号Ｓ_２のハイレベルへの遷移に応じて、一定のパルス幅を有する単発のパルス信号Ｓ_ｐを出力する。これにより、時刻ｔ１４において、負荷電流制御回路１５のスイッチ３２はオン状態となり、負荷電流が増加する。負荷電流の増加に伴って、電源ラインＬ１に印加される電源電圧ＶＤＤは低下する。図４には、時刻ｔ１４においてバイパスコンデンサ４１に故障が生じている場合が示されている。バイパスコンデンサ４１に故障が生じている場合、負荷電流の増加に伴って低下する電源電圧ＶＤＤのレベルは、基準電圧Ｖｒｅｆのレベルを下回る。判定回路１７から出力される判定信号Ｓ_ｊ及び警報信号出力回路１８から出力される警報信号Ｓ_３は、それぞれ、電源電圧ＶＤＤのレベルが基準電圧Ｖｒｅｆのレベルを下回る時刻ｔ１５において、バイパスコンデンサ４１に故障が生じていることを示すハイレベルに遷移する。内部回路１９は、当該判定信号Ｓ_ｊに応じて、バイパスコンデンサ４１に故障が生じていることを示す故障情報を記憶回路２０に格納する。警報信号Ｓ_３は、出力端子２４から半導体装置１０の外部に出力される。

図５は、内部回路１９が故障検出プログラム２１を実行することによって内部回路１９において実施される処理の流れの一例を示すフローチャートである。故障検出プログラム２１は、内部回路１９の起動後に実行される。

ステップＳＴ１において、内部回路１９はバイパスコンデンサ４１の故障検出タイミングであるか否かを判定する。内部回路１９は、自身が備えるタイマ機能を利用して故障検出タイミングを定める。故障検出タイミングであると判定された場合、処理はステップＳＴ２に移行される。

ステップＳＴ２において、内部回路１９は、バイパスコンデンサ４１の故障検出の実行を指示する指示信号Ｓ_ｉを出力する。これに応じて、テスト信号出力回路１２、パルス信号発生回路１４、負荷電流制御回路１５、基準電圧生成回路１６及び判定回路１７が、図４に例示する動作を行うことで、バイパスコンデンサ４１の故障検出が行われる。

ステップＳＴ３において、内部回路１９は、判定回路１７から出力される検出信号Ｓ_ｊに基づいてバイパスコンデンサ４１に故障が生じているか否かを判定する。バイパスコンデンサ４１に故障が生じていると判定された場合、処理はステップＳＴ４に移行され、バイパスコンデンサ４１に故障が生じていないと判定された場合、処理はステップＳＴ１に戻される。

ステップＳＴ４において、内部回路１９は、バイパスコンデンサ４１に故障が生じていることを示す故障情報を記憶回路２０に格納する。その後、処理はステップＳＴ１に戻される。指示信号Ｓ_ｉは、所定期間毎に繰り返し出力され、これにより、バイパスコンデンサ４１の故障検出動作が所定期間毎に繰り返し実行される。

以上のように、本実施形態に係る半導体装置１０は、電源ラインＬ１から電力の供給を受けて動作する内部回路１９と、電源ラインＬ１に印加される電源電圧ＶＤＤの立ち上がりのタイミングを示すリセット信号Ｓ_１を出力するパワーオンリセット回路１１と、内部回路１９によって指定されたタイミングを示すテスト信号Ｓ_２を出力するテスト信号出力回路１２と、リセット信号Ｓ_１及びテスト信号Ｓ_２に基づいて、電源ラインＬ１に流れる負荷電流を変動させる負荷電流制御回路１５と、電源電圧ＶＤＤのレベルについて判定を行う判定回路１７と、を含む。本実施形態に係る半導体装置１０よれば、内部回路１９の起動前においては、パワーオンリセット回路１１から出力されるリセット信号Ｓ_１をトリガ信号として、バイパスコンデンサ４１の故障検出が行われる。また、内部回路１９の起動後においては、内部回路１９によって指定されるタイミングでバイパスコンデンサ４１の故障検出が行われる。すなわち、本発明の実施形態に係る半導体装置１０によれば、内部回路１９の起動後だけでなく、内部回路１９の起動前においてもバイパスコンデンサ４１の故障検出を行うことが可能である。

また、内部回路１９の起動前における故障検出のトリガ信号として、パワーオンリセット回路１１の出力信号であるリセット信号Ｓ_１を用いるので、内部回路１９の起動前におけるバイパスコンデンサ４１の故障検出を、既存のパワーオンリセット回路１１を流用することによって実現できる。

また、負荷電流の変動に伴う電源電圧の瞬間的な変動に基づいてバイパスコンデンサ４１の故障検出を行うので、内部回路１９のリセットを伴うことなくバイパスコンデンサ４１の故障検出を行うことが可能である。

また、基準電圧Ｖｒｅｆのレベルは、パワーオンリセット回路１１が電源電圧ＶＤＤの立ち上がりを検出する際の検出レベルＶｄよりも高いレベルに設定されるので、パワーオンリセットが作動する程度にまでバイパスコンデンサ４１の劣化が進行する前に、バイパスコンデンサ４１の故障を検出することが可能となる。

なお、本実施形態においては、テスト信号出力回路１２が、内部回路１９とは別の回路として構成される場合を例示したが、テスト信号出力回路１２が内部回路１９に含まれていてもよい。すなわち、内部回路１９がテスト信号Ｓ_２を出力する機能を有していてもよい。また、本実施形態においては、バイパスコンデンサ１１が、半導体装置１０の外部に設けられる構成を例示したが、バイパスコンデンサ１１は、半導体装置１０の内部に設けられていてもよい。また、本実施形態においては、故障情報を内部回路１９が備える記憶回路２０に格納する場合を例示したが、内部回路１９が備える記憶回路２０とは別の記憶回路に故障情報を格納してもよい。

図６は、基準電圧生成回路１６及び判定回路１７の構成の一例を示す図である。基準電圧生成回路１６は、電流源５１及び抵抗素子５２を含んで構成されていてもよい。電流源５１は、一端が電源ラインＬ１に接続され、他端が抵抗素子５２の一端に接続されている。抵抗素子５２の他端は、グランドラインＬ２に接続されている。電流源５１と抵抗素子５２との接続点であるノードｎ１から基準電圧Ｖｒｅｆが出力される。抵抗素子５２の抵抗値によって基準電圧Ｖｒｅｆのレベルを任意のレベルに設定することが可能である。

判定回路１７は、抵抗素子６１、６２及びコンパレータ６３を含んで構成されていてもよい。抵抗素子６１は、一端が電源ラインＬ１に接続され、他端が抵抗素子６２の一端に接続されている。抵抗素子６２の他端はグランドラインＬ２に接続されている。抵抗素子６１と抵抗素子６２との接続点であるノードｎ２からは、これらの抵抗素子の抵抗比に応じて電源電圧ＶＤＤが分圧された電圧が出力される。

コンパレータ６３の一方の入力端は、ノードｎ１に接続され、当該一方の入力端には基準電圧Ｖｒｅｆが入力される。コンパレータ６３の他方の入力端は、ノードｎ２に接続され、当該他方の入力端には電源電圧ＶＤＤが分圧された電圧が入力される。コンパレータ６３の出力端からは、基準電圧Ｖｒｅｆのレベルと、電源電圧ＶＤＤが分圧された電圧のレベルとを比較した結果を示す判定信号Ｓ_ｊが出力される。図６に示す構成において、電源電圧ＶＤＤは正電圧でも負電圧でもよい。

図７は、基準電圧生成回路１６及び判定回路１７の構成の他の例を示す図である。基準電圧生成回路１６は、抵抗素子５３、５４、スイッチ５５及びキャパシタ５６を含んで構成されていてもよい。抵抗素子５３は、一端が電源ラインＬ１に接続され、他端が抵抗素子５４の一端に接続されている。抵抗素子５４の他端はグランドラインＬ２に接続されている。抵抗素子５３と抵抗素子５４との接続点であるノードｎ３からは、これらの抵抗素子の抵抗比に応じて電源電圧ＶＤＤが分圧された電圧が出力される。スイッチ５５は、一端がノードｎ３に接続され、他端がキャパシタ５６の一端に接続されている。キャパシタ５６の他端はグランドラインＬ２に接続されている。スイッチ５５及びキャパシタ５６により、サンプルホールド回路が構成されている。スイッチ５５は、ＡＮＤ回路１３から出力される制御信号Ｓ_１２によって制御される。すなわち、スイッチ５５は、負荷電流制御回路１５が負荷電流を変動させる直前のタイミングでオフ状態となり、それよりも前のタイミングでオン状態を維持する。これにより、負荷電流が変動する直前のタイミングにおける電源電圧ＶＤＤが分圧された電圧がキャパシタ５６によって保持される。保持された電圧は、基準電圧Ｖｒｅｆとして、スイッチ５５とキャパシタ５６の接続点であるノードｎ４から出力される。判定回路１７の構成は、図６に示されたものと同じであるので、説明は省略する。図７に示す構成において、電源電圧ＶＤＤは正電圧でも負電圧でもよい。

図８は、基準電圧生成回路１６及び判定回路１７の構成の他の例を示す図である。基準電圧生成回路１６は、スイッチ５８及びキャパシタ５７を含んで構成されていてもよい。スイッチ５８は、一端が電源ラインＬ１に接続され、他端がキャパシタ５７の一端に接続されている。キャパシタ５７の他端はグランドラインＬ２に接続されている。スイッチ５８及びキャパシタ５７により、サンプルホールド回路が構成されている。スイッチ５８は、ＡＮＤ回路１３から出力される制御信号Ｓ_１２によって制御される。すなわち、スイッチ５８は、負荷電流制御回路１５が負荷電流を変動させる直前のタイミングでオフ状態となり、それよりも前のタイミングでオン状態を維持する。これにより、負荷電流が変動する直前のタイミングにおける電源電圧ＶＤＤがキャパシタ５７によって保持される。保持された電圧は、基準電圧Ｖｒｅｆとして、スイッチ５８とキャパシタ５７の接続点であるノードｎ５から出力される。

判定回路１７は、ｐチャネル型のトランジスタ６４、キャパシタ６５及びスイッチ６６を含んで構成されていてもよい。トランジスタ６４は、ソースがノードｎ５に接続され、ゲートが電源ラインＬ１に接続され、ドレインがキャパシタ６５の一端に接続されている。キャパシタ６５の他端はグランドラインＬ２に接続されている。スイッチ６６は、キャパシタ６５に並列接続されている。スイッチ６６は、ＡＮＤ回路１３から出力される制御信号Ｓ_１２によって制御される。スイッチ６６のオンオフのタイミングはスイッチ５８と同じである。

トランジスタ６４は、ゲートに供給される電源電圧ＶＤＤと、ソースに供給される基準電圧Ｖｒｅｆとのレベル差が、トランジスタ６４のゲート閾値電圧を超えるとオン状態となり、キャパシタ６５が充電される。基準電圧Ｖｒｅｆを保持するキャパシタ５７は、キャパシタ６５を充電するのに十分な静電容量を有していることが好ましい。キャパシタ６５の充電電圧が、判定信号Ｓ_ｊとしてトランジスタ６４とキャパシタ６５との接続点であるノードｎ６から出力される。本実施形態に係る判定回路１７によれば、負荷電流が変動する直前のタイミングにおける電源電圧ＶＤＤのレベルと、負荷電流の増加に伴ってレベルが低下した電源電圧ＶＤＤのレベルとが比較され、これらの差分がトランジスタ６４のゲート閾値電圧を超えた場合に、トランジスタ６４がオン状態となり、バイパスコンデンサ４１に故障が生じていることを示す判定信号Ｓ_ｊが出力される。

負荷電流が変動する直前まで、スイッチ６６がオン状態となることで、キャパシタ６５に蓄積された電荷が放電され、判定信号Ｓ_ｊがリセットされる。スイッチ６６は、負荷電流が変動する直前のタイミングでオフ状態となり、キャパシタ６５が充電可能な状態となる。なお、トランジスタ６４は、本発明における「第１のトランジスタ」の一例である。

図８に示す構成は、電源電圧ＶＤＤが正電圧である場合を想定したものである。電源電圧ＶＤＤを負電圧とする場合、トランジスタ６４は、ｎチャネル型のトランジスタで構成される。

図９は、基準電圧生成回路１６及び判定回路１７の構成の他の例を示す図である。図９に示す構成は、図８におけるスイッチ５８をｐチャネル型のトランジスタ５９によって構成し、図８におけるスイッチ６６をｎチャネル型のトランジスタ６７及びインバータ６８によって構成したものである。トランジスタ５９のゲートは、ＡＮＤ回路１３の出力端に接続されている。トランジスタ６４がオン状態となる前に、キャパシタ５７に蓄積された電荷がトランジスタ５９を介して電源ラインＬ１に流出することを防止するために、トランジスタ５９のゲート閾値電圧は、トランジスタ６４のゲート閾値電圧よりも高いことが好ましい。例えば、トランジスタ５９のゲート長をトランジスタ６４のゲート長よりも長くすることで、トランジスタ５９のゲート閾値電圧をトランジスタ６４のゲート閾値電圧よりも高くすることが可能である。なお、トランジスタ５９は、本発明における「第２のトランジスタ」の一例である。

トランジスタ６７は、ドレインがノードｎ６に接続され、ソースがグランドラインＬ２に接続され、ゲートがインバータ６８の出力端に接続されている。インバータ６８の入力端は、ＡＮＤ回路１３の出力端に接続されている。

１０ 半導体装置
１１ パワーオンリセット回路
１２ テスト信号出力回路
１３ ＡＮＤ回路
１４ パルス信号発生回路
１５ 負荷電流制御回路
１６ 基準電圧生成回路
１７ 判定回路
１８ 警報信号出力回路
１９ 内部回路
２０ 記憶回路
２１ 故障検出プログラム
３１ 抵抗素子
３２ スイッチ
４０ 直流電源
４１ バイパスコンデンサ
５１ 電流源
５２、５３、５４、６１、６２抵抗素子
５５、５８、６６ スイッチ
５６、５７、６５ キャパシタ
５９、６４、６７ トランジスタ
６３ コンパレータ
６８ インバータ
Ｌ１ 電源ライン
Ｌ２ グランドライン
Ｓ_１ リセット信号
Ｓ_２ テスト信号
Ｓ_３ 警報信号

Claims (15)

1. 電源ラインから電力の供給を受けて動作する内部回路と、
   前記電源ラインに印加される電源電圧の立ち上がりのタイミングを示す第１の信号を出力する第１の信号出力回路と、
   前記内部回路によって指定されたタイミングを示す第２の信号を出力する第２の信号出力回路と、
   前記第１の信号及び前記第２の信号に基づいて、前記電源ラインに流れる負荷電流を変動させる負荷電流制御回路と、
   前記電源電圧のレベルについて判定を行う判定回路と、
   を含む半導体装置。
2. 前記内部回路は、前記第１の信号に基づいてリセット動作を行う
   請求項１に記載の半導体装置。
3. 前記第１の信号又は前記第２の信号のレベルが遷移するタイミングで、パルス信号を発生させるパルス信号発生回路を含み、
   前記負荷電流制御回路は、前記パルス信号に応じて前記負荷電流を変動させる
   請求項１又は請求項２に記載の半導体装置。
4. 前記負荷電流制御回路は、前記電源ラインに接続された、抵抗素子及びスイッチを有する直列回路を含み、
   前記スイッチがオン状態となることで、前記負荷電流が増加する
   請求項１から請求項３のいずれか１項に記載の半導体装置。
5. 前記判定回路は、前記電源電圧のレベルと基準電圧のレベルとを比較した結果を示す判定信号を出力する
   請求項１から請求項４のいずれか１項に記載の半導体装置。
6. 前記判定信号に基づいて生成される第３の信号を出力する第３の信号出力回路を含む
   請求項５に記載の半導体装置。
7. 前記判定信号によって示される情報が格納される記憶回路を含む
   請求項５又は請求項６に記載の半導体装置。
8. 前記負荷電流制御回路が前記負荷電流を変動させる直前のタイミングにおける前記電源電圧に応じた電圧を保持し、保持した電圧を前記基準電圧として生成する基準電圧生成回路を含む
   請求項５乃至請求項７のいずれか１項に記載の半導体装置。
9. 前記判定回路は、
   前記電源電圧がゲートに供給され、前記基準電圧がソースに供給される第１のトランジスタを含む
   請求項５乃至請求項８のいずれか１項に記載の半導体装置。
10. 前記判定回路は、
    前記電源電圧がゲートに供給され、前記基準電圧がソースに供給される第１のトランジスタを含み、
    前記基準電圧生成回路は、
    ソースが前記電源ラインに接続され、ドレインが前記第１のトランジスタのソースに接続され、前記負荷電流制御回路が前記負荷電流を変動させる直前のタイミングでオフ状態となる第２のトランジスタと、
    一端が前記第２のトランジスタのドレインに接続されたキャパシタと、
    を含み、
    前記第２のトランジスタの閾値電圧は、前記第１のトランジスタの閾値電圧よりも高い
    請求項８に記載の半導体装置。
11. 前記第１の信号は、前記電源電圧の立ち上がり時におけるレベルが所定の検出レベルに達した場合にレベルが遷移し、
    前記基準電圧のレベルは、前記検出レベルよりも高い
    請求項５から請求項１０のいずれか１項に記載の半導体装置。
12. 前記電源ラインに接続されたバイパスコンデンサを含む
    請求項１から請求項１１のいずれか１項に記載の半導体装置。
13. 電源ラインに接続されたバイパスコンデンサの故障検出方法であって、
    前記電源ラインに印加される電源電圧が立ち上がるタイミング及び前記電源ラインから電力の供給を受けて動作する内部回路によって指定されるタイミングで、前記電源ラインに流れる負荷電流を変動させ、
    前記負荷電流を変動させたときの前記電源電圧のレベルに基づいて前記バイパスコンデンサにおける故障の有無を判定する
    故障検出方法。
14. 前記電源電圧の立ち上がりのタイミングを示す第１の信号及び前記内部回路によって指定されるタイミングを示す第２の信号に基づいて前記負荷電流を変動させる
    請求項１３に記載の故障検出方法。
15. 前記負荷電流を変動させたときの前記電源電圧のレベルが、基準電圧のレベルよりも低い場合に、前記バイパスコンデンサに故障が生じていることを示す第３の信号を出力する
    請求項１３又は請求項１４に記載の故障検出方法。