JP2023140444A - 量子デバイス - Google Patents

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Abstract

【課題】配線基板の変形等を抑制し、配線基板間の接続信頼性を向上させる量子デバイスの提供。【解決手段】量子チップの配線層の複数の配線と、該量子チップの配線層に対向配置された第１の配線基板の第１の面の第１の配線層の複数の配線との電気的接続を行う複数の第１の接続部と、第１の配線基板の第２の面の第２の配線層の複数の配線と、第１の配線基板の第２の面に対向配置された第２の配線基板の第１の面の第３の配線層の複数の配線との電気的接続を行う複数の第２の接続部を備え、第１の基板の端から見て１列目に配置された複数の第２の接続部のうち、第１の基板の端から見て１列目に配置される第１の面の１つ又は複数の第１の接続部に対応した位置に配置されており、且つ、１列目に配置される該第１の接続部の位置よりもさらに端側に配置された第２の接続部を１つ又は複数有する。【選択図】図２

Description

本発明は、超伝導回路を備えた量子デバイスに関する。
超伝導量子ビットや結合器等の超伝導回路を備えた量子チップは、半導体微細プロセスによって例えばシリコンの基板上に形成される。量子チップの接続端子（電極）の狭ピッチ化、配線の微細化のために、量子チップは、ピッチ変換や配線引き回しを行う第１の配線基板（インターポーザ）に接続される。
量子ビットの増加等による量子チップの接続端子数の増加に伴い、第１の配線基板（インターポーザ）において、量子チップの対向面の接続端子は、貫通ビアを介して反対側の面の接続端子に接続され、該反対側の面の接続端子から信号の送受が行われる。第１の配線基板（インターポーザ）は、量子チップの基板と同様に、例えばシリコン基板上に配線が形成される。量子チップは、量子ビットが形成された回路面を下にして第１の配線基板（インターポーザ）にフリップチップ実装される。
第１の配線基板（インターポーザ）は、量子ビットの伝送特性等の劣化を防ぐためには、量子チップの回路面に対向する第１の面に、シリコン以外の誘電体を配置したり、超伝導以外の材料が露出することを回避する必要がある。このため、第１の配線基板（インターポーザ）の配線収容率は上げられない。
配線収容率を高めるために、例えば複数の配線基板を重ねる構成が用いられる。すなわち、第１の配線基板（インターポーザ）の量子チップの対向面と反対側の面の接続端子は、第２の配線基板（パッケージ基板とも呼ばれる）の第１の配線基板の対向面の接続端子に直接接続され、第２の配線基板の第１の配線基板に対向する第１の面と反対側の第２の面の接続端子から外部等への接続が行われる。第２の配線基板は例えば樹脂系多層基板等が用いられる。
量子チップとインターポーザを含む複数の配線基板からなる３次元実装のパッケージにおいて、インターポーザ等の基板の薄膜化に伴い、基板の反り等の変形は、接続信頼性を損ねる。基板の反りは熱履歴を受けた際の材料の熱膨張係数（線膨張係数）の違い等により発生する熱応力にも起因している。
半導体チップをフリップチップ実装した配線基板の実装強度を高めるために、アンダーフィルが用いられる。半導体チップと第１の配線基板（インターポーザ）、第１の配線基板（インターポーザ）と第２の配線基板の間の隙間にアンダーフィル材（エポキシ樹脂、ウレタン樹脂、シリコン樹脂、ポリエステル樹脂、アクリル樹脂等）を充填し、応力を緩和することが行われる（例えば特許文献１参照）。しかし、第２の配線基板と第１の配線基板（インターポーザ）を固定及び封止するために用いられる絶縁性の接着材料であるアンダーフィル材の影響により、例えば数乃至数十GHz（Gigahertz）帯等では回路特性が劣化することが知られている。また、前述のとおり、超伝導量子回路では、誘電体による特性劣化（損失）を回避する必要があるため、アンダーフィル材は用いられない。さらに、熱収縮の点でも、アンダーフィル材は、反りや応力・ひずみが発生するため、用いられない。
国際公開第２０２０／１２２０１４号
量子チップとインターポーザを含む複数の配線基板からなる３次元実装の量子デバイスパッケージにおいて、インターポーザ等の基板の薄膜化に伴い、基板の反り等の変形は、接続信頼性を損ねる。
しかし、量子デバイスでは、アンダーフィルは用いられない。したがって、３次元実装パッケージの量子デバイスにおいて、熱収縮等による基板の反り等の変形を抑制するための新たな対策（構造、設計方式）が求められる。
本開示は、配線基板の変形等を抑制し、配線基板間の接続信頼性を向上させる量子デバイスを提供することを目的とする。
本開示によれば、量子デバイスは、基板の第１の面に超伝導回路の配線層を備えた量子チップと、第１の基板と、前記第１の基板の第１の面に形成された第１の配線層の複数の配線と、前記第１の基板の前記第１の面と反対側の第２の面に形成された第２の配線層と、前記第１の基板を貫通し前記第１の配線層の複数の配線と前記第２の配線層の複数の配線とを電気的に接続する複数の貫通ビアと、を含む第１の配線基板と、
第２の基板と、前記第２の基板の第１の面に形成された第３の配線層と、を含む第２の配線基板と、
前記量子チップの前記配線層の複数の配線と、前記量子チップの前記第１の面に対向配置された前記第１の配線基板の前記第１の面の前記第１の配線層の複数の配線と、の電気的接続を行う複数の第１の接続部と、
前記第１の配線基板の前記第２の面の前記第２の配線層の複数の配線と、前記第１の配線基板の前記第２の面に対向配置された前記第２の配線基板の前記第１の面の前記第３の配線層の複数の配線と、の電気的接続を行う複数の第２の接続部と、を備えている。
前記第１の配線基板において、前記第１の基板の端から見て１列目に配置された複数の前記第２の接続部のうち、前記第１の基板の端から見て１列目に配置される前記第１の面の一つ又は複数の前記第１の接続部に対応した位置に配置されており、且つ、前記１列目に配置される前記第１の接続部の位置よりもさらに前記端側に配置されてなる前記第２の接続部を一つ又は複数有する。
本開示によれば、配線基板の変形等を抑制し、配線基板間の接続信頼性を向上させる量子デバイスを提供することができる。
実施形態を模式的に説明する斜視図である。 実施形態を模式的に説明する側端面図である。 （Ａ）、（Ｂ）は実施形態を模式的説明する平面図である。 （Ａ）乃至（Ｃ）は図３の変形例を模式的に説明する平面図である。 （Ａ）は実施形態の第１の配線基板の模式断面図、（Ｂ）、（Ｃ）は第１の配線基板を説明する図である。 実施形態の第２の配線基板を模式的に説明する断面図である。 （Ａ）、（Ｂ）は比較例、（Ｃ）は実施形態を模式的に説明する図である。
本開示の実施形態について説明する。図１は、一実施形態の量子デバイス１を例示する図である。図１に示すように、量子デバイス１は、量子チップ１０、第１の配線基板（インターポーザ）２０、第２の配線基板３０を備えている。
量子チップ１０は、基板１１の第１の面（回路面）に超伝導量子回路が形成された図示されない配線層を有する。量子チップ１０は第１の面を下にして第１の配線基板２０にフリップチップ実装される。特に制限されないが、超伝導量子回路として、例えばジョセフソン接合を用いた量子ビット（例えばジョセフソンパラメトリック発振器）を含む。
量子チップ１０の基板１１の第１の面（回路面）の配線と、第１の配線基板２０の量子チップ１０に対向する面の配線層の配線は、第１の接続部４１で直接接続（接合）される。第１の接続部４１は、好ましくは、突起電極（金属バンプ）で構成される。
第１の配線基板２０の基板２１は、線膨張率等を考慮して、好ましくは、量子チップ１０の基板１１と同じ材料で構成される。
例えば、量子チップ１０の基板１１がシリコン基板の場合、第１の配線基板２０の基板２１は好ましくはシリコンからなる。この場合、第１の配線基板２０は、シリコンインターポーザともいう。量子チップ１０の基板１１の配線層１２は、半導体プロセス（半導体微細プロセス）で製造される。第１の配線基板２０（シリコンインターポーザ）の配線層も半導体プロセスで製造してもよい。この場合、第１の配線基板２０の量子チップ１０に対向する面の配線層（第１の配線層）と、該第１の配線層と反対側の第２の配線層とを基板１１を貫通して接続する貫通ビア（Through Silicon Via: TSV）も半導体プロセスで製造される。
第１の接続部（突起電極）４１は、半導体プロセス（金属膜堆積とパタン形成）で製造してもよい。第１の接続部（突起電極）４１は、例えば銅（Ｃｕ）等の常伝導体や絶縁体（SiO2、シリコン窒化膜、シリコン酸窒化膜など）の表面を超伝導膜でコーティングした構成としてもよい。
第２の配線基板３０は、第１の配線基板２０の裏面（量子チップ１０に対向する第１の面と反対側の第２の面）の配線と第２の接続部４２で直接接続される。第２の接続部４２は、好ましくは突起電極（金属バンプ）で構成される。
第２の配線基板３０は、ピッチ変換、配線の引き回し等のため、その基板サイズ（面積）及び厚さは、第１の配線基板２０よりも大きい方が好適であるが、それに限らない。第２の配線基板３０は、コア材の両面に、絶縁層と導体層を交互に形成した、多層のシリコンインターポーザ、樹脂系多層基板、セラミック基板、テープ基板などで構成してもよい。第２の配線基板３０は、パッケージ基板又はインターポーザ（第２のインターポーザ）とも称呼される。第２の配線基板３０の第１の配線基板２０と対向する第１の面と反対側の第２の面には、第１の面の配線と貫通ビア等で接続する接続端子を備えた構成としてもよい。
本実施形態によれば、第１の配線基板２０において、量子チップ１０の対向面（第１の面）と反対側の面（第２の面）において、基板２１の端から見て１列目に配置された複数の第２の接続部（突起電極）４２のうち、基板２１の端から見て１列目に配置される一つ又は複数の第１の接続部（突起電極）４１に対応した位置に配置されており、且つ、該１列目に配置される前記第１の接続部（突起電極）４１の位置よりも、さらに基板２１の端側に配置されている第２の接続部（突起電極）４２を一つ又は複数有する。なお、基板２１の端から見て１列目の複数の第２の接続部（突起電極）４２として、基板２１の第２の面において、図１のX軸方向やY軸方向に沿って同一線上に整列配置されている構成に限定されるものでなく、同一線上には配置されていないが、それぞれが基板２１の端から見て１番目（最も端側に寄った位置）に配置された第２の接続部（突起電極）４２の群も含むことは勿論である。基板２１の端から見て１列目に配置される第１の接続部（突起電極）４１についても同様とされる。
図１に示すように、量子チップ１０と第１の配線基板２０、第１の配線基板２０と第２の配線基板３０の間に、アンダーフィル材等の封止材（絶縁性の接着部材）は存在しない。真空排気された冷凍機内では、量子チップ１０と第１の配線基板２０間の間隙、及び、第１の配線基板２０と第２の配線基板３０間の間隙は真空とされる。
なお、図１では、単に図面作成の都合で、第１の接続部（突起電極）４１の高さを量子チップ１０や第１の配線基板２０の厚さよりも大として図示しているが、量子チップ１０（シリコンチップ）、第１の配線基板２０（シリコンインターポーザ）の厚さは例えば３０乃至数１００μｍ(micrometer)程度（３０μｍ以上）とされ、第１の接続部（突起電極）４１の高さは、例えば１乃至数１０μｍ程度（１μｍ以上）とされる。
また図１では、第２の配線基板３０には、一つの第１の配線基板２０が搭載されているが、一つの第２の配線基板３０に複数の第１の配線基板２０を搭載する構成としてもよいことは勿論である。
図２は、図１の量子デバイス１を、x軸方向からみた模式側端面図である。量子チップ１０の基板１１の配線層１２は超伝導部材からなる。超伝導材料としては、超伝導部材として、ニオブ（Ｎｂ）等が用いられる。ただし、ニオブ（Ｎｂ）に限らず、窒化ニオブ等ニオブ窒化物、アルミニウム（Ａｌ）、インジウム（Ｉｎ）、鉛（Ｐｂ）、錫（Ｓｎ）、レニウム（Ｒｅ）、パラジウム（Ｐｄ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タンタル窒化物、及び、これらのうちの少なくともいずれかを含む合金であってもよい。第１の接続部４１、第２の接続部４２は、突起電極（金属バンプ）で構成されているため、以下では、それぞれ、第１の突起電極４１、第２の突起電極４２という。
量子チップ１０の基板１１の第１の面に形成された配線層１２には、超伝導量子回路のジョセフソン接合等の非線形素子やLC共振回路のインダクタ（L）等は例えば配線層１２に形成してもよい。
第１の配線基板２０において、量子チップ１０の第１の面（配線層１２）に対向する第１の面の第１の配線層２２は、超伝導部材であってもよい。また、第１の配線基板２０の第１の配線層２２に、量子チップ１０の超伝導量子回路の一部を形成してもよい。例えば超伝導量子回路のＬＣ共振回路のキャパシタ（Ｃ）は、量子チップ１０の配線層１２に形成された第１電極と、該第１電極に対向して第１の配線基板２０の第１の配線層２２に形成された第２電極で構成してもよい。
第１の突起電極４１は、第１の配線基板２０の製造時に第１の配線層２２上に作製するようにしてもよい。この場合、第１の突起電極４１は、量子チップ１０の配線層１２のパッド（接続端子）に表面活性化による直接接合、超音波接合、又は、半田（超伝導半田）接合などで接合してもよい。あるいは、熱圧着等による接合であってもよい。第１の突起電極４１の接合は、好ましくは、第２の突起電極４２の接合よりも前に行われる。
あるいは、第１の突起電極４１は、量子チップ１０の製造時に配線層１２上に作製するようにしてもよい。この場合、第１の突起電極４１は、第１の配線基板２０の第１の配線層２２のパッドに表面活性化による直接接合、超音波接合、又は、半田（超伝導半田）接合などとしてもよい。あるいは、熱圧着等による接合であってもよい。
第１の突起電極４１の径（圧着径）は数μｍ乃至数１０μｍ程度、例えば５μｍ乃至１０μｍであってもよい。第１の突起電極４１の中心間の距離（バンプピッチ）も、第１の突起電極４１の径とほぼ同程度かそれ以上の値とされる。
第１の配線基板２０の第２の配線基板３０に対向する第２の面の第２の配線層２３は、第１の突起電極４１と不図示の貫通ビアで接続される。なお、図２では、第２の配線層２３を基板２１の端から端まで延在された配線層として表しているが、第２の配線層２３は、不図示の貫通ビアのビアパッド（円形や矩形の平面形状）からなる。第２の配線層２３は超伝導材料や常伝導部材であってもよい。例えば、表面に金（Au）、白金（Pt）、パラジウム（Pd）などで被着した構成としてもよい。
第２の配線基板３０は多層基板で構成してもよい。第２の配線基板３０の第１の配線基板２０に対向する第３の配線層３２は常伝導部材であってもよい。第２の突起電極４２の径は例えば５０μｍ乃至１００μｍ程度とされる。第２の突起電極４２は、第１の配線基板２０の第２の配線層２３上に形成してもよい。この場合、第２の突起電極４２は第２の配線基板３０の第３の配線層３２の配線のパッドに、例えば表面活性化、超音波、半田、又は、圧着等で接合される。
第２の配線基板３０の第４の配線層３３は常伝導部材であってもよい。第４の配線層３３は、信号配線（例えば読み出しラインや制御ライン等）は、冷凍機外部に引き出され、例えば常温部に設置された測定用装置（例えば読み出し回路や量子ビット等のSQUID（superconducting quantum interference device）ループを貫通する磁束を生成するための電流を供給する電流制御回路等）に接続するようにしてもよい。
第１の配線基板２０の基板２１において、第２の配線層２３が形成された第２の面の端から見て一列目（１番目）に配置された一つ又は複数の第２の突起電極４２について、第１の配線層２２が形成された第１の面の端から見て一列目（１番目）に配置される一つ又は複数の第１の突起電極４１に対応して配置され、当該第１の突起電極４１よりもさらに端側に位置している一つ又は複数の第２の突起電極４２が設けられている。
図３（Ａ）は、図２の第１の配線基板２０の第１の配線層２２の上から見た模式平面図である。図３（Ａ）には、フリップチップ方式で実装される量子チップ１０の全面に第１の突起電極４１が形成されるエリアバンプが示されており、第１の配線基板２０の第１の配線層２２において、量子チップ１０の周辺部のパッドに接続する第１の突起電極４１が模式的に図示されている。第１の突起電極４１よりも外周側に配置された、第２の配線層２３における第２の突起電極４２が破線の丸（中は灰色）で示されている。これ以外の不図示の第２の突起電極４２は、第１の突起電極４１よりも内側に配置されている。周辺部よりも内部での第１の突起電極４１の配置パタンは任意であり、このため、図３（Ａ）では省略されている。
図３（Ｂ）は、第１の突起電極４１と第２の突起電極４２の位置関係を説明する図であり、図３（Ａ）の第１の配線層２２の左下の隅（角）の第１の突起電極４１と第２の突起電極４２の位置関係を模式的に示している。図３（Ｂ）に示すように、第２の突起電極４２と第１の突起電極４１の最も外側の位置の距離ｄ１（第２の突起電極４２を第１の突起電極４１と同一平面上に投影した距離）は、第１の突起電極４１の中心位置と、第１の突起電極４１の最も外側の位置の距離ｄ２の例えば０．２倍以上とされる（ｄ１＞＝０．２×ｄ２）。なお、図３（Ｂ）の例では、第１の突起電極４１は円柱状（断面は円）とされており、ｄ２は、第１の突起電極４１の半径となる。好ましくは、ｄ１＞＝（１／３）×ｄ２、あるいは、ｄ１＞＝０．４×ｄ２としてもよい。
第１の配線基板２０の基板２１において、第２の配線層２３が形成された第２の面の４辺の各辺（端）から見て一列目に配置された複数の第２の突起電極４２が、第１の配線層２２が形成された第１の面の４辺の各辺（端）から見て一列目に配置される複数の第１の突起電極４１よりもさらに端側（外側）に位置している。かかる構成により、第１の配線基板２０と第２の配線基板３０との接続を行う第２の接続部４２で画定される変形抑制領域内に第１の接続部４１を配置したことで、極低温までの冷却に発生する第１の配線基板２０の反り等の変形を抑制可能としている。量子チップ１０と第１の配線基板２０、第１の配線基板２０と第２の配線基板間にアンダーフィル材等が存在しない構成において、第１の配線基板２０の変形を抑制し、各接続部の破断等の発生を回避可能とし、第１、第２の配線基板２０、３０間の接続信頼性を向上可能としている。
図４は、図３における第２の突起電極４２の配置の変形例を示す図である。図４（Ａ）の例では、第１の配線基板２０の基板２１において、第２の配線層２３が形成された第２の面の四隅の各隅の端から見て１番目に配置された第２の突起電極４２Ａが、第１の配線層２２が形成された第１の面の四隅の各隅の端から見て１番目に配置された第１の突起電極４１よりもさらに四隅の端側に位置している。
図４（Ｂ）の例では、第１の配線基板２０の基板２１において、第２の配線層２３が形成された第２の面の四隅の各隅の端から見て１番目に配置された各第２の突起電極４２Ａと、第２の突起電極４２Ａの隣の少なくとも一つの各第２の突起電極４２Ｂ、４２Ｃとが、第１の配線層２２が形成された第１の面の四隅の各隅の端から見て１番目に配置された各第１の突起電極４１と、第２の突起電極４２Ａの隣の少なくとも一つの各第１の突起電極４１よりも、それぞれさらに、端側に位置している。
図４（Ｃ）の例では、第１の配線基板２０の基板２１において、第２の配線層２３が形成された第２の面の四隅の各隅の端から見て１番目に配置された各第２の突起電極４２Ａと、二つの隅の間の辺の中央の少なくとも一つの各第２の突起電極４２Ｄ、４２Ｅ、４２Ｆが、第１の配線層２２が形成された第１の面の四隅の各隅の端から見て１番目に配置された各第１の突起電極４１と、二つの隅の間の辺の中央の第１の突起電極４１よりも、それぞれさらに、端側に位置している。
各隅において、第１の突起電極４１よりも端側に位置している複数の第２の突起電極４２の長さ、したがって、（第２の突起電極４２の径＋第２の突起電極４２のピッチ）×（第２の突起電極４２の個数）は、一辺に配設される第２の突起電極４２の長さの１／３程度以下、あるいは、１／５程度以下となるようにしてもよい。
また、各辺において、第１の突起電極４１よりも端側に位置している辺中央部の複数の第２の突起電極４２の長さ、したがって、（第２の突起電極４２の径＋第２の突起電極４２のピッチ）×（第２の突起電極４２の個数）は、一辺に配設される第２の突起電極４２の長さの１／３程度以下、あるいは、１／５程度以下となるようにしてもよい。
図５（Ａ）は、図２の第１の配線基板２０の断面を模式的に示す図である。第１の配線基板２０の第１の面の第１の配線層２２の配線（パッド）と、第２の面の第２の配線層２３の配線（パッド）とは、基板２１に形成された貫通ビア２４で接続されている。
貫通ビア２４は、基板２１がシリコン基板の場合、シリコンダイ（シリコンウェハ）を貫通したTSV(through-silicon via)ともいう。貫通ビア２４はウェハを孔開けし、導電部材を埋め込んで貫通電極を形成する。貫通ビア２４のホール内壁に埋め込まれる導電部材は、超伝導でも常伝導部材（Cu、Ni、Au、Ptなど）であってもよい。貫通ビア２４は、第１の配線層２２の形成前のウェハの第１の面（表面）に形成してもよいし（ビアファースト）、第１の配線層２２の形成後にウェハの第１の面又は第２の面（裏面）から形成してもよい（ビアラスト）。
図５（Ａ）において、基板１１の両側の破線丸印で示す箇所は、基板１１の第１の面において、超伝導部材以外の露出（基板１１の第１の面の露出）をできるだけ回避している基板構成を表している。すなわち、第１の配線層２２の配線パタンは基板２１の端部（縁）までを覆う構成とされている。また、基板１１の第１の面において、第１の配線層２２の配線パタンは、信号線導波路の両側を囲むようにグランドパタン（プレーン）が配置され、基板１１の第１の面が広い範囲（領域）で露出することはない。
なお、基板２１の反りを低減するために、第１の面と第２の面には、同じ層数の配線層（第１、第２の配線層２２、２３）を備えている。配線層のレイアウトや厚みにより反りを制御できる場合は、第２の配線基板側の配線層２３が複数層としてもよい。
図５（Ａ）の例では、第１の配線基板２０において、第２の配線層２３は、貫通ビア２４のビアパッド、すなわち貫通ビア２４直下のパッド電極（接続端子）を含む。
最外周に位置する第２の接続部(第２の突起電極)４２に関して、例えば図５（Ｂ）に示すように、第１の配線基板２０において、第２の配線基板３０の配線層３１の配線との接続を行う第２の接続部４２のうち最外周に位置する第２の接続部(第２の突起電極)４２ａは、貫通ビア２４ａを介して接続される第１の接続部(第１の突起電極)４１ａの位置から外側にずらして配置するようにしてもよい。この場合、当該貫通ビア２４ａ直下のビアパッド２３ａ（配線）の形状は、当該貫通ビア２４ａの中心から外側に延在された形状とし、図３（Ｂ）に示したような第１、第２の接続部(第１、第２の突起電極)４１、４２の位置関係としてもよい。あるいは、最外周に位置する第２の接続部(第２の突起電極)４２ａは、貫通ビア２４ａのビアパッド２３ａの中心部に配置し貫通ビア２４ａを介して接続される第１の接続部(第１の突起電極)４１ａの位置を、最外周に位置する第２の接続部(第２の突起電極)４２ａに対して内側に位置するように配置する構成としてもよい。
なお、第１の配線基板２０において、第２の配線基板３０の配線層３１の配線との接続を行うとともに、貫通ビア２４を介して第１の面の接続部(第１の突起電極)４１に接続する第２の接続部(第２の突起電極)４２を当該貫通ビア２４直下で接続する構成とした場合、最短距離で信号接続することになるが、かかる構成に制限されるものでないことは勿論である。例えば図５（Ｃ）に示すように、第１の配線基板２０の基板２１の第２の面において、基板２１の端から内側に位置する貫通ビア２４ｂのビアパッド２３ｂを当該貫通ビア２４ｂの配置位置から離間した最外周の位置のパッド電極（接続端子）２３ｃまで配線で引き回し、第２の配線基板３０の配線層３１の配線との接続を行う第２の接続部(第２の突起電極)４２のうち最外周に位置する第２の接続部(第２の突起電極)４２ｂをパッド電極２３ｃに接合するようにしてもよい。この場合、第２の接続部(第２の突起電極)４２ｂは、最外周に位置する第１の接続部(第１の突起電極)４１ａよりも外側に位置している。なお、配線の引き回しやパッド電極は、貫通ビア２４を、基板２１の第２の面から形成する工程等でパタン形成することで作成するようにしてもよい。
図６は、図２の第２の配線基板３０の断面を模式的に示す図である。図６に示すように、第２の配線基板３０は、コア材３１１の第１の面に、導体３２４、絶縁層３１３、導体３２２、絶縁層３１２、第３の配線層３２の導体を積み重ね、第３の配線層３２と導体３２２をビア３２１で接続し、導体３２２と導体３２４をビア３２３で接続し、コア材３１１の第１の面と反対側の第２の面に、導体３３４、絶縁層３１４、導体３３２、絶縁層３１５、第４の配線層３３の導体を積み重ね、第４の配線層３３の導体と導体３３２をビア３３１で接続し、導体３３２と導体３３４をビア３３３で接続し、導体３２４と、３３４を、コア材３１１を貫通する貫通ビア３１６で接続した構成の６層多層基板で構成される。コア材３１１は、量子チップ１０の基板１１、第１の配線基板２０の基板２１と線熱膨張率を併せるため、シリコン基板からなる。この場合、貫通ビア３１６はＴＳＶで構成される。また、コア材３１１の両面の配線層／絶縁層の構成は同一とし、基板の反りを抑制している。ビルドアップされる導体は、例えば銅（Ｃｕ）やアルミニウム等であってよく、絶縁層としてはシリコン酸化物、シリコン窒化物、シリコン酸窒化物、ポリイミド樹脂、アクリル樹脂、エポキシ樹脂、フッ素樹脂（PolyTetraFluoroEtylene: PTFE）等を用いてもよい。
図７は、比較例と実施形態を模式的に説明する図である。図７（Ａ）は比較例の構成を模式的に説明する図である。第１の配線基板２０において、量子チップ１０との接続を行う第１の突起電極４１について見ると、基板２１の最も端部側（外側）の第２の突起電極４２の内側で画定される変形抑制領域の外部に配置されている第１の突起電極４１がある。
極低温への冷却時、量子チップ１０と、第１の配線基板２０の基板１１、２１はシリコン基板であるため、線熱膨張係数は同一とされる。第１の配線基板２０の基板２１において、第２の突起電極４２の内側の領域（変形抑制領域）は、第２の突起電極４２からの拘束力により大きな曲率を持つ変形は抑制される。
一方、第１の配線基板２０の基板２１において、変形抑制領域の外側の領域では、基板２１の最も端部側（外側）の第２の突起電極４２から基板２１の端部までが、拘束を受けない自由端となり、変形抑制領域の内側とは異なり、図７（Ｂ）に模式的に示すように、大きな曲率の変形（反り）が発生することになる。基板の反り量は、基板材料のヤング率（縦弾性係数）Ｅ、ポアソン比ν、基板膜厚（膜厚の２乗に反比例）、基板の長さ（長さの２乗に比例）、線膨張率（の差）、温度変化等に依存することが知られている。
室温から極低温までの温度変化による変形量（反り量）は、第１の配線基板２０の基板２１の薄膜化とともにより顕著となり、第２の突起電極４２に接続不良等の不具合が生じる場合がある。図７（Ｂ）の例では、量子チップ１０の基板１１の最も端部側（外側）の第１の突起電極４１から基板１１の端部までが、拘束を受けない領域（自由端）となり、熱収縮等による反りが生じ、その結果、最も外側の第１の突起電極４１に傾きが生じ、接合部の剥離（電極剥がれ）等による接続不良等の不具合が生じる可能性がある。なお、図７（B）は、第１の配線基板２０の拘束を受けない自由端の大きな曲率の反りを模式的に説明する図であり、第２の配線基板３０の反りは図示していない。これは、第２の配線基板３０の反りは厚さ、サイズ、材質等によって変動するためでもある。
特に、第１の配線基板２０の基板２１の最も端部側（外側）の第２の突起電極４２が、第１の面（表）と第２の面（裏）のグランドパタン（プレーン）同士を接続するグランドバンプの場合、グランドバンプは多数本設置されることから、ただちに故障等とはならないが、信号伝送用のバンプ（信号バンプ）の場合、信号特性の劣化や断線等の故障に直結する。
図７（Ｃ）は、本実施形態の構成を図７（Ａ）に対応させて模式的に示す図である。実施形態によれば、第１の配線基板２０において、量子チップ１０との接続を行う第１の突起電極４１について見ると、基板２１の最も端部側（外側）の第２の突起電極４２の内側で画定される変形抑制領域内に第１の突起電極４１が配置されている。基板２１の最も端部側（外側）の第２の突起電極４２から基板２１の端部までの拘束を受けない領域の長さを、図７（Ａ）よりも短くしている。
第２の突起電極４２による拘束を受けない領域（自由端）の長さを短くする（所定長さ）ことで（所定長さは熱応力解析等で求められる）、熱収縮時の大きな曲率を伴う変形を抑制している。同様に、量子チップ１０についても、量子チップ１０の基板１１の最も端部側（外側）の第１の突起電極４１から基板１１の端部までの拘束を受けない自由端を極力短くし、熱収縮時の大きな曲率を伴う変形を抑制している。第１の配線基板２０の基板２１の最も端部側（外側）の第２の突起電極４２が信号伝送用のバンプ（信号バンプ）の場合であっても、基板２１の反り等の変形が抑制され、接続信頼性の確保し、信号特性の劣化等を回避可能としている。
本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各付記の各要素、各実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ乃至選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
１ 量子デバイス
１０ 量子チップ
１１ 基板
１２ 配線層
１２ａ パッド電極（配線パッド）
２０ 第１の配線基板（インターポーザ）
２１ 基板
２２ 第１の配線層
２３ 第２の配線層
２３ａ、２３ｂ ビアパッド
２３ｃ パッド電極
２４、２４ａ、２４ｂ 貫通ビア
３０ 第２の配線基板（パッケージ基板、インターポーザ）
３１ 配線層
３２ 第３の配線層
３２ａ パッド電極（配線パッド）
３３ 第４の配線層
４１、４１ａ、４１ｂ 第１の接続部（第１の突起電極）
４２、４２ａ、４２ｂ、４２Ａ～４２Ｆ 第２の接続部（第２の突起電極）
３１１ コア材
３１２、３１３、３１４、３１５ 絶縁層
３１６ 貫通ビア
３２１、３２３、３３１、３３３ ビア
３２２、３２４、３３２、３３４ 導体

Claims (10)

  1. 基板の第１の面に超伝導回路の配線層を備えた量子チップと、
    第１の基板と、前記第１の基板の第１の面に形成された第１の配線層の複数の配線と、前記第１の基板の前記第１の面と反対側の第２の面に形成された第２の配線層と、前記第１の基板を貫通し前記第１の配線層の複数の配線と前記第２の配線層の複数の配線とを電気的に接続する複数の貫通ビアと、を含む第１の配線基板と、
    第２の基板と、前記第２の基板の第１の面に形成された第３の配線層と、を含む第２の配線基板と、
    前記量子チップの前記配線層の複数の配線と、前記量子チップの前記第１の面に対向配置された前記第１の配線基板の前記第１の面の前記第１の配線層の複数の配線と、の電気的接続を行う複数の第１の接続部と、
    前記第１の配線基板の前記第２の面の前記第２の配線層の複数の配線と、前記第１の配線基板の前記第２の面に対向配置された前記第２の配線基板の前記第１の面の前記第３の配線層の複数の配線と、の電気的接続を行う複数の第２の接続部と、
    を備え、
    前記第１の配線基板において、前記第１の基板の端から見て１列目に配置された複数の前記第２の接続部のうち、
    前記第１の基板の端から見て１列目に配置される前記第１の面の１つ又は複数の前記第１の接続部に対応した位置に配置されており、且つ、前記１列目に配置される前記第１の接続部の位置よりもさらに前記端側に配置されてなる前記第２の接続部を、１つ又は複数有する、量子デバイス。
  2. 前記第１の配線基板において、
    前記第１の基板の四隅の各隅の端から見て１番目に配置された前記第２の接続部が、前記第１の基板の四隅の各隅の端から見て１番目に配置された前記第１の面の各前記第１の接続部の位置よりもさらに、前記各隅の端側に位置してなる、請求項１に記載の量子デバイス。
  3. 前記第１の配線基板において、
    前記第１の基板の各辺から見て１列目に配置される複数の前記第２の接続部のうち、
    前記第１の基板の四隅の各隅の端から見て１番目に配置された各前記第２の接続部と、
    前記第１の基板の相隣る２つの隅の間の辺から見て１列目に配置される少なくとも一つの前記第２の接続部と、
    が、
    前記第１の基板の四隅の各隅の端から見て１番目に配置される前記第１の面の各前記第１の接続部と、
    前記第１の基板の相隣る２つの隅の間の辺から見て１列目に配置される前記第１の面の少なくとも一つの前記第１の接続部よりも、それぞれ、
    さらに前記端側に位置してなる、請求項１に記載の量子デバイス。
  4. 前記第１の配線基板において、
    前記第１の基板の各辺から見て１列目に配置される複数の前記第２の接続部が、
    前記第１の基板の前記各辺から見て１列目に配置される前記第１の面の複数の前記第１の接続部よりも、それぞれ、
    さらに、前記各辺側に位置してなる、請求項１に記載の量子デバイス。
  5. 前記第１の配線基板において、
    前記第２の面の前記第２の配線層の複数の配線は、
    前記第１の基板を貫通する前記貫通ビアの接続端子と、
    前記接続端子を配線で前記貫通ビアの直下とは別の位置に引き回した第２の接続端子と、
    を含み、
    前記第２の配線基板の前記第３の配線層の配線に接続される前記第２の接続部は、
    前記第１の配線基板の前記貫通ビアの前記第２の面の前記接続端子に接合されるか、又は、
    前記貫通ビアの直下の前記接続端子とは別の位置の前記第２の面の前記第２の接続端子に接合される、請求項１乃至４のいずれか１項に記載の量子デバイス。
  6. 前記第１の配線基板において、
    前記第１の面の前記第１の接続部の位置よりもさらに前記端側に配置されてなる前記第２の面の前記第２の接続部の最も端側の位置と、前記第１の面の前記第１の接続部の最も端側の位置とを、同一平面に投影した距離は、
    前記第１の接続部の中心と前記第１の接続部の最も端側の位置の距離の５分の１乃至３分の１以上に設定されてなる、請求項１乃至５のいずれか１項に記載の量子デバイス。
  7. 前記第１の接続部と前記第２の接続部は、それぞれ突起電極を含む、請求項１乃至６のいずれか１項に記載の量子デバイス。
  8. 前記第１の接続部の径は、前記第２の接続部の径よりも小である、請求項１乃至７のいずれか１項に記載の量子デバイス。
  9. 前記量子チップの前記基板と、前記第１の配線基板の前記第１の基板がシリコン基板からなる、請求項１乃至８のいずれか１項に記載の量子デバイス。
  10. 前記第２の配線基板が、シリコン基板をコア材とし、前記コア材の両面に絶縁層と導体層を、交互に、前記両面で同一数、形成した多層基板からなる、請求項１乃至９のいずれか１項に記載の量子デバイス。
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