JP2023133674A - 帰還増幅回路 - Google Patents

Abstract

【課題】ゲート端子とドレイン端子との間の寄生容量を解消するためのインダクタンスとして、大きな帰還インダクタンスを得る帰還増幅回路を提供する。【解決手段】帰還増幅回路は、ソース端子が接地されているトランジスタ５と、トランジスタ５のドレイン端子と接続されている第１のインターデジタルキャパシタ１１と、トランジスタ５のゲート端子と接続され、第１のインターデジタルキャパシタ１１と電気的に結合されている第２のインターデジタルキャパシタ１２と、を備える。【選択図】図１

Description

本開示は、帰還増幅回路に関するものである。

例えば、１００ＧＨｚ超の周波数帯の信号を増幅するトランジスタを備える帰還増幅回路がある（例えば、非特許文献１を参照）。
当該帰還増幅回路では、トランジスタのゲート端子とドレイン端子との間の寄生容量を解消するために、ゲート端子とドレイン端子との間にインダクタが接続されている。

Ｏｍｅｅｄ Ｍｏｍｅｎｉ ｅｔ ａｌ，．「Ａ Ｈｉｇｈ Ｇａｉｎ １０７ＧＨｚ Ａｍｐｌｉｆｉｅｒ ｉｎ １３０ｎｍ ＣＭＯＳ」 ＩＥＥＥ、Ｃｕｓｔｏｍ Ｉｎｔｅｇｒａｅｄ Ｃｉｒｕｉｔ Ｃｏｎｆｅｒｅｎｃｅ、２０１１

渦巻き型レイアウトのインダクタの自己共振周波数は、一般的に、１００ＧＨｚ以下である。このため、渦巻き型レイアウトのインダクタは、１００ＧＨｚ超の周波数帯において、正のインダクタンスを得ることができない。このため、１００ＧＨｚ超の周波数帯でインダクタンスを得る場合、インダクタとして、伝送線路が用いられることが多い。
しかしながら、伝送線路は、４分の１波長の線路長で最大のインダクタンスになる一方で、２分の１波長の線路長で０になるという物理線路長依存性を有する。また、１００ＧＨｚ超の周波数帯では波長が短い。このため、１００ＧＨｚ超の周波数帯では、伝送線路によって得られるインダクタンスが小さくなることがある。
このため、非特許文献１に開示されている帰還増幅回路は、インダクタとして、伝送線路を用いた場合、ゲート端子とドレイン端子との間の寄生容量を解消するために必要なインダクタンスを得ることができないことがあるという課題があった。

本開示は、上記のような課題を解決するためになされたもので、ゲート端子とドレイン端子との間の寄生容量を解消するためのインダクタンスとして、非特許文献１に開示されている帰還増幅回路よりも大きなインダクタンスを得ることができる帰還増幅回路を得ることを目的とする。

本開示に係る帰還増幅回路は、ソース端子が接地されているトランジスタと、トランジスタのドレイン端子と接続されている第１のインターデジタルキャパシタと、トランジスタのゲート端子と接続され、第１のインターデジタルキャパシタと電気的に結合されている第２のインターデジタルキャパシタとを備えたものである。

本開示によれば、ゲート端子とドレイン端子との間の寄生容量を解消するためのインダクタンスとして、非特許文献１に開示されている帰還増幅回路よりも大きなインダクタンスを得ることができる。

実施の形態１に係る帰還増幅回路を示す構成図である。 伝送線路が有する物理線路長依存性を示す説明図である。 第１のインターデジタルキャパシタ１１の斜投影構造及び第２のインターデジタルキャパシタ１２の斜投影構造を示す説明図である。 第１のインターデジタルキャパシタ１１を示す等価回路図である。 第１のインターデジタルキャパシタ１１が有するキャパシタンスの周波数特性及びインダクタンスの周波数特性を示す説明図である。 相互に結合されていない状態で２つのインターデジタルキャパシタが直列に接続された場合のキャパシタンスの周波数特性及びインダクタンスの周波数特性を示す説明図である。 第１のインターデジタルキャパシタ１１と第２のインターデジタルキャパシタ１２とが結合されているときの等価回路図である。 相互に結合されている状態で２つのインターデジタルキャパシタが直列に接続された場合のキャパシタンスの周波数特性及びインダクタンスの周波数特性を示す説明図である。 実施の形態２に係る帰還増幅回路を示す構成図である。 実施の形態３に係る帰還増幅回路を示す構成図である。 第１のインターデジタルキャパシタ１１と第２のインターデジタルキャパシタ１２と第３のインターデジタルキャパシタ１４とが結合されているときの等価回路図である。

以下、本開示をより詳細に説明するために、本開示を実施するための形態について、添付の図面に従って説明する。

実施の形態１．
図１は、実施の形態１に係る帰還増幅回路を示す構成図である。
図１に示す帰還増幅回路は、信号入力端子１、信号出力端子２、ドレイン給電端子３及びゲート給電端子４を有している。
信号入力端子１には、増幅対象の信号が与えられる。増幅対象の信号は、例えば、１００ＧＨｚ超の周波数帯の信号である。
信号出力端子２は、帰還増幅回路による増幅後の信号を出力するための端子である。
ドレイン給電端子３には、直流のドレイン電圧が印加され、ゲート給電端子４には、直流のゲート電圧が印加される。

図１に示す帰還増幅回路は、トランジスタ５、第１の直流遮断用キャパシタ６、第２の直流遮断用キャパシタ７、第１の４分の１波長伝送線路（以下「第１のλ／４伝送線路」という）８、第２の４分の１波長伝送線路（以下「第２のλ／４伝送線路」という）９及び帰還回路１０を備えている。

トランジスタ５は、Ｎ型トランジスタによって実現されている。Ｎ型トランジスタとしては、例えば、Ｎ型のＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）がある。
トランジスタ５のソース端子は、接地されている。
トランジスタ５は、増幅対象の信号がゲート端子に与えられると、ドレイン端子から増幅後の信号を出力する。
図１に示す帰還増幅回路では、トランジスタ５が、Ｎ型トランジスタによって実現されている。しかし、トランジスタ５は、Ｎ型トランジスタによって実現されるものに限るものではなく、例えば、Ｐ型トランジスタによって実現されているものであってもよい。

第１の直流遮断用キャパシタ６の一端は、トランジスタ５のゲート端子と接続されている。第１の直流遮断用キャパシタ６の他端は、信号入力端子１と接続されている。
第１の直流遮断用キャパシタ６は、信号入力端子１に与えられた増幅対象の信号に含まれている直流成分を遮断し、増幅対象の信号に含まれている所望の信号を通過させるためのものである。
第２の直流遮断用キャパシタ７の一端は、トランジスタ５のドレイン端子と接続されている。第２の直流遮断用キャパシタ７の他端は、信号出力端子２と接続されている。
第２の直流遮断用キャパシタ７は、増幅後の信号に含まれている直流成分を遮断し、増幅後の信号に含まれている所望の信号を通過させるためのものである。

第１のλ／４伝送線路８の一端は、トランジスタ５のドレイン端子と接続されている。第１のλ／４伝送線路８の他端は、ドレイン給電端子３と接続されている。
第１のλ／４伝送線路８は、増幅対象の信号の周波数でインピーダンスが非常に高くなる、１／４波長の長さを有する線路である。
第１のλ／４伝送線路８は、ドレイン給電端子３に与えられた直流のドレイン電圧をトランジスタ５のドレイン端子に給電させるためのものである。

第２のλ／４伝送線路９の一端は、トランジスタ５のゲート端子と接続されている。第２のλ／４伝送線路９の他端は、ゲート給電端子４と接続されている。
第２のλ／４伝送線路９は、増幅対象の信号の周波数でインピーダンスが非常に高くなる、１／４波長の長さを有する線路である。
第２のλ／４伝送線路９は、ゲート給電端子４に与えられた直流のゲート電圧をトランジスタ５のゲート端子に給電させるためのものである。

帰還回路１０の一端は、トランジスタ５のドレイン端子と接続されている。帰還回路１０の他端は、トランジスタ５のゲート端子と接続されている。
帰還回路１０は、第１のインターデジタルキャパシタ１１及び第２のインターデジタルキャパシタ１２を備えている。
第１のインターデジタルキャパシタ１１は、トランジスタ５のドレイン端子と接続されている。
第２のインターデジタルキャパシタ１２は、トランジスタ５のゲート端子と接続されている。
第１のインターデジタルキャパシタ１１と第２のインターデジタルキャパシタ１２とは、結合度Ｍで電気的に結合されている。
具体的には、第１のインターデジタルキャパシタ１１と第２のインターデジタルキャパシタ１２とは、基板又は導電体のいずれかを介して結合されている。当該基板は、例えば、シリコン基板である。

図２は、伝送線路が有する物理線路長依存性を示す説明図である。
伝送線路は、図２に示すように、４分の１波長の線路長で最大のインダクタンスになる一方で、２分の１波長の線路長で０になるという物理線路長依存性を有する。また、１００ＧＨｚ超の周波数帯では波長が短い。このため、１００ＧＨｚ超の周波数帯では、伝送線路によって得られるインダクタンスが小さくなることがある。
このため、図１に示す帰還増幅回路では、帰還回路１０が、伝送線路によって実現されるインダクタの代わりに、第１のインターデジタルキャパシタ１１及び第２のインターデジタルキャパシタ１２を備えている。

図３は、第１のインターデジタルキャパシタ１１の斜投影構造及び第２のインターデジタルキャパシタ１２の斜投影構造を示す説明図である。
第１のインターデジタルキャパシタ１１は、針状の細長い複数の電極１１ａと針状の細長い複数の電極１１ｂとを有し、第２のインターデジタルキャパシタ１２は、針状の細長い複数の電極１２ａと針状の細長い複数の電極１２ｂとを有している。
第１のインターデジタルキャパシタ１１が有するそれぞれの電極１１ａと、第１のインターデジタルキャパシタ１１が有するそれぞれの電極１１ｂとは、互いに噛み合うように、交互に近接配置されている。
また、第２のインターデジタルキャパシタ１２が有するそれぞれの電極１２ａと、第２のインターデジタルキャパシタ１２が有するそれぞれの電極１２ｂとは、互いに噛み合うように、交互に近接配置されている。
図３中の端子（１）は、トランジスタ５のドレイン端子と接続される。端子（２）は、トランジスタ５のゲート端子と接続される。
図３中の接続部は、第１のインターデジタルキャパシタ１１と第２のインターデジタルキャパシタ１２との接続箇所である。
例えば、微細半導体プロセスでは、第１のインターデジタルキャパシタ１１及び第２のインターデジタルキャパシタ１２のそれぞれを作る配線層の膜厚が、事前に決まっている。このため、電極１１ａ，１１ｂ，１２ａ，１２ｂの長さＬと、電極１１ａと電極１１ｂとの間隔ｄ及び電極１２ａと電極１２ｂとの間隔ｄと、電極１１ａ，１１ｂ，１２ａ，１２ｂの本数とによって、帰還回路１０のキャパシタンス及びインダクタンスのそれぞれが決定される。
図３の例では、第１のインターデジタルキャパシタ１１及び第２のインターデジタルキャパシタ１２におけるそれぞれの底面が、基板から高さｈの位置の存在している。

図４は、第１のインターデジタルキャパシタ１１を示す等価回路図である。第２のインターデジタルキャパシタ１２の等価回路は、第１のインターデジタルキャパシタ１１と同様であり、第２のインターデジタルキャパシタ１２を示す等価回路も、図４である。
図４に示す第１のインターデジタルキャパシタ１１において、端子５１は、図３に示す端子（１）に相当し、端子５２は、図３に示す接続部に相当する。第２のインターデジタルキャパシタ１２において、端子５１は、図３に示す接続部に相当し、端子５２は、図３に示す端子（２）に相当する。
端子５３は、第１のインターデジタルキャパシタ１１の底面からｈの距離だけ離れている、基板又は導電体のいずれかに相当する。
第１のインターデジタルキャパシタ１１及び第２のインターデジタルキャパシタ１２のそれぞれは、端子５１と端子５２との間に設けられている直列回路と、当該直列回路と並列に接続されているキャパシタとを備えるものに相当する。当該直列回路は、抵抗、インダクタ及びキャパシタが直列に接続されている回路である。

図５は、第１のインターデジタルキャパシタ１１が有するキャパシタンスの周波数特性及びインダクタンスの周波数特性を示す説明図である。第２のインターデジタルキャパシタ１２が有するキャパシタンスの周波数特性及びインダクタンスの周波数特性は、第１のインターデジタルキャパシタ１１が有するキャパシタンスの周波数特性及びインダクタンスの周波数特性と同様であり、第２のインターデジタルキャパシタ１２が有するキャパシタンスの周波数特性及びインダクタンスの周波数特性を示す説明図も、図５である。
図５において、横軸は、周波数であり、縦軸は、キャパシタンス又はインダクタンスである。
信号周波数６２は、一般的にキャパシタンスが正となる、容量性自己共振周波数６１よりも低い周波数帯に設定される。信号周波数６２が容量性自己共振周波数６１よりも高い場合、インダクタンス成分が正となり、キャパシタンスが負となるためである。
第１のインターデジタルキャパシタ１１は、並行平板キャパシタと異なり、電極１１ａ，１１ｂの長さＬと、電極１１ａと電極１１ｂとの距離と、電極１１ａ，１１ｂの本数とが適宜決定されることで、容量性自己共振周波数６１よりも高い周波数帯のインダクタンスを得ることができる。当該インダクタンスは、１０ｐＨ程度である。

相互に結合されていない状態で２つのインターデジタルキャパシタが直列に接続されることで、図６に示すように、容量性自己共振周波数６１よりも高い周波数帯のインダクタンスを帰還回路１０に加算することができる。
図６は、相互に結合されていない状態で２つのインターデジタルキャパシタが直列に接続された場合のキャパシタンスの周波数特性及びインダクタンスの周波数特性を示す説明図である。
図６において、横軸は、周波数であり、縦軸は、キャパシタンス又はインダクタンスである。
相互に結合されていない状態で２つのインターデジタルキャパシタが直列に接続されることで、図６に示すように、２０ｐＨ～３０ｐＨのインダクタンスを実現することが可能である。また、当該２つのインターデジタルキャパシタを伝送線路に挿入することで、伝送線路のインダクタンスを加算することも可能である。

第１のインターデジタルキャパシタ１１と第２のインターデジタルキャパシタ１２とが、信号周波数の８分の１波長程度よりも近くなるように近接配置された場合、図７に示すように、第１のインターデジタルキャパシタ１１と第２のインターデジタルキャパシタ１２とは、基板又は導電体のいずれかを介して結合される。
図７は、第１のインターデジタルキャパシタ１１と第２のインターデジタルキャパシタ１２とが結合されているときの等価回路図である。
第１のインターデジタルキャパシタ１１と第２のインターデジタルキャパシタ１２との距離が、例えば、数十ｕｍ以内であるとき、第１のインターデジタルキャパシタ１１と第２のインターデジタルキャパシタ１２との相互結合が強く発生する。

第１のインターデジタルキャパシタ１１と第２のインターデジタルキャパシタ１２との相互結合が強く発生することで、図８に示すように、誘導性自己共振周波数９３が発生する。また、誘導性自己共振周波数９３は、容量性自己共振周波数９１よりも高い周波数帯に発生する。図５及び図６に示すように、第１のインターデジタルキャパシタ１１と第２のインターデジタルキャパシタ１２との相互結合が発生していない状態では、誘導性自己共振周波数が発生していない。
図８は、相互に結合されている状態で２つのインターデジタルキャパシタが直列に接続された場合のキャパシタンスの周波数特性及びインダクタンスの周波数特性を示す説明図である。
誘導性自己共振周波数９３が発生することで、容量性自己共振周波数９１よりも高い周波数のインダクタンスは、誘導性自己共振周波数９３に近づくにつれて大きくなる性質を有する。
当該性質を利用して、信号周波数９２が、容量性自己共振周波数９１と誘導性自己共振周波数９３との間に設定されることで、伝送線路によってインダクタが実現される構成、あるいは、相互に結合されていない状態で２つのインターデジタルキャパシタが直列に接続される構成では実現不可能な大きなインダクタンスを実現できる。

シリコンプロセスでは、伝送線路は、一般的に、コプレーナ構造が用いられる。コプレーナ構造は、信号線と、側面接地導体と、底面接地導体とを有する。
信号線幅は１０ｕｍ程度、信号線と側面接地導体との間隔は１５ｕｍ程度、側面接地導体の幅は５ｕｍ程度である。このため、コプレーナ構造の伝送線路の幅は、５０ｕｍ程度となる。したがって、コプレーナ構造の伝送線路の幅は、広くなりがちである。
例えば、３００ＧＨｚの４分の１波長の長さは、配線層の絶縁体であるＳｉＯ２に囲われているため実線路長は短くなるが、それでも１００ｕｍ程度の長さは必要である。これに対して、強い結合状態にある２つのインターデジタルキャパシタを用いてインダクタンスを実現する場合、幅１０ｕｍ、長さ３０ｕｍ程度のインターデジタルキャパシタを２つ直列につなぐだけでよい。このため、強い結合状態にある２つのインターデジタルキャパシタによるインダクタンスは、コプレーナ構造の伝送線路よりも小さな面積で実装することが可能である。

以上の実施の形態１では、ソース端子が接地されているトランジスタ５と、トランジスタ５のドレイン端子と接続されている第１のインターデジタルキャパシタ１１と、トランジスタ５のゲート端子と接続され、第１のインターデジタルキャパシタ１１と電気的に結合されている第２のインターデジタルキャパシタ１２とを備えるように、帰還増幅回路を構成した。したがって、帰還増幅回路は、ゲート端子とドレイン端子との間の寄生容量を解消するためのインダクタンスとして、非特許文献１に開示されている帰還増幅回路よりも大きなインダクタンスを得ることができる。

実施の形態２．
実施の形態２では、第１のインターデジタルキャパシタ１１及び第２のインターデジタルキャパシタ１２のそれぞれと直列に接続されている受動素子１３を備える帰還増幅回路について説明する。

図９は、実施の形態２に係る帰還増幅回路を示す構成図である。図９において、図１と同一符号は同一又は相当部分を示すので説明を省略する。
図９に示す帰還増幅回路は、トランジスタ５、第１の直流遮断用キャパシタ６、第２の直流遮断用キャパシタ７、第１のλ／４伝送線路８、第２のλ／４伝送線路９及び帰還回路１０ａを備えている。
帰還回路１０ａは、第１のインターデジタルキャパシタ１１、第２のインターデジタルキャパシタ１２及び受動素子１３を備えている。
受動素子１３は、例えば、インダクタによって実現される。
受動素子１３の一端は、トランジスタ５のゲート端子と接続されている。受動素子１３の他端は、第２のインターデジタルキャパシタ１２と接続されている。

図９に示す帰還増幅回路では、トランジスタ５のゲート端子と第２のインターデジタルキャパシタ１２との間に受動素子１３が接続されている。しかし、これは一例に過ぎず、例えば、トランジスタ５のドレイン端子と第１のインターデジタルキャパシタ１１との間に受動素子１３が接続されていてもよい。

受動素子１３は、第１のインターデジタルキャパシタ１１と結合されていない状態であり、かつ、第２のインターデジタルキャパシタ１２と結合されていない状態である。この状態では、受動素子１３のインダクタンスは、帰還回路１０ａのインダクタンスに加算される。つまり、帰還回路１０ａが受動素子１３を備えることで、帰還回路１０ａのインダクタンスが増加する。また、受動素子１３のレジスタンスは、帰還回路１０ａのレジスタンスに加算される。つまり、帰還回路１０ａが受動素子１３を備えることで、帰還回路１０ａのレジスタンスが増加する。

実施の形態３．
実施の形態３では、第１のインターデジタルキャパシタ１１及び第２のインターデジタルキャパシタ１２のそれぞれと電気的に結合されている第３のインターデジタルキャパシタ１４を備える帰還増幅回路について説明する。

図１０は、実施の形態３に係る帰還増幅回路を示す構成図である。図１０において、図１と同一符号は同一又は相当部分を示すので説明を省略する。
図１０に示す帰還増幅回路は、トランジスタ５、第１の直流遮断用キャパシタ６、第２の直流遮断用キャパシタ７、第１のλ／４伝送線路８、第２のλ／４伝送線路９及び帰還回路１０ｂを備えている。
帰還回路１０ｂは、第１のインターデジタルキャパシタ１１、第２のインターデジタルキャパシタ１２及び第３のインターデジタルキャパシタ１４を備えている。

第３のインターデジタルキャパシタ１４は、トランジスタ５のゲート端子と接続されている。
第３のインターデジタルキャパシタ１４は、第２のインターデジタルキャパシタ１２と結合度Ｎで電気的に結合され、第１のインターデジタルキャパシタ１１と結合度Ｐで電気的に結合されている。
具体的には、第１のインターデジタルキャパシタ１１と第２のインターデジタルキャパシタ１２と第３のインターデジタルキャパシタ１４とは、基板又は導電体のいずれかを介して結合されている。

図１１は、第１のインターデジタルキャパシタ１１と第２のインターデジタルキャパシタ１２と第３のインターデジタルキャパシタ１４とが結合されているときの等価回路図である。
第１のインターデジタルキャパシタ１１と第２のインターデジタルキャパシタ１２と第３のインターデジタルキャパシタ１４とが結合されることで、帰還回路１０ｂは、図１に示す帰還回路１０よりも大きなインダクタンスを得ることができる。また、帰還回路１０ｂは、図１に示す帰還回路１０よりも低い周波数帯に誘導性自己共振周波数９３を設定することができる。

なお、本開示は、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。

１ 信号入力端子、２ 信号出力端子、３ ドレイン給電端子、４ ゲート給電端子、５ トランジスタ、６ 第１の直流遮断用キャパシタ、７ 第２の直流遮断用キャパシタ、８ 第１のλ／４伝送線路、９ 第２のλ／４伝送線路、１０，１０ａ，１０ｂ 帰還回路、１１ 第１のインターデジタルキャパシタ、１１ａ，１１ｂ 電極、１２ 第２のインターデジタルキャパシタ、１２ａ，１２ｂ 電極、１３ 受動素子、１４ 第３のインターデジタルキャパシタ、５１，５２，５３ 端子、６１ 容量性自己共振周波数、６２ 信号周波数、９１ 容量性自己共振周波数、９２ 信号周波数、９３ 誘導性自己共振周波数。

Claims (6)

1. ソース端子が接地されているトランジスタと、
   前記トランジスタのドレイン端子と接続されている第１のインターデジタルキャパシタと、
   前記トランジスタのゲート端子と接続され、前記第１のインターデジタルキャパシタと電気的に結合されている第２のインターデジタルキャパシタと
   を備えた帰還増幅回路。
2. 前記トランジスタのゲート端子と一端が接続されている第１の直流遮断用キャパシタと、
   前記トランジスタのドレイン端子と一端が接続されている第２の直流遮断用キャパシタと、
   前記トランジスタのドレイン端子と一端が接続されている第１の４分の１波長伝送線路と、
   前記トランジスタのゲート端子と一端が接続されている第２の４分の１波長伝送線路とを備えたことを特徴とする請求項１記載の帰還増幅回路。
3. 前記第１のインターデジタルキャパシタと前記第２のインターデジタルキャパシタとは、基板又は導電体のいずれかを介して結合されていることを特徴とする請求項１記載の帰還増幅回路。
4. 前記第１のインターデジタルキャパシタ及び前記第２のインターデジタルキャパシタのそれぞれと直列に接続されている受動素子を備えたことを特徴とする請求項１記載の帰還増幅回路。
5. 前記第１のインターデジタルキャパシタ及び前記第２のインターデジタルキャパシタのそれぞれと電気的に結合されている第３のインターデジタルキャパシタを備えたことを特徴とする請求項１記載の帰還増幅回路。
6. 前記第１のインターデジタルキャパシタと前記第２のインターデジタルキャパシタと前記第３のインターデジタルキャパシタとは、基板又は導電体のいずれかを介して結合されていることを特徴とする請求項５記載の帰還増幅回路。

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