JP2023111135A - 発振器の製造方法及び発振器 - Google Patents

Abstract

【課題】不要な回路によって発振信号の特性が劣化するおそれを低減し、かつ、効率的に複数種類の発振器を製造する製造方法を提供する。【解決手段】発振器の製造方法は、第１の振動子と、第１の振動子を発振させる第１の集積回路装置と、を第１の容器に収容して第１の発振器を製造することと、第２の振動子と、第２の振動子を発振させる第２の集積回路装置と、を第２の容器に収容して第２の発振器を製造することと、を備える。第１の集積回路装置は、第１の発振回路と、温度補償信号及び周波数設定信号の少なくとも一方が含まれる周波数制御信号を生成する周波数制御回路と、を含む。第２の集積回路装置は、第２の発振回路を含み、かつ、温度補償信号及び周波数設定信号の少なくとも一方が含まれる周波数制御信号を生成する周波数制御回路を含まない。第１の容器及び第２の容器は、同一種類の容器である。【選択図】図１８

Description

本発明は、発振器の製造方法及び発振器に関する。

特許文献１には、温度補償回路と、周波数調整回路と、初期偏差補正回路とを備え、メモリーに記憶される制御データに基づいてスイッチを制御することによって、これらの回路から出力される温度補償電圧、周波数調整電圧及び初期偏差補正電圧を選択的に加算して制御電圧として電圧制御発振回路に供給する発振器が記載されている。

国際公開第２００３／０２１７６５号

特許文献１に記載の発振器では、共通の回路を用いて、例えば温度補償機能の有無を切り替えることができる。しかしながら、発振器が温度補償機能を有さない場合であっても、温度補償回路を内蔵するため、不要な回路の存在により信号特性が劣化するおそれがある。

本発明に係る発振器の製造方法の一態様は、
第１の発振器および第２の発振器を含む複数種類の発振器の製造方法であって、
第１の振動子と、前記第１の振動子を発振させる第１の集積回路装置と、を第１の容器に収容して前記第１の発振器を製造することと、
第２の振動子と、前記第２の振動子を発振させる第２の集積回路装置と、を第２の容器に収容して前記第２の発振器を製造することと、を備え、
前記第１の集積回路装置は、前記第１の振動子を発振させて第１の発振信号を出力する第１の発振回路と、前記第１の発振信号の周波数温度特性を補償する温度補償信号、及び、前記第１の発振信号を前記第１の集積回路装置の外部から入力される信号の電圧に応じた周波数に設定する周波数設定信号の少なくとも一方が含まれる周波数制御信号を生成する周波数制御回路と、を含み、
前記第２の集積回路装置は、前記第２の振動子を発振させて第２の発振信号を出力する第２の発振回路を含み、かつ、前記第２の発振信号の周波数温度特性を補償する温度補償信号、及び、前記第２の発振信号を前記第２の集積回路装置の外部から入力される信号の電圧に応じた周波数に設定する周波数設定信号の少なくとも一方が含まれる周波数制御信号を生成する周波数制御回路を含まず、
前記第１の容器及び前記第２の容器は、同一種類の容器である。

本発明に係る発振器の一態様は、
複数種類の発振器からなる発振器群に含まれる発振器であって、
第１の振動子と、
前記第１の振動子を発振させる第１の集積回路装置と、
前記第１の振動子及び前記第１の集積回路装置を収容する第１の容器と、
を備え、
前記第１の集積回路装置は、前記第１の振動子を発振させて第１の発振信号を出力する第１の発振回路と、前記第１の発振信号の周波数温度特性を補償する温度補償信号、及び
、前記第１の発振信号を前記第１の集積回路装置の外部から入力される信号の電圧に応じた周波数に設定する周波数設定信号の少なくとも一方が含まれる周波数制御信号を生成する周波数制御回路と、を含み、
前記発振器群に含まれる他の発振器は、第２の振動子と、前記第２の振動子を発振させる第２の集積回路装置と、前記第２の振動子及び前記第２の集積回路装置を収容する第２の容器と、を備え、
前記第２の集積回路装置は、前記第２の振動子を発振させて第２の発振信号を出力する第２の発振回路を含み、かつ、前記第２の発振信号の周波数温度特性を補償する温度補償信号、及び、前記第２の発振信号を前記第２の集積回路装置の外部から入力される信号の電圧に応じた周波数に設定する周波数設定信号の少なくとも一方が含まれる周波数制御信号を生成する周波数制御回路を含まず、
前記第１の容器及び前記第２の容器は、同一種類の容器である。

本発明に係る発振器の他の一態様は、
複数種類の発振器からなる発振器群に含まれる発振器であって、
第２の振動子と、
前記第２の振動子を発振させる第２の集積回路装置と、
前記第２の振動子及び前記第２の集積回路装置を収容する第２の容器と、
を備え、
前記第２の集積回路装置は、前記第２の振動子を発振させて第２の発振信号を出力する第２の発振回路を含み、かつ、前記第２の発振信号の周波数温度特性を補償する温度補償信号、及び、前記第２の発振信号を前記第２の集積回路装置の外部から入力される信号の電圧に応じた周波数に設定する周波数設定信号の少なくとも一方が含まれる周波数制御信号を生成する周波数制御回路を含まず、
前記発振器群に含まれる他の発振器は、第１の振動子と、前記第１の振動子を発振させる第１の集積回路装置と、前記第１の振動子及び前記第１の集積回路装置を収容する第１の容器と、を備え、
前記第１の集積回路装置は、前記第１の振動子を発振させて第１の発振信号を出力する第１の発振回路と、前記第１の発振信号の周波数温度特性を補償する温度補償信号、及び、前記第１の発振信号を前記第１の集積回路装置の外部から入力される信号の電圧に応じた周波数に設定する周波数設定信号の少なくとも一方が含まれる周波数制御信号を生成する周波数制御回路と、を含み、
前記第１の容器及び前記第２の容器は、同一種類の容器である。

発振器群１の構成を示す図。 第１の発振器の機能ブロック図。 第１の発振器の電源回路の構成例を示す図。 第１の発振器の発振回路の構成例を示す図。 周波数制御回路の構成例を示す図。 出力回路の構成例を示す図。 不揮発性メモリーに対するデータの書き込み及び読み出しのタイミングチャートの一例を示す図。 第２の発振器の機能ブロック図。 第２の発振器の電源回路の構成例を示す図。 第２の発振器の発振回路の構成例を示す図。 第１実施形態における第１の集積回路装置のレイアウト配置の一例を示す図。 第１実施形態における第２の集積回路装置のレイアウト配置の一例を示す図。 位相ノイズの一例を示す図。 周波数温度特性の一例を示す図。 第１の発振器及び第２の発振器の斜視図。 第１の発振器及び第２の発振器の断面図。 第１の容器及び第２の容器に形成された複数の電極を示す平面図。 本実施形態の発振器の製造方法の手順の一例を示すフローチャート図。 図１８の工程Ｓ２の詳細な手順の一例を示すフローチャート図。 図１８の工程Ｓ４の詳細な手順の一例を示すフローチャート図。 第２実施形態における第１の集積回路装置のレイアウト配置の一例を示す図。 第２実施形態における第２の集積回路装置のレイアウト配置の一例を示す図。 第２実施形態における第１の容器に形成された複数の電極を示す平面図。 第２実施形態における第２の容器に形成された複数の電極を示す平面図。 第３実施形態における第１の集積回路装置のレイアウト配置の一例を示す図。 第３実施形態における第２の集積回路装置のレイアウト配置の一例を示す図。 第３実施形態における第１の容器に形成された複数の電極を示す平面図。 第３実施形態における第２の容器に形成された複数の電極を示す平面図。 第４実施形態における第１の集積回路装置のレイアウト配置の一例を示す図。 第４実施形態における第２の集積回路装置のレイアウト配置の一例を示す図。 第４実施形態における第１の容器に形成された複数の電極を示す平面図。 第４実施形態における第２の容器に形成された複数の電極を示す平面図。 第５実施形態における第１の集積回路装置のレイアウト配置の一例を示す図。 第５実施形態における第２の集積回路装置のレイアウト配置の一例を示す図。 第５実施形態における第１の発振器及び第２の発振器の断面図。 第５実施形態における第１の容器及び第２の容器の基板の第１面に形成された複数の電極を示す平面図。 第５実施形態における第１の容器の基板の第２面に形成された複数の電極を示す平面図。 第５実施形態における第２の容器の基板の第２面に形成された複数の電極を示す平面図。

以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。

１．第１実施形態
１－１．発振器群
図１は、本実施形態の発振器群１の構成を示す図である。発振器群１は、それぞれ、振動子と集積回路装置とが容器に収容された複数の発振器によって構成される。当該複数の発振器には、第１の発振器２ａ及び第２の発振器２ｂが含まれる。第１の発振器２ａは、第１の振動子５ａと、第１の振動子５ａを発振させる第１の集積回路装置４ａと、第１の振動子５ａ及び第１の集積回路装置４ａを収容する第１の容器３ａと、を備えている。ま
た、第２の発振器２ｂは、第２の振動子５ｂと、第２の振動子５ｂを発振させる第２の集積回路装置４ｂと、第２の振動子５ｂ及び第２の集積回路装置４ｂを収容する第２の容器３ｂと、を備えている。

第１の容器３ａ及び第２の容器３ｂは、同一種類の容器である。具体的には、第１の容器３ａ及び第２の容器３ｂは、製造誤差を無視すると、容器自体の形状、容器に形成された電極や配線パターンの形状、位置、数等が同じである。例えば、第１の容器３ａ及び第２の容器３ｂは、同じ型番のセラミックパッケージであってもよい。

第１の集積回路装置４ａと第２の集積回路装置４ｂとは回路構成が異なり、これにより、第１の発振器２ａと第２の発振器２ｂとは互いに機能が異なる。本実施形態では、第１の集積回路装置４ａは、第１の振動子５ａを発振させて第１の発振信号を出力する第１の発振回路と、第１の発振信号の周波数温度特性を補償する温度補償信号、及び、第１の発振信号を第１の集積回路装置４ａの外部から入力される信号の電圧に応じた周波数に設定する周波数設定信号の少なくとも一方が含まれる周波数制御信号を生成する周波数制御回路と、を含む。一方、第２の集積回路装置４ｂは、第２の振動子５ｂを発振させて第２の発振信号を出力する第２の発振回路を含み、かつ、第２の発振信号を第２の集積回路装置４ｂの外部から入力される信号の電圧に応じた周波数に設定する周波数設定信号の少なくとも一方が含まれる周波数制御信号を生成する周波数制御回路を含まない。

このように、発振器群１は、それぞれ、振動子と集積回路装置とが同一種類の容器に収容されており、かつ、互いに機能の異なる複数の発振器によって構成される。また、発振器群１を構成する複数の発振器が備える複数の集積回路装置は、集積回路装置群を構成し、第１の集積回路装置４ａ及び第２の集積回路装置４ｂは、集積回路装置群を構成する複数の集積回路装置に含まれる。

１－２．第１の発振器の機能構成
図２は、第１の発振器２ａの機能ブロック図である。図２に示すように、第１の発振器２ａは、第１の振動子５ａと、第１の集積回路装置４ａとを含む。第１の集積回路装置４ａは、外部接続端子として、ＶＤＤ端子、ＶＳＳ端子、ＯＵＴ端子、ＯＥ端子、ＸＩ端子及びＸＯ端子を有している。ＶＤＤ端子、ＶＳＳ端子、ＯＵＴ端子及びＯＥ端子は、第１の発振器２ａの複数の外部端子であるＶＤＤ１端子、ＶＳＳ１端子、ＯＵＴ１端子及びＯＥ１端子とそれぞれ電気的に接続されている。ＸＩ端子は第１の振動子５ａの一端と電気的に接続され、ＸＯ端子は第１の振動子５ａの他端と電気的に接続される。

本実施形態では、第１の集積回路装置４ａは、電源回路１１０、発振回路１２０、周波数制御回路１３０、出力回路１４０、ロジック回路１５０、不揮発性メモリー１６０、可変容量回路１７１，１７２及び容量素子１９１，１９２を含む。なお、第１の集積回路装置４ａは、これらの要素の一部を省略又は変更し、あるいは他の要素を追加した構成としてもよい。

電源回路１１０は、ＶＤＤ１端子及びＶＤＤ端子を介して外部から供給される電源電圧ＶＤＤと、ＶＳＳ１端子及びＶＳＳ端子を介して外部から供給されるグラウンド電圧ＶＳＳとに基づいて、一定の電源電圧Ｖｒｅｇを生成し、各回路に供給する。また、電源回路１１０は、各種の基準電圧を生成し、適宜各回路に供給してもよい。

図３は、電源回路１１０の構成例を示す図である。図３の例では、電源回路１１０は、バンドギャップリファレンス回路１１１、演算増幅器１１２、抵抗素子１１３、容量素子１１４、Ｎチャンネル型のＭＯＳトランジスター１１５及び抵抗素子１１６，１１７を含む。

バンドギャップリファレンス回路１１１は、シリコンのバンドギャップ電圧を利用して、電源電圧ＶＤＤや温度によらず一定の基準電圧を生成する。

ＭＯＳトランジスター１１５及び抵抗素子１１６，１１７は電源電圧ＶＤＤが供給されるノードとグラウンド電圧ＶＳＳが供給されるノードとの間に直列に接続されている。

演算増幅器１１２の非反転入力端子には、バンドギャップリファレンス回路１１１から出力される基準電圧が入力され、演算増幅器１１２の反転入力端子には、抵抗素子１１６，１１７によって電源電圧ＶＤＤが分圧された電圧が入力される。演算増幅器１１２の出力端子は、抵抗素子１１３を介してＭＯＳトランジスター１１５のゲートと接続されている。

容量素子１１４は、ＭＯＳトランジスター１１５のゲートとグラウンド電圧ＶＳＳが供給されるノードとの間に接続されており、抵抗素子１１３と容量素子１１４により、演算増幅器１１２の出力信号を平滑化するローパスフィルターが構成されている。そして、ＭＯＳトランジスター１１５のドレインの電圧が電源電圧Ｖｒｅｇとして出力される。

図２の説明に戻り、容量素子１９１は、電源電圧ＶＤＤが供給されるＶＤＤ端子とグラウンド電圧ＶＳＳが供給されるＶＳＳ端子との間に接続されている。また、容量素子１９２は、電源電圧Ｖｒｅｇが供給されるノードとグラウンド電圧ＶＳＳが供給されるＶＳＳ端子との間に接続されている。容量素子１９１，１９２はそれぞれバイパスコンデンサーとして機能し、ノイズ等による電源電圧ＶＤＤ及び電源電圧Ｖｒｅｇの急峻な変動を抑制する。

可変容量回路１７１は、ＸＩ端子とＶＳＳ端子との間に接続されている。また、可変容量回路１７２は、ＸＯ端子とＶＳＳ端子との間に接続されている。したがって、可変容量回路１７１は、ＸＩ端子を介して第１の振動子５ａの一端と接続され、可変容量回路１７２は、ＸＯ端子を介して第１の振動子５ａの他端と接続されている。可変容量回路１７１，１７２は、周波数制御回路１３０から出力される周波数制御信号Ｖｃｔｌに応じて容量値が変化する。

発振回路１２０は、ＸＩ端子及びＸＯ端子を介して第１の振動子５ａの両端と電気的に接続され、第１の振動子５ａを所望の周波数で発振させて発振信号Ｖｏｓｃを出力する。具体的には、発振回路１２０は、第１の振動子５ａから出力される信号がＸＯ端子を介して入力され、当該信号を増幅した信号を、ＸＩ端子を介して第１の振動子５ａに供給する。

図４は、発振回路１２０の構成例を示す図である。図４の例では、発振回路１２０は、Ｐチャンネル型のＭＯＳトランジスター１２１，１２２、Ｎチャンネル型のＭＯＳトランジスター１２３、ＮＰＮ型のバイポーラトランジスター１２４及び容量素子１２５，１２６を含む。ＭＯＳトランジスター１２１，１２２はエンハンスメント型であり、ＭＯＳトランジスター１２３はデプレッション型である。

ＭＯＳトランジスター１２１のゲートは、ＭＯＳトランジスター１２１のドレイン、ＭＯＳトランジスター１２２のゲート及びＭＯＳトランジスター１２３のドレインと電気的に接続されている。ＭＯＳトランジスター１２１のソース及びＭＯＳトランジスター１２２のソースには電源電圧Ｖｒｅｇが供給される。ＭＯＳトランジスター１２３のゲート及びソースは接地されており、グラウンド電圧ＶＳＳが供給される。ＭＯＳトランジスター１２２のドレインは、バイポーラトランジスター１２４のコレクター、容量素子１２６の
一端及びＸＩ端子と電気的に接続されている。バイポーラトランジスター１２４のベースは、容量素子１２５の一端及びＸＯ端子と電気的に接続されている。バイポーラトランジスター１２４のエミッター、容量素子１２５の他端及び容量素子１２６の他端は接地されており、グラウンド電圧ＶＳＳが供給される。

このように構成されている発振回路１２０では、ＭＯＳトランジスター１２２のドレインに一定の電流Ｉｒｅｆが流れ、バイポーラトランジスター１２４は、電流Ｉｒｅｆが供給されて増幅動作を行う。そして、バイポーラトランジスター１２４のコレクターの信号が発振信号Ｖｏｓｃとして出力される。すなわち、バイポーラトランジスター１２４は、第１の振動子５ａからの信号を増幅して発振信号Ｖｏｓｃを出力する増幅回路１２８を構成する。また、ＭＯＳトランジスター１２１，１２２，１２３は、増幅回路１２８に電流Ｉｒｅｆを供給する電流源１２７を構成する。前述の通り、可変容量回路１７１はＸＩ端子とＶＳＳ端子との間に接続されており、可変容量回路１７２はＸＯ端子とＶＳＳ端子との間に接続されている。したがって、容量素子１２５，１２６及び可変容量回路１７１，１７２は、第１の振動子５ａの負荷容量として機能し、発振信号Ｖｏｓｃの周波数は容量素子１２５，１２６の容量値及び可変容量回路１７１，１７２の容量値に応じた周波数となる。

図２の説明に戻り、周波数制御回路１３０は、発振信号Ｖｏｓｃの周波数温度特性を補償する温度補償信号及び第１の集積回路装置４ａの外部から入力される制御信号の少なくとも一方に基づく、発振信号Ｖｏｓｃの周波数を制御する周波数制御信号Ｖｃｔｌを生成する。

図５は、周波数制御回路１３０の構成例を示す図である。図５の例では、周波数制御回路１３０は、温度補償回路１３６と、ＡＦＣ回路１３７とを含む。第１の集積回路装置４ａは、温度補償回路１３６及びＡＦＣ回路１３７をそれぞれ動作させるか否かを設定可能であってもよい。

温度補償回路１３６は、温度補償機能設定ビットｃｍｐＥＮによって温度補償機能が有効に設定されている場合は、第１の振動子５ａの周波数温度特性に応じた温度補償データｃｍｐＤＴに基づいて、発振回路１２０から出力される発振信号Ｖｏｓｃの周波数温度特性を補償するための温度補償信号Ｖｃｍｐを生成する。温度補償データｃｍｐＤＴは、例えば、第１の振動子５ａの周波数温度特性を補償する温度補償関数の各次数の係数値を含む。また、温度補償回路１３６は、温度補償機能設定ビットｃｍｐＥＮによって温度補償機能が無効に設定されている場合は、動作を停止し、消費電流が低減される。温度補償データｃｍｐＤＴは、第１の発振器２ａの製造工程において生成され、温度補償機能設定ビットｃｍｐＥＮとともに不揮発性メモリー１６０に書き込まれる。第１の発振器２ａの動作時には、不揮発性メモリー１６０に記憶されている温度補償機能設定ビットｃｍｐＥＮ及び温度補償データｃｍｐＤＴは、ロジック回路１５０を介して温度補償回路１３６に供給される。

図５の例では、温度補償回路１３６は、温度センサー１３１、０次成分発生回路１３２、１次成分発生回路１３３、高次成分発生回路１３４及びＩ／Ｖ変換回路１３５を含む。

温度センサー１３１、０次成分発生回路１３２、１次成分発生回路１３３、高次成分発生回路１３４及びＩ／Ｖ変換回路１３５は、温度補償機能設定ビットｃｍｐＥＮによって温度補償機能が有効に設定されている場合に動作し、温度補償機能設定ビットｃｍｐＥＮによって温度補償機能が無効に設定されている場合は動作を停止する。

温度センサー１３１は、第１の集積回路装置４ａの温度を検出し、温度に応じた電圧の
温度信号を出力するものであり、例えば、バンドギャップリファレンス回路の温度特性を利用した回路等で実現される。

０次成分発生回路１３２は、温度補償データｃｍｐＤＴに含まれる０次係数値に基づいて、温度補償関数の０次項に対応する電流信号を出力する。

１次成分発生回路１３３は、温度センサー１３１から出力される温度信号と、温度補償データｃｍｐＤＴに含まれる１次係数値とに基づいて、温度補償関数の１次項に対応する電流信号を出力する。

高次成分発生回路１３４は、温度センサー１３１から出力される温度信号と、温度補償データｃｍｐＤＴに含まれる２次以上の各係数値とに基づいて、温度補償関数の２次以上の各項に対応する電流信号を出力する。例えば、高次成分発生回路１３４は、温度補償関数の２次項から７次項までの各項に対応する電流信号を出力する。

Ｉ／Ｖ変換回路１３５は、０次成分発生回路１３２から出力される電流信号、１次成分発生回路１３３から出力される電流信号及び高次成分発生回路１３４から出力される各電流信号が加算された電流信号を電圧信号に変換する。この電圧信号が温度補償信号Ｖｃｍｐとして出力される。

温度補償信号Ｖｃｍｐにより、発振回路１２０が出力する発振信号Ｖｏｓｃは、所定の温度範囲に含まれる任意の温度においてほぼ一定の周波数となる。

ＡＦＣ回路１３７は、周波数可変機能設定ビットａｆｃＥＮによって周波数可変機能が有効に設定されている場合は、ロジック回路１５０から供給される制御信号Ｖｃの電圧レベルに応じて、発振回路１２０から出力される発振信号Ｖｏｓｃの周波数を可変に設定するための周波数設定信号Ｖａｆｃを生成する。また、ＡＦＣ回路１３７は、周波数可変機能設定ビットａｆｃＥＮによって周波数可変機能が無効に設定されている場合は、動作を停止し、消費電流が低減される。周波数可変機能設定ビットａｆｃＥＮは、第１の発振器２ａの製造工程において不揮発性メモリー１６０に書き込まれる。第１の発振器２ａの動作時には、不揮発性メモリー１６０に記憶されている周波数可変機能設定ビットａｆｃＥＮは、ロジック回路１５０を介してＡＦＣ回路１３７に供給される。

周波数制御回路１３０は、温度補償機能設定ビットｃｍｐＥＮによって温度補償機能が有効に設定されており、かつ、周波数可変機能設定ビットａｆｃＥＮによって周波数可変機能が無効に設定されている場合は、温度補償信号Ｖｃｍｐを周波数制御信号Ｖｃｔｌとして出力する。また、周波数制御回路１３０は、温度補償機能設定ビットｃｍｐＥＮによって温度補償機能が無効に設定されており、かつ、周波数可変機能設定ビットａｆｃＥＮによって周波数可変機能が有効に設定されている場合は、周波数設定信号Ｖａｆｃを周波数制御信号Ｖｃｔｌとして出力する。また、周波数制御回路１３０は、温度補償機能設定ビットｃｍｐＥＮによって温度補償機能が有効に設定されており、かつ、周波数可変機能設定ビットａｆｃＥＮによって周波数可変機能が有効に設定されている場合は、温度補償信号Ｖｃｍｐと周波数設定信号Ｖａｆｃとを加算した信号を周波数制御信号Ｖｃｔｌとして出力する。また、周波数制御回路１３０は、温度補償機能設定ビットｃｍｐＥＮによって温度補償機能が無効に設定されており、かつ、周波数可変機能設定ビットａｆｃＥＮによって周波数可変機能が無効に設定されている場合は、予め決められた一定電圧の信号を周波数制御信号Ｖｃｔｌとして出力する。

図２の説明に戻り、発振信号Ｖｏｓｃは、出力回路１４０に入力される。出力回路１４０は、ロジック回路１５０から供給される出力イネーブル信号ｏｕｔＥＮがハイレベルの
ときは、発振信号Ｖｏｓｃに基づく発振信号Ｖｏｕｔを出力し、出力イネーブル信号ｏｕｔＥＮがローレベルのときはグラウンド電圧ＶＳＳの信号を出力する。例えば、出力回路１４０は、発振信号Ｖｏｓｃを出力設定データｏｕｔＤＴで設定された分周比で分周した発振信号Ｖｏｕｔを出力してもよい。また、出力回路１４０は、出力設定データｏｕｔＤＴで設定された出力タイプの発振信号Ｖｏｕｔを出力してもよい。発振信号Ｖｏｕｔの出力タイプは、例えば、ＣＭＯＳ出力やクリップドサイン出力であってもよい。ＣＭＯＳは、Complementary Metal Oxide Semiconductorの略である。また、出力回路１４０は、出力設定データｏｕｔＤＴで設定された出力能力の発振信号Ｖｏｕｔを出力してもよい。出力設定データｏｕｔＤＴは、第１の発振器２ａの製造工程において、不揮発性メモリー１６０に書き込まれる。第１の発振器２ａの動作時には、不揮発性メモリー１６０に記憶されている出力設定データｏｕｔＤＴは、ロジック回路１５０を介して出力回路１４０に供給される。

図６は、出力回路１４０の構成例を示す図である。図６の例では、出力回路１４０は、波形整形バッファー１４１、分周回路１４２、プリバッファー１４３及び出力バッファー１４４を含む。

波形整形バッファー１４１は、発振回路１２０から出力される発振信号Ｖｏｓｃをバッファリングして矩形波の発振信号を出力する。

分周回路１４２は、波形整形バッファー１４１から出力される発振信号を、出力設定データｏｕｔＤＴで設定された分周比で分周した発振信号を出力する。なお、分周回路１４２は、分周比が１の場合は、波形整形バッファー１４１から出力される発振信号をバッファリングした発振信号を出力する。分周回路１４２から出力される発振信号は、プリバッファー１４３に入力される。

プリバッファー１４３は、分周回路１４２から出力される発振信号をバッファリングした発振信号を出力する。プリバッファー１４３は、出力バッファー１４４の入力電圧レベルに整合させた電圧レベルの発振信号を出力するレベルシフターとしても機能する。

出力バッファー１４４は、プリバッファー１４３から出力される発振信号を、出力設定データｏｕｔＤＴで設定された出力タイプ及び出力能力の発振信号Ｖｏｕｔに変換する。そして、出力バッファー１４４は、出力イネーブル信号ｏｕｔＥＮがハイレベルのときは発振信号Ｖｏｕｔを出力し、出力イネーブル信号ｏｕｔＥＮがローレベルのときはグラウンド電圧ＶＳＳの信号またはハイインピーダンスを出力する。

図２の説明の戻り、ロジック回路１５０は、各回路の動作を制御する。すなわち、ロジック回路１５０は、第１の集積回路装置４ａの動作設定を行う。具体的には、ロジック回路１５０は、第１の集積回路装置４ａの所定の外部接続端子に入力される制御信号に基づいて、第１の発振器２ａあるいは第１の集積回路装置４ａの動作モードを、外部通信モード及び通常動作モードを含む複数のモードのうちの１つに設定し、設定した動作モードに応じた制御を行う。本実施形態では、ロジック回路１５０は、ＶＤＤ端子への電源電圧ＶＤＤの供給が開始してから所定期間内に、ＯＥ端子から所定のパターンの制御信号が入力された場合に、当該所定期間の経過後に動作モードを外部通信モードに設定する。例えば、ロジック回路１５０は、電源電圧ＶＤＤの供給により第１の振動子５ａが発振を開始して発振が安定したことを検出するまでの期間を当該所定期間としてもよいし、発振信号Ｖｏｓｃのパルス数をカウントし、カウント値が所定の値に到達したら当該所定期間が経過したと判断してもよい。また、例えば、ロジック回路１５０は、電源電圧ＶＤＤの供給により動作を開始するＲＣ時定数回路の出力信号に基づいて当該所定期間を計測してもよい。

外部通信モードでは、ロジック回路１５０は、ＯＥ端子及びＯＵＴ端子を介してＯＥ１端子及びＯＵＴ１端子と接続される不図示の外部装置とデータ通信を行うことができる。外部装置は、所定の通信規格に従い、ＯＵＴ１端子にシリアルクロック信号を出力し、シリアルクロック信号に同期して、ＯＥ１端子にシリアルデータ信号を出力し、あるいは、ロジック回路１５０からＯＥ端子を介してＯＥ１端子に出力される信号を取得する。ロジック回路１５０は、外部通信モードにおいて、例えばＩ２Ｃバスの規格に準じて、シリアルクロック信号のエッジ毎に、各種のコマンドとしてのシリアルデータ信号をサンプリングする。Ｉ２Ｃは、Inter-Integrated Circuitの略である。そして、ロジック回路１５０は、サンプリングしたコマンドに基づいて、動作モードの設定や、不揮発性メモリー１６０に対するデータの書き込みや読み出し等の処理を行う。なお、本実施形態では、ロジック回路１５０は、例えば、Ｉ２Ｃバス等の２線式バスの通信規格で外部装置と通信を行うが、ＳＰＩバス等の３線式バスあるいは４線式バスの通信規格で外部装置と通信を行ってもよい。ＳＰＩは、Serial Peripheral Interfaceの略である。

例えば、ロジック回路１５０は、外部通信モードにおいて、不揮発性メモリー１６０に対する書き込みコマンドをサンプリングした場合、当該書き込みコマンドで指定された不揮発性メモリー１６０のアドレスに、当該書き込みコマンドで指定されたデータを書き込む。また、ロジック回路１５０は、外部通信モードにおいて、不揮発性メモリー１６０に対する読み出しコマンドをサンプリングした場合、当該読み出しコマンドで指定された不揮発性メモリー１６０のアドレスからデータを読み出し、シリアルデータに変換して出力する。図７に、ＶＤＤ端子への電源電圧ＶＤＤの供給が開始してから外部通信モードに移行した後、外部通信モードにおいて、不揮発性メモリー１６０に対するデータの書き込み及び読み出しが行われる場合のタイミングチャートの一例を示す。

また、例えば、ロジック回路１５０は、外部通信モードにおいて、通常動作モード設定コマンドをサンプリングした場合、動作モードを外部通信モードから通常動作モードに移行させる。周波数可変機能設定ビットａｆｃＥＮによって周波数可変機能が有効に設定されている場合は、通常動作モードにおいて、ロジック回路１５０は、ＯＥ１端子及びＯＥ端子を介して第１の発振器２ａの外部から入力される信号を、制御信号ＶｃとしてＡＦＣ回路１３７に供給するとともに、ハイレベルの出力イネーブル信号ｏｕｔＥＮを出力回路１４０に供給する。すなわち、ＯＥ１端子に入力される信号に基づいて、発振信号Ｖｏｕｔの周波数が制御される。また、周波数可変機能設定ビットａｆｃＥＮによって周波数可変機能が無効に設定されている場合は、通常動作モードにおいて、ロジック回路１５０は、ＯＥ１端子及びＯＥ端子を介して第１の発振器２ａの外部から入力される信号を、出力イネーブル信号ｏｕｔＥＮとして出力回路１４０に供給するとともに、一定電圧の制御信号ＶｃをＡＦＣ回路１３７に供給する。すなわち、ＯＥ１端子に入力される信号に基づいて、ＯＵＴ１端子からの発振信号Ｖｏｕｔの出力が制御される。

なお、ロジック回路１５０は、電源電圧ＶＤＤの供給が開始してから所定期間内に、ＯＥ端子から所定のパターンの信号が入力されない場合には、当該所定期間の経過後に動作モードを外部通信モードに設定せずに、直接、通常動作モードに設定する。

不揮発性メモリー１６０は、各種の情報を記憶するメモリーであり、例えば、ＭＯＮＯＳ型メモリーやＥＥＰＲＯＭ等である。ＭＯＮＯＳはMetal Oxide Nitride Oxide Siliconの略であり、ＥＥＰＲＯＭはElectrically Erasable Programmable Read-Only Memoryの略である。第１の発振器２ａの製造工程において、不揮発性メモリー１６０に、各回路を制御するための各種の情報、例えば、温度補償機能設定ビットｃｍｐＥＮ、温度補償データｃｍｐＤＴ、周波数可変機能設定ビットａｆｃＥＮ、出力設定データｏｕｔＤＴ等が記憶される。そして、第１の発振器２ａに電源が投入されると、不揮発性メモリー１６０に
記憶されている各種の情報はロジック回路１５０が有する不図示のレジスターに転送され、当該レジスターに保存された各種の情報が適宜各回路に供給される。

なお、発振回路１２０は「第１の発振回路」の一例であり、発振回路１２０から出力される発振信号Ｖｏｓｃは「第１の発振信号」の一例である。また、電源回路１１０は「第１の電源回路」の一例であり、電源回路１１０から出力される電源電圧Ｖｒｅｇは「第１の電源電圧」の一例である。また、出力回路１４０は「第１の出力回路」の一例であり、出力回路１４０から出力される発振信号Ｖｏｕｔは「第１の出力信号」の一例である。また、ロジック回路１５０は「第１のロジック回路」の一例である。

１－３．第２の発振器の機能構成
図８は、第２の発振器２ｂの機能ブロック図である。図８に示すように、第２の発振器２ｂは、第２の振動子５ｂと、第２の集積回路装置４ｂとを含む。第２の集積回路装置４ｂは、第１の集積回路装置４ａと同様、外部接続端子として、ＶＤＤ端子、ＶＳＳ端子、ＯＵＴ端子、ＯＥ端子、ＸＩ端子及びＸＯ端子を有している。ＶＤＤ端子、ＶＳＳ端子、ＯＵＴ端子及びＯＥ端子は、第２の発振器２ｂの複数の外部端子であるＶＤＤ１端子、ＶＳＳ１端子、ＯＵＴ１端子及びＯＥ１端子とそれぞれ電気的に接続されている。ＸＩ端子は第２の振動子５ｂの一端と電気的に接続され、ＸＯ端子は第２の振動子５ｂの他端と電気的に接続される。

本実施形態では、第２の集積回路装置４ｂは、電源回路２１０、発振回路２２０、出力回路２４０、ロジック回路２５０、不揮発性メモリー２６０及び容量素子１９１，１９２を含む。なお、第２の集積回路装置４ｂは、これらの要素の一部を省略又は変更し、あるいは他の要素を追加した構成としてもよい。

電源回路２１０は、ＶＤＤ１端子及びＶＤＤ端子を介して外部から供給される電源電圧ＶＤＤと、ＶＳＳ１端子及びＶＳＳ端子を介して外部から供給されるグラウンド電圧ＶＳＳとに基づいて、一定の電源電圧Ｖｒｅｇを生成し、各回路に供給する。また、電源回路２１０は、各種の基準電圧を生成し、適宜各回路に供給する。

図９は、電源回路２１０の構成例を示す図である。図９の例では、電源回路２１０は、バンドギャップリファレンス回路２１１、演算増幅器２１２、抵抗素子２１３、容量素子２１４、Ｎチャンネル型のＭＯＳトランジスター２１５及び抵抗素子２１６，２１７を含む。

バンドギャップリファレンス回路２１１は、シリコンのバンドギャップ電圧を利用して、電源電圧ＶＤＤや温度によらず一定の基準電圧を生成する。

ＭＯＳトランジスター２１５及び抵抗素子２１６，２１７は電源電圧ＶＤＤが供給されるノードとグラウンド電圧ＶＳＳが供給されるノードとの間に直列に接続されている。

演算増幅器２１２の非反転入力端子には、バンドギャップリファレンス回路２１１から出力される基準電圧が入力され、演算増幅器２１２の反転入力端子には、抵抗素子２１６，２１７によって電源電圧ＶＤＤが分圧された電圧が入力される。演算増幅器２１２の出力端子は、抵抗素子２１３を介してＭＯＳトランジスター２１５のゲートと接続されている。

容量素子２１４は、ＭＯＳトランジスター２１５のゲートとグラウンド電圧ＶＳＳが供給されるノードとの間に接続されており、抵抗素子２１３と容量素子２１４により、演算増幅器２１２の出力信号を平滑化するフィルターが構成されている。そして、ＭＯＳトラ
ンジスター２１５のドレインの電圧が電源電圧Ｖｒｅｇとして出力される。

図８の説明に戻り、容量素子２９１は、電源電圧ＶＤＤが供給されるＶＤＤ端子とグラウンド電圧ＶＳＳが供給されるＶＳＳ端子との間に接続されている。また、容量素子２９２は、電源電圧Ｖｒｅｇが供給されるノードとグラウンド電圧ＶＳＳが供給されるＶＳＳ端子との間に接続されている。容量素子２９１，２９２はそれぞれバイパスコンデンサーとして機能し、ノイズ等による電源電圧ＶＤＤ及び電源電圧Ｖｒｅｇの急峻な変動を抑制する。

発振回路２２０は、ＸＩ端子及びＸＯ端子を介して第２の振動子５ｂの両端と電気的に接続され、第２の振動子５ｂを所望の周波数で発振させて発振信号Ｖｏｓｃを出力する。具体的には、発振回路２２０は、第２の振動子５ｂから出力される信号がＸＯ端子を介して入力され、当該信号を増幅した信号を、ＸＩ端子を介して第２の振動子５ｂに供給する。

図１０は、発振回路２２０の構成例を示す図である。図１０の例では、発振回路２２０は、Ｐチャンネル型のＭＯＳトランジスター２２１，２２２、Ｎチャンネル型のＭＯＳトランジスター２２３、ＮＰＮ型のバイポーラトランジスター２２４及び容量素子２２５，２２６を含む。ＭＯＳトランジスター２２１，２２２はエンハンスメント型であり、ＭＯＳトランジスター２２３はデプレッション型である。

ＭＯＳトランジスター２２１のゲートは、ＭＯＳトランジスター２２１のドレイン、ＭＯＳトランジスター２２２のゲート及びＭＯＳトランジスター２２３のドレインと電気的に接続されている。ＭＯＳトランジスター２２１のソース及びＭＯＳトランジスター２２２のソースには電源電圧Ｖｒｅｇが供給される。ＭＯＳトランジスター２２３のゲート及びソースは接地されており、グラウンド電圧ＶＳＳが供給される。ＭＯＳトランジスター２２２のドレインは、バイポーラトランジスター２２４のコレクター、容量素子２２６の一端及びＸＩ端子と電気的に接続されている。バイポーラトランジスター２２４のベースは、容量素子２２５の一端及びＸＯ端子と電気的に接続されている。バイポーラトランジスター２２４のエミッター、容量素子２２５の他端及び容量素子２２６の他端は接地されており、グラウンド電圧ＶＳＳが供給される。

このように構成されている発振回路２２０では、ＭＯＳトランジスター２２２のドレインに一定の電流Ｉｒｅｆが流れ、バイポーラトランジスター２２４は、電流Ｉｒｅｆが供給されて増幅動作を行う。そして、バイポーラトランジスター２２４のコレクターの信号が発振信号Ｖｏｓｃとして出力される。すなわち、バイポーラトランジスター２２４は、第２の振動子５ｂからの信号を増幅して発振信号Ｖｏｓｃを出力する増幅回路２２８を構成する。また、ＭＯＳトランジスター２２１，２２２，２２３は、増幅回路２２８に電流Ｉｒｅｆを供給する電流源２２７を構成する。そして、容量素子２２５，２２６は、第２の振動子５ｂの負荷容量として機能し、発振信号Ｖｏｓｃの周波数は容量素子２２５，２２６の容量値に応じた周波数となる。

図８の説明に戻り、発振信号Ｖｏｓｃは、出力回路２４０に入力される。出力回路２４０は、ロジック回路２５０から供給される出力イネーブル信号ｏｕｔＥＮがハイレベルのときは、発振信号Ｖｏｓｃに基づく発振信号Ｖｏｕｔを出力し、出力イネーブル信号ｏｕｔＥＮがローレベルのときはグラウンド電圧ＶＳＳの信号を出力する。例えば、出力回路２４０は、発振信号Ｖｏｓｃを出力設定データｏｕｔＤＴで設定された分周比で分周した発振信号Ｖｏｕｔを出力してもよい。また、出力回路２４０は、出力設定データｏｕｔＤＴで設定された出力タイプの発振信号Ｖｏｕｔを出力してもよい。発振信号Ｖｏｕｔの出力タイプは、例えば、ＣＭＯＳ出力やクリップドサイン出力であってもよい。また、出力
回路２４０は、出力設定データｏｕｔＤＴで設定された出力能力の発振信号Ｖｏｕｔを出力してもよい。出力設定データｏｕｔＤＴは、第２の発振器２ｂの製造工程において、不揮発性メモリー２６０に書き込まれる。第２の発振器２ｂの動作時には、不揮発性メモリー２６０に記憶されている出力設定データｏｕｔＤＴは、ロジック回路２５０を介して出力回路２４０に供給される。出力回路２４０の構成例は、図６と同様であるため、その図示及び説明を省略する。

ロジック回路２５０は、各回路の動作を制御する。すなわち、ロジック回路２５０は、第２の集積回路装置４ｂの動作設定を行う。具体的には、ロジック回路２５０は、第２の集積回路装置４ｂの所定の外部接続端子に入力される制御信号に基づいて、第２の発振器２ｂあるいは第２の集積回路装置４ｂの動作モードを、外部通信モード及び通常動作モードを含む複数のモードのうちの１つに設定し、設定した動作モードに応じた制御を行う。本実施形態では、ロジック回路２５０は、ＶＤＤ端子への電源電圧ＶＤＤの供給が開始してから所定期間内に、ＯＥ端子から所定のパターンの制御信号が入力された場合に、当該所定期間の経過後に動作モードを外部通信モードに設定する。例えば、ロジック回路２５０は、電源電圧ＶＤＤの供給により第２の振動子５ｂが発振を開始して発振が安定したことを検出するまでの期間を当該所定期間としてもよいし、発振信号Ｖｏｓｃのパルス数をカウントし、カウント値が所定の値に到達したら当該所定期間が経過したと判断してもよい。また、例えば、ロジック回路２５０は、電源電圧ＶＤＤの供給により動作を開始するＲＣ時定数回路の出力信号に基づいて当該所定期間を計測してもよい。

外部通信モードでは、ロジック回路２５０は、ＯＥ端子及びＯＵＴ端子を介してＯＥ１端子及びＯＵＴ１端子と接続される不図示の外部装置とデータ通信を行うことができる。外部装置は、所定の通信規格に従い、ＯＵＴ１端子にシリアルクロック信号を出力し、シリアルクロック信号に同期して、ＯＥ１端子にシリアルデータ信号を出力し、あるいは、ロジック回路２５０からＯＥ端子を介してＯＥ１端子に出力される信号を取得する。ロジック回路２５０は、外部通信モードにおいて、例えばＩ２Ｃバスの規格に準じて、シリアルクロック信号のエッジ毎に、各種のコマンドとしてのシリアルデータ信号をサンプリングする。そして、ロジック回路２５０は、サンプリングしたコマンドに基づいて、動作モードの設定や、不揮発性メモリー２６０に対するデータの書き込みや読み出し等の処理を行う。なお、本実施形態では、ロジック回路２５０は、例えば、Ｉ２Ｃバス等の２線式バスの通信規格で外部装置と通信を行うが、ＳＰＩバス等の３線式バスあるいは４線式バスの通信規格で外部装置と通信を行ってもよい。

例えば、ロジック回路２５０は、外部通信モードにおいて、不揮発性メモリー２６０に対する書き込みコマンドをサンプリングした場合、当該書き込みコマンドで指定された不揮発性メモリー２６０のアドレスに、当該書き込みコマンドで指定されたデータを書き込む。また、ロジック回路２５０は、外部通信モードにおいて、不揮発性メモリー２６０に対する読み出しコマンドをサンプリングした場合、当該読み出しコマンドで指定された不揮発性メモリー２６０のアドレスからデータを読み出し、シリアルデータに変換して出力する。不揮発性メモリー２６０に対するデータの書き込み及び読み出しが行われる場合のタイミングチャートの一例は、図７と同様である。

また、例えば、ロジック回路２５０は、外部通信モードにおいて、通常動作モード設定コマンドをサンプリングした場合、動作モードを外部通信モードから通常動作モードに移行させる。通常動作モードでは、ロジック回路２５０は、ＯＥ１端子及びＯＥ端子を介して第２の発振器２ｂの外部から入力される信号を、出力イネーブル信号ｏｕｔＥＮとして出力回路２４０に供給する。したがって、通常動作モードでは、ＯＥ１端子に入力される制御信号に基づいて、ＯＵＴ１端子からの発振信号Ｖｏｕｔの出力が制御される。

なお、ロジック回路２５０は、電源電圧ＶＤＤの供給が開始してから所定期間内に、ＯＥ端子から所定のパターンの信号が入力されない場合には、当該所定期間の経過後に動作モードを外部通信モードに設定せずに、直接、通常動作モードに設定する。

不揮発性メモリー２６０は、各種の情報を記憶するメモリーであり、例えば、ＭＯＮＯＳ型メモリーやＥＥＰＲＯＭ等である。第２の発振器２ｂの製造工程において、不揮発性メモリー２６０に、各回路を制御するための各種の情報、例えば、出力設定データｏｕｔＤＴ等が記憶される。そして、第２の発振器２ｂに電源が投入されると、不揮発性メモリー２６０に記憶されている各種の情報はロジック回路２５０が有する不図示のレジスターに転送され、当該レジスターに保存された各種の情報が適宜各回路に供給される。

なお、発振回路２２０は「第２の発振回路」の一例であり、発振回路２２０から出力される発振信号Ｖｏｓｃは「第２の発振信号」の一例である。また、電源回路２１０は「第２の電源回路」の一例であり、電源回路２１０から出力される電源電圧Ｖｒｅｇは「第２の電源電圧」の一例である。また、出力回路２４０は「第２の出力回路」の一例であり、出力回路２４０から出力される発振信号Ｖｏｕｔは「第２の出力信号」の一例である。また、ロジック回路２５０は「第２のロジック回路」の一例である。

１－４．第１の集積回路装置及び第２の集積回路装置のレイアウト配置
図１１は、第１実施形態における第１の集積回路装置４ａのレイアウト配置の一例を示す図である。図１１の例では、第１の集積回路装置４ａは、平面視において、４つの辺１００ａ，１００ｂ，１００ｃ，１００ｄを有する矩形の半導体基板１００を有する。図２に示した電源回路１１０、発振回路１２０、周波数制御回路１３０、出力回路１４０、ロジック回路１５０、不揮発性メモリー１６０、可変容量回路１７１，１７２及び容量素子１９１，１９２は、半導体基板１００に形成されている。

電源回路１１０は、辺１００ｃ及び辺１００ｄに沿う矩形領域に配置されている。発振回路１２０は、辺１００ｂに沿う矩形領域に配置されている。出力回路１４０は、辺１００ａ及び辺１００ｄに沿う矩形領域に配置されている。ロジック回路１５０及び不揮発性メモリー１６０は、辺１００ｃに沿う矩形領域に配置されている。周波数制御回路１３０は、電源回路１１０、発振回路１２０、出力回路１４０、ロジック回路１５０及び不揮発性メモリー１６０の配置領域以外の第１の領域Ａ１に配置されている。本実施形態では、周波数制御回路１３０及び可変容量回路１７１，１７２は、発振回路１２０、出力回路１４０及び電源回路１１０のうちの２つの回路の間に位置する。図１１の例では、周波数制御回路１３０及び可変容量回路１７１，１７２は、出力回路１４０と電源回路１１０の２つの回路の間に位置する。なお、図１１では図示が省略されているが、容量素子１９１，１９２は、半導体基板１００の空き領域に配置される。

ＶＤＤ端子である矩形状のパッド１８１は、出力回路１４０の配置領域において辺１００ａに沿って配置されている。ＶＳＳ端子である矩形状のパッド１８２は、電源回路１１０の配置領域において辺１００ｃ及び辺１００ｄに沿って配置されている。ＯＵＴ端子である矩形状のパッド１８３は、出力回路１４０の配置領域において辺１００ａ及び辺１００ｄに沿って配置されている。ＯＥ端子である矩形状のパッド１８４は、ロジック回路１５０及び不揮発性メモリー１６０の配置領域において辺１００ｃに沿って配置されている。ＸＯ端子である矩形状のパッド１８５及びＸＩ端子である矩形状のパッド１８６は、発振回路１２０の配置領域において辺１００ｂに沿って配置されている。

辺１００ａと辺１００ｂの交点を原点として、辺１００ａに沿う方向をｘ方向、辺１００ｂに沿う方向をｙ方向としたとき、パッド１８５の中心点のｘ座標の値とパッド１８６の中心点のｘ座標の値はともにｘ１１であり、パッド１８５の中心点のｙ座標の値ｙ１３
はパッド１８６の中心点のｙ座標の値ｙ１２よりも大きい。パッド１８１の中心点のｘ座標の値とパッド１８４の中心点のｘ座標の値はともにｘ１１よりも大きいｘ１２であり、パッド１８３の中心点のｘ座標の値とパッド１８２の中心点のｘ座標の値はともにｘ１２よりも大きいｘ１３である。パッド１８１の中心点のｙ座標の値とパッド１８３の中心点のｙ座標の値はともにｙ１２よりも小さいｙ１１であり、パッド１８４の中心点のｙ座標の値とパッド１８２の中心点のｙ座標の値はともにｙ１３よりも大きいｙ１４である。

図１２は、第１実施形態における第２の集積回路装置４ｂのレイアウト配置の一例を示す図である。図１２の例では、第２の集積回路装置４ｂは、平面視において、４つの辺２００ａ，２００ｂ，２００ｃ，２００ｄを有する矩形の半導体基板２００を有する。図８に示した電源回路２１０、発振回路２２０、出力回路２４０、ロジック回路２５０、不揮発性メモリー２６０及び容量素子２９１，２９２は、半導体基板２００に形成されている。

電源回路２１０は、辺２００ｃ及び辺２００ｄに沿う矩形領域に配置されている。発振回路２２０は、辺２００ｂに沿う矩形領域に配置されている。出力回路２４０は、辺２００ａ及び辺２００ｄに沿う矩形領域に配置されている。ロジック回路２５０及び不揮発性メモリー２６０は、辺２００ｃに沿う矩形領域に配置されている。なお、図１２では図示が省略されているが、容量素子２９１，２９２は、半導体基板２００の空き領域に配置される。

ＶＤＤ端子である矩形状のパッド２８１は、出力回路２４０の配置領域において辺２００ａに沿って配置されている。ＶＳＳ端子である矩形状のパッド２８２は、電源回路２１０の配置領域において辺２００ｃ及び辺２００ｄに沿って配置されている。ＯＵＴ端子である矩形状のパッド２８３は、出力回路２４０の配置領域において辺２００ａ及び辺２００ｄに沿って配置されている。ＯＥ端子である矩形状のパッド２８４は、ロジック回路２５０及び不揮発性メモリー２６０の配置領域において辺２００ｃに沿って配置されている。ＸＯ端子である矩形状のパッド２８５及びＸＩ端子である矩形状のパッド２８６は、発振回路２２０の配置領域において辺２００ｂに沿って配置されている。

辺２００ａと辺２００ｂの交点を原点として、辺２００ａに沿う方向をｘ方向、辺２００ｂに沿う方向をｙ方向としたとき、パッド２８５の中心点のｘ座標の値とパッド２８６の中心点のｘ座標の値はともにｘ２１であり、パッド２８５の中心点のｙ座標の値ｙ２３はパッド２８６の中心点のｙ座標の値ｙ２２よりも大きい。パッド２８１の中心点のｘ座標の値とパッド２８４の中心点のｘ座標の値はともにｘ２１よりも大きいｘ２２であり、パッド２８３の中心点のｘ座標の値とパッド２８２の中心点のｘ座標の値はともにｘ２２よりも大きいｘ２３である。パッド２８１の中心点のｙ座標の値とパッド２８３の中心点のｙ座標の値はともにｙ２２よりも小さいｙ２１であり、パッド２８４の中心点のｙ座標の値とパッド２８２の中心点のｙ座標の値はともにｙ２３よりも大きいｙ２４である。

図１１及び図１２の例では、パッド１８１とパッド２８１はサイズ及び形状が同じであり、パッド１８２とパッド２８２はサイズ及び形状が同じであり、パッド１８３とパッド２８３はサイズ及び形状が同じであり、パッド１８４とパッド２８４はサイズ及び形状が同じであり、パッド１８５とパッド２８５はサイズ及び形状が同じであり、パッド１８６とパッド２８６はサイズ及び形状が同じである。

さらに、第１の集積回路装置４ａ及び第２の集積回路装置４ｂはサイズが同じであり、かつ、パッド１８１～１８６のパッドの相対的な位置関係と、パッド２８１～２８６の相対的な位置関係とが同じである。すなわち、対応する任意の２つのパッド、例えば、パッド１８１とパッド１８２の各中心点を原点と仮定したとき、パッド１８１～１８６の各中
心点の座標とパッド２８１～２８６の各中心点の座標とが一致する。特に、図１１及び図１２の例では、パッド１８１の中心点の座標（ｘ１２，ｙ１１）とパッド２８１の中心点の座標（ｘ２２，ｙ２１）は等しく、パッド１８２の中心点の座標（ｘ１３，ｙ１４）とパッド２８２の中心点の座標（ｘ２３，ｙ２４）は等しく、パッド１８３の中心点の座標（ｘ１３，ｙ１１）とパッド２８３の中心点の座標（ｘ２３，ｙ２１）は等しく、パッド１８４の中心点の座標（ｘ１２，ｙ１４）とパッド２８４の中心点の座標（ｘ２２，ｙ２４）は等しく、パッド１８５の中心点の座標（ｘ１１，ｙ１３）とパッド２８５の中心点の座標（ｘ２１，ｙ２３）は等しく、パッド１８６の中心点の座標（ｘ１１，ｙ１２）とパッド２８６の中心点の座標（ｘ２１，ｙ２２）は等しい。すなわち、第１の集積回路装置４ａ及び第２の集積回路装置４ｂはサイズが同じであり、第１の集積回路装置４ａにおける各パッド１８１～１８６の位置と、第２の集積回路装置４ｂにおける各パッド２８１～２８６の位置とが同じである。

また、電源回路１１０の配置領域と電源回路２１０の配置領域は、サイズ、形状及び位置が同じであるか、ほぼ同じである。発振回路１２０の配置領域と発振回路２２０の配置領域は、サイズ、形状及び位置が同じであるか、ほぼ同じである。出力回路１４０の配置領域と出力回路２４０の配置領域は、サイズ、形状及び位置が同じであるか、ほぼ同じである。ロジック回路１５０及び不揮発性メモリー１６０の配置領域とロジック回路２５０及び不揮発性メモリー２６０の配置領域は、サイズ、形状及び位置が同じであるか、ほぼ同じである。したがって、これらの複数の回路の間を接続する複数の配線パターンの少なくとも一部のレイアウトを共通化することができる。さらに、発振回路１２０と発振回路２２０、出力回路１４０と出力回路２４０、電源回路１１０と電源回路２１０、及びロジック回路１５０とロジック回路２５０の少なくとも一組は、回路構成が同じであってもよい。発振回路１２０と発振回路２２０を同じ回路構成とすれば両者のレイアウトを共通にすることができ、出力回路１４０と出力回路２４０を同じ回路構成とすれば両者のレイアウトを共通にすることができ、電源回路１１０と電源回路２１０を同じ回路構成とすれば両者のレイアウトを共通にすることができ、ロジック回路１５０とロジック回路２５０を同じ回路構成とすれば両者のレイアウトを共通にすることができる。したがって、第１の集積回路装置４ａ又は第２の集積回路装置４ｂの開発工数を短縮することができる。

また、第１の集積回路装置４ａが周波数制御回路１３０を含むのに対して、第２の集積回路装置４ｂは周波数制御回路を含まない。そこで、第１の集積回路装置４ａにおいて周波数制御回路１３０が配置されている第１の領域Ａ１と対応する第２の集積回路装置４ｂの第２の領域Ａ２を有効利用するために、第２の領域Ａ２に、バイパスコンデンサーである容量素子２９１，２９２、電源回路２１０に含まれる平滑化コンデンサーである容量素子２１４、発振回路２２０に含まれる電流源２２７及び電源回路２１０に含まれるバンドギャップリファレンス回路２１１の少なくとも１つが配置されている。図１２の例では、それぞれ容量素子１９１，１９２，１１４、電流源１２７及びバンドギャップリファレンス回路１１１よりもサイズの大きい容量素子２９１，２９２，２１４、電流源２２７及びバンドギャップリファレンス回路２１１が第２の領域Ａ２に配置されている。バイパスコンデンサーである容量素子２９１，２９２のサイズを大きくすることによりその容量値が大きくなるので、電源電圧ＶＤＤ及び電源電圧Ｖｒｅｇの変動抑制効果が向上する。また、平滑化コンデンサーである容量素子２１４のサイズを大きくすることによりその容量値が大きくなるので、抵抗素子１１３と容量素子１１４とで構成されるローパスフィルターによる電源電圧Ｖｒｅｇに対するノイズの低減効果が向上する。また、バンドギャップリファレンス回路２１１や電流源２２７のサイズを大きくすることにより、バンドギャップリファレンス回路２１１や電流源２２７で発生する１／ｆノイズが低減されるので、発振信号Ｖｏｕｔの位相ノイズが低減される。図１３に、第２の発振器２ｂから出力される発振信号Ｖｏｕｔの位相ノイズの一例を実線で示す。図１３において、破線は第１の発振器２ａから出力される発振信号Ｖｏｕｔの位相ノイズの一例を示す。図１３において、横軸
は目標周波数を０としたオフセット周波数であり、縦軸は位相ノイズである。図１３の例では、オフセット周波数が１ＭＨｚ以下の周波数帯で、第２の発振器２ｂの位相ノイズの方が小さい。

また、第２の発振器２ｂは、第２の集積回路装置４ｂが温度補償回路及びＡＦＣ回路を有する周波数制御回路を含まないので、温度補償回路１３６及びＡＦＣ回路１３７を有する周波数制御回路１３０を含む第１の集積回路装置４ａを備える第１の発振器２ａよりも、消費電流が低減される。

一方、第１の発振器２ａは、第１の集積回路装置４ａが温度補償回路１３６を含むので、温度補償機能が有効に設定されている場合は、発振信号Ｖｏｕｔの良好な周波数温度特性が実現される。図１４に、温度補償機能が有効に設定された場合の第１の発振器２ａから出力される発振信号Ｖｏｕｔの周波数温度特性の一例を実線で示す。図１４において、破線は第２の発振器２ｂから出力される発振信号Ｖｏｕｔの周波数温度特性の一例を示す。図１４において、横軸は温度であり、縦軸は目標周波数に対する周波数偏差である。図１４の例では、第１の振動子５ａ及び第２の振動子５ｂの周波数温度特性は３次曲線となり、そのため、温度補償機能を有さない第２の発振器２ｂから出力される発振信号Ｖｏｕｔの周波数温度特性は第２の振動子５ｂの周波数温度特性と同様であり、－４０℃から＋１００℃の温度範囲において、周波数偏差は約±２０ｐｐｍの範囲で変化する。これに対して、第１の発振器２ａから出力される発振信号Ｖｏｕｔの周波数偏差は、－４０℃から＋１００℃の温度範囲において約±２ｐｐｍの範囲に収まっている。

また、第１の発振器２ａは、第１の集積回路装置４ａがＡＦＣ回路１３７を含むので、周波数可変機能が有効に設定されている場合は、発振信号Ｖｏｕｔを所定の周波数範囲において所望の目標周波数に設定することができる。

１－５．第１の発振器及び第２の発振器の構造
図１５、図１６及び図１７は、第１の発振器２ａ及び第２の発振器２ｂの構造の一例を示す図である。図１５は、第１の発振器２ａ及び第２の発振器２ｂの斜視図であり、図１６は、第１の発振器２ａ及び第２の発振器２ｂの断面図である。図１７は、第１の容器３ａ及び第２の容器３ｂに形成された複数の電極を示す平面図である。なお、図１６は、図１７中のＡ－Ａ線における第１の発振器２ａ及び第２の発振器２ｂの断面図である。

図１５及び図１６に示すように、第１の発振器２ａは、第１の集積回路装置４ａと、第１の振動子５ａと、第１の集積回路装置４ａと第１の振動子５ａとを収容する第１の容器３ａと、第１の振動子５ａを収容した収容空間７を気密封止する第１のリッド６ａと、を有する。同様に、第２の発振器２ｂは、第２の集積回路装置４ｂと、第２の振動子５ｂと、第２の集積回路装置４ｂと第２の振動子５ｂとを収容する第２の容器３ｂと、第２の振動子５ｂを収容した収容空間７を気密封止する第２のリッド６ｂと、を有する。

第１の振動子５ａ及び第２の振動子５ｂは、例えば、水晶を基材とするＡＴカット水晶振動子であり、外形形状や外形寸法に起因する共振周波数で発振し、所望の周波数で発振する。本実施形態では、第１の振動子５ａ及び第２の振動子５ｂは、同一種類であって、サイズ、形状及び各端子の位置が同じである。ただし、第１の振動子５ａ及び第２の振動子５ｂは、それぞれ同一種類の第１の容器３ａ及び第２の容器３ｂに収容可能である限りにおいて、異なる種類であって、サイズ、形状及び各端子の位置の少なくとも一方が異なってもよい。

第１の容器３ａ及び第２の容器３ｂは、セラミック等からなり、図１６及び図１７に示すように、基板３１と、第１枠基板３２と、第２枠基板３３とを積層することで構成され
ている。図１６及び図１７に示すように、基板３１の第１面３１ａには、電極４１，４２，４３，４４，４５，４６が設けられており、基板３１の第２面３１ｂには、複数の外部端子８が設けられている。複数の外部端子８は、図２又は図８に示したＶＤＤ１端子、ＶＳＳ１端子、ＯＵＴ１端子及びＯＥ１端子にそれぞれ対応する。各外部端子８と各電極４１，４２，４３，４４とは図示しない各配線によって電気的に接続されている。

そして、図１７において破線で示すように、図１１に示した第１の集積回路装置４ａの各パッド１８１，１８２，１８３，１８４，１８５，１８６と、基板３１の第１面３１ａに設けられた各電極４１，４２，４３，４４，４５，４６とが、導電性接着剤や金バンプ等の接合部材６１を介して電気的及び機械的に接続されている。パッド１８１，１８２，１８３，１８４，１８５，１８６は、図２に示した第１の発振器２ａのＶＤＤ端子、ＶＳＳ端子、ＯＵＴ端子、ＯＥ端子、ＸＯ端子及びＸＩ端子にそれぞれ対応する。

あるいは、図１７において破線で示すように、図１２に示した第２の集積回路装置４ｂの各パッド２８１，２８２，２８３，２８４，２８５，２８６と、基板３１の第１面３１ａに設けられた各電極４１，４２，４３，４４，４５，４６とが、導電性接着剤や金バンプ等の接合部材６１を介して電気的及び機械的に接続されている。パッド２８１，２８２，２８３，２８４，２８５，２８６は、図８に示した第２の発振器２ｂのＶＤＤ端子、ＶＳＳ端子、ＯＵＴ端子、ＯＥ端子、ＸＯ端子及びＸＩ端子にそれぞれ対応する。

図１６及び図１７に示すように、第１枠基板３２は、第１の集積回路装置４ａ又は第２の集積回路装置４ｂの位置を含む部分が除去された環状の基板である。第１枠基板３２の第１面３２ａには、電極７５，７６が設けられており、第１枠基板３２の第２面３２ｂは、基板３１の第２面３１ｂと接合されている。そして、図１７において一点鎖線で示すように、第１の振動子５ａ又は第２の振動子５ｂの各端子５５，５６と、第１枠基板３２の第１面３２ａに設けられた各電極７５，７６とが、導電性接着剤や金バンプ等の接合部材６２を介して電気的及び機械的に接続されている。第１枠基板３２の第１面３２ａに設けられた各電極７５，７６と、基板３１の第１面３１ａに設けられた各電極４５，４６とは、図示しない各配線によって電気的に接続されている。

図１６に示すように、第２枠基板３３は、第１の振動子５ａ又は第２の振動子５ｂの位置を含む部分が除去された環状の基板である。第１のリッド６ａ又は第２のリッド６ｂは、金属、セラミック、ガラス等からなり、シールリングや低融点ガラス等の接合部材６３を介して第２枠基板３３と接合することで、第１の振動子５ａ又は第２の振動子５ｂを収容し気密封止された収容空間７を構成することができる。また、収容空間７は、気密空間であり、減圧状態、好ましくはより真空に近い状態となっている。

本実施形態では、第１の容器３ａ及び第２の容器３ｂは、同一種類の容器である。したがって、第１の容器３ａに設けられた各電極４１，４２，４３，４４，４５，４６の形状及び第２の容器３ｂに設けられた各電極４１，４２，４３，４４，４５，４６の形状は同じである。さらに、第１の容器３ａにおける各電極４１，４２，４３，４４，４５，４６の位置及び第２の容器３ｂにおける各電極４１，４２，４３，４４，４５，４６の位置は同じである。また、図１１及び図１２に示したように、第１の集積回路装置４ａ及び第２の集積回路装置４ｂはサイズが同じであり、第１の集積回路装置４ａにおける各パッド１８１，１８２，１８３，１８４，１８５，１８６の位置と、第２の集積回路装置４ｂにおける各パッド２８１，２８２，２８３，２８４，２８５，２８６の位置とが同じである。そのため、図１７に示すように、第１の集積回路装置４ａの各パッド１８１，１８２，１８３，１８４，１８５，１８６と第１の容器３ａの各電極４１，４２，４３，４４，４５，４６とが接合される各位置と、第２の集積回路装置４ｂの各パッド２８１，２８２，２８３，２８４，２８５，２８６と第２の容器３ｂの各電極４１，４２，４３，４４，４５
，４６とが接合される各位置とが同じである。すなわち、第１の集積回路装置４ａ及び第２の集積回路装置４ｂは、同一種類である第１の容器３ａ及び第２の容器３ｂにそれぞれ実装することができる。したがって、第１の発振器２ａ及び第２の発振器２ｂの一方に対して、実装の条件出しの工数や容器の設計工数などが不要となり、第１の発振器２ａ及び第２の発振器２ｂの全体としての製造コストが低減される。

また、第１の集積回路装置４ａが第１の容器３ａに接合される位置と第２の集積回路装置４ｂが第２の容器３ｂに接合される各位置が同じであるので、第１の容器３ａと第２の容器３ｂとを重ねて平面視したとき、第１の集積回路装置４ａと第２の集積回路装置４ｂとが重なる。そのため、図１１及び図１２の例によれば、発振回路１２０と発振回路２２０とは少なくとも一部が重なり合い、出力回路１４０と出力回路２４０とは少なくとも一部が重なり合い、電源回路１１０と電源回路２１０とは少なくとも一部が重なり合い、ロジック回路１５０とロジック回路２５０とは少なくとも一部が重なり合う。換言すれば、これらの複数の回路の各組について少なくとも一部が重なり合うように配置することにより、第１の集積回路装置４ａのレイアウトと第２の集積回路装置４ｂのレイアウトを多くの部分で共通化することが可能となり、第１の集積回路装置４ａ又は第２の集積回路装置４ｂの開発工数を短縮することができる。

なお、第１の容器３ａの電極４１，４２，４３，４４，４５，４６は「第１～第Ｎの電極」の一例であり、第２の容器３ｂの電極４１，４２，４３，４４，４５，４６は「第Ｎ＋１～第２Ｎの電極」の一例である。また、第１の集積回路装置４ａのパッド１８１，１８２，１８３，１８４，１８５，１８６は「第１～第Ｎのパッド」の一例であり、第２の集積回路装置４ｂのパッド２８１，２８２，２８３，２８４，２８５，２８６は「第Ｎ＋１～第２Ｎのパッド」の一例である。本実施形態では、整数Ｎは６である。

１－６．発振器の製造方法
図１８は、本実施形態の発振器の製造方法の手順の一例を示すフローチャート図である。例えば、不図示の製造装置が図１８の各手順を行う。

図１８の例では、工程Ｓ１において第１の発振器２ａが製造対象である場合、工程Ｓ２において、製造装置が、第１の振動子５ａと第１の集積回路装置４ａとを第１の容器３ａに収容して第１の発振器２ａを製造する。

次に、工程Ｓ３において第２の発振器２ｂが製造対象である場合、工程Ｓ４において、製造装置が、第２の振動子５ｂと第２の集積回路装置４ｂとを第２の容器３ｂに収容して第２の発振器２ｂを製造する。

図１９は、図１８の工程Ｓ２の詳細な手順の一例を示すフローチャート図である。

図１９の例では、まず、工程Ｓ２１において、製造装置が、第１の集積回路装置４ａのパッド１８１～１８６を、第１の容器３ａの電極４１～４６にそれぞれ接続する。

次に、工程Ｓ２２において、製造装置が、第１の振動子５ａの端子５５，５６を、第１の容器３ａの電極７５，７６にそれぞれ接続する。

次に、工程Ｓ２３において、製造装置が、第１の容器３ａに第１のリッド６ａを接合する。

次に、工程Ｓ２４において温度補償機能を有する第１の発振器２ａが製造対象である場合は、工程Ｓ２５において、製造装置が、温度補償データｃｍｐＤＴを作成する。工程Ｓ
２４において温度補償機能を有さない第１の発振器２ａが製造対象である場合は、製造装置は工程Ｓ２５を行わない。

次に、工程Ｓ２６において、製造装置が、温度補償回路１３６を動作させるか否かを設定する。具体的には、製造装置は、温度補償機能を有する第１の発振器２ａが製造対象である場合は、温度補償回路１３６を動作させるための温度補償機能設定ビットｃｍｐＥＮを不揮発性メモリー１６０に書き込み、温度補償機能を有さない第１の発振器２ａが製造対象である場合は、温度補償回路１３６を動作させないための温度補償機能設定ビットｃｍｐＥＮを不揮発性メモリー１６０に書き込む。

次に、工程Ｓ２７において、製造装置が、ＡＦＣ回路１３７を動作させるか否かを設定する。具体的には、製造装置は、周波数可変機能を有する第１の発振器２ａが製造対象である場合は、ＡＦＣ回路１３７を動作させるための周波数可変機能設定ビットａｆｃＥＮを不揮発性メモリー１６０に書き込み、周波数可変機能を有さない第１の発振器２ａが製造対象である場合は、ＡＦＣ回路１３７を動作させないための周波数可変機能設定ビットａｆｃＥＮを不揮発性メモリー１６０に書き込む。

最後、工程Ｓ２８において、製造装置が、出力回路１４０の出力タイプ、出力能力及び分周比を設定する。具体的には、製造装置は、出力タイプ、出力能力及び分周比が設定された出力設定データｏｕｔＤＴを不揮発性メモリー１６０に書き込む。

図２０は、図１８の工程Ｓ４の詳細な手順の一例を示すフローチャート図である。

図２０の例では、まず、工程Ｓ４１において、製造装置が、第２の集積回路装置４ｂのパッド２８１～２８６を、第２の容器３ｂの電極４１～４６にそれぞれ接続する。

次に、工程Ｓ４２において、製造装置が、第２の振動子５ｂの端子５５，５６を、第２の容器３ｂの電極７５，７６にそれぞれ接続する。

次に、工程Ｓ４３において、製造装置が、第２の容器３ｂに第２のリッド６ｂを接合する。

最後、工程Ｓ４４において、製造装置が、出力回路２４０の出力タイプ、出力能力及び分周比を設定する。具体的には、製造装置は、出力タイプ、出力能力及び分周比が設定された出力設定データｏｕｔＤＴを不揮発性メモリー２６０に書き込む。

なお、第１の発振器２ａと第２の発振器２ｂとは、同じ工場で製造されてもよいし、異なる工場で製造されてもよい。また、第１の発振器２ａと第２の発振器２ｂとは、同じ国で製造されてもよいし、異なる国で製造されてもよい。

１－７．作用効果
以上に説明したように、第１実施形態によれば、第１の振動子５ａと周波数制御回路１３０を有する第１の集積回路装置４ａとを第１の容器３ａに収容して第１の発振器２ａを製造し、第２の振動子５ｂと周波数制御回路を有さない第２の集積回路装置４ｂとを第２の容器３ｂに収容して第２の発振器２ｂを製造するので、周波数制御機能が異なる複数種類の発振器を製造することができる。また、第２の集積回路装置４ｂは周波数制御回路を有さないので、第２の発振器２ｂにおいて不要な周波数制御回路によって発振信号Ｖｏｕｔの特性が劣化するおそれが低減される。また、第１実施形態によれば、第１の容器３ａと第２の容器３ｂとが同一種類の容器であるので、第１の発振器２ａ又は第２の発振器２ｂの開発において、実装の条件出しの工数や容器の設計工数などが不要となり、複数種類
の発振器を効率的に製造することができる。

また、第１実施形態では、第１の集積回路装置４ａにおけるパッド１８１～１８６の相対的な位置関係と、第２の集積回路装置４ｂにおけるパッド２８１～２８６の相対的な位置関係とが同じである。したがって、第１実施形態によれば、パッド１８１～１８６を第１の容器３ａの電極４１～４６にそれぞれ接続する６個の位置と、パッド２８１～２８６を第２の容器３ｂの電極４１～４６にそれぞれ接続する６個の位置とを同じにすることができるので、電極４１～４６のサイズや形状の自由度が向上する。

また、第１実施形態では、第１の振動子５ａと第２の振動子５ｂとがサイズ及び形状が同じであり、第１の集積回路装置４ａと第２の集積回路装置４ｂとがサイズ及び形状が同じであるので、第１の容器３ａ及び第２の容器３ｂを最適なサイズにすることができる。

また、第１実施形態では、第２の集積回路装置４ｂの第２の領域Ａ２に、バイパスコンデンサーである容量素子２９１，２９２、平滑化コンデンサーである容量素子２１４、電流源２２７及びバンドギャップリファレンス回路２１１の少なくとも１つが、そのサイズを大きくして配置されている。したがって、第１実施形態によれば、第２の集積回路装置４ｂにおいて発振信号Ｖｏｕｔのノイズ低減効果が向上するので、第２の発振器２ｂの特性を向上させることができる。

また、第１実施形態によれば、第１の集積回路装置４ａの周波数制御回路１３０を除く各回路のレイアウトと第２の集積回路装置４ｂの各回路のレイアウトを共通化することが可能となり、第１の集積回路装置４ａ又は第２の集積回路装置４ｂの開発工数を短縮することができるので、第１の発振器２ａ又は第２の発振器２ｂの製造コストが低減される。

２．第２実施形態
以下、第２実施形態について、第１実施形態と同様の構成については同じ符号を付し、第１実施形態と同様の説明は省略又は簡略し、主として第１実施形態と異なる内容について説明する。

第２実施形態における第１の集積回路装置４ａの機能ブロック図は図２と同様であり、第２の集積回路装置４ｂの機能ブロック図は図８と同様であるため、その図示及び説明を省略する。また、第２実施形態における発振器の製造方法の手順の一例は、図１８～図２０と同様であるため、その図示及び説明を省略する。

第２実施形態では、第１の集積回路装置４ａ及び第２の集積回路装置４ｂのレイアウト配置が第１実施形態と異なる。また、第１の発振器２ａ及び第２の発振器２ｂの構造が第１実施形態と異なる。

図２１は、第２実施形態における第１の集積回路装置４ａのレイアウト配置の一例を示す図である。図２１の例では、第１の集積回路装置４ａは、平面視において、４つの辺１００ａ，１００ｂ，１００ｃ，１００ｄを有する矩形の半導体基板１００を有し、電源回路１１０、発振回路１２０、周波数制御回路１３０、出力回路１４０、ロジック回路１５０、不揮発性メモリー１６０、可変容量回路１７１，１７２及び容量素子１９１，１９２は、半導体基板１００に形成されている。

図２１の例では、電源回路１１０は、辺１００ｃ及び辺１００ｄに沿う矩形領域に配置されている。発振回路１２０は、辺１００ｂに沿う矩形領域に配置されている。出力回路１４０は、辺１００ａ及び辺１００ｄに沿う矩形領域に配置されている。ロジック回路１５０は、辺１００ｃに沿う矩形領域と出力回路１４０の配置領域を囲むＬ字型の領域とに
分割して配置されている。不揮発性メモリー１６０は、辺１００ｃに沿う矩形領域に配置されている。周波数制御回路１３０及び可変容量回路１７１，１７２は、電源回路１１０、発振回路１２０、出力回路１４０、ロジック回路１５０及び不揮発性メモリー１６０の配置領域以外の領域に配置されている。なお、図２１では図示が省略されているが、容量素子１９１，１９２は、半導体基板１００の空き領域に配置される。

ＶＤＤ端子である矩形状のパッド１８１は、出力回路１４０の配置領域において辺１００ａに沿って配置されている。ＶＳＳ端子である矩形状のパッド１８２は、電源回路１１０の配置領域において辺１００ｃ及び辺１００ｄに沿って配置されている。ＯＵＴ端子である矩形状のパッド１８３は、出力回路１４０の配置領域において辺１００ａ及び辺１００ｄに沿って配置されている。ＯＥ端子である矩形状のパッド１８４は、ロジック回路１５０及び不揮発性メモリー１６０の配置領域において辺１００ｃに沿って配置されている。ＸＯ端子である矩形状のパッド１８５及びＸＩ端子である矩形状のパッド１８６は、発振回路１２０の配置領域において辺１００ｂに沿って配置されている。

辺１００ａと辺１００ｂの交点を原点として、辺１００ａに沿う方向をｘ方向、辺１００ｂに沿う方向をｙ方向としたとき、パッド１８５の中心点のｘ座標の値とパッド１８６の中心点のｘ座標の値はともにｘ１１であり、パッド１８５の中心点のｙ座標の値ｙ１３はパッド１８６の中心点のｙ座標の値ｙ１２よりも大きい。パッド１８１の中心点のｘ座標の値とパッド１８４の中心点のｘ座標の値はともにｘ１１よりも大きいｘ１２であり、パッド１８３の中心点のｘ座標の値とパッド１８２の中心点のｘ座標の値はともにｘ１２よりも大きいｘ１３である。パッド１８１の中心点のｙ座標の値とパッド１８３の中心点のｙ座標の値はともにｙ１２よりも小さいｙ１１であり、パッド１８４の中心点のｙ座標の値とパッド１８２の中心点のｙ座標の値はともにｙ１３よりも大きいｙ１４である。

図２２は、第２実施形態における第２の集積回路装置４ｂのレイアウト配置の一例を示す図である。図２２の例では、第２の集積回路装置４ｂは、平面視において、４つの辺２００ａ，２００ｂ，２００ｃ，２００ｄを有する矩形の半導体基板２００を有し、電源回路２１０、発振回路２２０、出力回路２４０、ロジック回路２５０、不揮発性メモリー２６０及び容量素子２９１，２９２は、半導体基板２００に形成されている。

図２２の例では、電源回路２１０は、辺２００ｃ及び辺２００ｄに沿う矩形領域に配置されている。発振回路２２０は、辺２００ａ、辺２００ｂ及び辺２００ｃに沿う矩形領域に配置されている。出力回路２４０は、辺２００ａ及び辺２００ｄに沿う矩形領域に配置されている。ロジック回路２５０及び不揮発性メモリー２６０は、電源回路２１０、発振回路２２０及び出力回路２４０の配置領域以外の領域に配置されている。なお、図２２では図示が省略されているが、容量素子２９１，２９２は、半導体基板２００の空き領域に配置される。

ＶＤＤ端子である矩形状のパッド２８１は、出力回路２４０の配置領域において辺２００ａに沿って配置されている。ＶＳＳ端子である矩形状のパッド２８２は、電源回路２１０の配置領域において辺２００ｃ及び辺２００ｄに沿って配置されている。ＯＵＴ端子である矩形状のパッド２８３は、出力回路２４０の配置領域において辺２００ａ及び辺２００ｄに沿って配置されている。ＯＥ端子である矩形状のパッド２８４は、ロジック回路２５０及び不揮発性メモリー２６０の配置領域において辺２００ｃに沿って配置されている。ＸＯ端子である矩形状のパッド２８５は、発振回路２２０の配置領域において辺２００ｂ及び辺２００ｃに沿って配置されている。ＸＩ端子である矩形状のパッド２８６は、発振回路２２０の配置領域において辺２００ａ及び辺２００ｂに沿って配置されている。

辺２００ａと辺２００ｂの交点を原点として、辺２００ａに沿う方向をｘ方向、辺２０
０ｂに沿う方向をｙ方向としたとき、パッド２８５の中心点のｘ座標の値とパッド２８６の中心点のｘ座標の値はともにｘ２１であり、パッド２８１の中心点のｘ座標の値とパッド２８４の中心点のｘ座標の値はともにｘ２１よりも大きいｘ２２であり、パッド２８３の中心点のｘ座標の値とパッド２８２の中心点のｘ座標の値はともにｘ２２よりも大きいｘ２３である。パッド２８６の中心点のｙ座標の値、パッド２８１の中心点のｙ座標の値及びパッド２８３の中心点のｙ座標の値はともにｙ２１であり、パッド２８５の中心点のｙ座標の値、パッド２８４の中心点のｙ座標の値及びパッド２８２の中心点のｙ座標の値はともにｙ２１よりも大きいｙ２２である。

図２１及び図２２の例では、パッド１８１とパッド２８１はサイズ及び形状が同じであり、パッド１８２とパッド２８２はサイズ及び形状が同じであり、パッド１８３とパッド２８３はサイズ及び形状が同じであり、パッド１８４とパッド２８４はサイズ及び形状が同じであり、パッド１８５とパッド２８５はサイズ及び形状が同じであり、パッド１８６とパッド２８６はサイズ及び形状が同じである。

さらに、第１の集積回路装置４ａ及び第２の集積回路装置４ｂはサイズが異なるが、パッド１８１～１８６のパッドのｘ方向の相対的な位置関係と、パッド２８１～２８６のｘ方向の相対的な位置関係とが同じである。すなわち、対応する任意の２つのパッド、例えば、パッド１８１とパッド１８２の各中心点を原点と仮定したとき、パッド１８１～１８６の各中心点のｘ座標とパッド２８１～２８６の各中心点のｘ座標とが一致する。特に、図２１及び図２２の例では、パッド１８５，１８６の中心点のｘ座標の値ｘ１１とパッド２８５，２８６の中心点のｘ座標の値ｘ２１は等しく、パッド１８１，１８４の中心点のｘ座標の値ｘ１２とパッド２８１，２８４の中心点のｘ座標の値ｘ２２は等しく、パッド１８２，１８３の中心点のｘ座標の値ｘ１３とパッド２８２，２８３の中心点のｘ座標の値ｘ２３は等しい。また、パッド１８５の中心点のｙ座標の値ｙ１２とパッド１８６の中心点のｙ座標の値ｙ１１との差は、パッド２８５の中心点のｙ座標の値ｙ２２とパッド２８６の中心点のｙ座標の値ｙ２１との差と等しい。

また、電源回路１１０の配置領域と電源回路２１０の配置領域は、サイズ及び形状が同じであるか、ほぼ同じである。発振回路１２０の配置領域と発振回路２２０の配置領域は、サイズ及び形状が同じであるか、ほぼ同じである。出力回路１４０の配置領域と出力回路２４０の配置領域は、サイズ、形状及び位置が同じであるか、ほぼ同じである。ロジック回路１５０及び不揮発性メモリー１６０の配置領域とロジック回路１５０の残りの配置領域とを結合した領域と、ロジック回路２５０及び不揮発性メモリー２６０の配置領域は、サイズ及び形状が同じであるか、ほぼ同じである。したがって、これらの複数の回路の間を接続する複数の配線パターンの一部のレイアウトを共通化することができる。さらに、発振回路１２０と発振回路２２０、出力回路１４０と出力回路２４０、電源回路１１０と電源回路２１０、及びロジック回路１５０とロジック回路２５０の少なくとも一組は、回路構成が同じであってもよい。発振回路１２０と発振回路２２０を同じ回路構成とすれば両者のレイアウトを共通にすることができ、出力回路１４０と出力回路２４０を同じ回路構成とすれば両者のレイアウトを共通にすることができ、電源回路１１０と電源回路２１０を同じ回路構成とすれば両者のレイアウトを共通にすることができ、ロジック回路１５０とロジック回路２５０を同じ回路構成とすれば両者のレイアウトを共通にすることができる。したがって、第１の集積回路装置４ａ又は第２の集積回路装置４ｂの開発工数を短縮することができる。

また、本実施形態では、周波数制御回路１３０及び可変容量回路１７１，１７２は、発振回路１２０、出力回路１４０及び電源回路１１０のうちの２つの回路の間に位置する。そして、発振回路１２０と発振回路２２０とを対応させ、出力回路１４０と出力回路２４０とを対応させ、電源回路１１０と電源回路２１０とを対応させたとき、第１の集積回路
装置４ａの当該２つの回路に対応する第２の集積回路装置４ｂの２つの回路の間の距離は、第１の集積回路装置４ａの当該２つの回路の間の距離よりも小さい。図２１の例では、周波数制御回路１３０及び可変容量回路１７１，１７２は、出力回路１４０と電源回路１１０の２つの回路の間に位置するそして、図２１と図２２を比較すると、出力回路１４０に対応する出力回路２４０と電源回路１１０に対応する電源回路２１０の２つの回路の間の距離は、出力回路１４０と電源回路１１０の２つの回路の間の距離よりも小さい。すなわち、第２の集積回路装置４ｂは、周波数制御回路及び可変容量回路を含まないので、その配置領域が不要であり、その分だけ第１の集積回路装置４ａよりも小さくすることができる。また、第２の集積回路装置４ｂは、周波数制御回路を含まないので、周波数制御回路１３０を含む第１の集積回路装置４ａよりも消費電流が低減される。

第２実施形態における第１の発振器２ａ及び第２の発振器２ｂの斜視図及び断面図は、それぞれ図１５及び図１６と同様であるため、その図示及び説明を省略する。図２３は、第２実施形態における第１の発振器２ａの第１の容器３ａに形成された複数の電極を示す平面図である。図２４は、第２実施形態における第２の発振器２ｂの第２の容器３ｂに形成された複数の電極を示す平面図である。なお、図１６は、図２３又は図２４中のＡ－Ａ線における第１の発振器２ａ及び第２の発振器２ｂの断面図に相当する。

第２実施形態でも、第１実施形態と同様、第１の容器３ａ及び第２の容器３ｂは、同一種類の容器である。したがって、図２３及び図２４に示すように、第１の容器３ａに設けられた各電極４１，４２，４３，４４，４５，４６の形状及び第２の容器３ｂに設けられた各電極４１，４２，４３，４４，４５，４６の形状は同じである。さらに、第１の容器３ａにおける各電極４１，４２，４３，４４，４５，４６の位置及び第２の容器３ｂにおける各電極４１，４２，４３，４４，４５，４６の位置は同じである。

これに対して、図２１及び図２２に示したように、第１の集積回路装置４ａ及び第２の集積回路装置４ｂはサイズが異なり、第１の集積回路装置４ａにおける各パッド１８１～１８６の位置と、第２の集積回路装置４ｂにおける各パッド２８１～２８６の位置とが異なる。ただし、パッド１８１～１８６とパッド２８１～２８６とはｘ座標がそれぞれ同じであり、パッド１８５とパッド１８６とのｙ座標の差はパッド２８５とパッド２８６とのｙ座標の差と等しい。そのため、図２３又は図２４の電極４５，４６は、図１７の電極４５，４６とそれぞれ同じ形状であり、かつ、図２３又は図２４の電極４１～４４は、図１７の電極４１～４４に対して各先端部を、第１の集積回路装置４ａ及び第２の集積回路装置４ｂのｙ方向に沿って引き延ばした形状になっている。そして、図２３及び図２４においてそれぞれ破線で示すように、第１の集積回路装置４ａの各パッド１８５，１８６と第１の容器３ａの各電極４５，４６とが接合される各位置と、第２の集積回路装置４ｂの各パッド２８５，２８６と第２の容器３ｂの各電極４５，４６とが接合される各位置とは同じであり、第１の集積回路装置４ａの各パッド１８１～１８４と第１の容器３ａの各電極４１～４４とが接合される各位置と、第２の集積回路装置４ｂの各パッド２８１～２８４と第２の容器３ｂの各電極４１～４４とが接合される各位置とは異なる。すなわち、電極４１～４４の先端部をｙ方向に沿って引き延ばした形状とすることで、パッド１８１～１８６又はパッド２８１～２８６を電極４１～４６とそれぞれ接続することができる。そのため、第１の集積回路装置４ａ及び第２の集積回路装置４ｂは、同一種類である第１の容器３ａ及び第２の容器３ｂにそれぞれ実装することができる。したがって、第１の発振器２ａ及び第２の発振器２ｂの一方に対して、実装の条件出しの工数や容器の設計工数などが不要となり、第１の発振器２ａ及び第２の発振器２ｂの全体としての製造コストが低減される。

第２実施形態における第１の発振器２ａ及び第２の発振器２ｂのその他の構造は、第１実施形態と同様であるため、その説明を省略する。

以上に説明した第２実施形態によれば、第１実施形態と同様の効果が得られる。さらに、第２実施形態によれば、第２の集積回路装置４ｂを第１の集積回路装置４ａよりも小さくして安価にすることができるので、第２の発振器２ｂの製造コストが低減される。

３．第３実施形態
以下、第３実施形態について、第１実施形態又は第２実施形態と同様の構成については同じ符号を付し、第１実施形態又は第２実施形態と同様の説明は省略又は簡略し、主として第１実施形態及び第２実施形態と異なる内容について説明する。

第３実施形態における第１の集積回路装置４ａの機能ブロック図は図２と同様であり、第２の集積回路装置４ｂの機能ブロック図は図８と同様であるため、その図示及び説明を省略する。また、第３実施形態における発振器の製造方法の手順の一例は、図１８～図２０と同様であるため、その図示及び説明を省略する。

第３実施形態では、第１の集積回路装置４ａ及び第２の集積回路装置４ｂのレイアウト配置が第１実施形態及び第２実施形態と異なる。また、第１の発振器２ａ及び第２の発振器２ｂの構造が第１実施形態及び第２実施形態と異なる。

図２５は、第３実施形態における第１の集積回路装置４ａのレイアウト配置の一例を示す図である。図２５の例では、第１の集積回路装置４ａは、平面視において、４つの辺１００ａ，１００ｂ，１００ｃ，１００ｄを有する矩形の半導体基板１００を有し、電源回路１１０、発振回路１２０、周波数制御回路１３０、出力回路１４０、ロジック回路１５０、不揮発性メモリー１６０、可変容量回路１７１，１７２及び容量素子１９１，１９２は、半導体基板１００に形成されている。

図２５の例では、電源回路１１０は、辺１００ｄに沿う矩形領域に配置されている。発振回路１２０は、辺１００ａ及び辺１００ｂに沿う矩形領域に配置されている。出力回路１４０は、辺１００ａ及び辺１００ｄに沿う矩形領域に配置されている。周波数制御回路１３０及び可変容量回路１７１，１７２は、辺１００ｂ、辺１００ｃ及び辺１００ｄに沿う矩形領域に配置されている。ロジック回路１５０及び不揮発性メモリー１６０は、電源回路１１０、発振回路１２０、周波数制御回路１３０、出力回路１４０及び可変容量回路１７１，１７２の配置領域以外の領域に配置されている。なお、図２５では図示が省略されているが、容量素子１９１，１９２は、半導体基板１００の空き領域に配置される。

ＶＤＤ端子である矩形状のパッド１８１は、出力回路１４０の配置領域において辺１００ａに沿って配置されている。ＶＳＳ端子である矩形状のパッド１８２は、電源回路１１０の配置領域において辺１００ｄに沿って配置されている。ＯＵＴ端子である矩形状のパッド１８３は、出力回路１４０の配置領域において辺１００ａ及び辺１００ｄに沿って配置されている。ＯＥ端子である矩形状のパッド１８４は、ロジック回路１５０及び不揮発性メモリー１６０の配置領域において半導体基板１００の中心近くに配置されている。ＸＯ端子である矩形状のパッド１８５は、発振回路１２０の配置領域において辺１００ｂに沿って配置されている。ＸＩ端子である矩形状のパッド１８６は、発振回路１２０の配置領域において辺１００ａ及び辺１００ｂに沿って配置されている。

辺１００ａと辺１００ｂの交点を原点として、辺１００ａに沿う方向をｘ方向、辺１００ｂに沿う方向をｙ方向としたとき、パッド１８５の中心点のｘ座標の値とパッド１８６の中心点のｘ座標の値はともにｘ１１であり、パッド１８１の中心点のｘ座標の値とパッド１８４の中心点のｘ座標の値はともにｘ１１よりも大きいｘ１２であり、パッド１８３の中心点のｘ座標の値とパッド１８２の中心点のｘ座標の値はともにｘ１２よりも大きい
ｘ１３である。パッド１８６の中心点のｙ座標の値、パッド１８１の中心点のｙ座標の値及びパッド１８３の中心点のｙ座標の値はともにｙ１１であり、パッド１８５の中心点のｙ座標の値、パッド１８４の中心点のｙ座標の値及びパッド１８２の中心点のｙ座標の値はともにｙ１１よりも大きいｙ１２である。

図２６は、第３実施形態における第２の集積回路装置４ｂのレイアウト配置の一例を示す図である。図２６の例では、第２の集積回路装置４ｂは、平面視において、４つの辺２００ａ，２００ｂ，２００ｃ，２００ｄを有する矩形の半導体基板２００を有し、電源回路２１０、発振回路２２０、出力回路２４０、ロジック回路２５０、不揮発性メモリー２６０及び容量素子２９１，２９２は、半導体基板２００に形成されている。

図２６の例では、電源回路２１０は、辺２００ｃ及び辺２００ｄに沿う矩形領域に配置されている。発振回路２２０は、辺２００ａ、辺２００ｂ及び辺２００ｃに沿う矩形領域に配置されている。出力回路２４０は、辺２００ａ及び辺２００ｄに沿う矩形領域に配置されている。ロジック回路２５０及び不揮発性メモリー２６０は、電源回路２１０、発振回路２２０及び出力回路２４０の配置領域以外の領域に配置されている。なお、図２６では図示が省略されているが、容量素子２９１，２９２は、半導体基板２００の空き領域に配置される。

ＶＤＤ端子である矩形状のパッド２８１は、出力回路２４０の配置領域において辺２００ａに沿って配置されている。ＶＳＳ端子である矩形状のパッド２８２は、電源回路２１０の配置領域において辺２００ｃ及び辺２００ｄに沿って配置されている。ＯＵＴ端子である矩形状のパッド２８３は、出力回路２４０の配置領域において辺２００ａ及び辺２００ｄに沿って配置されている。ＯＥ端子である矩形状のパッド２８４は、ロジック回路２５０及び不揮発性メモリー２６０の配置領域において辺２００ｃに沿って配置されている。ＸＯ端子である矩形状のパッド２８５は、発振回路２２０の配置領域において辺２００ｂ及び辺２００ｃに沿って配置されている。ＸＩ端子である矩形状のパッド２８６は、発振回路２２０の配置領域において辺２００ａ及び辺２００ｂに沿って配置されている。

辺２００ａと辺２００ｂの交点を原点として、辺２００ａに沿う方向をｘ方向、辺２００ｂに沿う方向をｙ方向としたとき、パッド２８５の中心点のｘ座標の値とパッド２８６の中心点のｘ座標の値はともにｘ２１であり、パッド２８１の中心点のｘ座標の値とパッド２８４の中心点のｘ座標の値はともにｘ２１よりも大きいｘ２２であり、パッド２８３の中心点のｘ座標の値とパッド２８２の中心点のｘ座標の値はともにｘ２２よりも大きいｘ２３である。パッド２８６の中心点のｙ座標の値、パッド２８１の中心点のｙ座標の値及びパッド２８３の中心点のｙ座標の値はともにｙ２１であり、パッド２８５の中心点のｙ座標の値、パッド２８４の中心点のｙ座標の値及びパッド２８２の中心点のｙ座標の値はともにｙ２１よりも大きいｙ２２である。

図２５及び図２６の例では、パッド１８１とパッド２８１はサイズ及び形状が同じであり、パッド１８２とパッド２８２はサイズ及び形状が同じであり、パッド１８３とパッド２８３はサイズ及び形状が同じであり、パッド１８４とパッド２８４はサイズ及び形状が同じであり、パッド１８５とパッド２８５はサイズ及び形状が同じであり、パッド１８６とパッド２８６はサイズ及び形状が同じである。

さらに、第１の集積回路装置４ａ及び第２の集積回路装置４ｂはサイズが異なるが、パッド１８１～１８６の相対的な位置関係と、パッド２８１～２８６の相対的な位置関係とが同じである。すなわち、対応する任意の２つのパッド、例えば、パッド１８１とパッド１８２の各中心点を原点と仮定したとき、パッド１８１～１８６の各中心点の座標とパッド２８１～２８６の各中心点の座標とが一致する。特に、図２５及び図２６の例では、パ
ッド１８１の中心点の座標（ｘ１２，ｙ１１）とパッド２８１の中心点の座標（ｘ２２，ｙ２１）は等しく、パッド１８２の中心点の座標（ｘ１３，ｙ１４）とパッド２８２の中心点の座標（ｘ２３，ｙ２４）は等しく、パッド１８３の中心点の座標（ｘ１３，ｙ１１）とパッド２８３の中心点の座標（ｘ２３，ｙ２１）は等しく、パッド１８４の中心点の座標（ｘ１２，ｙ１４）とパッド２８４の中心点の座標（ｘ２２，ｙ２４）は等しく、パッド１８５の中心点の座標（ｘ１１，ｙ１３）とパッド２８５の中心点の座標（ｘ２１，ｙ２３）は等しく、パッド１８６の中心点の座標（ｘ１１，ｙ１２）とパッド２８６の中心点の座標（ｘ２１，ｙ２２）は等しい。すなわち、第１の集積回路装置４ａ及び第２の集積回路装置４ｂはサイズが異なるが、第１の集積回路装置４ａにおける各パッド１８１～１８６の位置と、第２の集積回路装置４ｂにおける各パッド２８１～２８６の位置とが同じである。

また、本実施形態では、周波数制御回路１３０及び可変容量回路１７１，１７２は、第１の集積回路装置４ａの辺に沿って配置されている。図２５の例では、周波数制御回路１３０及び可変容量回路１７１，１７２は、第１の集積回路装置４ａの半導体基板１００の辺１００ｃに沿って配置されている。そのため、第１の集積回路装置４ａにおいて、電源回路１１０、発振回路１２０、出力回路１４０、ロジック回路１５０及び不揮発性メモリー１６０を、周波数制御回路１３０及び可変容量回路１７１，１７２の配置領域以外の領域に、第２の集積回路装置４ｂにおける電源回路２１０、発振回路２２０、出力回路２４０、ロジック回路２５０及び不揮発性メモリー２６０と同様に配置することができる。これにより、図２５及び図２６の例では、電源回路１１０の配置領域と電源回路２１０の配置領域は、サイズ、形状及び位置が同じであるか、ほぼ同じである。発振回路１２０の配置領域と発振回路２２０の配置領域は、サイズ、形状及び位置が同じであるか、ほぼ同じである。出力回路１４０の配置領域と出力回路２４０の配置領域は、サイズ、形状及び位置が同じであるか、ほぼ同じである。ロジック回路１５０及び不揮発性メモリー１６０の配置領域とロジック回路２５０及び不揮発性メモリー２６０の配置領域は、サイズ、形状及び位置が同じであるか、ほぼ同じである。

さらに、発振回路１２０と発振回路２２０、出力回路１４０と出力回路２４０、電源回路１１０と電源回路２１０、及びロジック回路１５０とロジック回路２５０の少なくとも一組は、回路構成が同じであってもよい。発振回路１２０と発振回路２２０を同じ回路構成とすれば両者のレイアウトを共通にすることができ、出力回路１４０と出力回路２４０を同じ回路構成とすれば両者のレイアウトを共通にすることができ、電源回路１１０と電源回路２１０を同じ回路構成とすれば両者のレイアウトを共通にすることができ、ロジック回路１５０とロジック回路２５０を同じ回路構成とすれば両者のレイアウトを共通にすることができる。したがって、第１の集積回路装置４ａ又は第２の集積回路装置４ｂの開発工数を短縮することができる。

また、第２の集積回路装置４ｂは、周波数制御回路を含まないので、周波数制御回路１３０を含む第１の集積回路装置４ａよりも小さくすることができ、消費電流も低減される。

第３実施形態における第１の発振器２ａ及び第２の発振器２ｂの斜視図及び断面図は、それぞれ図１５及び図１６と同様であるため、その図示及び説明を省略する。図２７は、第３実施形態における第１の発振器２ａの第１の容器３ａに形成された複数の電極を示す平面図である。図２８は、第３実施形態における第２の発振器２ｂの第２の容器３ｂに形成された複数の電極を示す平面図である。なお、図１６は、図２７又は図２８中のＡ－Ａ線における第１の発振器２ａ及び第２の発振器２ｂの断面図に相当する。

第３実施形態でも、第１実施形態及び第２実施形態と同様、第１の容器３ａ及び第２の
容器３ｂは、同一種類の容器である。したがって、図２７及び図２８に示すように、第１の容器３ａに設けられた各電極４１，４２，４３，４４，４５，４６の形状及び第２の容器３ｂに設けられた各電極４１，４２，４３，４４，４５，４６の形状は同じである。さらに、第１の容器３ａにおける各電極４１，４２，４３，４４，４５，４６の位置及び第２の容器３ｂにおける各電極４１，４２，４３，４４，４５，４６の位置は同じである。また、図２５及び図２６に示したように、第１の集積回路装置４ａ及び第２の集積回路装置４ｂはサイズが異なるが、パッド１８１～１８６の相対的な位置関係と、パッド２８１～２８６の相対的な位置関係とが同じである。そのため、図２７及び図２８に示すように、第１の集積回路装置４ａの各パッド１８１～１８６と第１の容器３ａの各電極４１～４６とが接合される各位置と、第２の集積回路装置４ｂの各パッド２８１～２８６と第２の容器３ｂの各電極４１～４６とが接合される各位置とが同じである。すなわち、第１の集積回路装置４ａ及び第２の集積回路装置４ｂは、同一種類である第１の容器３ａ及び第２の容器３ｂにそれぞれ実装することができる。したがって、第１の発振器２ａ及び第２の発振器２ｂの一方に対して、実装の条件出しの工数や容器の設計工数などが不要となり、第１の発振器２ａ及び第２の発振器２ｂの全体としての製造コストが低減される。

また、第１の集積回路装置４ａが第１の容器３ａに接合される位置と第２の集積回路装置４ｂが第２の容器３ｂに接合される各位置が同じであるので、第１の容器３ａと第２の容器３ｂとを重ねて平面視したとき、第１の集積回路装置４ａの一部と第２の集積回路装置４ｂとが重なる。そして、図２５及び図２６の例によれば、発振回路１２０と発振回路２２０とは少なくとも一部が重なり合い、出力回路１４０と出力回路２４０とは少なくとも一部が重なり合い、電源回路１１０と電源回路２１０とは少なくとも一部が重なり合い、ロジック回路１５０とロジック回路２５０とは少なくとも一部が重なり合う。換言すれば、これらの複数の回路の各組について少なくとも一部が重なり合うように配置することにより、第１の集積回路装置４ａのレイアウトと第２の集積回路装置４ｂのレイアウトを多くの部分で共通化することが可能となり、第１の集積回路装置４ａ又は第２の集積回路装置４ｂの開発工数を短縮することができる。

第３実施形態における第１の発振器２ａ及び第２の発振器２ｂのその他の構造は、第１実施形態及び第２実施形態と同様であるため、その説明を省略する。

以上に説明した第３実施形態によれば、第２実施形態と同様の効果が得られる。さらに、第３実施形態では、周波数制御回路１３０が半導体基板１００の辺１００ｃに沿って配置されているので、第１の集積回路装置４ａの周波数制御回路１３０以外の各回路のレイアウトと第２の集積回路装置４ｂの各回路のレイアウトを共通化しやすい。したがって、第３実施形態によれば、第１の集積回路装置４ａ又は第２の集積回路装置４ｂの開発工数を短縮することができるので、第１の発振器２ａ又は第２の発振器２ｂの製造コストが低減される。

４．第４実施形態
以下、第４実施形態について、第１実施形態～第３実施形態のいずれかと同様の構成については同じ符号を付し、第１実施形態～第３実施形態のいずれかと同様の説明は省略又は簡略し、主として第１実施形態～第３実施形態のいずれとも異なる内容について説明する。

第４実施形態における第１の集積回路装置４ａの機能ブロック図は図２と同様であり、第２の集積回路装置４ｂの機能ブロック図は図８と同様であるため、その図示及び説明を省略する。また、第４実施形態における発振器の製造方法の手順の一例は、図１８～図２０と同様であるため、その図示及び説明を省略する。

第４実施形態では、第１の集積回路装置４ａ及び第２の集積回路装置４ｂのレイアウト配置が第１実施形態～第３実施形態と異なる。また、第１の発振器２ａ及び第２の発振器２ｂの構造が第１実施形態～第３実施形態と異なる。

図２９は、第４実施形態における第１の集積回路装置４ａのレイアウト配置の一例を示す図である。図２９の例では、第１の集積回路装置４ａは、平面視において、４つの辺１００ａ，１００ｂ，１００ｃ，１００ｄを有する矩形の半導体基板１００を有し、電源回路１１０、発振回路１２０、周波数制御回路１３０、出力回路１４０、ロジック回路１５０、不揮発性メモリー１６０、可変容量回路１７１，１７２及び容量素子１９１，１９２は、半導体基板１００に形成されている。

図２９の例では、周波数制御回路１３０及び可変容量回路１７１，１７２は、辺１００ａ、辺１００ｂ及び辺１００ｄに沿う矩形領域と、辺１００ｂ、辺１００ｃ及び辺１００ｄに沿う矩形領域とに分割して配置されている。そして、電源回路１１０、発振回路１２０、出力回路１４０、ロジック回路１５０及び不揮発性メモリー１６０は、周波数制御回路１３０及び可変容量回路１７１，１７２が配置される２つの矩形領域の間に配置されている。具体的には、電源回路１１０は、辺１００ｄに沿う矩形領域に配置されている。発振回路１２０は、辺１００ｂに沿う矩形領域に配置されている。出力回路１４０の配置領域と周波数制御回路１３０及び可変容量回路１７１，１７２の配置領域との間の矩形領域に配置されている。ロジック回路１５０及び不揮発性メモリー１６０は、電源回路１１０、発振回路１２０、周波数制御回路１３０、出力回路１４０及び可変容量回路１７１，１７２の配置領域以外の領域に配置されている。なお、図２９では図示が省略されているが、容量素子１９１，１９２は、半導体基板１００の空き領域に配置される。

ＶＤＤ端子である矩形状のパッド１８１は、出力回路１４０の配置領域において半導体基板１００の中央部に配置されている。ＶＳＳ端子である矩形状のパッド１８２は、電源回路１１０の配置領域において辺１００ｄに沿って配置されている。ＯＵＴ端子である矩形状のパッド１８３は、出力回路１４０の配置領域において辺１００ｄに沿って配置されている。ＯＥ端子である矩形状のパッド１８４は、ロジック回路１５０及び不揮発性メモリー１６０の配置領域において半導体基板１００の中央部に配置されている。ＸＯ端子である矩形状のパッド１８５及びＸＩ端子である矩形状のパッド１８６は、発振回路１２０の配置領域において辺１００ｂに沿って配置されている。

辺１００ａと辺１００ｂの交点を原点として、辺１００ａに沿う方向をｘ方向、辺１００ｂに沿う方向をｙ方向としたとき、パッド１８５の中心点のｘ座標の値とパッド１８６の中心点のｘ座標の値はともにｘ１１であり、パッド１８１の中心点のｘ座標の値とパッド１８４の中心点のｘ座標の値はともにｘ１１よりも大きいｘ１２であり、パッド１８３の中心点のｘ座標の値とパッド１８２の中心点のｘ座標の値はともにｘ１２よりも大きいｘ１３である。パッド１８６の中心点のｙ座標の値、パッド１８１の中心点のｙ座標の値及びパッド１８３の中心点のｙ座標の値はともにｙ１１であり、パッド１８５の中心点のｙ座標の値、パッド１８４の中心点のｙ座標の値及びパッド１８２の中心点のｙ座標の値はともにｙ１１よりも大きいｙ１２である。

図３０は、第４実施形態における第２の集積回路装置４ｂのレイアウト配置の一例を示す図である。図３０の例では、第２の集積回路装置４ｂは、平面視において、４つの辺２００ａ，２００ｂ，２００ｃ，２００ｄを有する矩形の半導体基板２００を有し、電源回路２１０、発振回路２２０、出力回路２４０、ロジック回路２５０、不揮発性メモリー２６０及び容量素子２９１，２９２は、半導体基板２００に形成されている。

図３０の例では、電源回路２１０は、辺２００ｃ及び辺２００ｄに沿う矩形領域に配置
されている。発振回路２２０は、辺２００ａ、辺２００ｂ及び辺２００ｃに沿う矩形領域に配置されている。出力回路２４０は、辺２００ａ及び辺２００ｄに沿う矩形領域に配置されている。ロジック回路２５０及び不揮発性メモリー２６０は、電源回路２１０、発振回路２２０及び出力回路２４０の配置領域以外の領域に配置されている。なお、図３０では図示が省略されているが、容量素子２９１，２９２は、半導体基板２００の空き領域に配置される。

ＶＤＤ端子である矩形状のパッド２８１は、出力回路２４０の配置領域において辺２００ａに沿って配置されている。ＶＳＳ端子である矩形状のパッド２８２は、電源回路２１０の配置領域において辺２００ｃ及び辺２００ｄに沿って配置されている。ＯＵＴ端子である矩形状のパッド２８３は、出力回路２４０の配置領域において辺２００ａ及び辺２００ｄに沿って配置されている。ＯＥ端子である矩形状のパッド２８４は、ロジック回路２５０及び不揮発性メモリー２６０の配置領域において辺２００ｃに沿って配置されている。ＸＯ端子である矩形状のパッド２８５は、発振回路２２０の配置領域において辺２００ｂ及び辺２００ｃに沿って配置されている。ＸＩ端子である矩形状のパッド２８６は、発振回路２２０の配置領域において辺２００ａ及び辺２００ｂに沿って配置されている。

辺２００ａと辺２００ｂの交点を原点として、辺２００ａに沿う方向をｘ方向、辺２００ｂに沿う方向をｙ方向としたとき、パッド２８５の中心点のｘ座標の値とパッド２８６の中心点のｘ座標の値はともにｘ２１であり、パッド２８１の中心点のｘ座標の値とパッド２８４の中心点のｘ座標の値はともにｘ２１よりも大きいｘ２２であり、パッド２８３の中心点のｘ座標の値とパッド２８２の中心点のｘ座標の値はともにｘ２２よりも大きいｘ２３である。パッド２８６の中心点のｙ座標の値、パッド２８１の中心点のｙ座標の値及びパッド２８３の中心点のｙ座標の値はともにｙ２１であり、パッド２８５の中心点のｙ座標の値、パッド２８４の中心点のｙ座標の値及びパッド２８２の中心点のｙ座標の値はともにｙ２１よりも大きいｙ２２である。

図２９及び図３０の例では、パッド１８１とパッド２８１はサイズ及び形状が同じであり、パッド１８２とパッド２８２はサイズ及び形状が同じであり、パッド１８３とパッド２８３はサイズ及び形状が同じであり、パッド１８４とパッド２８４はサイズ及び形状が同じであり、パッド１８５とパッド２８５はサイズ及び形状が同じであり、パッド１８６とパッド２８６はサイズ及び形状が同じである。

さらに、第１の集積回路装置４ａ及び第２の集積回路装置４ｂはサイズが異なるが、パッド１８１～１８６の相対的な位置関係と、パッド２８１～２８６の相対的な位置関係とが同じである。すなわち、対応する任意の２つのパッド、例えば、パッド１８１とパッド１８２の各中心点を原点と仮定したとき、パッド１８１～１８６の各中心点の座標とパッド２８１～２８６の各中心点の座標とが一致する。特に、図２９及び図３０の例では、パッド１８５，１８６の中心点のｘ座標の値ｘ１１とパッド２８５，２８６の中心点のｘ座標の値ｘ２１は等しく、パッド１８１，１８４の中心点のｘ座標の値ｘ１２とパッド２８１，２８４の中心点のｘ座標の値ｘ２２は等しく、パッド１８２，１８３の中心点のｘ座標の値ｘ１３とパッド２８２，２８３の中心点のｘ座標の値ｘ２３は等しい。また、パッド１８２，１８４，１８５の中心点のｙ座標の値ｙ１２とパッド１８１，１８３，１８６の中心点のｙ座標の値ｙ１１との差は、パッド２８２，２８４，２８５の中心点のｙ座標の値ｙ２２とパッド２８１，２８３，２８６の中心点のｙ座標の値ｙ２１との差と等しい。

また、本実施形態では、周波数制御回路１３０及び可変容量回路１７１，１７２は、第１の集積回路装置４ａの第１の辺に沿う領域と、第１の辺と対向する第２の辺に沿う領域とに分割して配置されている。図２９の例では、周波数制御回路１３０及び可変容量回路
１７１，１７２は、第１の集積回路装置４ａの半導体基板１００の辺１００ａに沿う矩形領域と、半導体基板１００の辺１００ａと対向する辺１００ｃに沿う矩形領域とに分割して配置されている。そのため、第１の集積回路装置４ａにおいて、電源回路１１０、発振回路１２０、出力回路１４０、ロジック回路１５０及び不揮発性メモリー１６０を、周波数制御回路１３０及び可変容量回路１７１，１７２が分割して配置される２つの領域の間の領域に、第２の集積回路装置４ｂにおける電源回路２１０、発振回路２２０、出力回路２４０、ロジック回路２５０及び不揮発性メモリー２６０と同様に配置することができる。これにより、図２９及び図３０の例では、電源回路１１０の配置領域と電源回路２１０の配置領域は、サイズ及び形状が同じであるか、ほぼ同じである。発振回路１２０の配置領域と発振回路２２０の配置領域は、サイズ及び形状が同じであるか、ほぼ同じである。出力回路１４０の配置領域と出力回路２４０の配置領域は、サイズ及び形状が同じであるか、ほぼ同じである。ロジック回路１５０及び不揮発性メモリー１６０の配置領域とロジック回路２５０及び不揮発性メモリー２６０の配置領域は、サイズ及び形状が同じであるか、ほぼ同じである。

さらに、発振回路１２０と発振回路２２０、出力回路１４０と出力回路２４０、電源回路１１０と電源回路２１０、及びロジック回路１５０とロジック回路２５０の少なくとも一組は、回路構成が同じであってもよい。発振回路１２０と発振回路２２０を同じ回路構成とすれば両者のレイアウトを共通にすることができ、出力回路１４０と出力回路２４０を同じ回路構成とすれば両者のレイアウトを共通にすることができ、電源回路１１０と電源回路２１０を同じ回路構成とすれば両者のレイアウトを共通にすることができ、ロジック回路１５０とロジック回路２５０を同じ回路構成とすれば両者のレイアウトを共通にすることができる。したがって、第１の集積回路装置４ａ又は第２の集積回路装置４ｂの開発工数を短縮することができる。

また、第２の集積回路装置４ｂは、周波数制御回路を含まないので、周波数制御回路１３０を含む第１の集積回路装置４ａよりも小さくすることができ、消費電流も低減される。

第４実施形態における第１の発振器２ａ及び第２の発振器２ｂの斜視図及び断面図は、それぞれ図１５及び図１６と同様であるため、その図示及び説明を省略する。図３１は、第４実施形態における第１の発振器２ａの第１の容器３ａに形成された複数の電極を示す平面図である。図３２は、第４実施形態における第２の発振器２ｂの第２の容器３ｂに形成された複数の電極を示す平面図である。なお、図１６は、図３１又は図３２中のＡ－Ａ線における第１の発振器２ａ及び第２の発振器２ｂの断面図に相当する。

第４実施形態でも、第１実施形態及～第３実施形態と同様、第１の容器３ａ及び第２の容器３ｂは、同一種類の容器である。したがって、図３１及び図３２に示すように、第１の容器３ａに設けられた各電極４１，４２，４３，４４，４５，４６の形状及び第２の容器３ｂに設けられた各電極４１，４２，４３，４４，４５，４６の形状は同じである。さらに、第１の容器３ａにおける各電極４１，４２，４３，４４，４５，４６の位置及び第２の容器３ｂにおける各電極４１，４２，４３，４４，４５，４６の位置は同じである。また、図２９及び図３０に示したように、第１の集積回路装置４ａ及び第２の集積回路装置４ｂはサイズが異なるが、パッド１８１～１８６の相対的な位置関係と、パッド２８１～２８６の相対的な位置関係とが同じである。そのため、図３１及び図３２に示すように、第１の集積回路装置４ａの各パッド１８１～１８６と第１の容器３ａの各電極４１～４６とが接合される各位置と、第２の集積回路装置４ｂの各パッド２８１～２８６と第２の容器３ｂの各電極４１～４６とが接合される各位置とが同じである。すなわち、第１の集積回路装置４ａ及び第２の集積回路装置４ｂは、同一種類である第１の容器３ａ及び第２の容器３ｂにそれぞれ実装することができる。したがって、第１の発振器２ａ及び第２の
発振器２ｂの一方に対して、実装の条件出しの工数や容器の設計工数などが不要となり、第１の発振器２ａ及び第２の発振器２ｂの全体としての製造コストが低減される。

また、第１の集積回路装置４ａが第１の容器３ａに接合される位置と第２の集積回路装置４ｂが第２の容器３ｂに接合される各位置が同じであるので、第１の容器３ａと第２の容器３ｂとを重ねて平面視したとき、第１の集積回路装置４ａの一部と第２の集積回路装置４ｂとが重なる。そして、図２９及び図３０の例によれば、発振回路１２０と発振回路２２０とは少なくとも一部が重なり合い、出力回路１４０と出力回路２４０とは少なくとも一部が重なり合い、電源回路１１０と電源回路２１０とは少なくとも一部が重なり合い、ロジック回路１５０とロジック回路２５０とは少なくとも一部が重なり合う。換言すれば、これらの複数の回路の各組について少なくとも一部が重なり合うように配置することにより、第１の集積回路装置４ａのレイアウトと第２の集積回路装置４ｂのレイアウトを多くの部分で共通化することが可能となり、第１の集積回路装置４ａ又は第２の集積回路装置４ｂの開発工数を短縮することができる。

第４実施形態における第１の発振器２ａ及び第２の発振器２ｂのその他の構造は、第１実施形態～第３実施形態と同様であるため、その説明を省略する。

以上に説明した第４実施形態によれば、第２実施形態と同様の効果が得られる。さらに、第４実施形態では、周波数制御回路１３０が、半導体基板１００の辺１００ａに沿う領域と、辺１００ａと対向する辺１００ｃに沿う領域とに分割して配置されているので、第１の集積回路装置４ａの周波数制御回路１３０以外の各回路のレイアウトと第２の集積回路装置４ｂの各回路のレイアウトを共通化しやすい。したがって、第４実施形態によれば、第１の集積回路装置４ａ又は第２の集積回路装置４ｂの開発工数を短縮することができるので、第１の発振器２ａ又は第２の発振器２ｂの製造コストが低減される。

５．第５実施形態
以下、第５実施形態について、第１実施形態～第４実施形態のいずれかと同様の構成については同じ符号を付し、第１実施形態～第４実施形態のいずれかと同様の説明は省略又は簡略し、主として第１実施形態～第４実施形態のいずれとも異なる内容について説明する。

第５実施形態における第１の集積回路装置４ａの機能ブロック図は図２と同様であり、第２の集積回路装置４ｂの機能ブロック図は図８と同様であるため、その図示及び説明を省略する。また、第５実施形態における発振器の製造方法の手順の一例は、図１８～図２０と同様であるため、その図示及び説明を省略する。

第５実施形態では、第１の集積回路装置４ａ及び第２の集積回路装置４ｂのレイアウト配置が第１実施形態～第４実施形態と異なる。また、第１の発振器２ａ及び第２の発振器２ｂの構造が第１実施形態～第４実施形態と異なる。

図３３は、第５実施形態における第１の集積回路装置４ａのレイアウト配置の一例を示す図である。図３３の例では、第１の集積回路装置４ａは、平面視において、４つの辺１００ａ，１００ｂ，１００ｃ，１００ｄを有する矩形の半導体基板１００を有し、電源回路１１０、発振回路１２０、周波数制御回路１３０、出力回路１４０、ロジック回路１５０、不揮発性メモリー１６０、可変容量回路１７１，１７２及び容量素子１９１，１９２は、半導体基板１００に形成されている。

図３３の例では、周波数制御回路１３０及び可変容量回路１７１，１７２は、辺１００ａ、辺１００ｂ及び辺１００ｄに沿う矩形領域と、辺１００ｂ、辺１００ｃ及び辺１００
ｄに沿う矩形領域とに分割して配置されている。そして、電源回路１１０、発振回路１２０、出力回路１４０、ロジック回路１５０及び不揮発性メモリー１６０は、周波数制御回路１３０及び可変容量回路１７１，１７２が配置される２つの矩形領域の間に配置されている。具体的には、ロジック回路１５０及び不揮発性メモリー１６０は、辺１００ｂに沿う矩形領域に配置されている。電源回路１１０は、辺１００ｄに矩形領域に配置されている。出力回路１４０は、辺１００ｄに沿う、電源回路１１０の配置領域と離間した矩形領域に配置されている。発振回路１２０は、電源回路１１０の配置領域と出力回路１４０の配置領域とロジック回路１５０及び不揮発性メモリー１６０の配置領域との間の凸状の領域に配置されている。なお、図３３では図示が省略されているが、容量素子１９１，１９２は、半導体基板１００の空き領域に配置される。

ＶＤＤ端子である矩形状のパッド１８１及びＯＥ端子である矩形状のパッド１８４は、ロジック回路１５０及び不揮発性メモリー１６０の配置領域において辺１００ｂに沿って配置されている。ＶＳＳ端子である矩形状のパッド１８２は、電源回路１１０の配置領域において辺１００ｄに沿って配置されている。ＯＵＴ端子である矩形状のパッド１８３は、出力回路１４０の配置領域において辺１００ｄに沿って配置されている。ＸＯ端子である矩形状のパッド１８５及びＸＩ端子である矩形状のパッド１８６は、発振回路１２０の配置領域において半導体基板１００の中央部に配置されている。

辺１００ａと辺１００ｂの交点を原点として、辺１００ａに沿う方向をｘ方向、辺１００ｂに沿う方向をｙ方向としたとき、パッド１８４の中心点のｘ座標の値とパッド１８１の中心点のｘ座標の値はともにｘ１１であり、パッド１８５の中心点のｘ座標の値とパッド１８６の中心点のｘ座標の値はともにｘ１１よりも大きいｘ１２であり、パッド１８２の中心点のｘ座標の値とパッド１８３の中心点のｘ座標の値はともにｘ１２よりも大きいｘ１３である。パッド１８４の中心点のｙ座標の値、パッド１８５の中心点のｙ座標の値及びパッド１８２の中心点のｙ座標の値はともにｙ１１であり、パッド１８１の中心点のｙ座標の値、パッド１８６の中心点のｙ座標の値及びパッド１８３の中心点のｙ座標の値はともにｙ１１よりも大きいｙ１２である。

図３４は、第５実施形態における第２の集積回路装置４ｂのレイアウト配置の一例を示す図である。図３４の例では、第２の集積回路装置４ｂは、平面視において、４つの辺２００ａ，２００ｂ，２００ｃ，２００ｄを有する矩形の半導体基板２００を有し、電源回路２１０、発振回路２２０、出力回路２４０、ロジック回路２５０、不揮発性メモリー２６０及び容量素子２９１，２９２は、半導体基板２００に形成されている。

図３４の例では、電源回路２１０は、辺２００ａ及び辺２００ｄに沿う矩形領域に配置されている。出力回路２４０は、辺２００ｃ及び辺２００ｄに沿う矩形領域に配置されている。ロジック回路２５０及び不揮発性メモリー２６０は、辺２００ａ、辺２００ｂ及び辺２００ｃに沿う矩形領域に配置されている。発振回路２２０は、電源回路２１０の配置領域と出力回路２４０の配置領域とロジック回路２５０及び不揮発性メモリー２６０の配置領域との間の凸状の領域に配置されている。なお、図３４では図示が省略されているが、容量素子２９１，２９２は、半導体基板２００の空き領域に配置される。

ＶＤＤ端子である矩形状のパッド２８１は、ロジック回路２５０及び不揮発性メモリー２６０の配置領域において辺２００ｂ及び辺２００ｃに沿って配置されている。ＶＳＳ端子である矩形状のパッド１８２は、電源回路１１０の配置領域において辺２００ａ及び辺１００ｄに沿って配置されている。ＯＵＴ端子である矩形状のパッド１８３は、出力回路１４０の配置領域において辺２００ｃ及び辺１００ｄに沿って配置されている。ＯＥ端子である矩形状のパッド２８４は、ロジック回路２５０及び不揮発性メモリー２６０の配置領域において辺２００ａ及び辺２００ｂに沿って配置されている。ＸＯ端子である矩形状
のパッド２８５は、発振回路２２０の配置領域において辺２００ａに沿って配置されている。ＸＩ端子である矩形状のパッド２８６は、発振回路２２０の配置領域において辺２００ｃに沿って配置されている。

辺２００ａと辺２００ｂの交点を原点として、辺２００ａに沿う方向をｘ方向、辺２００ｂに沿う方向をｙ方向としたとき、パッド２８４の中心点のｘ座標の値とパッド２８１の中心点のｘ座標の値はともにｘ２１であり、パッド２８５の中心点のｘ座標の値とパッド２８６の中心点のｘ座標の値はともにｘ２１よりも大きいｘ２２であり、パッド２８２の中心点のｘ座標の値とパッド２８３の中心点のｘ座標の値はともにｘ２２よりも大きいｘ２３である。パッド２８４の中心点のｙ座標の値、パッド２８５の中心点のｙ座標の値及びパッド２８２の中心点のｙ座標の値はともにｙ２１であり、パッド２８１の中心点のｙ座標の値、パッド２８６の中心点のｙ座標の値及びパッド２８３の中心点のｙ座標の値はともにｙ２１よりも大きいｙ２２である。

図３３及び図３４の例では、パッド１８１とパッド２８１はサイズ及び形状が同じであり、パッド１８２とパッド２８２はサイズ及び形状が同じであり、パッド１８３とパッド２８３はサイズ及び形状が同じであり、パッド１８４とパッド２８４はサイズ及び形状が同じであり、パッド１８５とパッド２８５はサイズ及び形状が同じであり、パッド１８６とパッド２８６はサイズ及び形状が同じである。

さらに、第１の集積回路装置４ａ及び第２の集積回路装置４ｂはサイズが異なるが、パッド１８１～１８６の相対的な位置関係と、パッド２８１～２８６の相対的な位置関係とが同じである。すなわち、対応する任意の２つのパッド、例えば、パッド１８１とパッド１８２の各中心点を原点と仮定したとき、パッド１８１～１８６の各中心点の座標とパッド２８１～２８６の各中心点の座標とが一致する。特に、図３３及び図３４の例では、パッド１８１，１８４の中心点のｘ座標の値ｘ１１とパッド２８１，２８４の中心点のｘ座標の値ｘ２１は等しく、パッド１８５，１８６の中心点のｘ座標の値ｘ１２とパッド２８５，２８６の中心点のｘ座標の値ｘ２２は等しく、パッド１８２，１８３の中心点のｘ座標の値ｘ１３とパッド２８２，２８３の中心点のｘ座標の値ｘ２３は等しい。また、パッド１８１，１８３，１８６の中心点のｙ座標の値ｙ１２とパッド１８２，１８４，１８５の中心点のｙ座標の値ｙ１１との差は、パッド２８１，２８３，２８６の中心点のｙ座標の値ｙ２２とパッド２８２，２８４，２８５の中心点のｙ座標の値ｙ２１との差と等しい。

また、本実施形態では、周波数制御回路１３０及び可変容量回路１７１，１７２は、第１の集積回路装置４ａの第１の辺に沿う領域と、第１の辺と対向する第２の辺に沿う領域とに分割して配置されている。図３３の例では、周波数制御回路１３０及び可変容量回路１７１，１７２は、第１の集積回路装置４ａの半導体基板１００の辺１００ａに沿う矩形領域と、半導体基板１００の辺１００ａと対向する辺１００ｃに沿う矩形領域とに分割して配置されている。そのため、第１の集積回路装置４ａにおいて、電源回路１１０、発振回路１２０、出力回路１４０、ロジック回路１５０及び不揮発性メモリー１６０を、周波数制御回路１３０及び可変容量回路１７１，１７２が分割して配置される２つの領域の間の領域に、第２の集積回路装置４ｂにおける電源回路２１０、発振回路２２０、出力回路２４０、ロジック回路２５０及び不揮発性メモリー２６０と同様に配置することができる。これにより、図３３及び図３４の例では、電源回路１１０の配置領域と電源回路２１０の配置領域は、サイズ及び形状が同じであるか、ほぼ同じである。発振回路１２０の配置領域と発振回路２２０の配置領域は、サイズ及び形状が同じであるか、ほぼ同じである。出力回路１４０の配置領域と出力回路２４０の配置領域は、サイズ及び形状が同じであるか、ほぼ同じである。ロジック回路１５０及び不揮発性メモリー１６０の配置領域とロジック回路２５０及び不揮発性メモリー２６０の配置領域は、サイズ及び形状が同じである
か、ほぼ同じである。

さらに、発振回路１２０と発振回路２２０、出力回路１４０と出力回路２４０、電源回路１１０と電源回路２１０、及びロジック回路１５０とロジック回路２５０の少なくとも一組は、回路構成が同じであってもよい。発振回路１２０と発振回路２２０を同じ回路構成とすれば両者のレイアウトを共通にすることができ、出力回路１４０と出力回路２４０を同じ回路構成とすれば両者のレイアウトを共通にすることができ、電源回路１１０と電源回路２１０を同じ回路構成とすれば両者のレイアウトを共通にすることができ、ロジック回路１５０とロジック回路２５０を同じ回路構成とすれば両者のレイアウトを共通にすることができる。したがって、第１の集積回路装置４ａ又は第２の集積回路装置４ｂの開発工数を短縮することができる。

また、第２の集積回路装置４ｂは、周波数制御回路を含まないので、周波数制御回路１３０を含む第１の集積回路装置４ａよりも小さくすることができ、消費電流も低減される。

第５実施形態における第１の発振器２ａ及び第２の発振器２ｂの斜視図は、図１５と同様であるため、その図示及び説明を省略する。図３５は、第５実施形態における第１の発振器２ａ及び第２の発振器２ｂの断面図である。図３６は、第５実施形態における第１の容器３ａ及び第２の容器３ｂの基板３１の第１面３１ａに形成された複数の電極を示す平面図である。図３７は、第５実施形態における第１の容器３ａの基板３１の第２面３１ｂに形成された複数の電極を示す平面図である。図３８は、第５実施形態における第２の容器３ｂの基板３１の第２面３１ｂに形成された複数の電極を示す平面図である。なお、図３５は、図３６及び図３７又は図３８中のＡ－Ａ線における第１の発振器２ａ及び第２の発振器２ｂの断面図に相当する。

図１５及び図３５に示すように、第１の発振器２ａは、第１の集積回路装置４ａと、第１の振動子５ａと、第１の集積回路装置４ａと第１の振動子５ａとを収容する第１の容器３ａと、第１の振動子５ａを収容した収容空間７を気密封止する第１のリッド６ａと、を有する。同様に、第２の発振器２ｂは、第２の集積回路装置４ｂと、第２の振動子５ｂと、第２の集積回路装置４ｂと第２の振動子５ｂとを収容する第２の容器３ｂと、第２の振動子５ｂを収容した収容空間７を気密封止する第２のリッド６ｂと、を有する。

第１の振動子５ａ及び第２の振動子５ｂは、例えば、水晶を基材とするＡＴカット水晶振動子であり、外形形状や外形寸法に起因する共振周波数で発振し、所望の周波数で発振する。本実施形態では、第１の振動子５ａ及び第２の振動子５ｂは、同一種類であって、サイズ、形状及び各端子の位置が同じである。ただし、第１の振動子５ａ及び第２の振動子５ｂは、それぞれ同一種類の第１の容器３ａ及び第２の容器３ｂに収容可能である限りにおいて、異なる種類であって、サイズ、形状及び各端子の位置の少なくとも一方が異なってもよい。

第１の容器３ａ及び第２の容器３ｂは、セラミック等からなり、図３５及び図３６に示すように、第１枠基板３２と、基板３１と、第２枠基板３３とを積層することで構成されている。

図３５、図３６に示すように、基板３１の第１面３１ａには、電極７５，７６が設けられている。そして、図３６において一点鎖線で示すように、第１の振動子５ａ又は第２の振動子５ｂの各端子５５，５６と、基板３１の第１面３１ａに設けられた各電極７５，７６とが、導電性接着剤や金バンプ等の接合部材６２を介して電気的及び機械的に接続されている。

また、図３５、図３７及び図３８に示すように、基板３１の第２面３１ｂには、電極４１，４２，４３，４４，４５，４６が設けられている。基板３１の第１面３１ａに設けられた各電極７５，７６と、基板３１の第２面３１ｂに設けられた各電極４５，４６とは、図示しない各配線によって電気的に接続されている。

そして、図３７において破線で示すように、図３３に示した第１の集積回路装置４ａの各パッド１８１，１８２，１８３，１８４，１８５，１８６と、基板３１の第１面３１ａに設けられた各電極４１，４２，４３，４４，４５，４６とが、導電性接着剤や金バンプ等の接合部材６１を介して電気的及び機械的に接続されている。パッド１８１，１８２，１８３，１８４，１８５，１８６は、図２に示した第１の発振器２ａのＶＤＤ端子、ＶＳＳ端子、ＯＵＴ端子、ＯＥ端子、ＸＯ端子及びＸＩ端子にそれぞれ対応する。

あるいは、図３８において破線で示すように、図３４に示した第２の集積回路装置４ｂの各パッド２８１，２８２，２８３，２８４，２８５，２８６と、基板３１の第１面３１ａに設けられた各電極４１，４２，４３，４４，４５，４６とが、導電性接着剤や金バンプ等の接合部材６１を介して電気的及び機械的に接続されている。パッド２８１，２８２，２８３，２８４，２８５，２８６は、図８に示した第２の発振器２ｂのＶＤＤ端子、ＶＳＳ端子、ＯＵＴ端子、ＯＥ端子、ＸＯ端子及びＸＩ端子にそれぞれ対応する。

図３５に示すように、第１枠基板３２は、第１の集積回路装置４ａ又は第２の集積回路装置４ｂの位置を含む部分が除去された環状の基板である。第１枠基板３２の第２面３２ｂには、複数の外部端子８が設けられている。複数の外部端子８は、図２又は図８に示したＶＤＤ１端子、ＶＳＳ１端子、ＯＵＴ１端子及びＯＥ１端子にそれぞれ対応する。各外部端子８と各電極４１，４２，４３，４４とは図示しない各配線によって電気的に接続されている。第１枠基板３２の第１面３２ａは、基板３１の第２面３１ｂと接合されている。

図３５に示すように、第２枠基板３３は、第１の振動子５ａ又は第２の振動子５ｂの位置を含む部分が除去された環状の基板である。第１のリッド６ａ又は第２のリッド６ｂは、金属、セラミック、ガラス等からなり、シールリングや低融点ガラス等の接合部材６３を介して第２枠基板３３と接合することで、第１の振動子５ａ又は第２の振動子５ｂを収容し気密封止された収容空間７を構成することができる。また、収容空間７は、気密空間であり、減圧状態、好ましくはより真空に近い状態となっている。

第５実施形態でも、第１実施形態及～第４実施形態と同様、第１の容器３ａ及び第２の容器３ｂは、同一種類の容器である。したがって、図３７及び図３８に示すように、第１の容器３ａに設けられた各電極４１，４２，４３，４４，４５，４６の形状及び第２の容器３ｂに設けられた各電極４１，４２，４３，４４，４５，４６の形状は同じである。さらに、第１の容器３ａにおける各電極４１，４２，４３，４４，４５，４６の位置及び第２の容器３ｂにおける各電極４１，４２，４３，４４，４５，４６の位置は同じである。また、図３３及び図３４に示したように、第１の集積回路装置４ａ及び第２の集積回路装置４ｂはサイズが異なるが、パッド１８１～１８６の相対的な位置関係と、パッド２８１～２８６の相対的な位置関係とが同じである。そのため、図３７及び図３８に示すように、第１の集積回路装置４ａの各パッド１８１～１８６と第１の容器３ａの各電極４１～４６とが接合される各位置と、第２の集積回路装置４ｂの各パッド２８１～２８６と第２の容器３ｂの各電極４１～４６とが接合される各位置とが同じである。すなわち、第１の集積回路装置４ａ及び第２の集積回路装置４ｂは、同一種類である第１の容器３ａ及び第２の容器３ｂにそれぞれ実装することができる。したがって、第１の発振器２ａ及び第２の発振器２ｂの一方に対して、実装の条件出しの工数や容器の設計工数などが不要となり、
第１の発振器２ａ及び第２の発振器２ｂの全体としての製造コストが低減される。

また、第１の集積回路装置４ａが第１の容器３ａに接合される位置と第２の集積回路装置４ｂが第２の容器３ｂに接合される各位置が同じであるので、第１の容器３ａと第２の容器３ｂとを重ねて平面視したとき、第１の集積回路装置４ａの一部と第２の集積回路装置４ｂとが重なる。そして、図３３及び図３４の例によれば、発振回路１２０と発振回路２２０とは少なくとも一部が重なり合い、出力回路１４０と出力回路２４０とは少なくとも一部が重なり合い、電源回路１１０と電源回路２１０とは少なくとも一部が重なり合い、ロジック回路１５０とロジック回路２５０とは少なくとも一部が重なり合う。換言すれば、これらの複数の回路の各組について少なくとも一部が重なり合うように配置することにより、第１の集積回路装置４ａのレイアウトと第２の集積回路装置４ｂのレイアウトを多くの部分で共通化することが可能となり、第１の集積回路装置４ａ又は第２の集積回路装置４ｂの開発工数を短縮することができる。

以上に説明した第５実施形態によれば、第４実施形態と同様の効果が得られる。

６．変形例
本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。

上記の各実施形態では、第１の集積回路装置４ａのパッド１８１～１８６と第２の集積回路装置４ｂのパッド２８１～２８６とは、それぞれサイズ及び形状が同じであるが、パッド１８１～１８６と第１の容器３ａの電極４１～４６とがそれぞれ接続可能であって、かつ、パッド２８１～２８６と第２の容器３ｂの電極４１～４６とがそれぞれ接続可能である限りにおいて、パッド１８１～１８６とパッド２８１～２８６とは、それぞれサイズ及び形状の少なくとも１つが異なっていてもよい。また、パッド１８１～１８６及びパッド２８１～２８６の配置や機能は、上記の各実施形態で挙げた例に限定されない。

また、上記の各実施形態では、第１の集積回路装置４ａは６個のパッド１８１～１８６を有し、第１の容器３ａにはパッド１８１～１８６とそれぞれ接続される６個の電極４１～４６が設けられているが、第１の集積回路装置４ａが有するパッドの数や第１の容器３ａに設けられる電極の数は６に限られない。同様に、第２の集積回路装置４ｂは６個のパッド２８１～２８６を有し、第２の容器３ｂにはパッド２８１～２８６とそれぞれ接続される６個の電極４１～４６が設けられているが、第２の集積回路装置４ｂが有するパッドの数や第２の容器３ｂに設けられる電極の数は６に限られない。例えば、第１の発振器２ａ及び第２の発振器２ｂが、差動の発振信号を出力する発振器である場合等、第１の集積回路装置４ａ及び第２の集積回路装置４ｂがそれぞれ有するパッドの数や第１の容器３ａ及び第２の容器３ｂに設けられる電極の数が６よりも多くてもよい。すなわち、２以上の任意の整数Ｎに対して、第１の集積回路装置４ａが第１～第Ｎのパッドを有し、第１の容器３ａには第１～第Ｎのパッドとそれぞれ接続される第１～第Ｎの電極が設けられ、第２の集積回路装置４ｂが第Ｎ＋１～第２Ｎのパッドを有し、第２の容器３ｂには第Ｎ＋１～第２Ｎのパッドとそれぞれ接続される第Ｎ＋１～第２Ｎの電極が設けられてもよい。

また、上記の各実施形態では、第１の振動子５ａ及び第２の振動子５ｂとして、水晶を基材とするＡＴカット水晶振動子を例示したが、第１の振動子５ａ及び第２の振動子５ｂの基材としては、水晶の他、タンタル酸リチウム、ニオブ酸リチウム等の圧電単結晶や、ジルコン酸チタン酸鉛等の圧電セラミックス等の圧電材料、又はシリコン半導体材料等を用いることができる。また、第１の振動子５ａ及び第２の振動子５ｂは、例えば、音叉型振動子であってもよいし、ＳＡＷ共振子やＭＥＭＳ振動子であってもよい。ＳＡＷはSurface Acoustic Waveの略であり、ＭＥＭＳはMicro Electro Mechanical Systemsの略であ
る。また、第１の振動子５ａ及び第２の振動子５ｂの励振手段としては、圧電効果によるものを用いてもよいし、クーロン力による静電駆動を用いてもよい。

上述した実施形態および変形例は一例であって、これらに限定されるわけではない。例えば、各実施形態および各変形例を適宜組み合わせることも可能である。

本発明は、実施の形態で説明した構成と実質的に同一の構成、例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。

上述した実施形態および変形例から以下の内容が導き出される。

発振器の製造方法の一態様は、
第１の発振器および第２の発振器を含む複数種類の発振器の製造方法であって、
第１の振動子と、前記第１の振動子を発振させる第１の集積回路装置と、を第１の容器に収容して前記第１の発振器を製造することと、
第２の振動子と、前記第２の振動子を発振させる第２の集積回路装置と、を第２の容器に収容して前記第２の発振器を製造することと、を備え、
前記第１の集積回路装置は、前記第１の振動子を発振させて第１の発振信号を出力する第１の発振回路と、前記第１の発振信号の周波数温度特性を補償する温度補償信号、及び、前記第１の発振信号を前記第１の集積回路装置の外部から入力される信号の電圧に応じた周波数に設定する周波数設定信号の少なくとも一方が含まれる周波数制御信号を生成する周波数制御回路と、を含み、
前記第２の集積回路装置は、前記第２の振動子を発振させて第２の発振信号を出力する第２の発振回路を含み、かつ、前記第２の発振信号の周波数温度特性を補償する温度補償信号、及び、前記第２の発振信号を前記第２の集積回路装置の外部から入力される信号の電圧に応じた周波数に設定する周波数設定信号の少なくとも一方が含まれる周波数制御信号を生成する周波数制御回路を含まず、
前記第１の容器及び前記第２の容器は、同一種類の容器である。

この発振器の製造方法によれば、第１の振動子と周波数制御回路を有する第１の集積回路装置とを第１の容器に収容して第１の発振器を製造し、第２の振動子と周波数制御回路を有さない第２の集積回路装置とを第２の容器に収容して第２の発振器を製造するので、周波数制御機能が異なる複数種類の発振器を製造することができる。また、第２の集積回路装置は周波数制御回路を有さないので、第２の発振器において不要な周波数制御回路によって発振信号の特性が劣化するおそれが低減される。また、この発振器の製造方法によれば、第１の容器と第２の容器とが同一種類の容器であるので、第１の発振器又は第２の発振器の開発において、実装の条件出しの工数や容器の設計工数などが不要となり、複数種類の発振器を効率的に製造することができる。

前記発振器の製造方法の一態様において、
Ｎを２以上の整数とし、
前記第１の容器には、第１～第Ｎの電極が設けられ、
前記第２の容器には、第Ｎ＋１～第２Ｎの電極が設けられ、
前記第１の集積回路装置は、第１～第Ｎのパッドを有し、
前記第２の集積回路装置は、第Ｎ＋１～第２Ｎのパッドを有し、
１以上Ｎ以下の各整数ｉに対して、前記第ｉの電極の形状及び前記第Ｎ＋ｉの電極の形
状は同じであり、かつ、前記第１の容器における前記第ｉの電極の位置及び前記第２の容器における前記第Ｎ＋ｉの電極の位置は同じであり、
前記第１の発振器を製造することは、前記第１～第Ｎのパッドを前記第１～第Ｎの電極にそれぞれ接続することを含み、
前記第２の発振器を製造することは、前記第Ｎ＋１～第２Ｎのパッドを前記第Ｎ＋１～第２Ｎの電極にそれぞれ接続することを含んでもよい。

前記発振器の製造方法の一態様において、
第１～第Ｎのパッドの相対的な位置関係と、前記第Ｎ＋１～第２Ｎのパッドの相対的な位置関係とが同じであってもよい。

この発振器の製造方法によれば、第１～第Ｎのパッドを第１～第Ｎの電極にそれぞれ接続するＮ個の位置と、第Ｎ＋１～第２Ｎのパッドを第Ｎ＋１～第２Ｎの電極にそれぞれ接続するＮ個の位置とを同じにすることができるので、第１～第Ｎの電極及び第Ｎ＋１～第２Ｎの電極のサイズや形状の自由度が向上する。

前記発振器の製造方法の一態様において、
前記第１の集積回路装置は、前記第１の発振信号に基づく第１の出力信号を出力する第１の出力回路と、前記第１の発振回路及び前記第１の出力回路に第１の電源電圧を供給する第１の電源回路と、前記第１の集積回路装置の動作設定を行う第１のロジック回路と、を含み、
前記第２の集積回路装置は、前記第２の発振信号に基づく第２の出力信号を出力する第２の出力回路と、前記第２の発振回路及び前記第２の出力回路に第２の電源電圧を供給する第２の電源回路と、前記第２の集積回路装置の動作設定を行う第２のロジック回路と、を含み、
前記第１の容器と前記第２の容器とを重ねて平面視したとき、
前記第１の発振回路と前記第２の発振回路とは少なくとも一部が重なり合い、
前記第１の出力回路と前記第２の出力回路とは少なくとも一部が重なり合い、
前記第１の電源回路と前記第２の電源回路とは少なくとも一部が重なり合い、
前記第１のロジック回路と前記第２のロジック回路とは少なくとも一部が重なり合ってもよい。

この発振器の製造方法によれば、第１の集積回路装置のレイアウトと第２の集積回路装置のレイアウトを多くの部分で共通化することが可能となり、第１の集積回路装置又は第２の集積回路装置の開発工数を短縮することができるので、第１の発振器又は第２の発振器の製造コストが低減される。

前記発振器の製造方法の一態様において、
前記第１の集積回路装置は、前記第１の発振信号に基づく第１の出力信号を出力する第１の出力回路と、前記第１の発振回路及び前記第１の出力回路に第１の電源電圧を供給する第１の電源回路と、前記第１の集積回路装置の動作設定を行う第１のロジック回路と、を含み、
前記第２の集積回路装置は、前記第２の発振信号に基づく第２の出力信号を出力する第２の出力回路と、前記第２の発振回路及び前記第２の出力回路に第２の電源電圧を供給する第２の電源回路と、前記第２の集積回路装置の動作設定を行う第２のロジック回路と、を含み、
前記第１の発振回路と前記第２の発振回路、前記第１の出力回路と前記第２の出力回路、前記第１の電源回路と前記第２の電源回路、及び前記第１のロジック回路と前記第２のロジック回路の少なくとも一組は、回路構成が同じであってもよい。

この発振器の製造方法によれば、第１の集積回路装置のレイアウトの少なくとも一部と第２の集積回路装置のレイアウトの少なくとも一部を共通化することが可能となり、第１の集積回路装置又は第２の集積回路装置の開発工数を短縮することができるので、第１の発振器又は第２の発振器の製造コストが低減される。

前記発振器の製造方法の一態様において、
前記第１の集積回路装置は、前記第１の発振信号に基づく第１の出力信号を出力する第１の出力回路と、前記第１の発振回路及び前記第１の出力回路に第１の電源電圧を供給する第１の電源回路と、を含み、
前記周波数制御回路は、前記第１の発振回路、前記第１の出力回路及び前記第１の電源回路のうちの２つの回路の間に位置してもよい。

前記発振器の製造方法の一態様において、
前記第１の集積回路装置は、前記第１の振動子と接続され、前記周波数制御信号に応じて容量値が変化する可変容量回路を含み、
前記周波数制御回路及び前記可変容量回路が配置されている前記第１の集積回路装置の第１の領域と対応する前記第２の集積回路装置の第２の領域に、バイパスコンデンサー、平滑化コンデンサー、電流源及びバンドギャップリファレンス回路の少なくとも１つが配置されていてもよい。

この発振器の製造方法によれば、第２の集積回路装置において発振信号のノイズ低減効果が向上するので、第２の発振器の特性を向上させることができる。

前記発振器の製造方法の一態様において、
前記第２の集積回路装置は、前記第２の発振信号に基づく第２の出力信号を出力する第２の出力回路と、前記第２の発振回路及び前記第２の出力回路に第２の電源電圧を供給する第２の電源回路と、を含み、
前記第１の発振回路と前記第２の発振回路とを対応させ、前記第１の出力回路と前記第２の出力回路とを対応させ、前記第１の電源回路と前記第２の電源回路とを対応させたとき、前記第１の集積回路装置の前記２つの回路に対応する前記第２の集積回路装置の２つの回路の間の距離は、前記第１の集積回路装置の前記２つの回路の間の距離よりも小さくてもよい。

この発振器の製造方法によれば、第２の集積回路装置を第１の集積回路装置よりも小さくして安価にすることができるので、第２の発振器の製造コストが低減される。

前記発振器の製造方法の一態様において、
前記周波数制御回路は、前記第１の集積回路装置の辺に沿って配置されていてもよい。

この発振器の製造方法によれば、第１の集積回路装置の周波数制御回路以外の各回路のレイアウトと第２の集積回路装置の各回路のレイアウトを共通化しやすいため、第１の集積回路装置又は第２の集積回路装置の開発工数を短縮することができるので、第１の発振器又は第２の発振器の製造コストが低減される。

前記発振器の製造方法の一態様において、
前記周波数制御回路は、前記第１の集積回路装置の第１の辺に沿う領域と、前記第１の集積回路装置の前記第１の辺と対向する第２の辺に沿う領域とに分割して配置されていてもよい。

この発振器の製造方法によれば、第１の集積回路装置の周波数制御回路以外の各回路の
レイアウトと第２の集積回路装置の各回路のレイアウトを共通化しやすいため、第１の集積回路装置又は第２の集積回路装置の開発工数を短縮することができるので、第１の発振器又は第２の発振器の製造コストが低減される。

前記発振器の製造方法の一態様において、
前記第１の集積回路装置及び前記第２の集積回路装置はサイズが同じであってもよい。

発振器の一態様は、
複数種類の発振器からなる発振器群に含まれる発振器であって、
第１の振動子と、
前記第１の振動子を発振させる第１の集積回路装置と、
前記第１の振動子及び前記第１の集積回路装置を収容する第１の容器と、
を備え、
前記第１の集積回路装置は、前記第１の振動子を発振させて第１の発振信号を出力する第１の発振回路と、前記第１の発振信号の周波数温度特性を補償する温度補償信号、及び、前記第１の発振信号を前記第１の集積回路装置の外部から入力される信号の電圧に応じた周波数に設定する周波数設定信号の少なくとも一方が含まれる周波数制御信号を生成する周波数制御回路と、を含み、
前記発振器群に含まれる他の発振器は、第２の振動子と、前記第２の振動子を発振させる第２の集積回路装置と、前記第２の振動子及び前記第２の集積回路装置を収容する第２の容器と、を備え、
前記第２の集積回路装置は、前記第２の振動子を発振させて第２の発振信号を出力する第２の発振回路を含み、かつ、前記第２の発振信号の周波数温度特性を補償する温度補償信号、及び、前記第２の発振信号を前記第２の集積回路装置の外部から入力される信号の電圧に応じた周波数に設定する周波数設定信号の少なくとも一方が含まれる周波数制御信号を生成する周波数制御回路を含まず、
前記第１の容器及び前記第２の容器は、同一種類の容器である。

この発振器は、第１の振動子と周波数制御回路を有する第１の集積回路装置とを第１の容器に収容し、発振器群に含まれる他の発振器は、第２の振動子と周波数制御回路を有さない第２の集積回路装置とを第２の容器に収容するので、当該２つ発振器は周波数制御機能が異なる。そして、第１の容器と第２の容器とが同一種類の容器であるので、この発振器又は他の発振器の開発において、実装の条件出しの工数や容器の設計工数などが不要となり、複数種類の発振器を効率的に製造することができる。

発振器の他の一態様は、
複数種類の発振器からなる発振器群に含まれる発振器であって、
第２の振動子と、
前記第２の振動子を発振させる第２の集積回路装置と、
前記第２の振動子及び前記第２の集積回路装置を収容する第２の容器と、
を備え、
前記第２の集積回路装置は、前記第２の振動子を発振させて第２の発振信号を出力する第２の発振回路を含み、かつ、前記第２の発振信号の周波数温度特性を補償する温度補償信号、及び、前記第２の発振信号を前記第２の集積回路装置の外部から入力される信号の電圧に応じた周波数に設定する周波数設定信号の少なくとも一方が含まれる周波数制御信号を生成する周波数制御回路を含まず、
前記発振器群に含まれる他の発振器は、第１の振動子と、前記第１の振動子を発振させる第１の集積回路装置と、前記第１の振動子及び前記第１の集積回路装置を収容する第１の容器と、を備え、
前記第１の集積回路装置は、前記第１の振動子を発振させて第１の発振信号を出力する
第１の発振回路と、前記第１の発振信号の周波数温度特性を補償する温度補償信号、及び、前記第１の発振信号を前記第１の集積回路装置の外部から入力される信号の電圧に応じた周波数に設定する周波数設定信号の少なくとも一方が含まれる周波数制御信号を生成する周波数制御回路と、を含み、
前記第１の容器及び前記第２の容器は、同一種類の容器である。

この発振器は、第２の振動子と周波数制御回路を有さない第２の集積回路装置とを第２の容器し、発振器群に含まれる他の発振器は、第１の振動子と周波数制御回路を有する第１の集積回路装置とを第１の容器に収容するので、当該２つ発振器は周波数制御機能が異なる。また、第２の集積回路装置は周波数制御回路を有さないので、第２の発振器において不要な周波数制御回路によって発振信号の特性が劣化するおそれが低減される。そして、第１の容器と第２の容器とが同一種類の容器であるので、この発振器又は他の発振器の開発において、実装の条件出しの工数や容器の設計工数などが不要となり、複数種類の発振器を効率的に製造することができる。

１…発振器群、２ａ…第１の発振器、２ｂ…第２の発振器、３ａ…第１の容器、３ｂ…第２の容器、４ａ…第１の集積回路装置、４ｂ…第２の集積回路装置、５ａ…第１の振動子、５ｂ…第２の振動子、６ａ…第１のリッド、６ｂ…第２のリッド、７…収容空間、８…外部端子、３１…基板、３１ａ…基板の第１面、３１ｂ…基板の第２面、３２…第１枠基板、３２ａ…第１枠基板の第１面、３２ｂ…第１枠基板の第２面、３３…第２枠基板、４１，４２，４３，４４，４５，４６…電極、５５，５６…端子、７５，７６…電極、６１，６２，６３…接合部材、１００…半導体基板、１００ａ，１００ｂ，１００ｃ，１００ｄ…半導体基板の辺、１１０…電源回路、１１１…バンドギャップリファレンス回路、１１２…演算増幅器、１１３…抵抗素子、１１４…容量素子、１１５…ＭＯＳトランジスター、１１６…抵抗素子、１１７…抵抗素子、１２０…発振回路、１２１…ＭＯＳトランジスター、１２２…ＭＯＳトランジスター、１２３…ＭＯＳトランジスター、１２４…バイポーラトランジスター、１２５…容量素子、１２６…容量素子、１２７…電流源、１２８…増幅回路、１３０…周波数制御回路、１３１…温度センサー、１３２…０次成分発生回路、１３３…１次成分発生回路、１３４…高次成分発生回路、１３５…Ｉ／Ｖ変換回路、１３６…温度補償回路、１３７…ＡＦＣ回路、１４０…出力回路、１４１…波形整形バッファー、１４２…分周回路、１４３…プリバッファー、１４４…出力バッファー、１５０…ロジック回路、１６０…不揮発性メモリー、１７１，１７２…可変容量回路、１８１，１８２，１８３，１８４，１８５，１８６…パッド、１９１，１９２…容量素子、２００…半導体基板、２００ａ，２００ｂ，２００ｃ，２００ｄ…半導体基板の辺、２１０…電源回路、２１１…バンドギャップリファレンス回路、２１２…演算増幅器、２１３…抵抗素子、２１４…容量素子、２１５…ＭＯＳトランジスター、２１６…抵抗素子、２１７…抵抗素子、２２０…発振回路、２２１…ＭＯＳトランジスター、２２２…ＭＯＳトランジスター、２２３…ＭＯＳトランジスター、２２４…バイポーラトランジスター、２２５…容量素子、２２６…容量素子、２２７…電流源、２２８…増幅回路、２４０…出力回路、２５０…ロジック回路、２６０…不揮発性メモリー、２８１，２８２，２８３，２８４，２８５，２８６…パッド

Claims (13)

1. 第１の発振器および第２の発振器を含む複数種類の発振器の製造方法であって、
   第１の振動子と、前記第１の振動子を発振させる第１の集積回路装置と、を第１の容器に収容して前記第１の発振器を製造することと、
   第２の振動子と、前記第２の振動子を発振させる第２の集積回路装置と、を第２の容器に収容して前記第２の発振器を製造することと、を備え、
   前記第１の集積回路装置は、前記第１の振動子を発振させて第１の発振信号を出力する第１の発振回路と、前記第１の発振信号の周波数温度特性を補償する温度補償信号、及び、前記第１の発振信号を前記第１の集積回路装置の外部から入力される信号の電圧に応じた周波数に設定する周波数設定信号の少なくとも一方が含まれる周波数制御信号を生成する周波数制御回路と、を含み、
   前記第２の集積回路装置は、前記第２の振動子を発振させて第２の発振信号を出力する第２の発振回路を含み、かつ、前記第２の発振信号の周波数温度特性を補償する温度補償信号、及び、前記第２の発振信号を前記第２の集積回路装置の外部から入力される信号の電圧に応じた周波数に設定する周波数設定信号の少なくとも一方が含まれる周波数制御信号を生成する周波数制御回路を含まず、
   前記第１の容器及び前記第２の容器は、同一種類の容器である、発振器の製造方法。
2. 請求項１において、
   Ｎを２以上の整数とし、
   前記第１の容器には、第１～第Ｎの電極が設けられ、
   前記第２の容器には、第Ｎ＋１～第２Ｎの電極が設けられ、
   前記第１の集積回路装置は、第１～第Ｎのパッドを有し、
   前記第２の集積回路装置は、第Ｎ＋１～第２Ｎのパッドを有し、
   １以上Ｎ以下の各整数ｉに対して、前記第ｉの電極の形状及び前記第Ｎ＋ｉの電極の形状は同じであり、かつ、前記第１の容器における前記第ｉの電極の位置及び前記第２の容器における前記第Ｎ＋ｉの電極の位置は同じであり、
   前記第１の発振器を製造することは、前記第１～第Ｎのパッドを前記第１～第Ｎの電極にそれぞれ接続することを含み、
   前記第２の発振器を製造することは、前記第Ｎ＋１～第２Ｎのパッドを前記第Ｎ＋１～第２Ｎの電極にそれぞれ接続することを含む、発振器の製造方法。
3. 請求項２において、
   第１～第Ｎのパッドの相対的な位置関係と、前記第Ｎ＋１～第２Ｎのパッドの相対的な位置関係とが同じである、発振器の製造方法。
4. 請求項１乃至３のいずれか一項において、
   前記第１の集積回路装置は、前記第１の発振信号に基づく第１の出力信号を出力する第１の出力回路と、前記第１の発振回路及び前記第１の出力回路に第１の電源電圧を供給する第１の電源回路と、前記第１の集積回路装置の動作設定を行う第１のロジック回路と、を含み、
   前記第２の集積回路装置は、前記第２の発振信号に基づく第２の出力信号を出力する第２の出力回路と、前記第２の発振回路及び前記第２の出力回路に第２の電源電圧を供給する第２の電源回路と、前記第２の集積回路装置の動作設定を行う第２のロジック回路と、を含み、
   前記第１の容器と前記第２の容器とを重ねて平面視したとき、
   前記第１の発振回路と前記第２の発振回路とは少なくとも一部が重なり合い、
   前記第１の出力回路と前記第２の出力回路とは少なくとも一部が重なり合い、
   前記第１の電源回路と前記第２の電源回路とは少なくとも一部が重なり合い、
   前記第１のロジック回路と前記第２のロジック回路とは少なくとも一部が重なり合う、発振器の製造方法。
5. 請求項１乃至３のいずれか一項において、
   前記第１の集積回路装置は、前記第１の発振信号に基づく第１の出力信号を出力する第１の出力回路と、前記第１の発振回路及び前記第１の出力回路に第１の電源電圧を供給する第１の電源回路と、前記第１の集積回路装置の動作設定を行う第１のロジック回路と、を含み、
   前記第２の集積回路装置は、前記第２の発振信号に基づく第２の出力信号を出力する第２の出力回路と、前記第２の発振回路及び前記第２の出力回路に第２の電源電圧を供給する第２の電源回路と、前記第２の集積回路装置の動作設定を行う第２のロジック回路と、を含み、
   前記第１の発振回路と前記第２の発振回路、前記第１の出力回路と前記第２の出力回路、前記第１の電源回路と前記第２の電源回路、及び前記第１のロジック回路と前記第２のロジック回路の少なくとも一組は、回路構成が同じである、発振器の製造方法。
6. 請求項１乃至３のいずれか一項において、
   前記第１の集積回路装置は、前記第１の発振信号に基づく第１の出力信号を出力する第１の出力回路と、前記第１の発振回路及び前記第１の出力回路に第１の電源電圧を供給する第１の電源回路と、を含み、
   前記周波数制御回路は、前記第１の発振回路、前記第１の出力回路及び前記第１の電源回路のうちの２つの回路の間に位置する、発振器の製造方法。
7. 請求項１乃至６のいずれか一項において、
   前記第１の集積回路装置は、前記第１の振動子と接続され、前記周波数制御信号に応じて容量値が変化する可変容量回路を含み、
   前記周波数制御回路及び前記可変容量回路が配置されている前記第１の集積回路装置の第１の領域と対応する前記第２の集積回路装置の第２の領域に、バイパスコンデンサー、平滑化コンデンサー、電流源及びバンドギャップリファレンス回路の少なくとも１つが配置されている、発振器の製造方法。
8. 請求項６において、
   前記第２の集積回路装置は、前記第２の発振信号に基づく第２の出力信号を出力する第２の出力回路と、前記第２の発振回路及び前記第２の出力回路に第２の電源電圧を供給する第２の電源回路と、を含み、
   前記第１の発振回路と前記第２の発振回路とを対応させ、前記第１の出力回路と前記第２の出力回路とを対応させ、前記第１の電源回路と前記第２の電源回路とを対応させたとき、前記第１の集積回路装置の前記２つの回路に対応する前記第２の集積回路装置の２つの回路の間の距離は、前記第１の集積回路装置の前記２つの回路の間の距離よりも小さい、発振器の製造方法。
9. 請求項１乃至５のいずれか一項において、
   前記周波数制御回路は、前記第１の集積回路装置の辺に沿って配置されている、発振器の製造方法。
10. 請求項１乃至５のいずれか一項において、
    前記周波数制御回路は、前記第１の集積回路装置の第１の辺に沿う領域と、前記第１の集積回路装置の前記第１の辺と対向する第２の辺に沿う領域とに分割して配置されている、発振器の製造方法。
11. 請求項１乃至７のいずれか一項において、
    前記第１の集積回路装置及び前記第２の集積回路装置はサイズが同じである、発振器の製造方法。
12. 複数種類の発振器からなる発振器群に含まれる発振器であって、
    第１の振動子と、
    前記第１の振動子を発振させる第１の集積回路装置と、
    前記第１の振動子及び前記第１の集積回路装置を収容する第１の容器と、
    を備え、
    前記第１の集積回路装置は、前記第１の振動子を発振させて第１の発振信号を出力する第１の発振回路と、前記第１の発振信号の周波数温度特性を補償する温度補償信号、及び、前記第１の発振信号を前記第１の集積回路装置の外部から入力される信号の電圧に応じた周波数に設定する周波数設定信号の少なくとも一方が含まれる周波数制御信号を生成する周波数制御回路と、を含み、
    前記発振器群に含まれる他の発振器は、第２の振動子と、前記第２の振動子を発振させる第２の集積回路装置と、前記第２の振動子及び前記第２の集積回路装置を収容する第２の容器と、を備え、
    前記第２の集積回路装置は、前記第２の振動子を発振させて第２の発振信号を出力する第２の発振回路を含み、かつ、前記第２の発振信号の周波数温度特性を補償する温度補償信号、及び、前記第２の発振信号を前記第２の集積回路装置の外部から入力される信号の電圧に応じた周波数に設定する周波数設定信号の少なくとも一方が含まれる周波数制御信号を生成する周波数制御回路を含まず、
    前記第１の容器及び前記第２の容器は、同一種類の容器である、発振器。
13. 複数種類の発振器からなる発振器群に含まれる発振器であって、
    第２の振動子と、
    前記第２の振動子を発振させる第２の集積回路装置と、
    前記第２の振動子及び前記第２の集積回路装置を収容する第２の容器と、
    を備え、
    前記第２の集積回路装置は、前記第２の振動子を発振させて第２の発振信号を出力する第２の発振回路を含み、かつ、前記第２の発振信号の周波数温度特性を補償する温度補償信号、及び、前記第２の発振信号を前記第２の集積回路装置の外部から入力される信号の電圧に応じた周波数に設定する周波数設定信号の少なくとも一方が含まれる周波数制御信号を生成する周波数制御回路を含まず、
    前記発振器群に含まれる他の発振器は、第１の振動子と、前記第１の振動子を発振させる第１の集積回路装置と、前記第１の振動子及び前記第１の集積回路装置を収容する第１の容器と、を備え、
    前記第１の集積回路装置は、前記第１の振動子を発振させて第１の発振信号を出力する第１の発振回路と、前記第１の発振信号の周波数温度特性を補償する温度補償信号、及び、前記第１の発振信号を前記第１の集積回路装置の外部から入力される信号の電圧に応じた周波数に設定する周波数設定信号の少なくとも一方が含まれる周波数制御信号を生成する周波数制御回路と、を含み、
    前記第１の容器及び前記第２の容器は、同一種類の容器である、発振器。

Images