JP2023109505A

JP2023109505A - Semiconductor element, packaging structure of the same, and thermal print head

Info

Publication number: JP2023109505A
Application number: JP2022011055A
Authority: JP
Inventors: 吾郎仲谷; Goro Nakaya
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2022-01-27
Filing date: 2022-01-27
Publication date: 2023-08-08

Abstract

To provide a semiconductor element which is suitable for preventing failure in a flip-chip packaging.SOLUTION: A driving IC6 (a semiconductor element) includes: an element body 61 having a first surface 611 directed in a z direction (a thickness direction); a first wiring layer 62 disposed on the first surface 611; and an insulator film 63 disposed on the first wiring layer 62. The first wiring layer 62 includes multiple first pad parts 622. The insulator film 63 has multiple openings 631 each of which exposes the first pad part 622. The driving IC6 further includes: multiple conductive joint parts 64 respectively laminated on the first pad parts 622; and raising parts 65 laminated on the insulator film 63 and protruding in the z direction farther than the insulator film 63.SELECTED DRAWING: Figure 6

Description

本開示は、半導体素子、半導体素子の実装構造、およびサーマルプリントヘッドに関する。 The present disclosure relates to a semiconductor device, a semiconductor device mounting structure, and a thermal printhead.

特許文献１には、従来のサーマルプリントヘッドの一例が開示されている。同文献に開示のサーマルプリントヘッドは、基板、グレーズ層、電極層、発熱抵抗体、および駆動ＩＣ（半導体素子）を備える。基板は、絶縁材料からなる板状の部材であり、たとえばアルミナ（Ａｌ₂Ｏ₃）などのセラミックからなる。グレーズ層は、基板の表面に形成されており、たとえばガラスからなる。電極層は、グレーズ層上に形成されており、発熱抵抗体に選択的に電流を流すための電流経路を構成している。発熱体抗体は、主走査方向に配列された複数の発熱部を有する。駆動ＩＣは、各発熱部に流す電流を制御する。 Patent Document 1 discloses an example of a conventional thermal printhead. The thermal printhead disclosed in the document includes a substrate, a glaze layer, an electrode layer, a heating resistor, and a driving IC (semiconductor element). The substrate is a plate-like member made of an insulating material, such as ceramic such as alumina (Al ₂ O ₃ ). The glaze layer is formed on the surface of the substrate and is made of glass, for example. The electrode layer is formed on the glaze layer and constitutes a current path for selectively applying current to the heating resistor. The heating element antibody has a plurality of heating portions arranged in the main scanning direction. The drive IC controls the current that flows to each heat generating portion.

特許文献１に開示されたサーマルプリントヘッドにおいて、駆動ＩＣは、フリップチップ実装により基板上に搭載されている。駆動ＩＣにおいて基板と対向する実装面には、複数の導電性接合材が設けられている。電極層には複数のパッド部が設けられており、基板への駆動ＩＣの搭載時には、たとえば駆動ＩＣを基板に加圧しつつ基板上の複数のパッド部と駆動ＩＣ側の複数の導電性接合材とを直接接合させる（たとえば超音波接合）。このような駆動ＩＣの実装構造によれば、ＩＣチップの複数の導電性接合材と配線層の複数のパッド部とを一括して接合することができる。また、ワイヤボンディング接続する場合と比べて、駆動ＩＣを搭載するのに必要な面積を小さくすることができる。 In the thermal printhead disclosed in Patent Document 1, the drive IC is mounted on the substrate by flip-chip mounting. A plurality of conductive bonding materials are provided on the mounting surface of the drive IC that faces the substrate. A plurality of pad portions are provided on the electrode layer, and when the driving IC is mounted on the substrate, for example, while pressing the driving IC against the substrate, the plurality of pad portions on the substrate and the plurality of conductive bonding materials on the side of the driving IC are bonded together. are directly bonded (for example, ultrasonic bonding). According to such a drive IC mounting structure, a plurality of conductive bonding materials of the IC chip and a plurality of pads of the wiring layer can be collectively bonded. Moreover, the area required for mounting the driver IC can be reduced as compared with the case of wire bonding connection.

上記のようにフリップチップ実装される駆動ＩＣについては、ワイヤボンディング接続に用いる仕様のものを、フリップチップ実装用として兼用する場合がある。ワイヤボンディング接続用の駆動ＩＣにおいては、ワイヤ接続のための複数のパッド部が上面（フリップチップ実装する場合の実装面）に設けられている。これら複数のパッド部は、駆動ＩＣの上面において不均一に配置される場合がある。このような駆動ＩＣをフリップ実装に用いる場合、基板への駆動ＩＣの搭載時には、複数の導電性接合材の各所の加圧状態に偏り（ばらつき）が生じ易く、導電性接合材の接合状態が悪化するおそれがあった。 As for the drive IC to be flip-chip mounted as described above, there is a case where the drive IC having specifications for wire bonding connection is also used for flip-chip mounting. In a drive IC for wire bonding connection, a plurality of pad portions for wire connection are provided on the upper surface (mounting surface for flip-chip mounting). The plurality of pad portions may be unevenly arranged on the upper surface of the driving IC. When such a drive IC is used for flip mounting, when the drive IC is mounted on the substrate, bias (variation) is likely to occur in the state of pressure applied to various portions of the plurality of conductive bonding materials. It could get worse.

特開２０１４－８７９３８号公報JP 2014-87938 A

本開示は、上記した事情のもとで考え出されたものであって、フリップチップ実装時における不具合を防止するのに適した半導体素子、半導体素子の実装構造、および当該実装構造を備えたサーマルプリントヘッドを提供することを主たる課題とする。 The present disclosure has been conceived under the circumstances described above, and includes a semiconductor element suitable for preventing defects during flip-chip mounting, a semiconductor element mounting structure, and a thermal device having the mounting structure. The main object is to provide a printhead.

本開示の第１の側面によって提供される半導体素子は、厚さ方向を向く第１面を有する素子本体と、前記第１面の上に配置された第１配線層と、前記第１配線層の上に配置された絶縁膜と、を備え、前記第１配線層は、複数の第１パッド部を含み、前記絶縁膜は、前記複数の第１パッド部の各々を露出させる複数の開口部を有し、前記複数の第１パッド部の各々に積層された複数の導電性接合部と、前記絶縁膜に積層され、前記絶縁膜よりも前記厚さ方向に突出する嵩上げ部と、を備える。 A semiconductor element provided by a first aspect of the present disclosure includes an element body having a first surface facing a thickness direction, a first wiring layer disposed on the first surface, and the first wiring layer. and an insulating film disposed thereon, wherein the first wiring layer includes a plurality of first pad portions, and the insulating film has a plurality of openings exposing each of the plurality of first pad portions. and a plurality of conductive joint portions stacked on each of the plurality of first pad portions, and a raised portion stacked on the insulating film and projecting in the thickness direction beyond the insulating film. .

本開示の第２の側面によって提供される半導体素子の実装構造は、前記厚さ方向の一方側を向く第２面を有する基板、および前記第２面の上に配置された第２配線層を有する支持体と、本開示の第１の側面に係る半導体素子と、を備え、前記半導体素子が前記支持体にフリップチップ実装された実装構造であって、前記第２配線層は、複数の第２パッド部を含み、前記半導体素子における前記複数の第１パッド部の各々は、前記導電性接合部を介して前記複数の第２パッド部のいずれかに導通接続されている。 A semiconductor device mounting structure provided by a second aspect of the present disclosure includes a substrate having a second surface facing one side in the thickness direction, and a second wiring layer disposed on the second surface. and a semiconductor element according to the first aspect of the present disclosure, wherein the semiconductor element is flip-chip mounted on the support, wherein the second wiring layer includes a plurality of second Each of the plurality of first pad portions in the semiconductor element is conductively connected to one of the plurality of second pad portions via the conductive bonding portion.

本開示の第３の側面によって提供されるサーマルプリントヘッドは、本開示の第２の側面に係る半導体素子の実装構造を有し、前記第２面の上に配置され、主走査方向に配列された複数の発熱部を含む抵抗体層を備え、前記第２配線層は、前記抵抗体層に導通しており、前記半導体素子は、前記各発熱部に流す電流を制御するための駆動ＩＣである。 A thermal printhead provided by a third aspect of the present disclosure has a semiconductor element mounting structure according to the second aspect of the present disclosure, is arranged on the second surface, and is arranged in the main scanning direction. and a resistor layer including a plurality of heat generating portions, the second wiring layer is electrically connected to the resistor layer, and the semiconductor element is a driving IC for controlling current flowing through each of the heat generating portions. be.

本開示によれば、半導体素子のフリップチップ実装時における複数の導電性接合部それぞれの加圧状態のばらつきを抑制し、フリップチップ実装時における不具合を防止するのに適する。 INDUSTRIAL APPLICABILITY According to the present disclosure, when a semiconductor element is flip-chip mounted, variations in the pressure applied to each of the plurality of conductive joints are suppressed, and it is suitable for preventing problems during flip-chip mounting.

本開示のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。 Other features and advantages of the present disclosure will become more apparent from the detailed description below with reference to the accompanying drawings.

図１は、本開示の一実施形態に係るサーマルプリントヘッドを示す平面図である。1 is a plan view showing a thermal printhead according to one embodiment of the present disclosure; FIG. 図２は、図１のＩＩ－ＩＩ線に沿う概略断面図である。FIG. 2 is a schematic cross-sectional view along line II-II of FIG. 図３は、図１に示すサーマルプリントヘッドの部分拡大平面図である。3 is a partially enlarged plan view of the thermal print head shown in FIG. 1. FIG. 図４は、図２の部分拡大図である。4 is a partially enlarged view of FIG. 2. FIG. 図５は、駆動ＩＣ（半導体素子）の拡大平面図である。FIG. 5 is an enlarged plan view of a driving IC (semiconductor element). 図６は、図５のＶＩ－ＶＩ線に沿う拡大断面図である。FIG. 6 is an enlarged cross-sectional view taken along line VI-VI of FIG. 図７は、フリップチップ実装された駆動ＩＣ（半導体素子）において、導電性接合部と第２パッド部との接合部位、および嵩上げ部を示す、図６と同様の断面図である。FIG. 7 is a cross-sectional view similar to FIG. 6 showing a bonding portion between a conductive bonding portion and a second pad portion and raised portions in a drive IC (semiconductor element) flip-chip mounted. 図８は、図６に示す駆動ＩＣ（半導体素子）における導電性接合部および嵩上げ部の形成手順の一例を説明するための断面図である。FIG. 8 is a cross-sectional view for explaining an example of a procedure for forming a conductive joint portion and raised portions in the driving IC (semiconductor element) shown in FIG. 図９は、図８に続く工程を示す断面図である。FIG. 9 is a cross-sectional view showing a step following FIG. 図１０は、図９に続く工程を示す断面図である。FIG. 10 is a cross-sectional view showing a step following FIG. 図１１は、図１０に続く工程を示す断面図である。11 is a cross-sectional view showing a step following FIG. 10. FIG. 図１２は、図１１に続く工程を示す断面図である。FIG. 12 is a cross-sectional view showing a step following FIG. 11. FIG. 図１３は、駆動ＩＣ（半導体素子）をフリップチップ実装する工程を示す断面図である。FIG. 13 is a cross-sectional view showing a step of flip-chip mounting a driving IC (semiconductor element). 図１４は、図１３に続く工程を示す断面図である。FIG. 14 is a cross-sectional view showing a step following FIG. 13. FIG. 図１５は、駆動ＩＣ（半導体素子）の第１変形例を示す、図５と同様の拡大平面図である。FIG. 15 is an enlarged plan view similar to FIG. 5, showing a first modified example of the driving IC (semiconductor element). 図１６は、駆動ＩＣ（半導体素子）の第２変形例を示す、図６と同様の断面図である。FIG. 16 is a cross-sectional view, similar to FIG. 6, showing a second modification of the drive IC (semiconductor element). 図１７は、フリップチップ実装された駆動ＩＣ（半導体素子）において、導電性接合部と第２パッド部との接合部位、および嵩上げ部を示す、図１６と同様の断面図である。17 is a cross-sectional view similar to FIG. 16, showing a bonding portion between a conductive bonding portion and a second pad portion and raised portions in a flip-chip mounted drive IC (semiconductor element). 図１８は、図１６に示す駆動ＩＣ（半導体素子）における導電性接合部および嵩上げ部の形成手順の一例を説明するための断面図である。18A and 18B are cross-sectional views for explaining an example of a procedure for forming a conductive joint portion and raised portions in the driving IC (semiconductor element) shown in FIG. 16. FIG. 図１９は、図１８に続く工程を示す断面図である。19 is a cross-sectional view showing a step following FIG. 18. FIG. 図２０は、図１９に続く工程を示す断面図である。20 is a cross-sectional view showing a step following FIG. 19. FIG. 図２１は、図２０に続く工程を示す断面図である。21 is a cross-sectional view showing a step following FIG. 20. FIG. 図２２は、図２１に続く工程を示す断面図である。FIG. 22 is a cross-sectional view showing a step following FIG. 図２３は、図２２に続く工程を示す断面図である。FIG. 23 is a cross-sectional view showing a step following FIG. 図２４は、駆動ＩＣ（半導体素子）をフリップチップ実装する工程を示す断面図である。FIG. 24 is a cross-sectional view showing a step of flip-chip mounting a driving IC (semiconductor element). 図２５は、図２４に続く工程を示す断面図である。25 is a cross-sectional view showing a step following FIG. 24. FIG.

以下、本開示の好ましい実施の形態につき、図面を参照して具体的に説明する。 Preferred embodiments of the present disclosure will be specifically described below with reference to the drawings.

本開示における「第１」、「第２」等の用語は、単にラベルとして用いたものであり、必ずしもそれらの対象物に順列を付することを意図していない。 The terms "first", "second", etc. in this disclosure are used merely as labels and are not necessarily intended to imply a permutation of the objects.

本開示において、「ある物Ａがある物Ｂに形成されている」および「ある物Ａがある物Ｂ上に形成されている」とは、特段の断りのない限り、「ある物Ａがある物Ｂに直接形成されていること」、および、「ある物Ａとある物Ｂとの間に他の物を介在させつつ、ある物Ａがある物Ｂに形成されていること」を含む。同様に、「ある物Ａがある物Ｂに配置されている」および「ある物Ａがある物Ｂ上に配置されている」とは、特段の断りのない限り、「ある物Ａがある物Ｂに直接配置されていること」、および、「ある物Ａとある物Ｂとの間に他の物を介在させつつ、ある物Ａがある物Ｂに配置されていること」を含む。同様に、「ある物Ａがある物Ｂ上に位置している」とは、特段の断りのない限り、「ある物Ａがある物Ｂに接して、ある物Ａがある物Ｂ上に位置していること」、および、「ある物Ａとある物Ｂとの間に他の物が介在しつつ、ある物Ａがある物Ｂ上に位置していること」を含む。また、「ある物Ａがある物Ｂにある方向に見て重なる」とは、特段の断りのない限り、「ある物Ａがある物Ｂのすべてに重なること」、および、「ある物Ａがある物Ｂの一部に重なること」を含む。 In the present disclosure, unless otherwise specified, the terms “a certain entity A is formed on a certain entity B” and “a certain entity A is formed on a certain entity B” mean “a certain entity A is formed on a certain entity B”. It includes "being directly formed in entity B" and "being formed in entity B while another entity is interposed between entity A and entity B". Similarly, unless otherwise specified, ``an entity A is placed on an entity B'' and ``an entity A is located on an entity B'' mean ``an entity A is located on an entity B.'' It includes "directly placed on B" and "some entity A is placed on an entity B while another entity is interposed between an entity A and an entity B." Similarly, unless otherwise specified, ``an object A is located on an object B'' means ``an object A is adjacent to an object B and an object A is positioned on an object B. and "the thing A is positioned on the thing B while another thing is interposed between the thing A and the thing B". In addition, unless otherwise specified, ``an object A overlaps an object B when viewed in a certain direction'' means ``an object A overlaps all of an object B'' and ``an object A overlaps an object B.'' It includes "overlapping a part of a certain thing B".

図１～図７は、本開示の一実施形態に係るサーマルプリントヘッドを示している。本実施形態のサーマルプリントヘッドＡ１は、基板１、グレーズ層２、第２配線層３、抵抗体層４、保護層５、駆動ＩＣ６、保護樹脂７１およびコネクタ７２を備えている。サーマルプリントヘッドＡ１は、駆動ＩＣ６（半導体素子）がフリップチップ実装された実装構造（本開示に係る半導体素子の実装構造）を具備するものである。サーマルプリントヘッドＡ１は、プラテンローラ８１（図２参照）によって搬送される印刷媒体８２に印刷を施すプリンタに組み込まれるものである。このような印刷媒体８２としては、たとえばバーコードシートやレシートを作成するための感熱紙が挙げられる。 1-7 illustrate a thermal printhead according to one embodiment of the present disclosure. The thermal printhead A1 of this embodiment includes a substrate 1, a glaze layer 2, a second wiring layer 3, a resistor layer 4, a protective layer 5, a drive IC 6, a protective resin 71 and a connector 72. FIG. The thermal print head A1 has a mounting structure (semiconductor element mounting structure according to the present disclosure) in which a drive IC 6 (semiconductor element) is flip-chip mounted. The thermal print head A1 is incorporated in a printer that prints on a print medium 82 conveyed by a platen roller 81 (see FIG. 2). Such print media 82 include, for example, thermal paper for creating barcode sheets and receipts.

図１は、サーマルプリントヘッドＡ１を示す平面図である。図２は、図１のＩＩ－ＩＩ線に沿う概略断面図である。図３は、サーマルプリントヘッドＡ１を示す部分拡大平面図である。図４は、図２の一部を拡大した断面図である。図５は、駆動ＩＣ６の拡大平面図である。図６は、図５のＶＩ－ＶＩ線に沿う拡大断面図である。図７は、フリップチップ実装された駆動ＩＣ６において、後述の導電性接合部６４と第２パッド部３６との接合部位、および嵩上げ部６５を示す断面図である。なお、理解の便宜上、図１および図３においては、保護層５を省略している。図４においては、コネクタ７２を省略している。図７においては、保護樹脂７１を省略している。また、これらの図において、基板１の長手方向（主走査方向）をｘ方向とし、短手方向（副走査方向）をｙ方向とし、厚さ方向をｚ方向として説明する。また、ｙ方向については、図１、図３の下方（図２、図４の左方）を印刷媒体が送られてくる「上流」とし、図１、図３の上方（図２、図４の右方）を印刷媒体が排出される「下流」とする。また、ｚ方向については、図２、図４の上方（方向ｚを示す矢印が指す方向）を「上方」とし、その反対方向を「下方」とする。以下の図においても同様である。 FIG. 1 is a plan view showing the thermal print head A1. FIG. 2 is a schematic cross-sectional view along line II-II of FIG. FIG. 3 is a partially enlarged plan view showing the thermal print head A1. FIG. 4 is a sectional view enlarging a part of FIG. FIG. 5 is an enlarged plan view of the drive IC 6. FIG. FIG. 6 is an enlarged cross-sectional view taken along line VI-VI of FIG. FIG. 7 is a cross-sectional view showing a bonding portion between a conductive bonding portion 64 and a second pad portion 36, which will be described later, and a raised portion 65 in the flip-chip mounted drive IC 6. As shown in FIG. For convenience of understanding, the protective layer 5 is omitted in FIGS. 1 and 3. FIG. In FIG. 4, the connector 72 is omitted. In FIG. 7, the protective resin 71 is omitted. In these figures, the longitudinal direction (main scanning direction) of the substrate 1 is defined as the x direction, the lateral direction (sub-scanning direction) is defined as the y direction, and the thickness direction is defined as the z direction. 1 and 3 (left side in FIGS. 2 and 4) is defined as "upstream" where the print medium is fed, and the upper side in FIGS. ) is the “downstream” where the print medium is ejected. As for the z direction, the upward direction in FIGS. 2 and 4 (the direction indicated by the arrow indicating the direction z) is defined as "upward", and the opposite direction is defined as "downward". The same applies to the following figures.

基板１は、たとえばＡｌ₂Ｏ₃などのセラミックからなり、その厚さがたとえば０．６～１．０ｍｍ程度とされている。図１に示すように、基板１は、ｘ方向に長く延びる長矩形状とされている。基板１は、第２面１１を有する。第２面１１は、上方（ｚ方向の一方側）を向く。グレーズ層２、第２配線層３、抵抗体層４、保護層５、駆動ＩＣ６および保護樹脂７１の各々は、基板１の第２面１１上に配置されている。コネクタ７２は、外部の機器との接続を行うためのものであり、たとえば、基板１のｙ方向における図１中下端部に設けられている。 The substrate 1 is made of ceramic such as Al ₂ O ₃ and has a thickness of about 0.6 to 1.0 mm. As shown in FIG. 1, the substrate 1 has a long rectangular shape extending in the x direction. The substrate 1 has a second surface 11 . The second surface 11 faces upward (one side in the z direction). Glaze layer 2 , second wiring layer 3 , resistor layer 4 , protective layer 5 , drive IC 6 and protective resin 71 are each arranged on second surface 11 of substrate 1 . The connector 72 is for connection with an external device, and is provided, for example, at the lower end of the substrate 1 in the y direction in FIG.

グレーズ層２は、基板１（第２面１１）上に配置されており、例えば非晶質ガラスなどのガラス材料からなる。本実施形態のグレーズ層２は、一定の厚みを有するように形成されており、ｚ方向の上方を向く略平坦なグレーズ主面２１を有している。グレーズ層２の厚みは、たとえば５０～２００μｍである。 The glaze layer 2 is arranged on the substrate 1 (second surface 11) and is made of a glass material such as amorphous glass. The glaze layer 2 of this embodiment is formed to have a constant thickness, and has a substantially flat main glaze surface 21 facing upward in the z-direction. The thickness of glaze layer 2 is, for example, 50 to 200 μm.

サーマルプリントヘッドＡ１は、いわゆる厚膜型と呼ばれる構成を備えており、厚膜印刷を利用して製作される。グレーズ層２は、ガラスペーストを基板１上に厚膜印刷したのちに、これを焼成することにより形成されている。グレーズ層２は、厚膜形成技術によって形成されている。 The thermal print head A1 has a so-called thick-film configuration and is manufactured using thick-film printing. The glaze layer 2 is formed by printing a thick film of glass paste on the substrate 1 and then firing it. The glaze layer 2 is formed by a thick film forming technique.

第２配線層３は、抵抗体層４に通電するための経路を構成するためのものであり、グレーズ層２のグレーズ主面２１上に配置されている。第２配線層３は、抵抗体層４の比抵抗値よりも小さな比抵抗値を有するように形成されている。本実施形態の第２配線層３は、たとえば金（Ａｕ）を主成分として含む導電体からなり、たとえばレジネートＡｕからなる。第２配線層３の厚さは、たとえば０．６～１．２μｍ程度である。 The second wiring layer 3 constitutes a path for energizing the resistor layer 4 and is arranged on the main glaze surface 21 of the glaze layer 2 . The second wiring layer 3 is formed to have a specific resistance value smaller than that of the resistor layer 4 . The second wiring layer 3 of the present embodiment is made of a conductor containing, for example, gold (Au) as a main component, such as resinate Au. The thickness of second wiring layer 3 is, for example, about 0.6 to 1.2 μm.

図３、図４に示すように、第２配線層３は、共通電極３１、複数の個別電極３２、複数の信号配線部３５および複数の第２パッド部３６を有している。 As shown in FIGS. 3 and 4, the second wiring layer 3 has a common electrode 31, a plurality of individual electrodes 32, a plurality of signal wiring portions 35, and a plurality of second pad portions 36. As shown in FIGS.

共通電極３１は、共通部３１１および複数の共通電極帯状部３１２を有する。具体的には、共通部３１１は、抵抗体層４に対してｙ方向下流側に配置されており、ｘ方向に沿って延びている。複数の共通電極帯状部３１２は、各々が共通部３１１からｙ方向上流側に延びており、ｘ方向に等ピッチで配列されている。 The common electrode 31 has a common portion 311 and a plurality of common electrode strips 312 . Specifically, the common portion 311 is arranged downstream in the y direction with respect to the resistor layer 4 and extends along the x direction. The plurality of common electrode strip portions 312 each extend upstream in the y direction from the common portion 311 and are arranged at equal pitches in the x direction.

複数の個別電極３２は、抵抗体層４に対して部分的に通電するためのものであり、共通電極３１に対して逆極性となる部位である。個別電極３２は、抵抗体層４から駆動ＩＣ６に向かって延びている。複数の個別電極３２は、ｘ方向に配列されており、各々が個別電極帯状部３３および連結部３４を有している。 The plurality of individual electrodes 32 is for partially energizing the resistor layer 4 and is a portion having a polarity opposite to that of the common electrode 31 . The individual electrode 32 extends from the resistor layer 4 toward the drive IC 6 . A plurality of individual electrodes 32 are arranged in the x-direction, each having an individual electrode strip portion 33 and a connecting portion 34 .

各個別電極帯状部３３は、ｙ方向に延びた帯状部分であり、共通電極３１の隣り合う２つの共通電極帯状部３１２の間に位置している。連結部３４は、個別電極帯状部３３から駆動ＩＣ６に向かって延びる部分であり、そのほとんどがｙ方向に沿った部位およびｙ方向に対して傾斜した部位を有している。連結部３４は、ｙ方向上流側において、ｘ方向に比較的狭い間隔で配列されている。当該ｙ方向上流側において隣り合う連結部３４どうしの間隔は、たとえば２０μｍ以下程度となっている。各連結部３４のｙ方向上流側端部は、ｚ方向に見て駆動ＩＣ６と重なっている。 Each individual electrode strip portion 33 is a strip portion extending in the y direction and positioned between two adjacent common electrode strip portions 312 of the common electrode 31 . The connecting portion 34 is a portion extending from the individual electrode strip portion 33 toward the drive IC 6, and most of the connecting portion 34 has a portion along the y direction and a portion inclined with respect to the y direction. The connecting portions 34 are arranged at relatively narrow intervals in the x direction on the upstream side in the y direction. The interval between the connecting portions 34 adjacent to each other on the upstream side in the y direction is, for example, about 20 μm or less. The y-direction upstream end of each connecting portion 34 overlaps the drive IC 6 when viewed in the z-direction.

複数の信号配線部３５は、コネクタ７２と駆動ＩＣ６とに接続される配線パターンを構成している。図４においては１つの信号配線部３５のみ表れているが、複数の信号配線部３５は、駆動ＩＣ６の近傍において、ｘ方向に配列されるとともに各々がｙ方向に延びている。各信号配線部３５のｙ方向下流側端部は、ｚ方向に見て駆動ＩＣ６と重なっている。なお、サーマルプリントヘッドＡ１に使用される駆動ＩＣ６は、通常、長矩形状の平面形状を有する（図１参照）。駆動ＩＣ６の長辺は、抵抗体層４が延びる方向であるｘ方向（主走査方向）に沿う。 A plurality of signal wiring portions 35 constitute a wiring pattern connected to the connector 72 and the driving IC 6 . Although only one signal wiring portion 35 is shown in FIG. 4, a plurality of signal wiring portions 35 are arranged in the x-direction near the drive IC 6 and each extends in the y-direction. The y-direction downstream end of each signal wiring portion 35 overlaps the drive IC 6 when viewed in the z-direction. The drive IC 6 used in the thermal print head A1 usually has a rectangular planar shape (see FIG. 1). The long side of the drive IC 6 extends along the x direction (main scanning direction) in which the resistor layer 4 extends.

図４、図７に示すように、複数の第２パッド部３６は、複数の導電性接合部６４を介して、フリップチップ実装された駆動ＩＣ６と接続される部分である。複数の第２パッド部３６は、ｘ方向およびｙ方向に複数ずつ配列されている。複数の第２パッド部３６は、複数の連結部３４（個別電極３２）のいずれかのｙ方向上流側端部、または複数の信号配線部３５のいずれかのｙ方向下流側端部につながっている。本実施形態において、複数の第２パッド部３６は、ｙ方向において２列に形成されている。 As shown in FIGS. 4 and 7 , the plurality of second pad portions 36 are portions connected to the drive IC 6 flip-chip mounted via a plurality of conductive joint portions 64 . A plurality of second pad portions 36 are arranged in the x direction and the y direction. The plurality of second pad portions 36 are connected to any of the y-direction upstream ends of the plurality of connecting portions 34 (individual electrodes 32) or to the y-direction downstream ends of any of the plurality of signal wiring portions 35. there is In this embodiment, the plurality of second pad portions 36 are formed in two rows in the y direction.

駆動ＩＣ６において基板１と対向する面には、複数の導電性接合部６４が配置されている。上記複数の第２パッド部３６は、複数の導電性接合部６４に対応して配置されている。 A plurality of conductive joints 64 are arranged on the surface of the drive IC 6 facing the substrate 1 . The plurality of second pad portions 36 are arranged corresponding to the plurality of conductive joint portions 64 .

抵抗体層４は、第２配線層３を構成する材料よりも抵抗率が高い、たとえば酸化ルテニウムなどからなり、ｘ方向に延びる帯状に形成されている。図３に示すように、抵抗体層４は、共通電極３１の複数の共通電極帯状部３１２と複数の個別電極３２の個別電極帯状部３３とに交差している。さらに、抵抗体層４は、共通電極３１の複数の共通電極帯状部３１２と複数の個別電極３２の個別電極帯状部３３に対して基板１とは反対側に積層されている。抵抗体層４のうち各共通電極帯状部３１２と各個別電極帯状部３３とに挟まれた部位が、第２配線層３によって部分的に通電されることにより発熱する発熱部４１とされている。１個の個別電極帯状部３３を挟んで隣り合う２個の発熱部４１の発熱によって１個の印字ドットが形成される。抵抗体層４の厚さは、たとえば３～１０μｍ程度である。 The resistor layer 4 is made of, for example, ruthenium oxide, which has a higher resistivity than the material forming the second wiring layer 3, and is formed in a strip shape extending in the x direction. As shown in FIG. 3 , the resistor layer 4 intersects the common electrode strips 312 of the common electrode 31 and the individual electrode strips 33 of the individual electrodes 32 . Furthermore, the resistor layer 4 is laminated on the side opposite to the substrate 1 with respect to the plurality of common electrode strip portions 312 of the common electrode 31 and the individual electrode strip portions 33 of the plurality of individual electrodes 32 . A portion of the resistor layer 4 sandwiched between the common electrode strip portions 312 and the individual electrode strip portions 33 serves as a heat generating portion 41 that generates heat when partially energized by the second wiring layer 3 . . One print dot is formed by the heat generated by the two heat generating portions 41 adjacent to each other with one individual electrode strip portion 33 interposed therebetween. The thickness of resistor layer 4 is, for example, about 3 to 10 μm.

保護層５は、第２配線層３および抵抗体層４を保護するためのものである。保護層５は、たとえば非晶質ガラスからなる。ただし、保護層５は、複数の第２パッド部３６を含む領域を露出させている。 The protective layer 5 is for protecting the second wiring layer 3 and the resistor layer 4 . Protective layer 5 is made of, for example, amorphous glass. However, the protective layer 5 exposes a region including the plurality of second pad portions 36 .

駆動ＩＣ６は、複数の個別電極３２を選択的に通電させることにより、抵抗体層４を部分的に発熱させる機能を果たす。図１、図４に示すように、駆動ＩＣ６は、抵抗体層４（複数の発熱部４１）に対してｙ方向上流側に配置されている。本実施形態において、グレーズ層２上に複数の駆動ＩＣ６がフリップチップ実装により配置されている。 The driving IC 6 performs a function of partially heating the resistor layer 4 by selectively energizing the plurality of individual electrodes 32 . As shown in FIGS. 1 and 4, the driving IC 6 is arranged upstream in the y direction with respect to the resistor layer 4 (the plurality of heat generating portions 41). In this embodiment, a plurality of drive ICs 6 are arranged on the glaze layer 2 by flip-chip mounting.

図５は、駆動ＩＣ６の拡大平面図であり、フリップチップ実装される前の部品の状態を示す。図５においては、駆動ＩＣ６における基板１と対向する面が、上方を向く。 FIG. 5 is an enlarged plan view of the drive IC 6, showing the state of the component before being flip-chip mounted. In FIG. 5, the surface of drive IC 6 facing substrate 1 faces upward.

駆動ＩＣ６は、素子本体６１、第１配線層６２、絶縁膜６３、複数の導電性接合部６４および複数の嵩上げ部６５を有する。素子本体６１は、ｚ方向に見て長矩形状である。第１面６１１、一対の長辺６１２および一対の短辺６１３を有する。第１面６１１は、ｚ方向を向いており、フリップチップ実装された駆動ＩＣ６が基板１と対向する実装面である。一対の長辺６１２および一対の短辺６１３は、ｚ方向に見て素子本体６１の外周縁を構成している。 The drive IC 6 has an element body 61 , a first wiring layer 62 , an insulating film 63 , a plurality of conductive joints 64 and a plurality of elevated portions 65 . The element body 61 has a long rectangular shape when viewed in the z direction. It has a first surface 611 , a pair of long sides 612 and a pair of short sides 613 . The first surface 611 faces the z-direction and is a mounting surface on which the drive IC 6 flip-chip mounted faces the substrate 1 . The pair of long sides 612 and the pair of short sides 613 form the outer periphery of the element body 61 when viewed in the z direction.

第１配線層６２は、素子本体６１の第１面６１１上に配置されている。本実施形態において、第１配線層６２は、たとえばアルミニウム（Ａｌ）を主成分として含む導電体からなり、単一の金属層である第１層６２Ａからなる。第１配線層６２の構成材料としては、たとえばＡｌやＡｌを含む合金（Ａｌ－Ｓｉ系合金、Ａｌ－Ｓｉ－Ｃｕ系合金等）が挙げられる。 The first wiring layer 62 is arranged on the first surface 611 of the element body 61 . In this embodiment, the first wiring layer 62 is made of a conductor containing aluminum (Al) as a main component, for example, and is made of a single metal layer, ie, a first layer 62A. Examples of the constituent material of the first wiring layer 62 include Al and alloys containing Al (Al--Si alloys, Al--Si--Cu alloys, etc.).

図６に示すように、第１配線層６２（第１層６２Ａ）は、複数の第１配線部６２１および複数の第１パッド部６２２を有する。複数の第１パッド部６２２は、ｘ方向およびｙ方向に複数ずつ配列されている。図６においては、１つの第１パッド部６２２のみを表す。第１パッド部６２２は、複数の第１配線部６２１のいずれかの端部に配置されている。図６においては、１つの第１パッド部６２２のみを表す。詳細な図示説明は省略するが、単一の金属層である第１層６２Ａを構成する複数の第１配線部６２１は、第１面６１１において比較的広い領域に形成される。 As shown in FIG. 6 , the first wiring layer 62 (first layer 62A) has a plurality of first wiring portions 621 and a plurality of first pad portions 622 . A plurality of first pad portions 622 are arranged in the x direction and the y direction. FIG. 6 shows only one first pad section 622 . The first pad portion 622 is arranged at one end of the plurality of first wiring portions 621 . FIG. 6 shows only one first pad section 622 . Although detailed illustration is omitted, the plurality of first wiring portions 621 forming the first layer 62A, which is a single metal layer, are formed in a relatively wide area on the first surface 611. As shown in FIG.

絶縁膜６３は、第１面６１１を覆うように形成された駆動ＩＣ６の保護膜である。絶縁膜６３は、素子本体６１（第１面６１１）上および第１配線層６２上に配置されており、たとえばシリコン窒化膜（ＳｉＮ）からなる。絶縁膜６３は、複数の開口部６３１を有する。複数の開口部６３１の各々は、ｚ方向に見て複数の第１パッド部６２２のいずれかと重なっており、各開口部６３１から第１パッド部６２２が露出している。 The insulating film 63 is a protective film of the drive IC 6 formed to cover the first surface 611 . The insulating film 63 is arranged on the element body 61 (first surface 611) and the first wiring layer 62, and is made of, for example, a silicon nitride film (SiN). The insulating film 63 has a plurality of openings 631 . Each of the plurality of openings 631 overlaps with one of the plurality of first pad portions 622 when viewed in the z direction, and the first pad portion 622 is exposed from each opening 631 .

複数の導電性接合部６４は、素子本体６１の第１面６１１側に配置されており、複数の第１パッド部６２２の各々に積層されている。本実施形態では、図５に示すように、ｘ方向およびｙ方向に複数ずつ配列されている。図５に示した例では、同図の上方（ｙ方向下流側）の長辺６１２に沿って多数の導電性接合部６４が配列されている。同図の下方（ｙ方向上流側）の長辺６１２においては、複数の導電性接合部６４が間隔を隔てて配置されている。図中上方（ｙ方向下流側）の長辺６１２に沿う多数の導電性接合部６４は、ｘ方向における間隔が小さく、密集して配置されている。一方、図中下方（ｙ方向上流側）の長辺６１２に沿って配置された複数の導電性接合部６４は、ｘ方向における間隔が大きい。したがって、素子本体６１の第１面６１１において、複数の導電性接合部６４は、不均一に配置されている。 The plurality of conductive bonding portions 64 are arranged on the first surface 611 side of the element body 61 and laminated on each of the plurality of first pad portions 622 . In this embodiment, as shown in FIG. 5, a plurality of them are arranged in the x direction and the y direction. In the example shown in FIG. 5, a large number of conductive joints 64 are arranged along a long side 612 on the upper side of the figure (downstream side in the y direction). A plurality of conductive joints 64 are arranged at intervals on a long side 612 on the lower side (upstream side in the y direction) of the figure. A large number of conductive joints 64 along the long side 612 on the upper side of the figure (downstream side in the y direction) are densely arranged with small intervals in the x direction. On the other hand, the plurality of conductive joints 64 arranged along the long side 612 on the lower side in the figure (on the upstream side in the y direction) have large intervals in the x direction. Therefore, on the first surface 611 of the element body 61, the plurality of conductive joints 64 are unevenly arranged.

複数の導電性接合部６４の各々は、互いに積層された第１シード層６４１および第１めっき層６４２から構成される。第１シード層６４１は、たとえばチタン（Ｔｉ）およびタングステン（Ｗ）を含む第１層、および主成分がＡｕである第２層からなる。第１めっき層６４２は、主成分がＡｕである。第１シード層６４１の厚さは、たとえば２００～８００ｎｍ程度である。第１めっき層６４２の厚さ（ｚ方向寸法）は、たとえば１０～３０μｍ程度である。なお、第１シード層６４１および第１めっき層６４２の素材および厚みは、上記したものに限定されない。 Each of the plurality of conductive joints 64 is composed of a first seed layer 641 and a first plating layer 642 laminated together. The first seed layer 641 is composed of, for example, a first layer containing titanium (Ti) and tungsten (W) and a second layer containing Au as the main component. The main component of the first plating layer 642 is Au. The thickness of the first seed layer 641 is, for example, about 200-800 nm. The thickness (z-direction dimension) of the first plating layer 642 is, for example, about 10 to 30 μm. The material and thickness of the first seed layer 641 and the first plating layer 642 are not limited to those described above.

図７に示すように、駆動ＩＣ６がフリップチップ実装された状態において、上記した複数の第１パッド部６２２の各々は、導電性接合部６４を介して、グレーズ層２上の複数の第２パッド部３６のいずれかに導通接続されている。 As shown in FIG. 7 , in a state where the drive IC 6 is flip-chip mounted, each of the plurality of first pad portions 622 is connected to the plurality of second pads on the glaze layer 2 via the conductive bonding portions 64 . It is conductively connected to one of the portions 36 .

図５、図６に示すように、複数の嵩上げ部６５は、素子本体６１の第１面６１１側に配置されており、絶縁膜６３に積層されている。複数の絶縁膜６３の各々は、絶縁膜６３よりもｚ方向に突出している。本実施形態では、複数の嵩上げ部６５は、素子本体６１の外周縁に沿って配置されている。図５に示した例では、図中下方（ｙ方向上流側）の長辺６１２と、図中左右の一対の短辺６１３とに沿って配置されている。図中下方（ｙ方向上流側）の長辺６１２に沿って配置された複数の嵩上げ部６５の各々は、上記の図中下方（ｙ方向上流側）の長辺６１２に沿って配置された複数の導電性接合部６４のうちｘ方向において隣り合うものの間に配置されている。なお、図中下方の長辺６１２に沿って配置された複数の導電性接合部６４について、ｘ方向において隣接する相互の間の領域には、素子本体６１の第１面６１１側に作り込まれた回路部６６が配置されている。図中下方の長辺６１２に沿って配置された複数の嵩上げ部６５は、回路部６６を避けた位置に配置されており、導電性接合部６４よりも図中下方の長辺６１２に近接している。 As shown in FIGS. 5 and 6 , the raised portions 65 are arranged on the first surface 611 side of the element body 61 and stacked on the insulating film 63 . Each of the plurality of insulating films 63 protrudes in the z direction from the insulating film 63 . In this embodiment, the raised portions 65 are arranged along the outer peripheral edge of the element body 61 . In the example shown in FIG. 5, they are arranged along a long side 612 on the lower side in the drawing (upstream in the y direction) and a pair of short sides 613 on the left and right in the drawing. Each of the plurality of raised portions 65 arranged along the lower (y-direction upstream) long side 612 in the drawing corresponds to the plurality of raised portions 65 arranged along the lower (y-direction upstream) long side 612 in the drawing. of the conductive joints 64 adjacent in the x-direction. In addition, with respect to the plurality of conductive joints 64 arranged along the long side 612 in the lower part of the figure, in the region between them adjacent to each other in the x direction, the first surface 611 side of the element body 61 is formed. A circuit section 66 is arranged. A plurality of raised portions 65 arranged along the lower long side 612 in the figure are arranged at positions avoiding the circuit portion 66, and are closer to the lower long side 612 in the figure than the conductive joints 64. ing.

複数の嵩上げ部６５は、導電性材料からなる。複数の嵩上げ部６５の各々は、互いに積層された第２シード層６５１および第２めっき層６５２から構成される。第２シード層６５１は、たとえばＴｉおよびＷを含む第１層、および主成分がＡｕである第２層からなる。第２めっき層６５２は、主成分がＡｕである。嵩上げ部６５は、導電性接合部６４と同じ構成材料からなる。具体的には、導電性接合部６４の第１シード層６４１と嵩上げ部６５の第２シード層６５１とが、同一の構成材料からなり、導電性接合部６４の第１めっき層６４２と嵩上げ部６５の第２めっき層６５２とが、同一の構成材料からなる。第２シード層６５１の厚さは、たとえば２００～８００ｎｍ程度である。第２めっき層６５２の厚さ（ｚ方向寸法）は、たとえば１０～３０μｍ程度である。なお、第１シード層６４１および第１めっき層６４２の素材および厚みは、上記したものに限定されない。 The raised portions 65 are made of a conductive material. Each of the raised portions 65 is composed of a second seed layer 651 and a second plating layer 652 that are laminated together. The second seed layer 651 is composed of, for example, a first layer containing Ti and W and a second layer mainly composed of Au. The main component of the second plating layer 652 is Au. The raised portion 65 is made of the same constituent material as the conductive joint portion 64 . Specifically, the first seed layer 641 of the conductive joint portion 64 and the second seed layer 651 of the raised portion 65 are made of the same material, and the first plated layer 642 of the conductive joint portion 64 and the raised portion are made of the same material. The second plated layer 652 of 65 is made of the same constituent material. The thickness of the second seed layer 651 is, for example, about 200-800 nm. The thickness (z-direction dimension) of the second plating layer 652 is, for example, about 10 to 30 μm. The material and thickness of the first seed layer 641 and the first plating layer 642 are not limited to those described above.

図６に示すように、複数の嵩上げ部６５は、ｚ方向に見て、複数の第１配線部６２１のいずれかと重なっている。これにより、ｚ方向において、第１配線部６２１、絶縁膜６３および嵩上げ部６５の順に積層されている。導電性接合部６４において第１面６１１からｚ方向に最も突出する位置は、第１パッド部６２２、絶縁膜６３および導電性接合部６４の順に積層された構成である。図６に示すように、導電性接合部６４が第１面６１１からｚ方向に最も突出する位置までの第１寸法Ｌ１と、嵩上げ部６５が第１面６１１からｚ方向に最も突出する位置までの第２寸法Ｌ２とは、同一である。なお、嵩上げ部６５の配置について、上記したｚ方向に見て第１配線部６２１のいずれかと重なる位置に限定されず、ｚ方向に見て第１配線部６２１と重ならない位置に嵩上げ部６５を配置してもよい。 As shown in FIG. 6, the raised portions 65 overlap with any one of the first wiring portions 621 when viewed in the z direction. As a result, the first wiring portion 621, the insulating film 63, and the raised portion 65 are stacked in this order in the z direction. The position of the conductive joint 64 that most protrudes in the z-direction from the first surface 611 is the structure in which the first pad 622, the insulating film 63, and the conductive joint 64 are stacked in this order. As shown in FIG. 6, a first dimension L1 from the first surface 611 to the position where the conductive joint 64 protrudes most in the z direction, and a distance from the first surface 611 to the position where the raised portion 65 protrudes most in the z direction. is the same as the second dimension L2 of . Note that the arrangement of the raised portion 65 is not limited to the position overlapping any one of the first wiring portions 621 when viewed in the z-direction, and the raised portion 65 is placed at a position not overlapping the first wiring portion 621 when viewed in the z-direction. may be placed.

図７に示すように、駆動ＩＣ６がフリップチップ実装された状態において、複数の嵩上げ部６５の各々は、グレーズ層２のグレーズ主面２１に密着している。 As shown in FIG. 7 , each of the raised portions 65 is in close contact with the main glaze surface 21 of the glaze layer 2 when the drive IC 6 is flip-chip mounted.

駆動ＩＣ６は、保護樹脂７１によって覆われている。保護樹脂７１は、たとえば黒色の軟質樹脂からなる。また、駆動ＩＣ６とコネクタ７２とは、上記複数の信号配線部３５によって接続されている。駆動ＩＣ６には、コネクタ７２を介して外部から送信される印字信号、制御信号および複数の発熱部４１に供給される電圧が入力される。複数の発熱部４１は、印字信号および制御信号にしたがって個別に通電されることにより、選択的に発熱させられる。 The drive IC 6 is covered with a protective resin 71 . Protective resin 71 is made of, for example, a black soft resin. Further, the drive IC 6 and the connector 72 are connected by the plurality of signal wiring portions 35 described above. The drive IC 6 receives a print signal and a control signal transmitted from the outside via the connector 72 and a voltage supplied to the plurality of heat generating portions 41 . The plurality of heat generating portions 41 are selectively heated by being individually energized according to the print signal and the control signal.

次に、サーマルプリントヘッドＡ１の使用方法の一例について簡単に説明する。 Next, an example of how to use the thermal print head A1 will be briefly described.

サーマルプリントヘッドＡ１は、プリンタに組み込まれた状態で使用される。図２に示したように、当該プリンタ内において、サーマルプリントヘッドＡ１の各発熱部４１はプラテンローラ８１に対向している。当該プリンタの使用時には、プラテンローラ８１が回転することにより、感熱紙などの印刷媒体８２が、ｙ方向に沿ってプラテンローラ８１と各発熱部４１との間に一定速度で送給される。印刷媒体８２は、プラテンローラ８１によって保護層５のうち各発熱部４１を覆う部分に押しあてられる。一方、図３に示した各個別電極３２には、駆動ＩＣ６によって選択的に電位が付与される。これにより、共通電極３１と複数の個別電極３２の各々との間に電圧が印加される。そして、複数の発熱部４１には選択的に電流が流れ、熱が発生する。そして、各発熱部４１にて発生した熱は、保護層５を介して印刷媒体８２に伝わる。そして、印刷媒体８２上のｘ方向に線状に延びるライン領域に、複数のドットが印刷される。また、各発熱部４１にて発生した熱は、グレーズ層２にも伝わり、グレーズ層２にて蓄えられる。 The thermal print head A1 is used while being incorporated in the printer. As shown in FIG. 2, each heat generating portion 41 of the thermal print head A1 faces a platen roller 81 in the printer. When the printer is used, the platen roller 81 rotates to feed a printing medium 82 such as thermal paper at a constant speed between the platen roller 81 and the heat generating portions 41 along the y direction. The print medium 82 is pressed by the platen roller 81 against the portions of the protective layer 5 that cover the heat generating portions 41 . On the other hand, a potential is selectively applied to each individual electrode 32 shown in FIG. 3 by the driving IC 6 . Thereby, a voltage is applied between the common electrode 31 and each of the plurality of individual electrodes 32 . Current selectively flows through the plurality of heat generating portions 41 to generate heat. The heat generated by each heat generating portion 41 is transferred to the print medium 82 through the protective layer 5 . A plurality of dots are printed in a line area linearly extending in the x direction on the print medium 82 . Moreover, the heat generated in each heat generating portion 41 is transmitted to the glaze layer 2 and stored in the glaze layer 2 .

次に、駆動ＩＣ６における導電性接合部６４および嵩上げ部６５の形成手順の一例について、図８～図１２を参照しつつ、以下に説明する。なお、図８～図１２はそれぞれ、図６に示す断面図に対応する。 Next, an example of the procedure for forming the conductive joint portion 64 and the raised portion 65 in the drive IC 6 will be described below with reference to FIGS. 8 to 12. FIG. 8 to 12 respectively correspond to the cross-sectional view shown in FIG.

まず、図８に示すように、第１配線層６２および絶縁膜６３が積層された素子本体６１を準備する。絶縁膜６３には、第１パッド部６２２に対応する開口部６３１が形成されている。 First, as shown in FIG. 8, an element body 61 is prepared in which a first wiring layer 62 and an insulating film 63 are laminated. An opening 631 corresponding to the first pad portion 622 is formed in the insulating film 63 .

次いで、図９に示すように、シード層６９を形成する。シード層６９の形成は、スパッタリング法による。シード層６９は、素子本体６１の第１面６１１側の全面にわたって形成される。シード層６９は、開口部６３１から露出する第１パッド部６２２、および絶縁膜６３を覆う。シード層６９の一部が、後に第１シード層６４１および第２シード層６５１に対応する。 Then, as shown in FIG. 9, a seed layer 69 is formed. The seed layer 69 is formed by sputtering. The seed layer 69 is formed over the entire surface of the element body 61 on the side of the first surface 611 . The seed layer 69 covers the first pad portion 622 exposed from the opening 631 and the insulating film 63 . A portion of seed layer 69 will later correspond to first seed layer 641 and second seed layer 651 .

次いで、図１０～図１２に示すように、第１めっき層６４２および第２めっき層６５２を形成する。第１めっき層６４２および第２めっき層６５２の形成は、フォトリソグラフィによるパターン形成および電解めっきによる。第１めっき層６４２および第２めっき層６５２を形成する工程においては、図１０に示すように、まず、第１めっき層６４２および第２めっき層６５２を形成するためのマスク９１をフォトリソグラフィにより形成する。マスク９１の形成においては、シード層６９の全面を覆うように、感光性レジストを塗布し、当該感光性レジストに対して露光・現像を行うことによってパターニングを行う。このパターニングにより、マスク９１に開口９１ａが形成され、シード層６９の一部（第１めっき層６４２および第２めっき層６５２を形成する部分）が露出する。そして、図１１に示すように、シード層６９を導電経路とした電解めっきにより、露出したシード層６９上に第１めっき層６４２および第２めっき層６５２を形成する。その後、マスク９１を除去することで、図１２に示す第１めっき層６４２および第２めっき層６５２が形成される。 Next, as shown in FIGS. 10-12, a first plating layer 642 and a second plating layer 652 are formed. The first plating layer 642 and the second plating layer 652 are formed by photolithographic patterning and electroplating. In the step of forming the first plating layer 642 and the second plating layer 652, as shown in FIG. 10, first, a mask 91 for forming the first plating layer 642 and the second plating layer 652 is formed by photolithography. do. In forming the mask 91, a photosensitive resist is applied so as to cover the entire surface of the seed layer 69, and patterning is performed by exposing and developing the photosensitive resist. By this patterning, an opening 91a is formed in the mask 91, and a part of the seed layer 69 (the part forming the first plating layer 642 and the second plating layer 652) is exposed. Then, as shown in FIG. 11, a first plating layer 642 and a second plating layer 652 are formed on the exposed seed layer 69 by electrolytic plating using the seed layer 69 as a conductive path. After that, by removing the mask 91, the first plating layer 642 and the second plating layer 652 shown in FIG. 12 are formed.

次いで、第１めっき層６４２および第２めっき層６５２に覆われていない不要なシード層６９を全て除去する。この不要なシード層６９の除去は、ウェットエッチングにより行う。このウェットエッチングにより、シード層６９が除去された部分から、絶縁膜６３が露出する（図６参照）。また、不要なシード層６９が除去されたことにより、第１シード層６４１および第１めっき層６４２からなる導電性接合部６４と、第２シード層６５１および第２めっき層６５２からなる嵩上げ部６５とが形成される（図６参照）。上記のように、導電性接合部６４の第１シード層６４１および嵩上げ部６５の第２シード層６５１、ならびに導電性接合部６４の第１めっき層６４２および嵩上げ部６５の第２めっき層６５２は、それぞれ、同一の金属層を由来にするものであり、同一の構成材料からなる。 Next, all unnecessary seed layers 69 not covered with the first plating layer 642 and the second plating layer 652 are removed. This unnecessary seed layer 69 is removed by wet etching. This wet etching exposes the insulating film 63 from the portion where the seed layer 69 has been removed (see FIG. 6). In addition, since the unnecessary seed layer 69 is removed, the conductive joint portion 64 composed of the first seed layer 641 and the first plating layer 642 and the raised portion 65 composed of the second seed layer 651 and the second plating layer 652 are formed. are formed (see FIG. 6). As described above, the first seed layer 641 of the conductive joint portion 64 and the second seed layer 651 of the raised portion 65, and the first plated layer 642 of the conductive joint portion 64 and the second plated layer 652 of the raised portion 65 are , are derived from the same metal layer and are made of the same constituent material.

このようにして複数の導電性接合部６４および複数の嵩上げ部６５が形成された駆動ＩＣ６を、フリップチップ実装により基板１上に搭載する。基板１への駆動ＩＣ６の搭載時には、図１３に示すように、素子本体６１の第１面６１１を基板１の第２面１１に対向させる。そして、図１４に示すように、駆動ＩＣ６を基板１側に加圧しつつ、基板１（グレーズ層２）上の複数の第２パッド部３６と駆動ＩＣ６側の複数の導電性接合部６４とを直接接合させる（たとえば超音波接合）。ここで、複数の導電性接合部６４（第１めっき層６４２）においては、ｚ方向に荷重がかかる。また、複数の嵩上げ部６５においては、グレーズ層２に圧接し、ｚ方向に荷重がかかる。このようにして、導電性接合部６４と第２パッド部３６とが直接接合する。駆動ＩＣ６がフリップチップ実装された後には、駆動ＩＣ６の複数の第１パッド部６２２の各々は、導電性接合部６４を介して、グレーズ層２上の複数の第２パッド部３６のいずれかに導通接続する。また、複数の嵩上げ部６５の各々は、グレーズ層２のグレーズ主面２１に密着する。なお、導電性接合部６４と第２パッド部３６とは、接合界面で互いに直接接した状態で接合されている。図１４および図７において、導電性接合部６４と第２パッド部３６との境界面を明瞭に表しているが、導電性接合部６４と第２パッド部３６との接合界面が明瞭に表れない場合があり得る。 The drive IC 6 having the plurality of conductive joint portions 64 and the plurality of raised portions 65 thus formed is mounted on the substrate 1 by flip-chip mounting. When the drive IC 6 is mounted on the substrate 1, the first surface 611 of the element body 61 is opposed to the second surface 11 of the substrate 1 as shown in FIG. Then, as shown in FIG. 14, while pressing the driving IC 6 toward the substrate 1, the plurality of second pad portions 36 on the substrate 1 (glaze layer 2) and the plurality of conductive bonding portions 64 on the driving IC 6 side are bonded together. Direct bonding (eg, ultrasonic bonding). Here, a load is applied in the z direction to the plurality of conductive joints 64 (first plating layers 642). In addition, the raised portions 65 are in pressure contact with the glaze layer 2 and a load is applied in the z direction. In this manner, the conductive joint portion 64 and the second pad portion 36 are directly joined. After the drive IC 6 is flip-chip mounted, each of the plurality of first pad portions 622 of the drive IC 6 is connected to one of the plurality of second pad portions 36 on the glaze layer 2 via the conductive bonding portion 64. Conductive connection. Each of the raised portions 65 is in close contact with the main glaze surface 21 of the glaze layer 2 . The conductive joint portion 64 and the second pad portion 36 are joined in direct contact with each other at the joint interface. In FIGS. 14 and 7, the boundary surface between the conductive joint portion 64 and the second pad portion 36 is clearly shown, but the joint interface between the conductive joint portion 64 and the second pad portion 36 is not clearly shown. There are cases.

次に、本実施形態の作用について説明する。 Next, the operation of this embodiment will be described.

フリップチップ実装される駆動ＩＣ６には、複数の導電性接合部６４および複数の嵩上げ部６５が設けられている。複数の導電性接合部６４の各々は、素子本体６１の第１面６１１上に配置された第１パッド部６２２に積層されている。複数の嵩上げ部６５は、絶縁膜６３に積層されており、絶縁膜６３よりもｚ方向（厚さ方向）に突出している。このような構成によれば、素子本体６１の第１面６１１において複数の導電性接合部６４が不均一に配置されていても、フリップチップ実装時に駆動ＩＣ６を基板１側に加圧する際、複数の導電性接合部６４および複数の嵩上げ部６５により加圧荷重を受け止めることができる。これにより、複数の導電性接合部６４それぞれにおける加圧状態のばらつきが抑制され、フリップチップ実装時における複数の導電性接合部６４の加圧状態のばらつきに起因する不具合を防止するのに適する。 A plurality of conductive joints 64 and a plurality of raised portions 65 are provided in the drive IC 6 to be flip-chip mounted. Each of the plurality of conductive joint portions 64 is laminated on the first pad portion 622 arranged on the first surface 611 of the element body 61 . The plurality of raised portions 65 are stacked on the insulating film 63 and protrude from the insulating film 63 in the z direction (thickness direction). According to such a configuration, even if the plurality of conductive joints 64 are unevenly arranged on the first surface 611 of the element body 61, when the drive IC 6 is pressed against the substrate 1 during flip-chip mounting, the plurality of A pressurized load can be received by the conductive joint portion 64 and the plurality of raised portions 65 . As a result, variation in pressure applied to each of the plurality of conductive joints 64 is suppressed, which is suitable for preventing problems caused by variations in pressure applied to the plurality of conductive joints 64 during flip-chip mounting.

複数の嵩上げ部６５は、素子本体６１の外周縁に沿って配置されている。具体的には、素子本体６１は、ｚ方向（厚さ方向）に見て長矩形状であり、複数の嵩上げ部６５は、これらの少なくとも一部が素子本体６１の長辺６１２（図５における下方の長辺６１２）に沿って配置されている。このように複数の嵩上げ部６５が素子本体６１の外周縁に沿って配置された構成によれば、フリップチップ実装時に駆動ＩＣ６を基板１側に加圧する際、複数の導電性接合部６４および複数の嵩上げ部６５によって、加圧荷重をより均等に受け止めることができる。これにより、複数の導電性接合部６４それぞれにおける加圧状態のばらつきがより抑制される。このことは、フリップチップ実装時における複数の導電性接合部６４の加圧状態のばらつきに起因する不具合を防止するうえで、より好ましい。 A plurality of raised portions 65 are arranged along the outer peripheral edge of the element body 61 . Specifically, the element body 61 has an elongated rectangular shape when viewed in the z direction (thickness direction), and at least a portion of the plurality of raised portions 65 extends from the long side 612 of the element body 61 (lower side in FIG. 5). along the long side 612) of the . According to the configuration in which the plurality of raised portions 65 are arranged along the outer peripheral edge of the element body 61 in this way, when the drive IC 6 is pressed against the substrate 1 during flip-chip mounting, the plurality of conductive bonding portions 64 and the plurality of The raised portion 65 can more evenly receive the pressure load. As a result, variation in the pressurized state in each of the plurality of conductive joints 64 is further suppressed. This is more preferable in terms of preventing problems caused by variations in pressure applied to the plurality of conductive joints 64 during flip-chip mounting.

複数の嵩上げ部６５は、導電性接合部６４と同じ導電性材料からなる。具体的には、導電性接合部６４は、第１シード層６４１および第１めっき層６４２を含み、嵩上げ部６５は、第２シード層６５１および第２めっき層６５２を含む。第１シード層６４１と第２シード層６５１とは同じ構成材料からなり、第１めっき層６４２と第２めっき層６５２とは、同じ構成材料からなる。このような構成によれば、複数の導電性接合部６４および複数の嵩上げ部６５を同時に一括して形成することができる。 The raised portions 65 are made of the same conductive material as the conductive joint portion 64 . Specifically, the conductive joint portion 64 includes a first seed layer 641 and a first plating layer 642 , and the raised portion 65 includes a second seed layer 651 and a second plating layer 652 . The first seed layer 641 and the second seed layer 651 are made of the same constituent material, and the first plating layer 642 and the second plating layer 652 are made of the same constituent material. According to such a configuration, the plurality of conductive joint portions 64 and the plurality of raised portions 65 can be collectively formed at the same time.

導電性接合部６４が第１面６１１からｚ方向に最も突出する位置までの第１寸法Ｌ１と、嵩上げ部６５が第１面６１１からｚ方向に最も突出する位置までの第２寸法Ｌ２とは、同一である。このような構成によれば、フリップチップ実装時に駆動ＩＣ６を基板１側に加圧する際、複数の導電性接合部６４および複数の嵩上げ部６５により加圧荷重の均一化を図ることができる。このことは、フリップチップ実装時における複数の導電性接合部６４の加圧状態のばらつきに起因する不具合を防止するのに、より適する。 A first dimension L1 from the first surface 611 to the position where the conductive joint 64 protrudes most in the z direction, and a second dimension L2 from the first surface 611 to the position where the raised part 65 protrudes most in the z direction. , are identical. According to such a configuration, when the driver IC 6 is pressed against the substrate 1 during flip-chip mounting, the plurality of conductive bonding portions 64 and the plurality of raised portions 65 can equalize the pressure load. This is more suitable for preventing problems caused by variations in pressure applied to the plurality of conductive joints 64 during flip-chip mounting.

また、導電性接合部６４の第１シード層６４１および嵩上げ部６５の第２シード層６５１、ならびに導電性接合部６４の第１めっき層６４２および嵩上げ部６５の第２めっき層６５２が、それぞれ同一の金属層を由来にするものであれば、導電性接合部６４の最大突出位置と嵩上げ部６５の最大突出位置を揃えることができる。したがって、上記第１寸法Ｌ１と第２寸法Ｌ２とを容易に同じ寸法にすることができる。 Further, the first seed layer 641 of the conductive joint portion 64 and the second seed layer 651 of the raised portion 65, and the first plated layer 642 of the conductive joint portion 64 and the second plated layer 652 of the raised portion 65 are the same. If the metal layer is derived from (1), the maximum protruding position of the conductive joint 64 and the maximum protruding position of the raised portion 65 can be aligned. Therefore, the first dimension L1 and the second dimension L2 can be easily made the same.

図１５、図１６は、上述の駆動ＩＣ６の変形例を示している。なお、図１５以降の図面において、上記実施形態のサーマルプリントヘッドＡ１と同一または類似の要素には、上記実施形態と同一の符号を付しており、適宜説明を省略する。 15 and 16 show modifications of the drive IC 6 described above. In the drawings after FIG. 15, elements that are the same as or similar to those of the thermal print head A1 of the above embodiment are denoted by the same reference numerals as in the above embodiment, and description thereof will be omitted as appropriate.

＜駆動ＩＣの第１変形例＞
図１５に示した駆動ＩＣ６Ａにおいては、複数の嵩上げ部６５の構成が上記実施形態における駆動ＩＣ６と異なっている。図５を参照して上記したの駆動ＩＣ６においては、素子本体６１の長辺６１２に沿って配置された複数の嵩上げ部６５の多くは、ｘ方向に隣り合う導電性接合部６４の間において、比較的サイズの小さい４つの嵩上げ部６５がｚ方向に並ぶ構成とされていた。これに対し、本変形例では、図１５に示すように、素子本体６１の長辺６１２に沿って配置された複数の嵩上げ部６５の多くは、ｘ方向に隣り合う導電性接合部６４の間において、一連につながってｘ方向に延びている。 <First Modification of Driving IC>
The drive IC 6A shown in FIG. 15 differs from the drive IC 6 in the above-described embodiment in the configuration of the raised portions 65. As shown in FIG. In the drive IC 6 described above with reference to FIG. 5, many of the plurality of raised portions 65 arranged along the long side 612 of the element body 61 are located between the conductive joint portions 64 adjacent in the x direction. Four raised portions 65 of relatively small size are arranged in the z direction. On the other hand, in this modification, as shown in FIG. 15, most of the raised portions 65 arranged along the long side 612 of the element body 61 are located between the conductive joint portions 64 adjacent in the x direction. , are connected in series and extend in the x direction.

フリップチップ実装される駆動ＩＣ６Ａには、複数の導電性接合部６４および複数の嵩上げ部６５が設けられている。複数の導電性接合部６４の各々は、素子本体６１の第１面６１１上に配置された第１パッド部６２２に積層されている。複数の嵩上げ部６５は、絶縁膜６３に積層されており、絶縁膜６３よりもｚ方向（厚さ方向）に突出している。このような構成によれば、素子本体６１の第１面６１１において複数の導電性接合部６４が不均一に配置されていても、フリップチップ実装時に駆動ＩＣ６Ａを基板１側に加圧する際、複数の導電性接合部６４および複数の嵩上げ部６５により加圧荷重を受け止めることができる。これにより、複数の導電性接合部６４それぞれにおける加圧状態のばらつきが抑制され、フリップチップ実装時における複数の導電性接合部６４の加圧状態のばらつきに起因する不具合を防止するのに適する。 A plurality of conductive joints 64 and a plurality of raised portions 65 are provided on the drive IC 6A that is flip-chip mounted. Each of the plurality of conductive joint portions 64 is laminated on the first pad portion 622 arranged on the first surface 611 of the element body 61 . The plurality of raised portions 65 are stacked on the insulating film 63 and protrude from the insulating film 63 in the z direction (thickness direction). According to such a configuration, even if the plurality of conductive joints 64 are unevenly arranged on the first surface 611 of the element body 61, when the drive IC 6A is pressed against the substrate 1 during flip-chip mounting, the plurality of A pressurized load can be received by the conductive joint portion 64 and the plurality of raised portions 65 . As a result, variation in pressure applied to each of the plurality of conductive joints 64 is suppressed, which is suitable for preventing problems caused by variations in pressure applied to the plurality of conductive joints 64 during flip-chip mounting.

駆動ＩＣ６Ａにおいて、複数の嵩上げ部６５は、素子本体６１の外周縁においてより広い範囲に設けられている。このような構成によれば、フリップチップ実装時に駆動ＩＣ６Ａを基板１側に加圧する際、複数の導電性接合部６４および複数の嵩上げ部６５によって、加圧荷重をより均等に受け止めることができる。これにより、複数の導電性接合部６４それぞれにおける加圧状態のばらつきがより抑制される。このことは、フリップチップ実装時における複数の導電性接合部６４の加圧状態のばらつきに起因する不具合を防止するうえで、より好ましい。その他にも、上記実施形態のサーマルプリントヘッドＡ１における駆動ＩＣ６と同様の構成の範囲において、上記実施形態と同様の作用効果を奏する。 In the driving IC 6</b>A, the raised portions 65 are provided over a wider range on the outer peripheral edge of the element body 61 . According to such a configuration, when the driver IC 6A is pressed against the substrate 1 during flip-chip mounting, the plurality of conductive joint portions 64 and the plurality of raised portions 65 can more evenly receive the pressure load. As a result, variation in the pressurized state in each of the plurality of conductive joints 64 is further suppressed. This is more preferable in terms of preventing problems caused by variations in pressure applied to the plurality of conductive joints 64 during flip-chip mounting. In addition, within the range of the configuration similar to that of the drive IC 6 in the thermal print head A1 of the above embodiment, the same effects as those of the above embodiment are obtained.

＜駆動ＩＣの第２変形例＞
図１６に示した駆動ＩＣ６Ｂにおいては、上記実施形態の駆動ＩＣ６における複数の嵩上げ部６５に代えて、複数の嵩上げ部６７が設けられている。本変形例において、複数の嵩上げ部６５は、絶縁性材料からなる。複数の嵩上げ部６７の各々は、たとえばポリイミド樹脂を含む。複数の嵩上げ部６７は、絶縁膜６３に積層されている。複数の嵩上げ部６７は、ｚ方向に見て、複数の第１配線部６２１のいずれかと重なっている。なお、嵩上げ部６７の配置について、上記したｚ方向に見てと重なる位置に限定されず、ｚ方向に見て第１配線部６２１と重ならない位置に嵩上げ部６７を配置してもよい。図１７に示すように、駆動ＩＣ６Ｂがフリップチップ実装された状態において、複数の嵩上げ部６７の各々は、グレーズ層２のグレーズ主面２１に密着している。 <Second Modification of Driving IC>
In the drive IC 6B shown in FIG. 16, a plurality of raised portions 67 are provided instead of the plurality of raised portions 65 in the drive IC 6 of the above embodiment. In this modified example, the raised portions 65 are made of an insulating material. Each of the raised portions 67 contains, for example, polyimide resin. A plurality of raised portions 67 are laminated on the insulating film 63 . The raised portions 67 overlap with any one of the first wiring portions 621 when viewed in the z direction. Note that the placement of the raised portion 67 is not limited to the above position where it overlaps when viewed in the z direction, and the raised portion 67 may be arranged at a position where it does not overlap with the first wiring portion 621 when viewed in the z direction. As shown in FIG. 17, each of the raised portions 67 is in close contact with the main glaze surface 21 of the glaze layer 2 when the drive IC 6B is flip-chip mounted.

駆動ＩＣ６Ｂにおける導電性接合部６４および嵩上げ部６７の形成手順の一例について、図１８～図２３を参照しつつ、以下に説明する。なお、図１８～図２３はそれぞれ、図１６に示す断面図に対応する。 An example of the procedure for forming the conductive joint portion 64 and raised portion 67 in the drive IC 6B will be described below with reference to FIGS. 18 to 23. FIG. 18 to 23 respectively correspond to the cross-sectional view shown in FIG.

まず、図１８に示すように、第１配線層６２および絶縁膜６３が積層された素子本体６１を準備する。絶縁膜６３には、第１パッド部６２２に対応する開口部６３１が形成されている。 First, as shown in FIG. 18, an element body 61 is prepared in which a first wiring layer 62 and an insulating film 63 are laminated. An opening 631 corresponding to the first pad portion 622 is formed in the insulating film 63 .

次いで、図１９に示すように、複数の嵩上げ部６５を形成する。複数の嵩上げ部６７は、フォトリソグラフィにより形成される。複数の嵩上げ部６７の形成は、素子本体６１の第１面６１１側の全面を覆うように感光性ポリイミドを塗布し、当該感光性ポリイミドに対する露光・現像により行う。 Next, as shown in FIG. 19, a plurality of raised portions 65 are formed. A plurality of raised portions 67 are formed by photolithography. The plurality of raised portions 67 are formed by applying photosensitive polyimide so as to cover the entire surface of the element main body 61 on the side of the first surface 611 and exposing and developing the photosensitive polyimide.

次いで、図２０に示すように、シード層６９を形成する。シード層６９の形成は、スパッタリング法による。シード層６９は、素子本体６１の第１面６１１側の全面にわたって形成される。シード層６９は、開口部６３１から露出する第１パッド部６２２、絶縁膜６３、および複数の嵩上げ部６７を覆う。シード層６９の一部が、後に第１シード層６４１に対応する。 Next, as shown in FIG. 20, a seed layer 69 is formed. The seed layer 69 is formed by sputtering. The seed layer 69 is formed over the entire surface of the element body 61 on the side of the first surface 611 . The seed layer 69 covers the first pad portion 622 , the insulating film 63 and the raised portions 67 exposed from the opening 631 . A portion of the seed layer 69 will later correspond to the first seed layer 641 .

次いで、図２１～図２３に示すように、第１めっき層６４２を形成する。第１めっき層６４２の形成は、フォトリソグラフィによるパターン形成および電解めっきによる。第１めっき層６４２を形成する工程においては、図２１に示すように、まず、第１めっき層６４２を形成するためのマスク９１をフォトリソグラフィにより形成する。マスク９１の形成においては、シード層６９の全面を覆うように、感光性レジストを塗布し、当該感光性レジストに対して露光・現像を行うことによってパターニングを行う。このパターニングにより、マスク９１に開口９１ａが形成され、シード層６９の一部（第１めっき層６４２を形成する部分）が露出する。そして、図２２に示すように、シード層６９を導電経路とした電解めっきにより、露出したシード層６９上に第１めっき層６４２を形成する。その後、マスク９１を除去することで、図２３に示す第１めっき層６４２が形成される。 Next, as shown in FIGS. 21-23, a first plating layer 642 is formed. The first plating layer 642 is formed by photolithographic patterning and electroplating. In the step of forming the first plating layer 642, as shown in FIG. 21, first, a mask 91 for forming the first plating layer 642 is formed by photolithography. In forming the mask 91, a photosensitive resist is applied so as to cover the entire surface of the seed layer 69, and patterning is performed by exposing and developing the photosensitive resist. This patterning forms an opening 91a in the mask 91, exposing a portion of the seed layer 69 (the portion forming the first plating layer 642). Then, as shown in FIG. 22, a first plating layer 642 is formed on the exposed seed layer 69 by electrolytic plating using the seed layer 69 as a conductive path. After that, by removing the mask 91, the first plating layer 642 shown in FIG. 23 is formed.

次いで、第１めっき層６４２に覆われていない不要なシード層６９を全て除去する。この不要なシード層６９の除去は、ウェットエッチングにより行う。このウェットエッチングにより、シード層６９が除去された部分から、絶縁膜６３および複数の嵩上げ部６７が露出する（図１６参照）。また、不要なシード層６９が除去されたことにより、第１シード層６４１および第１めっき層６４２からなる導電性接合部６４が形成される（図１６参照）。 All unnecessary seed layers 69 not covered with the first plating layer 642 are then removed. This unnecessary seed layer 69 is removed by wet etching. This wet etching exposes the insulating film 63 and the raised portions 67 from the portions where the seed layer 69 has been removed (see FIG. 16). In addition, by removing the unnecessary seed layer 69, the conductive junction 64 composed of the first seed layer 641 and the first plating layer 642 is formed (see FIG. 16).

このようにして複数の導電性接合部６４および複数の嵩上げ部６７が形成された駆動ＩＣ６Ｂは、サーマルプリントヘッドＡ１を構成する基板１上に、フリップチップ実装により搭載される。基板１への駆動ＩＣ６Ｂの搭載時には、図２４に示すように、素子本体６１の第１面６１１を基板１の第２面１１に対向させる。そして、図２５に示すように、駆動ＩＣ６Ｂを基板１側に加圧しつつ、基板１（グレーズ層２）上の複数の第２パッド部３６と駆動ＩＣ６Ｂ側の複数の導電性接合部６４とを直接接合させる（たとえば超音波接合）。ここで、複数の導電性接合部６４（第１めっき層６４２）においては、ｚ方向に荷重がかかる。また、複数の嵩上げ部６７においては、グレーズ層２に圧接し、ｚ方向に荷重がかかる。このようにして、導電性接合部６４と第２パッド部３６とが直接接合する。駆動ＩＣ６Ｂがフリップチップ実装された後には、駆動ＩＣ６Ｂの複数の第１パッド部６２２の各々は、導電性接合部６４を介して、グレーズ層２上の複数の第２パッド部３６のいずれかに導通接続する。また、複数の嵩上げ部６７の各々は、グレーズ層２のグレーズ主面２１に密着する。なお、導電性接合部６４と第２パッド部３６とは、接合界面で互いに直接接した状態で接合されている。図２５および図１７において、導電性接合部６４と第２パッド部３６との境界面を明瞭に表しているが、導電性接合部６４と第２パッド部３６との接合界面が明瞭に表れない場合があり得る。 The drive IC 6B having the plurality of conductive joint portions 64 and the plurality of raised portions 67 thus formed is mounted on the substrate 1 constituting the thermal print head A1 by flip-chip mounting. When the driving IC 6B is mounted on the substrate 1, the first surface 611 of the element body 61 faces the second surface 11 of the substrate 1 as shown in FIG. Then, as shown in FIG. 25, while pressing the driving IC 6B toward the substrate 1, the plurality of second pad portions 36 on the substrate 1 (glaze layer 2) and the plurality of conductive bonding portions 64 on the driving IC 6B side are bonded. Direct bonding (eg, ultrasonic bonding). Here, a load is applied in the z direction to the plurality of conductive joints 64 (first plating layers 642). In addition, the raised portions 67 are in pressure contact with the glaze layer 2 and a load is applied in the z direction. In this manner, the conductive joint portion 64 and the second pad portion 36 are directly joined. After the drive IC 6B is flip-chip mounted, each of the plurality of first pad portions 622 of the drive IC 6B is connected to one of the plurality of second pad portions 36 on the glaze layer 2 via the conductive bonding portion 64. Conductive connection. Further, each of the plurality of raised portions 67 is in close contact with the main glaze surface 21 of the glaze layer 2 . The conductive joint portion 64 and the second pad portion 36 are joined in direct contact with each other at the joint interface. In FIGS. 25 and 17, the boundary surface between the conductive joint portion 64 and the second pad portion 36 is clearly shown, but the joint interface between the conductive joint portion 64 and the second pad portion 36 is not clearly shown. There are cases.

フリップチップ実装される駆動ＩＣ６Ｂには、複数の導電性接合部６４および複数の嵩上げ部６５が設けられている。複数の導電性接合部６４の各々は、素子本体６１の第１面６１１上に配置された第１パッド部６２２に積層されている。複数の嵩上げ部６５は、絶縁膜６３に積層されており、絶縁膜６３よりもｚ方向（厚さ方向）に突出している。このような構成によれば、素子本体６１の第１面６１１において複数の導電性接合部６４が不均一に配置されていても、フリップチップ実装時に駆動ＩＣ６Ｂを基板１側に加圧する際、複数の導電性接合部６４および複数の嵩上げ部６５により加圧荷重を受け止めることができる。これにより、複数の導電性接合部６４それぞれにおける加圧状態のばらつきが抑制され、フリップチップ実装時における複数の導電性接合部６４の加圧状態のばらつきに起因する不具合を防止するのに適する。その他にも、上記実施施形態のサーマルプリントヘッドＡ１における駆動ＩＣ６と同様の構成の範囲において、上記実施形態と同様の作用効果を奏する。 A plurality of conductive joints 64 and a plurality of raised portions 65 are provided on the drive IC 6B that is flip-chip mounted. Each of the plurality of conductive joint portions 64 is laminated on the first pad portion 622 arranged on the first surface 611 of the element body 61 . The plurality of raised portions 65 are stacked on the insulating film 63 and protrude from the insulating film 63 in the z direction (thickness direction). According to such a configuration, even if the plurality of conductive joints 64 are unevenly arranged on the first surface 611 of the element body 61, when the drive IC 6B is pressed against the substrate 1 during flip-chip mounting, the plurality of A pressurized load can be received by the conductive joint portion 64 and the plurality of raised portions 65 . As a result, variation in pressure applied to each of the plurality of conductive joints 64 is suppressed, which is suitable for preventing problems caused by variations in pressure applied to the plurality of conductive joints 64 during flip-chip mounting. In addition, within the range of the configuration similar to that of the drive IC 6 in the thermal print head A1 of the above embodiment, the same effects as those of the above embodiment are obtained.

本開示に係るサーマルプリントヘッドは、上述した実施形態に限定されるものではない。本開示に係るサーマルプリントヘッドの各部の具体的な構成は、種々に設計変更自在である。 Thermal printheads according to the present disclosure are not limited to the embodiments described above. The specific configuration of each part of the thermal print head according to the present disclosure can be modified in various ways.

上記実施形態において、本開示に係る半導体素子の実装構造をサーマルプリントヘッドに適用した場合について説明したが、本開示の半導体素子の実装構造は他の電子装置等に適用してもよい。本開示に係る半導体素子において、嵩上げ部は必ずしも複数設ける必要はなく、一連につながる単一の嵩上げ部を設けてもよい。 In the above embodiment, the case where the semiconductor element mounting structure according to the present disclosure is applied to a thermal print head has been described, but the semiconductor element mounting structure according to the present disclosure may be applied to other electronic devices and the like. In the semiconductor device according to the present disclosure, it is not always necessary to provide a plurality of raised portions, and a single raised portion connected in series may be provided.

本開示は、以下の付記に関する構成を含む。 The present disclosure includes configurations related to the following appendices.

〔付記１〕
厚さ方向を向く第１面を有する素子本体と、
前記第１面の上に配置された第１配線層と、
前記第１配線層の上に配置された絶縁膜と、を備え、
前記第１配線層は、複数の第１パッド部を含み、
前記絶縁膜は、前記複数の第１パッド部の各々を露出させる複数の開口部を有し、
前記複数の第１パッド部の各々に積層された複数の導電性接合部と、
前記絶縁膜に積層され、前記絶縁膜よりも前記厚さ方向に突出する嵩上げ部と、を備える、半導体素子。
〔付記２〕
前記嵩上げ部は、前記素子本体の外周縁に沿って配置されている、付記１に記載の半導体素子。
〔付記３〕
前記素子本体は、前記厚さ方向に見て長矩形状であり、
前記嵩上げ部は、少なくとも一部が前記素子本体の長辺に沿って配置されている、付記２に記載の半導体素子。
〔付記４〕
前記導電性接合部の構成材料は、金を含む、付記１ないし３のいずれかに記載の半導体素子。
〔付記５〕
前記嵩上げ部は、前記導電性接合部と同じ導電性材料からなる、付記１ないし４のいずれかに記載の半導体素子。
〔付記６〕
前記導電性接合部は、第１めっき層を含み、
前記嵩上げ部は、前記第１めっき層と同じ構成材料からなる第２めっき層を含む、付記５に記載の半導体素子。
〔付記７〕
前記導電性接合部は、互いに積層された第１シード層および前記第１めっき層を含んで構成され、
前記嵩上げ部は、互いに積層された第２シード層および前記第２めっき層を含んで構成されており、
前記第１シード層と前記第２シード層とは、同じ構成材料からなる、付記６に記載の半導体素子。
〔付記８〕
前記第１配線層は、第１配線部および前記複数の第１パッド部を有する第１層からなり、
前記厚さ方向において、前記第１配線部、前記絶縁膜および前記嵩上げ部の順に積層されている、付記５ないし７のいずれかに記載の半導体素子。
〔付記９〕
前記第１層の構成材料は、アルミニウムを含む、付記８に記載の半導体素子。
〔付記１０〕
前記導電性接合部が前記第１面から前記厚さ方向に最も突出する位置までの第１寸法と、前記嵩上げ部が前記第１面から前記厚さ方向に最も突出する位置までの第２寸法とは、同一である、付記６または７に記載の半導体素子。
〔付記１１〕
前記嵩上げ部は、絶縁性材料により構成される、付記１ないし４のいずれかに記載の半導体素子。
〔付記１２〕
前記嵩上げ部の構成材料は、ポリイミド樹脂を含む、付記１１に記載の半導体素子。
〔付記１３〕
前記厚さ方向の一方側を向く第２面を有する基板、および前記第２面の上に配置された第２配線層を有する支持体と、
付記１ないし１２のいずれかに記載の半導体素子と、を備え、前記半導体素子が前記支持体にフリップチップ実装された実装構造であって、
前記第２配線層は、複数の第２パッド部を含み、
前記半導体素子における前記複数の第１パッド部の各々は、前記導電性接合部を介して前記複数の第２パッド部のいずれかに導通接続されている、半導体素子の実装構造。
〔付記１４〕
前記第２配線層は、前記導電性接合部と同じ構成材料を含む、付記１３に記載の半導体素子の実装構造。
〔付記１５〕
前記第２面の上に配置され、主走査方向に配列された複数の発熱部を含む抵抗体層を備え、
前記第２配線層は、前記抵抗体層に導通しており、
前記半導体素子は、前記各発熱部に流す電流を制御するための駆動ＩＣである、付記１３または１４に記載の実装構造を有する、サーマルプリントヘッド。
〔付記１６〕
前記基板は、セラミックからなる、付記１５に記載のサーマルプリントヘッド。 [Appendix 1]
an element body having a first surface facing the thickness direction;
a first wiring layer disposed on the first surface;
and an insulating film disposed on the first wiring layer,
The first wiring layer includes a plurality of first pad portions,
the insulating film has a plurality of openings exposing each of the plurality of first pad portions,
a plurality of conductive joint portions stacked on each of the plurality of first pad portions;
and a raised portion laminated on the insulating film and protruding in the thickness direction beyond the insulating film.
[Appendix 2]
The semiconductor device according to Appendix 1, wherein the raised portion is arranged along an outer peripheral edge of the device body.
[Appendix 3]
The element body has a long rectangular shape when viewed in the thickness direction,
The semiconductor device according to appendix 2, wherein at least part of the raised portion is arranged along a long side of the device body.
[Appendix 4]
4. The semiconductor device according to any one of Appendices 1 to 3, wherein a constituent material of the conductive joint includes gold.
[Appendix 5]
5. The semiconductor device according to any one of Appendices 1 to 4, wherein the raised portion is made of the same conductive material as the conductive joint portion.
[Appendix 6]
The conductive joint includes a first plating layer,
6. The semiconductor device according to appendix 5, wherein the raised portion includes a second plating layer made of the same constituent material as the first plating layer.
[Appendix 7]
the conductive joint includes a first seed layer and the first plating layer laminated to each other;
The raised portion includes a second seed layer and the second plating layer that are laminated to each other,
7. The semiconductor device according to appendix 6, wherein the first seed layer and the second seed layer are made of the same constituent material.
[Appendix 8]
The first wiring layer is composed of a first layer having a first wiring portion and the plurality of first pad portions,
8. The semiconductor device according to any one of appendices 5 to 7, wherein the first wiring portion, the insulating film, and the raised portion are laminated in this order in the thickness direction.
[Appendix 9]
9. The semiconductor device according to appendix 8, wherein the constituent material of the first layer contains aluminum.
[Appendix 10]
A first dimension to a position where the conductive joint portion protrudes most in the thickness direction from the first surface, and a second dimension to a position where the raised portion protrudes most from the first surface in the thickness direction. are the same as the semiconductor device according to appendix 6 or 7.
[Appendix 11]
5. The semiconductor device according to any one of appendices 1 to 4, wherein the raised portion is made of an insulating material.
[Appendix 12]
12. The semiconductor device according to appendix 11, wherein a constituent material of the raised portion includes a polyimide resin.
[Appendix 13]
a substrate having a second surface facing one side in the thickness direction, and a support having a second wiring layer disposed on the second surface;
and a semiconductor element according to any one of Appendices 1 to 12, wherein the semiconductor element is flip-chip mounted on the support,
the second wiring layer includes a plurality of second pad portions,
A mounting structure for a semiconductor element, wherein each of the plurality of first pad portions of the semiconductor element is conductively connected to one of the plurality of second pad portions via the conductive bonding portion.
[Appendix 14]
14. The mounting structure of a semiconductor element according to Appendix 13, wherein the second wiring layer contains the same constituent material as the conductive joint.
[Appendix 15]
a resistor layer disposed on the second surface and including a plurality of heat generating portions arranged in the main scanning direction;
The second wiring layer is electrically connected to the resistor layer,
15. A thermal printhead having the mounting structure according to appendix 13 or 14, wherein the semiconductor element is a drive IC for controlling current flowing through each of the heat generating portions.
[Appendix 16]
16. The thermal printhead of clause 15, wherein the substrate is made of ceramic.

Ａ１：サーマルプリントヘッド
１：基板
１１：第２面
２：グレーズ層
２１：グレーズ主面
３：第２配線層
３１：共通電極
３１１：共通部
３１２：共通電極帯状部
３２：個別電極
３３：個別電極帯状部
３４：連結部
３５：信号配線部
３６：第２パッド部
４：抵抗体層
４１：発熱部
５：保護層
６，６Ａ，６Ｂ：駆動ＩＣ（半導体素子）
６１：素子本体
６１１：第１面
６１２：長辺
６１３：短辺
６２：第１配線層
６２Ａ：第１層
６２１：第１配線部
６２２：第１パッド部
６３：絶縁膜
６３１：開口部
６４：導電性接合部
６４１：第１シード層
６４２：第１めっき層
６５，６７：嵩上げ部
６５１：第２シード層
６５２：第２めっき層
６６：回路部
６９：シード層
７１：保護樹脂
７２：コネクタ
８１：プラテンローラ
８２：印刷媒体
９１：マスク
９１ａ：開口
Ｌ１：第１寸法
Ｌ２：第２寸法 A1 : Thermal print head 1 : Substrate 11 : Second surface 2 : Glaze layer 21 : Glaze main surface 3 : Second wiring layer 31 : Common electrode 311 : Common portion 312 : Common electrode strip portion 32 : Individual electrode 33 : Individual electrode Strip portion 34 : Connecting portion 35 : Signal wiring portion 36 : Second pad portion 4 : Resistor layer 41 : Heat generating portion 5 : Protective layers 6, 6A, 6B: Driving IC (semiconductor element)
61 : Element body 611 : First surface 612 : Long side 613 : Short side 62 : First wiring layer 62A : First layer 621 : First wiring part 622 : First pad part 63 : Insulating film 631 : Opening 64 : Conductive joint portion 641 : first seed layer 642 : first plating layers 65 and 67 : raised portion 651 : second seed layer 652 : second plating layer 66 : circuit portion 69 : seed layer 71 : protective resin 72 : connector 81 : Platen roller 82 : Print medium 91 : Mask 91a : Opening L1 : First dimension L2 : Second dimension

Claims

an element body having a first surface facing the thickness direction;
a first wiring layer disposed on the first surface;
and an insulating film disposed on the first wiring layer,
The first wiring layer includes a plurality of first pad portions,
the insulating film has a plurality of openings exposing each of the plurality of first pad portions,
a plurality of conductive joint portions stacked on each of the plurality of first pad portions;
and a raised portion laminated on the insulating film and protruding in the thickness direction beyond the insulating film.

2. The semiconductor device according to claim 1, wherein said raised portion is arranged along an outer peripheral edge of said device body.

The element body has a long rectangular shape when viewed in the thickness direction,
3. The semiconductor device according to claim 2, wherein at least part of said raised portion is arranged along the long side of said device body.

4. The semiconductor device according to claim 1, wherein a constituent material of said conductive joint includes gold.

5. The semiconductor device according to claim 1, wherein said raised portion is made of the same conductive material as said conductive bonding portion.

The conductive joint includes a first plating layer,
6. The semiconductor device according to claim 5, wherein said raised portion includes a second plating layer made of the same constituent material as said first plating layer.

the conductive joint includes a first seed layer and the first plating layer laminated to each other;
The raised portion includes a second seed layer and the second plating layer that are laminated to each other,
7. The semiconductor device according to claim 6, wherein said first seed layer and said second seed layer are made of the same constituent material.

The first wiring layer is composed of a first layer having a first wiring portion and the plurality of first pad portions,
8. The semiconductor device according to claim 5, wherein said first wiring portion, said insulating film and said raised portion are laminated in this order in said thickness direction.

9. The semiconductor device according to claim 8, wherein the constituent material of said first layer contains aluminum.

A first dimension to a position where the conductive joint portion protrudes most in the thickness direction from the first surface, and a second dimension to a position where the raised portion protrudes most from the first surface in the thickness direction. are the same.

5. The semiconductor device according to claim 1, wherein said raised portion is made of an insulating material.

12. The semiconductor device according to claim 11, wherein a constituent material of said raised portion includes polyimide resin.

a substrate having a second surface facing one side in the thickness direction, and a support having a second wiring layer disposed on the second surface;
A mounting structure comprising the semiconductor element according to any one of claims 1 to 12, wherein the semiconductor element is flip-chip mounted on the support,
the second wiring layer includes a plurality of second pad portions,
A mounting structure of a semiconductor element, wherein each of the plurality of first pad portions of the semiconductor element is conductively connected to one of the plurality of second pad portions via the conductive bonding portion.

14. The mounting structure of a semiconductor element according to claim 13, wherein said second wiring layer includes the same constituent material as said conductive joint.

a resistor layer disposed on the second surface and including a plurality of heat generating portions arranged in the main scanning direction;
The second wiring layer is electrically connected to the resistor layer,
15. A thermal printhead having the mounting structure according to claim 13, wherein said semiconductor element is a drive IC for controlling current flowing through each of said heat generating portions.

16. The thermal printhead of claim 15, wherein said substrate is made of ceramic.