JP2023104433A - 液晶表示装置およびその駆動方法 - Google Patents

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Abstract

【課題】タッチセンサを内蔵するアクティブマトリクス型の液晶表示装置において、すじ状のむらの発生を抑制する。【解決手段】複数行×複数列の画素形成部のそれぞれに対して対応するソースバスラインを介して映像信号が書き込まれるよう、複数本のゲートバスラインが１本ずつ走査される。タッチ位置を検出するためにセンサ電極が駆動される際には、ゲートバスラインの走査が停止される。センサ電極駆動の際にゲートバスラインの走査が停止される行である停止行が連続する２フレーム期間である第１フレーム期間と第２フレーム期間とで異なるように、ゲートドライバの動作およびタッチセンサ駆動回路の動作が制御される。【選択図】図１

Description

以下の開示は、タッチセンサを内蔵するアクティブマトリクス型の液晶表示装置およびその駆動方法に関する。
従来より、複数本のソースバスライン（映像信号線）および複数本のゲートバスライン（走査信号線）を含む表示部を備えた液晶表示装置が知られている。そのような液晶表示装置において、ソースバスラインとゲートバスラインとの交差点には、画素を形成する画素形成部が設けられている。各画素形成部は、対応する交差点を通過するゲートバスラインにゲート端子が接続されるとともに当該交差点を通過するソースバスラインにソース端子が接続された画素ＴＦＴや、画素電圧値を保持するための画素容量（液晶容量）などを含んでいる。液晶表示装置には、また、ゲートバスラインを駆動するためのゲートドライバ（走査信号線駆動回路）とソースバスラインを駆動するためのソースドライバ（映像信号線駆動回路）とが設けられている。
画素電圧値を示す映像信号はソースバスラインによって伝達される。しかしながら、各ソースバスラインは複数行分の画素電圧値を示す映像信号を一時（同時）に伝達することができない。このため、表示部に設けられた複数個の画素形成部内の画素容量への映像信号の書き込み（充電）は１行ずつ順次に行われる。これを実現するために、複数本のゲートバスラインが所定期間ずつ順次に選択されるように、ゲートドライバは複数の段からなるシフトレジスタによって構成されている。そして、それら複数の段から順次にアクティブな走査信号が出力されることによって、上述のように、画素容量への映像信号の書き込みが１行ずつ順次に行われる。なお、以下においては、シフトレジスタの各段を構成する回路のことを「単位回路」といい、１行目のゲートバスラインから最終行目のゲートバスラインまでを１本ずつ順次に選択する（走査する）ことを「垂直スキャン」という。
また、従来より、コンピュータシステムなどにおいて操作を行うための入力デバイスとして、タッチパネルが用いられている。例えば静電容量方式のタッチパネルでは、操作者の指またはタッチペンなどの被検出物の位置が、静電容量の変化に基づき検出される。液晶表示装置に関しても、このようなタッチパネルを備えたものが増加している。
タッチパネルにはいくつかの種類があるが、近年、市場においてはインセル型のタッチパネルが主流となりつつある。インセル型のタッチパネルは、液晶パネルなどの表示パネルにタッチセンサとして機能する部分が内蔵されたタッチパネルである。インセル型のタッチパネルでは、例えば、複数行×複数列にセグメント化された矩形状のセンサ電極が用いられ、自己容量方式によってタッチ検出が行われる。また、上述のセンサ電極と画像を表示するために用いられる電極である共通電極とを共用した構成を採用するインセル型のタッチパネルも知られている。この構成によれば、１つの電極がタッチ検出を行うためのセンサ電極としても使用されるし画像表示用の共通電極としても使用されるので、装置の薄型化や軽量化が可能となる。
なお、本件に関連して以下の先行技術文献が知られている。特開２０１９－９１２９１号公報には、静電容量方式と電磁誘導方式とで電極を共用しつつ電磁誘導方式によるタッチ検出（タッチパネル上のタッチされた位置の検出）を良好に行うことをできるようにした表示装置が開示されている。特開２０１５－８７６０８号公報には、静止画が表示されていてタッチパネルへの接触が非検出である場合に画像信号線への画像信号の入力を実質的に所定期間停止させることにより低消費電力化を実現した液晶表示装置が開示されている。
特開２０１９－９１２９１号公報 特開２０１５－８７６０８号公報
ところで、インセル型のタッチパネルを備えた液晶表示装置すなわちタッチセンサを内蔵する液晶表示装置において、画像表示のための駆動とタッチ検出のための駆動（以下、単に「タッチ駆動」という。）とが互いに干渉しあうと、意図しない誤動作が引き起こされる。そこで、上述した垂直スキャンが停止している期間中にタッチ駆動を行うという方式が採用されている。この方式では、例えば、各フレーム期間において、一定数のゲートバスラインが選択される毎（換言すれば、一定数のゲートバスラインに対応する画素形成部内の画素容量への映像信号の書き込みが行われる毎）に垂直スキャンが一時的に停止され、その垂直スキャンの停止期間中にタッチ駆動が行われる。より具体的な例を挙げると、表示部内に１２００本のゲートバスラインが設けられている液晶表示装置において、２００本のゲートバスラインが選択される毎にタッチ駆動（センサ電極の駆動）が行われる。この例では、図２４に示すように、毎フレームで同じタイミングでタッチ駆動が行われる。なお、図２４において、ＴＰ１～ＴＰ５はそれぞれ各フレーム期間における１～５回目のタッチ検出タイミング（タッチ位置を検出するためにセンサ電極が駆動される期間）を表し、ＶＢＫは垂直ブランキング期間を表している。
ところが、毎フレームで同じタイミングでタッチ駆動が行われると、垂直スキャンの停止に関わるゲートバスラインの近傍にすじ状のむらが視認されることがある。例えば２００本のゲートバスラインが選択される毎にタッチ駆動が行われる上述したケースでは、模式的には図２５に示すように、２００ライン毎にすじ状のむらが現れる（但し、図２５では、説明の便宜のため、むらを強調している）。このようなすじ状のむらは、特に中間階調のベタ画面が表示される際に視認されやすい。
そこで、以下の開示は、タッチセンサを内蔵するアクティブマトリクス型の液晶表示装置において、すじ状のむらの発生を抑制することを目的とする。
（１）本発明のいくつかの実施形態による駆動方法（液晶表示装置の駆動方法）は、映像信号を伝達する複数本の映像信号線と、前記複数本の映像信号線と交差する複数本の走査信号線と、前記複数本の映像信号線と前記複数本の走査信号線とに対応してマトリクス状に設けられた複数行×複数列の画素形成部とを含む表示部を有する液晶パネルと、該液晶パネルに内蔵されたタッチ位置検出用のセンサ電極とを備えた液晶表示装置の駆動方法であって、
前記複数行×複数列の画素形成部のそれぞれに対して対応する映像信号線を介して映像信号が書き込まれるよう前記複数本の走査信号線を１本ずつ走査する走査信号線駆動ステップと、
走査信号線の走査を停止して、タッチ位置を検出するために前記センサ電極を駆動するセンサ電極駆動ステップと
を含み、
前記センサ電極駆動ステップで走査信号線の走査が停止される行である停止行が、連続する２フレーム期間である第１フレーム期間と第２フレーム期間とで異なる。
（２）また、本発明のいくつかの実施形態による駆動方法は、上記（１）の構成を含み、
Ｋを３以上の整数として、連続するＫフレーム期間において前記停止行が互いに異なる。
（３）また、本発明のいくつかの実施形態による駆動方法は、上記（２）の構成を含み、
Ｎを１以上（Ｋ－１）以下の整数として、前記連続するＫフレーム期間のうちのＮ番目のフレーム期間における前記停止行と前記連続するＫフレーム期間のうちの（Ｎ＋１）番目のフレーム期間における前記停止行との間隔が全てのＮについて同じである。
（４）また、本発明のいくつかの実施形態による駆動方法は、上記（１）から（３）までのいずれかの構成を含み、
前記センサ電極駆動ステップにより前記センサ電極を駆動するセンサ駆動処理が、各フレーム期間に３回以上行われる。
（５）また、本発明のいくつかの実施形態による駆動方法は、上記（４）の構成を含み、
Ｐを３以上の整数として、前記センサ駆動処理が各フレーム期間にＰ回行われ、
Ｑを１以上（Ｐ－１）以下の整数として、各フレーム期間において、Ｑ回目の前記センサ駆動処理の際の前記停止行と（Ｑ＋１）回目の前記センサ駆動処理の際の前記停止行との間隔が全てのＱについて同じである。
（６）また、本発明のいくつかの実施形態による液晶表示装置は、映像信号を伝達する複数本の映像信号線と、前記複数本の映像信号線と交差する複数本の走査信号線と、前記複数本の映像信号線と前記複数本の走査信号線とに対応してマトリクス状に設けられた複数行×複数列の画素形成部とを含む表示部を有する液晶パネルと、該液晶パネルに内蔵されたタッチ位置検出用のセンサ電極とを備えた液晶表示装置であって、
前記複数行×複数列の画素形成部のそれぞれに対して対応する映像信号線を介して映像信号が書き込まれるよう前記複数本の走査信号線を１本ずつ走査する走査信号線駆動回路と、
前記センサ電極を駆動するセンサ電極駆動回路と、
前記走査信号線駆動回路の動作および前記センサ電極駆動回路の動作を制御する制御回路と
を備え、
前記制御回路は、連続する２フレーム期間である第１フレーム期間と第２フレーム期間とで異なる行で走査信号線の走査が停止するよう前記走査信号線駆動回路の動作を制御し、かつ、走査信号線の走査が停止している期間中に前記センサ電極が駆動されるよう前記センサ電極駆動回路の動作を制御する。
本発明のいくつかの実施形態による駆動方法（液晶表示装置の駆動方法）によれば、マトリクス状に設けられた複数個の画素形成部への映像信号の書き込みのために複数本の走査信号線が１本ずつ走査されるが、タッチ位置検出用のセンサ電極の駆動は走査信号線の走査が停止された状態で行われる。これに関し、センサ電極を駆動するために走査信号線の走査が停止される行である停止行が、連続する２フレーム期間において最初のフレーム期間とその次のフレーム期間とで異なる。これにより、中間階調のベタ画面を表示部に表示させた際に、各フレーム期間に着目すると停止行に対応する画素形成部と停止行以外の行に対応する画素形成部とで透過率は異なるが、フレーム期間が切り替わると停止行が変化するので、人の目にはすじ状のむらのない全面均一輝度の画像が視認される。以上のように、タッチセンサを内蔵するアクティブマトリクス型の液晶表示装置において、すじ状のむらの発生が抑制される。
一実施形態における駆動方法について説明するための図である。 ３行×２列分の画素形成部の構成を示す回路図である。 すじ状のむらの発生原因について説明するための信号波形図である。 すじ状のむらの発生原因について説明するための信号波形図である。 上記実施形態に係るアクティブマトリクス型の液晶表示装置の全体構成を示すブロック図である。 上記実施形態におけるタッチセンサの一構成例を示す図である。 上記実施形態におけるゲートドライバの構成について説明するためのブロック図である。 上記実施形態におけるゲートドライバ内のシフトレジスタの構成を示すブロック図である。 上記実施形態におけるゲートドライバの動作について説明するための信号波形図である。 上記実施形態における単位回路の概略構成を示す図である。 上記実施形態における単位回路内の状態記憶部の具体的な構成を示す回路図である。 上記実施形態における単位回路内の転送部の具体的な構成を示す回路図である。 上記実施形態において、垂直スキャンが停止する際のラッチ段における状態記憶部の動作の一例について説明するための信号波形図である。 上記実施形態において、垂直スキャンが停止する際のラッチ段以外の段における状態記憶部の動作の一例について説明するための信号波形図である。 上記実施形態において、垂直スキャンが継続しているときの選択段における状態記憶部の動作の一例について説明するための信号波形図である。 上記実施形態において、垂直スキャンが継続しているときの選択段以外の段における状態記憶部の動作の一例について説明するための信号波形図である。 上記実施形態において、垂直スキャンが継続しているときの選択段における転送部の動作について説明するための信号波形図である。 上記実施形態において、垂直スキャンが停止する際の選択段における転送部の動作について説明するための信号波形図である。 上記実施形態において、第１ノードの電位が高いレベルで維持されることについて説明するための信号波形図である。 上記実施形態の効果について説明するための図である。 上記実施形態の第４の変形例におけるゲートドライバの構成を示すブロック図である。 上記実施形態の第４の変形例におけるゲートドライバの動作について説明するための信号波形図である。 上記実施形態の第４の変形例において、垂直スキャンが停止する際のゲートドライバの動作について説明するための信号波形図である。 従来の駆動方法の一例について説明するための図である。 従来の構成で視認されるすじ状のむらについて説明するための図である。
＜０．基礎検討＞
実施形態について説明する前に、上述したすじ状のむらが現れる原因について説明する。なお、ここでは、上述した例すなわち１２００本のゲートバスラインが設けられていて２００本のゲートバスラインが選択される毎にタッチ駆動が行われる例に着目する。
まず、液晶表示装置の表示部内の画素形成部の構成について説明する。図２に、３行×２列分の画素形成部の構成を示す。なお、図２に関し、２００行目の領域に符号Ｌ２００を付し、２０１行目の領域に符号Ｌ２０１を付し、２０２行目の領域に符号Ｌ２０２を付している。また、２００～２０２行目に対応するゲートバスラインに符号ＧＬ２００～ＧＬ２０２を付し、左側の列の２００～２０２行目に対応する画素形成部に符号Ｐ２００～Ｐ２０２を付し、ソースバスラインに符号ＳＬを付し、共通電極に符号ＶＣＯＭを付している。図２から把握されるように、各画素形成部には、画素ＴＦＴ２０と画素電極２１と液晶容量（画素容量）Ｃｌｃとが含まれている。画素ＴＦＴ２０については、ゲート端子は対応するゲートバスラインＧＬに接続され、ドレイン端子は画素電極２１に接続され、ソース端子は対応するソースバスラインＳＬに接続されている。液晶容量Ｃｌｃは、画素電極２１と共通電極ＶＣＯＭとによって形成されている。また、表示部内には寄生容量が存在する。これに関し、説明の便宜上、図２には、画素電極２１とゲートバスラインＧＬとの間に形成される寄生容量Ｃｇｄおよび隣接する２つの画素電極２１の間に形成される寄生容量Ｃｐｐのみを示している。
次に、２００～２０２行目に対応する画素形成部Ｐ２００～Ｐ２０２における画素電位（画素電極２１の電位）の変化に着目する（図３参照）。図３に関し、画素形成部Ｐ２００，Ｐ２０１，およびＰ２０２における画素電位Ｖ（Ｐ２００），Ｖ（Ｐ２０１），およびＶ（Ｐ２０２）の変化を表す波形にそれぞれ符号８１，８２，および８３を付し、画素形成部Ｐ２００，Ｐ２０１，およびＰ２０２に含まれる画素ＴＦＴ２０のゲート電位Ｇ（２００），Ｇ（２０１），およびＧ（２０２）の変化を表す波形（すなわち、走査信号の波形）にそれぞれ符号８４，８５，および８６を付し、ソース電位（映像信号の電位）の変化を表す波形に符号８７を付している。なお、ソース電位については、説明の便宜上、マイナス側の最大の絶対値の電位－ＶＳからプラス側の最大の絶対値の電位ＶＳへと変化する例を示している。
画素形成部Ｐ２００では、画素ＴＦＴ２０のゲート電位Ｇ（２００）がゲートロー電位Ｖｇｌからゲートハイ電位Ｖｇｈへと変化すると、画素ＴＦＴ２０がオン状態となる。これにより、画素電位Ｖ（Ｐ２００）はソース電位ＶＳにほぼ等しくなる。その後、画素ＴＦＴ２０のゲート電位Ｇ（２００）がゲートハイ電位Ｖｇｈからゲートロー電位Ｖｇｌへと変化すると、画素電位Ｖ（Ｐ２００）は、画素形成部Ｐ２００内の画素電極２１とゲートバスラインＧＬ２００との間の寄生容量Ｃｇｄを介して低下する。すなわち、いわゆる引き込み電圧（フィードスルー電圧）によって画素電位Ｖ（Ｐ２００）は低下する（図３で符号９１を付した部分を参照）。その引き込み電圧ΔＶＣｇｄは、次式（１）で表される。
Figure 2023104433000002
 従って、引き込み電圧による低下後の画素電位Ｖ（Ｐ２００）（図３で符号９２を付した矢印で示す部分の電位）は、次式（２）で表される。
Ｖ（Ｐ２００）＝ＶＳ－ΔＶＣｇｄ ・・・（２）
垂直スキャンの停止期間の終了後、画素形成部Ｐ２０１において、画素ＴＦＴ２０のゲート電位Ｇ（２０１）がゲートロー電位Ｖｇｌからゲートハイ電位Ｖｇｈへと変化する。これにより、画素形成部Ｐ２０１において、画素ＴＦＴ２０がオン状態となり、画素電位Ｖ（Ｐ２０１）がソース電位ＶＳにほぼ等しくなる。このとき、画素形成部Ｐ２００内の画素電極２１と画素形成部Ｐ２０１内の画素電極２１との間の寄生容量Ｃｐｐを介して、画素電位Ｖ（Ｐ２００）が上昇する（図３で符号９３を付した部分を参照）。これに関し、画素電位Ｖ（Ｐ２００）の上昇分に相当する電圧（以下、「突き上げ電圧」という。）ΔＶＣｐｐは、次式（３）で表される。
Figure 2023104433000003
 従って、突き上げ電圧による上昇後の画素電位Ｖ（Ｐ２００）（図３で符号９４を付した矢印で示す部分の電位）は、次式（４）で表される。
Ｖ（Ｐ２００）＝ＶＳ－ΔＶＣｇｄ＋ΔＶＣｐｐ ・・・（４）
その後、画素形成部Ｐ２００では、次のフレーム期間に画素ＴＦＴ２０のゲート電位Ｇ（２００）がゲートロー電位Ｖｇｌからゲートハイ電位Ｖｇｈへと変化するまでの期間を通じて、上式（４）で表される画素電位Ｖ（Ｐ２００）が保持される。
画素形成部Ｐ２０１および画素形成部Ｐ２０２においても、同様にして、画素電位は、ソース電位ＶＳにほぼ等しい電位から引き込み電圧によって上式（２）で表される電位へと低下し、その後、突き上げ電圧によって上式（４）で表される電位へと上昇する。
ところで、この例では、図３に示すように、２００行目に対応するゲートバスラインＧＬ２００が選択された後に垂直スキャンの停止期間がある。それ故、上式（２）で表される画素電位が保持される期間の長さが、画素形成部Ｐ２０１，Ｐ２０２では僅かの期間（図４で符号７１を付した矢印で示す期間）であるのに対し、画素形成部Ｐ２００では比較的長い期間（図４で符号７２を付した矢印で示す期間）となる。このように、上式（２）で表される画素電位が保持される期間の長さが、画素形成部Ｐ２０１，Ｐ２０２よりも画素形成部Ｐ２００の方が長くなる。従って、画素形成部Ｐ２００における液晶実効電圧が画素形成部Ｐ２０１，Ｐ２０２における液晶実効電圧よりも小さくなる。
以上より、２００本のゲートバスラインが選択される毎にタッチ駆動が行われるケースにおいて中間階調のベタ画面の表示が行われるときには、２００，４００，６００，８００，および１０００行目に対応する画素形成部における液晶実効電圧が、それ以外の画素形成部における液晶実効電圧よりも小さくなる。すなわち、２００，４００，６００，８００，および１０００行目に対応する画素形成部における透過率が、それ以外の画素形成部における透過率よりも小さくなる。その結果、上述したように、２００ライン毎にすじ状のむらが現れる。このように、毎フレームで同じタイミングでタッチ駆動が行われると、垂直スキャンの停止に関わるゲートバスラインの近傍にすじ状のむらが視認される。なお、このようなすじ状のむらは、表示部の高精細化が進むにつれて画素全体の容量に対する寄生容量Ｃｐｐの割合が高くなることによって視認されやすくなる。
以上を踏まえ、以下の実施形態では、タッチ検出タイミングをフレーム期間毎に異ならせるという駆動方法を採用している。
以下、実施形態について説明する。なお、ｎチャネル型の薄膜トランジスタに関してはドレインとソースのうち電位の高い方がドレインと呼ばれているが、以下で説明する単位回路内の薄膜トランジスタの中には、動作中にドレインとソースとが入れ替わるものもある。そこで、以下、ドレインまたはソースとして機能する２つの端子のうちの一方を「第１導通端子」、他方を「第２導通端子」という。また、薄膜トランジスタのゲートとして機能する端子を「制御端子」という。
＜１．全体構成および動作概要＞
図５は、一実施形態に係るアクティブマトリクス型の液晶表示装置の全体構成を示すブロック図である。この液晶表示装置は、制御回路１００と表示部２００とソースドライバ（映像信号線駆動回路）３００とゲートドライバ（走査信号線駆動回路）４００とタッチセンサ５００とタッチセンサ駆動回路６００とを備えている。なお、図５は機能的な構成を示す図であるので、構成要素間の位置関係などについては実際とは異なっている。
表示部２００には、複数本のソースバスライン（映像信号線）ＳＬと複数本のゲートバスライン（走査信号線）ＧＬとが配設されている。それら複数本のソースバスラインＳＬと複数本のゲートバスラインＧＬとの各交差点に対応して、画素を形成する画素形成部が設けられている。すなわち、表示部２００には、複数個の画素形成部が含まれている。それら複数個の画素形成部は画素マトリクスを構成している。なお、画素形成部の構成は図２に示したとおりである。
図６は、タッチセンサ５００の一構成例を示す図である。図６に示すように、タッチセンサ５００は、複数行×複数列にセグメント化された矩形状のセンサ電極５０によって構成されている。ところで、本実施形態に係る液晶表示装置を構成する液晶パネルは、液晶を挟んで互いに対向するように設けられた２枚のガラス基板であるＴＦＴアレイ基板とカラーフィルタ基板とによって構成されている。それら２枚のガラス基板のうちのＴＦＴアレイ基板上に、センサ電極５０と、センサ電極用配線５１と、センサ電極５０とセンサ電極用配線５１とを接続するためのコンタクト部５２とが設けられている。センサ電極５０を画像表示用の共通電極としても用いる構成を採用することもできる。以上のように、本実施形態に係る液晶表示装置は、インセル型のタッチパネルを備えた液晶表示装置すなわちタッチセンサを内蔵する液晶表示装置である。なお、タッチセンサの構成は特に限定されず、図６に示す構成以外の構成を有するタッチセンサを用いることもできる。
次に、図５に示す構成要素の動作について説明する。制御回路１００は、ソースドライバ３００、ゲートドライバ４００、およびタッチセンサ駆動回路６００の動作を制御する。詳しくは、制御回路１００は、外部から送られる画像データＤＡＴ，タイミング信号群（水平同期信号や垂直同期信号など）ＴＧと、タッチセンサ駆動回路６００から送られる制御信号ＣＴＬ２とを受け取り、デジタル映像信号ＤＶと、ソースドライバ３００の動作を制御するソース制御信号ＳＣＴＬと、ゲートドライバ４００の動作を制御するゲート制御信号ＧＣＴＬとを出力する。制御回路１００は、また、制御信号ＣＴＬ１をタッチセンサ駆動回路６００に与える。なお、ソース制御信号ＳＣＴＬには、ソーススタートパルス信号，ソースクロック信号，ラッチストローブ信号などが含まれており、ゲート制御信号ＧＣＴＬには、ゲートスタートパルス信号，ゲートクロック信号などが含まれている。
ソースドライバ３００は、制御回路１００から送られるデジタル映像信号ＤＶとソース制御信号ＳＣＴＬとに基づいて、各ソースバスラインＳＬに駆動用映像信号を印加する。このとき、ソースドライバ３００では、ソースクロック信号のパルスが発生するタイミングで、各ソースバスラインＳＬに印加すべき電圧を示すデジタル映像信号ＤＶが順次に保持される。そして、ラッチストローブ信号のパルスが発生するタイミングで、上記保持されたデジタル映像信号ＤＶがアナログ電圧に変換される。その変換されたアナログ電圧は、駆動用映像信号として全てのソースバスラインＳＬに一斉に印加される。
ゲートドライバ４００は、制御回路１００から送られるゲート制御信号ＧＣＴＬに基づいて、アクティブな走査信号の各ゲートバスラインＧＬへの印加を１垂直走査期間を周期として繰り返す。すなわち、ゲートドライバ４００は、垂直スキャン（１行目のゲートバスラインＧＬから最終行目のゲートバスラインＧＬまでを１本ずつ順次に選択すること）を行う。但し、タッチ位置を検出するためにセンサ電極５０が駆動される際には、ゲートドライバ４００は垂直スキャンを停止する。このように、本実施形態におけるゲートドライバ４００は垂直スキャンを停止することができるように構成されている。なお、このゲートドライバ４００についての詳しい説明は後述する。
タッチセンサ駆動回路６００は、制御回路１００から与えられる制御信号ＣＴＬ１に基づいて、タッチ検出を行うための駆動信号ＳＤをタッチセンサ５００に与える。これにより、タッチセンサ５００を構成するセンサ電極５０（図６参照）が駆動される。なお、制御信号ＣＴＬ１は、画像表示のための処理が行われていない期間（すなわち、垂直スキャンが停止している期間）中にタッチ検出のための処理が行われるようにするための信号（タイミングを制御するための信号）である。タッチセンサ５００からタッチセンサ駆動回路６００に検知結果としての検出信号ＳＥが与えられると、当該検出信号ＳＥに基づいてタッチセンサ５００に対するタッチ位置をタッチセンサ駆動回路６００が検出する。そして、タッチセンサ駆動回路６００は、タッチ位置に応じた処理が行われるよう、制御回路１００に制御信号ＣＴＬ２を与える。なお、このタッチセンサ駆動回路６００によってセンサ電極駆動回路が実現されている。
以上のようにして、ソースバスラインＳＬに駆動用映像信号が印加され、ゲートバスラインＧＬに走査信号が印加されることにより、外部から送られた画像データＤＡＴに基づく画像が表示部２００に表示される。また、タッチセンサ５００に対するタッチ位置に応じた処理がこの液晶表示装置で行われる。
＜２．ゲートドライバ＞
次に、ゲートドライバ４００について説明する。但し、ここで説明する構成は一例であって、１行目からｉ行目までの途中で垂直スキャンを停止することができるのであれば具体的な構成は特に限定されない（第４の変形例も参照）。
図７は、本実施形態におけるゲートドライバ４００の構成について説明するためのブロック図である。図７に示すように、ゲートドライバ４００は複数の段からなるシフトレジスタ４１０によって構成されている。表示部２００にはｉ行×ｊ列の画素マトリクスが形成されているところ、それら画素マトリクスの各行と１対１で対応するようにシフトレジスタ４１０の各段が設けられている。すなわち、シフトレジスタ４１０にはｉ個の単位回路４（１）～４（ｉ）が含まれている。なお、１段目よりも前やｉ段目よりも後にダミー段としての単位回路が設けられる場合もあるが、これについては、本開示の主題には関係しないので、説明を省略する。以下、ゲートドライバ４００の構成および動作について詳しく説明する。
＜２．１ シフトレジスタ全体の構成および動作＞
図８は、ゲートドライバ４００内のシフトレジスタ４１０の構成を示すブロック図である。上述したように、このシフトレジスタ４１０はｉ個の単位回路４（１）～４（ｉ）で構成されている。なお、図８には、（ｎ－２）段目から（ｎ＋３）段目までの単位回路４（ｎ－２）～４（ｎ＋３）を示している。以下においては、ｉ個の単位回路４（１）～４（ｉ）を互いに区別する必要がない場合には単位回路に符号４を付す。
シフトレジスタ４１０には、ゲート制御信号ＧＣＴＬとして、ゲートスタートパルス信号ＧＳＰ（図８では不図示）と、クリア信号ＣＬＲ（図８では不図示）と、ゲートクロック信号ＣＬＫ１，ＣＬＫ１Ｂ，ＣＬＫ２，およびＣＬＫ２Ｂと、制御クロック信号ＣＫＸ，ＣＫＸＢとが与えられる。また、シフトレジスタ４１０には、直流電源電圧ＶＳＳも与えられる。ゲートクロック信号ＣＬＫ１，ＣＬＫ１Ｂ，ＣＬＫ２，およびＣＬＫ２Ｂは、４相のクロック信号である。それら４相のクロック信号のうち各単位回路４に入力されるクロック信号（以下、「入力クロック信号」という。）には符号ＣＬＫｉｎを付している。制御クロック信号ＣＫＸ，ＣＫＸＢは２相のクロック信号である。
シフトレジスタ４１０の各段（各単位回路４）の入力端子に与えられる信号は次のようになっている（図８参照）。ゲートクロック信号に関しては、（ｎ－２）段目の単位回路４（ｎ－２）にはゲートクロック信号ＣＬＫ２が与えられ、（ｎ－１）段目の単位回路４（ｎ－１）にはゲートクロック信号ＣＬＫ１Ｂが与えられ、ｎ段目の単位回路４（ｎ）にはゲートクロック信号ＣＬＫ２Ｂが与えられ、（ｎ＋１）段目の単位回路４（ｎ＋１）にはゲートクロック信号ＣＬＫ１が与えられる。このような構成が、シフトレジスタ４１０の全ての段を通して４段ずつ繰り返される。なお、ゲートクロック信号ＣＬＫ１とゲートクロック信号ＣＬＫ１Ｂとは位相が１８０度ずれていて、ゲートクロック信号ＣＬＫ２とゲートクロック信号ＣＬＫ２Ｂとは位相が１８０度ずれていて、ゲートクロック信号ＣＬＫ１の位相はゲートクロック信号ＣＬＫ２の位相よりも９０度進んでいる。また、任意の段（ここではｋ段目とする）の単位回路４（ｋ）について、２段前の単位回路４（ｋ－２）から出力される出力信号Ｑ（ｋ－２）がセット信号Ｓとして与えられ、３段後の単位回路４（ｋ＋３）から出力される出力信号Ｑ（ｋ＋３）がリセット信号Ｒとして与えられる。制御クロック信号ＣＫＸ，ＣＫＸＢおよび直流電源電圧ＶＳＳについては、全ての単位回路４（１）～４（ｉ）に共通的に与えられる。
シフトレジスタ４１０の各段（各単位回路４）の出力端子からは出力信号Ｑが出力される（図８参照）。任意の段（ここではｋ段目とする）から出力される出力信号Ｑは、走査信号Ｇ（ｋ）としてゲートバスラインＧＬ（ｋ）に与えられるほか、リセット信号Ｒとして３段前の単位回路４（ｋ－３）に与えられるとともに、セット信号Ｓとして２段後の単位回路４（ｋ＋２）に与えられる。
図９は、ゲートドライバ４００の動作について説明するための信号波形図である。以上のような構成において、時点ｔ００にシフトレジスタ４１０にゲートスタートパルス信号ＧＳＰのパルスが与えられると、ゲートクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ１Ｂ，およびＣＬＫ２Ｂのクロック動作に基づいて、各単位回路４から出力される出力信号Ｑに含まれるシフトパルスが１段目の単位回路４（１）からｉ段目の単位回路４（ｉ）へと順次に転送される（すなわち、シフト動作が行われる）。そして、このシフトパルスの転送に応じて、各単位回路４から出力される出力信号Ｑが順次にハイレベルとなる。これにより、図９に示すように、所定期間ずつ順次にハイレベル（アクティブ）となる走査信号Ｇ（１）～Ｇ（ｉ）が表示部２００内のゲートバスラインＧＬ１～ＧＬｉに与えられる。すなわち、ｉ本のゲートバスラインＧＬ１～ＧＬｉが順次に選択状態となる。
ところで、上述したように、このゲートドライバ４００は、１行目からｉ行目までの途中で垂直スキャンを停止することができるように構成されている。図９に示す例では、時点ｔ０１から時点ｔ０２までの期間が垂直スキャンが停止される期間（以下、「休止期間」という。）である。休止期間には、ゲートクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ１Ｂ，およびＣＬＫ２Ｂのクロック動作が停止し、制御クロック信号ＣＫＸ，ＣＫＸＢのクロック動作が行われる。休止期間にこのような動作が行われることおよび各単位回路４が後述のように構成されていることにより、図９に示すように休止期間の終了後に垂直スキャンが再開される。なお、休止期間には、タッチ位置を検出するためにタッチセンサ駆動回路６００によってセンサ電極５０が駆動される。
＜２．２ 単位回路＞
＜２．２．１ 概略＞
図１０は、本実施形態における単位回路４の概略構成を示す図である。図１０に示すように、単位回路４は、転送部４０１と状態記憶部４０２と接続部４０３とによって構成されている。単位回路４は、直流電源電圧ＶＳＳ用の入力端子（図１０では不図示）のほか、セット信号Ｓを受け取る入力端子４１と、リセット信号Ｒを受け取る入力端子４２と、入力クロック信号ＣＬＫｉｎを受け取る入力端子４３と、制御クロック信号ＣＫＸを受け取る入力端子４４と、制御クロック信号ＣＫＸＢを受け取る入力端子４５と、出力信号Ｑを出力する出力端子４９とを有している。転送部４０１には、薄膜トランジスタＴ１１とキャパシタ（容量素子）Ｃ１と第１ノードＮ１と第１ノードセット部４３１と第１ノードリセット部４３２と安定化部４３３とが含まれている。安定化部４３３には、第１ノード安定化部４３３ａと出力ノード安定化部４３３ｂとが含まれている。接続部４０３には、薄膜トランジスタＴ３０が含まれている。なお、転送部４０１および状態記憶部４０２の詳細な構成については後述する。
第１ノードセット部４３１は、セット信号Ｓがハイレベルになっているときに、第１ノードＮ１の電位をハイレベルに向けて変化させる。第１ノードリセット部４３２は、リセット信号Ｒがハイレベルになっているときに、第１ノードＮ１の電位をローレベルに向けて変化させる。第１ノード安定化部４３３ａは、第１ノードＮ１の電位の上昇に起因する異常パルスの出力が防止されるよう、第１ノードＮ１の電位がローレベルで維持されるべき期間に第１ノードＮ１の電位をローレベルへと引き込む。出力ノード安定化部４３３ｂは、異常パルスの出力が防止されるよう、出力端子４９の電位がローレベルで維持されるべき期間に出力端子４９の電位をローレベルへと引き込む。
接続部４０３内の薄膜トランジスタＴ３０については、制御端子および第１導通端子には状態記憶部４０２からの出力信号ＱＸが与えられ、第２導通端子は転送部４０１内の第１ノードＮ１に接続されている。このような構成により、出力信号ＱＸがハイレベルとなっている時に薄膜トランジスタＴ３０はオン状態となる。そして、薄膜トランジスタＴ３０がオン状態となった時に、ハイレベルの出力信号ＱＸに基づいて第１ノードＮ１に電荷が供給される。このように、接続部４０３は、状態記憶部４０２から出力されたハイレベル（オンレベル）の出力信号ＱＸに基づく電荷が転送部４０１内の第１ノードＮ１に供給されるよう、状態記憶部４０２と転送部４０１とを接続している。
＜２．２．２ 状態記憶部の構成＞
図１１は、単位回路４内の状態記憶部４０２の具体的な構成を示す回路図である。図１１に示すように、状態記憶部４０２は、５個の薄膜トランジスタＴ２１～Ｔ２５と、１個のキャパシタ（容量素子）Ｃ２とを備えている。また状態記憶部４０２は、直流電源電圧ＶＳＳ用の入力端子のほか、４個の入力端子４２１～４２４および１個の出力端子４２９を有している。ここで、セット信号ＳＸを受け取る入力端子には符号４２１を付し、リセット信号ＲＸを受け取る入力端子には符号４２２を付し、制御クロック信号ＣＫＸを受け取る入力端子には符号４２３を付し、制御クロック信号ＣＫＸＢを受け取る入力端子には符号４２４を付している。
なお、単位回路４に与えられるセット信号Ｓと状態記憶部４０２に与えられるセット信号ＳＸとは同じ信号であるが、状態記憶部４０２に与えられるセット信号には便宜上符号ＳＸを付している。また、入力端子４２１は実質的には図１０における入力端子４１と同じ端子であり、入力端子４２２は実質的には図１０における入力端子４２と同じ端子であり、入力端子４２３は実質的には図１０における入力端子４４と同じ端子であり、入力端子４２４は実質的には図１０における入力端子４５と同じ端子である。
次に、状態記憶部４０２内における構成要素間の接続関係について説明する。薄膜トランジスタＴ２１の制御端子，薄膜トランジスタＴ２２の第２導通端子，薄膜トランジスタＴ２３の第１導通端子，薄膜トランジスタＴ２４の第１導通端子，およびキャパシタＣ２の一端は互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを「第３ノード」という。第３ノードには符号Ｎ３を付す。
薄膜トランジスタＴ２１については、制御端子は第３ノードＮ３に接続され、第１導通端子は入力端子４２３に接続され、第２導通端子は出力端子４２９に接続されている。薄膜トランジスタＴ２２については、制御端子および第１導通端子は入力端子４２１に接続され（すなわち、ダイオード接続となっている）、第２導通端子は第３ノードＮ３に接続されている。薄膜トランジスタＴ２３については、制御端子は入力端子４２２に接続され、第１導通端子は第３ノードＮ３に接続され、第２導通端子は直流電源電圧ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＴ２４については、制御端子は入力端子４２３に接続され、第１導通端子は第３ノードＮ３に接続され、第２導通端子は出力端子４２９に接続されている。薄膜トランジスタＴ２５については、制御端子は入力端子４２４に接続され、第１導通端子は出力端子４２９に接続され、第２導通端子は直流電源電圧ＶＳＳ用の入力端子に接続されている。キャパシタＣ２については、一端は第３ノードＮ３に接続され、他端は出力端子４２９に接続されている。
＜２．２．３ 転送部の構成＞
図１２は、単位回路４内の転送部４０１の具体的な構成を示す回路図である。図１２に示すように、転送部４０１は、７個の薄膜トランジスタＴ１１～Ｔ１７と、１個のキャパシタ（容量素子）Ｃ１とを備えている。また、転送部４０１は、直流電源電圧ＶＳＳ用の入力端子のほか、４個の入力端子４１１～４１４および１個の出力端子４１９を有している。ここで、セット信号Ｓを受け取る入力端子には符号４１１を付し、リセット信号Ｒを受け取る入力端子には符号４１２を付し、入力クロック信号ＣＬＫｉｎを受け取る入力端子には符号４１３を付し、状態記憶部４０２からの出力信号ＱＸを受け取る入力端子には符号４１４を付している。
なお、入力端子４１１は実質的には図１０における入力端子４１と同じ端子であり、入力端子４１２は実質的には図１０における入力端子４２と同じ端子であり、入力端子４１３は実質的には図１０における入力端子４３と同じ端子であり、出力端子４１９は実質的には図１０における出力端子４９と同じ端子である。
次に、転送部４０１内における構成要素間の接続関係について説明する。薄膜トランジスタＴ１１の制御端子，薄膜トランジスタＴ１２の第２導通端子，薄膜トランジスタＴ１３の第１導通端子，薄膜トランジスタＴ１５の制御端子，薄膜トランジスタＴ１６の第１導通端子，入力端子４１４，およびキャパシタＣ１の一端は第１ノードＮ１を介して互いに接続されている。薄膜トランジスタＴ１４の第２導通端子，薄膜トランジスタＴ１５の第１導通端子，薄膜トランジスタＴ１６の制御端子，および薄膜トランジスタＴ７の制御端子は互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを「第２ノード」という。第２ノードには符号Ｎ２を付す。
薄膜トランジスタＴ１１については、制御端子は第１ノードＮ１に接続され、第１導通端子は入力端子４１３に接続され、第２導通端子は出力端子４１９に接続されている。薄膜トランジスタＴ１２については、制御端子および第１導通端子は入力端子４１１に接続され（すなわち、ダイオード接続となっている）、第２導通端子は第１ノードＮ１に接続されている。薄膜トランジスタＴ１３については、制御端子は入力端子４１２に接続され、第１導通端子は第１ノードＮ１に接続され、第２導通端子は直流電源電圧ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＴ１４については、制御端子および第１導通端子は入力端子４１３に接続され（すなわち、ダイオード接続となっている）、第２導通端子は第２ノードＮ２に接続されている。薄膜トランジスタＴ１５については、制御端子は第１ノードＮ１に接続され、第１導通端子は第２ノードＮ２に接続され、第２導通端子は直流電源電圧ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＴ１６については、制御端子は第２ノードＮ２に接続され、第１導通端子は第１ノードＮ１に接続され、第２導通端子は直流電源電圧ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＴ１７については、制御端子は第２ノードＮ２に接続され、第１導通端子は出力端子４１９に接続され、第２導通端子は直流電源電圧ＶＳＳ用の入力端子に接続されている。キャパシタＣ１については、一端は第１ノードＮ１に接続され、他端は出力端子４１９に接続されている。
＜２．２．４ 状態記憶部の動作＞
次に、図１３～図１６を参照しつつ、状態記憶部４０２の動作について説明する。まず、垂直スキャンが停止する際の動作について説明し、その後、垂直スキャンが継続しているときの動作について説明する。なお、以下においては、シフトレジスタ４１０を構成する複数の段（ｉ個の段）のうち休止期間中に電荷のリークによる第１ノードＮ１の電位の低下を防ぐ必要のある段のことを便宜上「ラッチ段」という。ラッチ段には、垂直スキャンの停止位置に相当する段（以下、「停止段」という。）および停止段近傍の段が含まれる。また、選択状態にすべきゲートバスラインＧＬに対応する段のことを便宜上「選択段」という。
図１３は、垂直スキャンが停止する際のラッチ段における動作の一例について説明するための信号波形図である。時点ｔ１０にセット信号ＳＸがローレベルからハイレベルに変化すると、薄膜トランジスタＴ２２は図１１に示すようにダイオード接続となっているので、このセット信号ＳＸのパルスによって薄膜トランジスタＴ２２がオン状態となり、キャパシタＣ２が充電される。これにより、第３ノードＮ３の電位はローレベルからハイレベルに変化し、薄膜トランジスタＴ２１がオン状態となる。
その後、時点ｔ１１に制御クロック信号ＣＫＸがローレベルからハイレベルに変化すると、薄膜トランジスタＴ２１がオン状態となっているので、入力端子４２３の電位の上昇とともに出力端子４２９の電位が上昇する。ここで、図１１に示すように第３ノードＮ３－出力端子４２９間にはキャパシタＣ２が設けられているので、出力端子４２９の電位の上昇とともに第３ノードＮ３の電位も上昇する（第３ノードＮ３がブートストラップされる）。その結果、薄膜トランジスタＴ２１の制御端子には大きな電圧が印加され、出力端子４２９の電位は大きく上昇する。すなわち、出力信号ＱＸがハイレベルとなる。その結果、接続部４０３内の薄膜トランジスタＴ３０がオン状態となり、転送部４０１内の第１ノードＮ１に電荷が供給される。
時点ｔ１２になると、制御クロック信号ＣＫＸがハイレベルからローレベルに変化する。これにより、入力端子４２３の電位の低下とともに出力端子４２９の電位（出力信号ＱＸの電位）は低下する。また、時点ｔ１２には、制御クロック信号ＣＫＸＢがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ２５がオン状態となり、出力信号ＱＸはローレベルとなる。そして、キャパシタＣ２を介して、第３ノードＮ３の電位が低下する。
時点ｔ１３以降には、制御クロック信号ＣＫＸ，ＣＫＸＢのクロック動作に基づき、上述した時点ｔ１１および時点ｔ１２における動作と同様の動作が繰り返される。すなわち、第３ノードＮ３の電位に関して、時点ｔ１０における充電電位を起点として、プルアップとプルダウンとが繰り返される。その際、図１３から把握されるように、第３ノードＮ３の電位がプルアップした時に出力信号ＱＸがローレベルからハイレベルへと変化する。
その後、時点ｔ１４になってリセット信号ＲＸがローレベルからハイレベルに変化すると、薄膜トランジスタＴ２３がオン状態となる。これにより、第３ノードＮ３の電位はローレベルにまで低下する。これにより、時点ｔ１４以降の期間には、出力信号ＱＸはローレベルで維持される。
図１４は、垂直スキャンが停止する際のラッチ段以外の段における動作の一例について説明するための信号波形図である。図１４に示すように、ラッチ段以外の段ではセット信号ＳＸはローレベルで維持されるので、第３ノードＮ３の電位はローレベルで維持される。但し、制御クロック信号ＣＫＸのクロック動作と薄膜トランジスタＴ２１の寄生容量の存在とに起因して、第３ノードＮ３の電位に変動が生じ得る。すなわち、出力信号ＱＸの電位が不必要に上昇し得る。そこで、この状態記憶部４０２には、図１１に示したように薄膜トランジスタＴ２４が設けられている。薄膜トランジスタＴ２４が設けられていることにより、制御クロック信号ＣＫＸがハイレベルになった時には、第３ノードＮ３の電位は出力端子４２９の電位と同じ電位へと引き込まれる。また、薄膜トランジスタＴ２５は、制御クロック信号ＣＫＸとは逆位相の制御クロック信号ＣＫＸＢに基づいてオン状態となる。薄膜トランジスタＴ２５がオン状態になると出力端子４２９の電位（出力信号ＱＸの電位）はローレベルとなるので、電荷の蓄積に起因する出力信号ＱＸの電位の上昇が防止される。
図１５は、垂直スキャンが継続しているときの選択段における動作の一例について説明するための信号波形図である。時点ｔ２０にセット信号ＳＸがローレベルからハイレベルに変化すると、薄膜トランジスタＴ２２がオン状態となり、キャパシタＣ２が充電される。これにより、第３ノードＮ３の電位はローレベルからハイレベルに変化する。垂直スキャンが継続しているときには、図１５に示すように制御クロック信号ＣＫＸはローレベルで維持される。このため、入力端子４２３の電位が上昇することはなく、出力信号ＱＸはローレベルで維持される。時点ｔ２１になると、リセット信号ＲＸがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ２３がオン状態となり、第３ノードＮ３の電位はローレベルとなる。
図１６は、垂直スキャンが継続しているときの選択段以外の段（但し、選択段近傍の段を除く）における動作の一例について説明するための信号波形図である。図１６に示すように、選択段以外の段ではセット信号ＳＸはローレベルで維持されるので、第３ノードＮ３の電位はローレベルで維持される。また、垂直スキャンが継続しているときには、制御クロック信号ＣＫＸ，ＣＫＸＢもローレベルで維持される。以上より、図１６から把握されるように、選択段以外の段では状態記憶部４０２は停止した状態で維持される。
＜２．２．５ 転送部の動作＞
次に、図１７～図１９を参照しつつ、転送部４０１の動作について説明する。
まず、垂直スキャンが継続しているときの選択段における動作について説明する（図１７参照）。時点ｔ３０以前の期間には、セット信号Ｓはローレベル、第１ノードＮ１の電位はローレベル、第２ノードＮ２の電位はハイレベル、出力信号Ｑはローレベル、状態記憶部４０２からの出力信号ＱＸはローレベル、リセット信号Ｒはローレベルとなっている。入力クロック信号ＣＬＫｉｎについては、ハイレベルとローレベルとを交互に繰り返している。ところで、転送部４０１内の薄膜トランジスタＴ１１には寄生容量が存在する。このため、時点ｔ３０以前の期間には、入力クロック信号ＣＬＫｉｎのクロック動作と薄膜トランジスタＴ１１の寄生容量の存在とに起因して、第１ノードＮ１の電位に変動が生じ得る。従って、出力端子４１９の電位（出力信号Ｑの電位）すなわちゲートバスラインＧＬに与えられる走査信号Ｇの電位が上昇し得る。しかしながら、第２ノードＮ２の電位がハイレベルで維持されている期間には薄膜トランジスタＴ１６，Ｔ１７はオン状態で維持される。従って、時点ｔ３０以前の期間には、薄膜トランジスタＴ１６，Ｔ１７はオン状態で維持され、第１ノードＮ１の電位および出力端子４１９の電位（出力信号Ｑの電位）は確実にローレベルで維持される。以上より、入力クロック信号ＣＬＫｉｎのクロック動作に起因するノイズが第１ノードＮ１に混入しても、対応する走査信号Ｇの電位が上昇することはない。これにより、入力クロック信号ＣＬＫｉｎのクロック動作に起因する異常動作の発生が防止される。
時点ｔ３０になると、セット信号Ｓがローレベルからハイレベルに変化する。薄膜トランジスタＴ１２は図１２に示すようにダイオード接続となっているので、このセット信号Ｓのパルスによって薄膜トランジスタＴ１２がオン状態となり、キャパシタＣ１が充電される。これにより、第１ノードＮ１の電位はローレベルからハイレベルに変化し、薄膜トランジスタＴ１１がオン状態となる。しかしながら、時点ｔ３０には入力クロック信号ＣＬＫｉｎはローレベルとなっているので、出力信号Ｑはローレベルで維持される。また、第１ノードＮ１の電位がローレベルからハイレベルに変化することにより、薄膜トランジスタＴ１５がオン状態となる。これにより、第２ノードＮ２の電位はローレベルとなり、薄膜トランジスタＴ１６がオフ状態となる。
時点ｔ３１になると、入力クロック信号ＣＬＫｉｎがローレベルからハイレベルに変化する。このとき、薄膜トランジスタＴ１１はオン状態となっているので、入力端子４１３の電位の上昇とともに出力端子４１９の電位が上昇する。ここで、図１２に示すように第１ノードＮ１－出力端子４１９間にはキャパシタＣ１が設けられているので、出力端子４１９の電位の上昇とともに第１ノードＮ１の電位も上昇する（第１ノードＮ１がブートストラップされる）。その結果、薄膜トランジスタＴ１１の制御端子には大きな電圧が印加され、この転送部４０１の出力端子４１９に接続されているゲートバスラインＧＬが選択状態となるのに充分なレベルにまで出力信号Ｑの電位が上昇する。
時点ｔ３２になると、入力クロック信号ＣＬＫｉｎがハイレベルからローレベルに変化する。これにより、入力端子４１３の電位の低下とともに出力端子４１９の電位（出力信号Ｑの電位）は低下する。出力端子４１９の電位が低下すると、キャパシタＣ１を介して、第１ノードＮ１の電位も低下する。
時点ｔ３３になると、リセット信号Ｒがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ１３はオン状態となる。その結果、第１ノードＮ１の電位がローレベルにまで低下する。
時点ｔ３４になると、入力クロック信号ＣＬＫｉｎがローレベルからハイレベルに変化する。薄膜トランジスタＴ１４は図１２に示すようにダイオード接続となっているので、入力クロック信号ＣＬＫｉｎがローレベルからハイレベルに変化することによって、第２ノードＮ２の電位はハイレベルとなる。これにより、薄膜トランジスタＴ１６，Ｔ１７がオン状態となる。そして、時点ｔ３４以降の期間には、時点ｔ３０以前の期間と同様の動作が行われる。
次に、垂直スキャンが停止する際の選択段における動作（すなわち、停止段における動作）について説明する（図１８，図１９参照）。なお、時点ｔ４１～ｔ４２の期間が休止期間であると仮定する。時点ｔ４１以前の期間には、垂直スキャンが継続しているときの選択段における時点ｔ３１以前の期間（図１７参照）と同様の動作が行われる。
このケースでは、時点ｔ４１になっても、入力クロック信号ＣＬＫｉｎはローレベルで維持される。その代わりに、時点ｔ４１には、状態記憶部４０２からの出力信号ＱＸがローレベルからハイレベルに変化する。これにより、入力端子４１４を介して出力信号ＱＸに基づく電荷が第１ノードＮ１に供給される。
時点ｔ４１から時点ｔ４２までの期間には、状態記憶部４０２からの出力信号ＱＸはハイレベルとローレベルとを交互に繰り返す。これにより、出力信号ＱＸがローレベルからハイレベルに変化する都度、入力端子４１４を介して出力信号ＱＸに基づく電荷が第１ノードＮ１に供給される。このため、薄膜トランジスタＴ１２，Ｔ１３，およびＴ１６での電荷のリークに起因して第１ノードＮ１の電位が低下しても、図１９に示すように、出力信号ＱＸがローレベルからハイレベルに変化する都度、第１ノードＮ１の電位は上昇する。従って、薄膜トランジスタＴ１２，Ｔ１３，およびＴ１６で電荷のリークが生じていても、第１ノードＮ１の電位は高いレベルで維持される。
時点ｔ４２になり、入力クロック信号ＣＬＫｉｎがローレベルからハイレベルに変化すると、垂直スキャンが継続しているときの選択段における時点ｔ３１（図１７参照）と同様の動作が行われる。これにより、この転送部４０１の出力端子４１９に接続されているゲートバスラインＧＬが選択状態となるのに充分なレベルにまで出力信号Ｑの電位が上昇する。時点ｔ４３以降の期間には、垂直スキャンが継続しているときの選択段における時点ｔ３２（図１７参照）以降の期間と同様の動作が行われる。
以上のように、停止段では、休止期間を通じて第１ノードＮ１の電位は高いレベルで維持される。そして、休止期間の終了後に、入力クロック信号ＣＬＫｉｎのクロック動作に基づいて出力信号Ｑがハイレベルとなる。このようにして、休止期間の終了後に、停止段から垂直スキャンが再開される。
＜２．２．６ 上記構成の単位回路を採用することによる効果＞
上記のような構成の単位回路４によれば、タッチ位置検出用のセンサ電極５０を駆動するために垂直スキャンが停止している休止期間中に転送部４０１内の薄膜トランジスタＴ１２，Ｔ１３，およびＴ１６で電荷のリークが生じても、休止期間を通じて所定期間毎に第１ノードＮ１に電荷が供給される。従って、第１ノードＮ１の電位は休止期間を通じて高いレベルで維持される。その結果、休止期間の終了後に停止段から正常に垂直スキャンを再開することができる。
＜３．タッチ検出のための駆動方法＞
次に、図１を参照しつつ、タッチ検出のための駆動方法について説明する。図２４と同様、図１では、各フレーム期間における１～５回目のタッチ検出タイミング（タッチ位置を検出するためにセンサ電極５０が駆動される期間）をそれぞれＴＰ１～ＴＰ５で表し、垂直ブランキング期間をＶＢＫで表している。なお、以下、上述した停止段に対応する行のことを「停止行」という。これに関し、例えば図１の第１フレームに着目すると、５０本のゲートバスラインＧＬが選択された後に１回目のタッチ検出タイミングＴＰ１がある。この場合には、５１行目が停止行となる。
本実施形態においては、図１に示すように、フレーム期間が切り替わる毎に、タッチ検出タイミングに対応する停止行が５０行ずつ表示部２００の下方側へとずれる。例えば、第１フレームにおいて５１行目、２５１行目、４５１行目、６５１行目、および８５１行目が停止行とされた後、第２フレームにおいて１０１行目、３０１行目、５０１行目、７０１行目、および９０１行目が停止行とされる。また、例えば、第７フレームにおいて３５１行目、５５１行目、７５１行目、９５１行目、および１１５１行目が停止行とされた後、第８フレームにおいて４０１行目、６０１行目、８０１行目、および１００１行目が停止行とされる。また、第９フレームでは、第１フレームと同様に、５１行目、２５１行目、４５１行目、６５１行目、および８５１行目が停止行とされる。すなわち、液晶表示装置の動作期間を通じて、第１フレームから第８フレームまでのタッチ検出タイミングの現れ方が繰り返される。
上記のような駆動が実現されるよう、本実施形態においては、制御回路１００は、連続する８フレーム期間において互いに異なる行でゲートバスラインＧＬの走査が停止するようゲートドライバ４００の動作を制御し、かつ、ゲートバスラインＧＬの走査が停止している期間中にセンサ電極５０が駆動されるようタッチセンサ駆動回路６００の動作を制御する。
ところで、本実施形態に係る液晶表示装置の駆動方法には、複数行×複数列の画素形成部のそれぞれに対して対応するソースバスラインＳＬを介して映像信号が書き込まれるようｉ本のゲートバスラインＧＬを１本ずつ走査する走査信号線駆動ステップと、ゲートバスラインＧＬの走査を停止してタッチ位置を検出するためにセンサ電極５０を駆動するセンサ電極駆動ステップとが含まれている。そして、本実施形態においては、連続する８フレーム期間において停止行が互いに異なる。また、フレーム期間が切り替わる毎に、停止行は一定の間隔で表示部２００の下方側へとずれる。詳しくは、Ｎを１以上７以下の整数として、連続する８フレーム期間のうちのＮ番目のフレーム期間における停止行と当該連続する８フレーム期間のうちの（Ｎ＋１）番目のフレーム期間における停止行との間隔が全てのＮについて同じである。また、各フレーム期間において、タッチ検出タイミングは一定の間隔で現れる。これに関し、本実施形態においては、Ｑを１以上４以下の整数として、各フレーム期間において、Ｑ回目のタッチ検出タイミングに対応する停止行と（Ｑ＋１）回目のタッチ検出タイミングに対応する停止行との間隔が全てのＱについて同じである。
なお、本実施形態においては連続する８フレーム期間において停止行が互いに異なるような駆動が行われるが、停止行が互いに異なることとなるフレーム期間の数（連続数）は８には限定されない。また、本実施形態においてはタッチ位置を検出するためにセンサ電極５０を駆動する処理（センサ電極駆動処理）が各フレーム期間に５回行われるが、各フレーム期間にセンサ電極駆動処理が行われる回数は５には限定されない。
＜４．効果＞
本実施形態によれば、タッチ位置検出用のセンサ電極５０が液晶パネル内に設けられている。画素マトリクスを構成する複数個の画素形成部への映像信号の書き込みのために複数本のゲートバスラインＧＬが１本ずつ走査されるが、センサ電極５０の駆動はゲートバスラインＧＬの走査が停止された状態で行われる。これに関し、センサ電極５０を駆動するために（換言すれば、タッチ位置を検出するために）ゲートバスラインＧＬの走査が停止される行である停止行がフレーム期間毎に異なる。詳しくは、連続する８フレーム期間において停止行が互いに異なる。これにより、中間階調のベタ画面を表示部２００に表示させた際に、各フレーム期間に着目すると停止行に対応する画素形成部と停止行以外の行に対応する画素形成部とで透過率は異なるが、フレーム期間が切り替わると停止行が変化するので、従来（図２５参照）とは異なり、人の目には模式的には図２０に示すようにすじ状のむらのない全面均一輝度の画像が視認される。以上のように、本実施形態によれば、タッチセンサを内蔵するアクティブマトリクス型の液晶表示装置において、すじ状のむらの発生が抑制される。
＜５．変形例＞
以下、上記実施形態の変形例について説明する。
＜５．１ 第１の変形例＞
上記実施形態においては、制御回路１００は、連続する８フレーム期間において互いに異なる行でゲートバスラインＧＬの走査が停止するようゲートドライバ４００の動作を制御し、かつ、ゲートバスラインＧＬの走査が停止している期間中にセンサ電極５０が駆動されるようタッチセンサ駆動回路６００の動作を制御していた。これにより、連続する８フレーム期間において停止行が互いに異なっていた。しかしながら、これには限定されず、少なくとも連続する２フレーム期間において停止行が互いに異なっていれば良い。すなわち、制御回路１００は、連続する２フレーム期間である第１フレーム期間と第２フレーム期間とで異なる行でゲートバスラインＧＬの走査が停止するようゲートドライバ４００の動作を制御し、かつ、ゲートバスラインＧＬの走査が停止している期間中にセンサ電極５０が駆動されるようタッチセンサ駆動回路６００の動作を制御すれば良い。
＜５．２ 第２の変形例＞
また、上記実施形態においては、フレーム期間が切り替わる毎に、停止行が一定の間隔で表示部２００の下方側へとずれていた。しかしながら、これには限定されず、例えば各フレーム期間における停止行がランダムに決定されるようにしても良い。
＜５．３ 第３の変形例＞
また、上記実施形態においては、各フレーム期間において一定の間隔でタッチ検出タイミングが現れていたが、これには限定されない。例えば、各フレーム期間において１回目のタッチ検出タイミングから２回目のタッチ検出タイミングまでの間隔と２回目のタッチ検出タイミングから３回目のタッチ検出タイミングまでの間隔とが異なっていても良い。
＜５．４ 第４の変形例＞
以下、ゲートドライバ４００の構成についての変形例を第４の変形例として説明する。図２１は、本変形例におけるゲートドライバ４００の構成を示すブロック図である。なお、図２１には、１～５行目に対応する部分のみを示している。ゲートドライバ４００は、ｉ本のゲートバスラインＧＬ１～ＧＬｉと１対１で対応するｉ個のフリップフロップ回路４５０（１）～４５０（ｉ）からなるシフトレジスタと、当該ｉ個のフリップフロップ回路４５０（１）～４５０（ｉ）と１対１で対応するｉ個のアナログスイッチ４５１（１）～４５１（ｉ）とによって構成されている。各フリップフロップ回路４５０は、セット・リセット型のフリップフロップ回路である。このゲートドライバ４００には、ゲート制御信号ＧＣＴＬとして、スタートパルス信号ＳＰとクロック信号ＣＫとクロック信号ＣＫＢとが与えられる。クロック信号ＣＫ，ＣＫＢは、２相のクロック信号である。
奇数段目のフリップフロップ回路４５０に対応するアナログスイッチ４５１については、当該フリップフロップ回路４５０から出力される出力信号Ｑが制御信号として与えられ、クロック信号ＣＫが入力信号として与えられる。偶数段目のフリップフロップ回路４５０に対応するアナログスイッチ４５１については、当該フリップフロップ回路４５０から出力される出力信号Ｑが制御信号として与えられ、クロック信号ＣＫＢが入力信号として与えられる。任意の段のフリップフロップ回路４５０に対応するアナログスイッチ４５１からの出力信号は、対応するゲートバスラインＧＬに走査信号Ｇとして与えられる。
任意の段（ここではｋ段目とする）のフリップフロップ回路４５０（ｋ）について、１段前のフリップフロップ回路４５０（ｋ－１）に対応するアナログスイッチ４５１（ｋ－１）を介して出力される走査信号Ｇ（ｋ－１）がセット信号ＳＥＴとして与えられ、１段後のフリップフロップ回路４５０（ｋ＋１）に対応するアナログスイッチ４５１（ｋ＋１）を介して出力される走査信号Ｇ（ｋ＋１）がリセット信号ＲＥＳＥＴとして与えられる。但し、１段目のフリップフロップ回路４５０（１）には、スタートパルス信号ＳＰがセット信号ＳＥＴとして与えられる。
図２２は、本変形例におけるゲートドライバ４００の動作について説明するための信号波形図である。時点ｔ５０にスタートパルス信号ＳＰがローレベルからハイレベルに変化すると、フリップフロップ回路４５０（１）からの出力信号Ｑ（１）がローレベルからハイレベルに変化する。これにより、アナログスイッチ４５１（１）がオン状態となる。このとき、クロック信号ＣＫはローレベルであるので、走査信号Ｇ（１）はローレベルで維持される。
時点ｔ５１になると、クロック信号ＣＫがローレベルからハイレベルに変化する。このとき、アナログスイッチ４５１（１）はオン状態であるので、走査信号Ｇ（１）がローレベルからハイレベルに変化する。これにより、フリップフロップ回路４５０（２）からの出力信号Ｑ（２）がローレベルからハイレベルに変化し、アナログスイッチ４５１（２）がオン状態となる。このとき、クロック信号ＣＫＢはローレベルであるので、走査信号Ｇ（２）はローレベルで維持される。
時点ｔ５２になると、クロック信号ＣＫがハイレベルからローレベルに変化する。これにより、走査信号Ｇ（１）がハイレベルからローレベルに変化する。また、時点ｔ５２には、クロック信号ＣＫＢがローレベルからハイレベルに変化する。このとき、アナログスイッチ４５１（２）はオン状態であるので、走査信号Ｇ（２）がローレベルからハイレベルに変化する。これにより、フリップフロップ回路４５０（３）からの出力信号Ｑ（３）がローレベルからハイレベルに変化し、アナログスイッチ４５１（３）がオン状態となる。このとき、クロック信号ＣＫはローレベルであるので、走査信号Ｇ（３）はローレベルで維持される。また、走査信号Ｇ（２）がローレベルからハイレベルに変化することによって、フリップフロップ回路４５０（１）からの出力信号Ｑ（１）がハイレベルからローレベルに変化する。
時点ｔ５３になると、クロック信号ＣＫＢがハイレベルからローレベルに変化する。これにより、走査信号Ｇ（２）がハイレベルからローレベルに変化する。また、時点ｔ５３には、クロック信号ＣＫがローレベルからハイレベルに変化する。このとき、アナログスイッチ４５１（３）はオン状態であるので、走査信号Ｇ（３）がローレベルからハイレベルに変化する。これにより、フリップフロップ回路４５０（４）からの出力信号Ｑ（４）がローレベルからハイレベルに変化し、アナログスイッチ４５１（４）がオン状態となる。このとき、クロック信号ＣＫＢはローレベルであるので、走査信号Ｇ（４）はローレベルで維持される。また、走査信号Ｇ（３）がローレベルからハイレベルに変化することによって、フリップフロップ回路４５０（２）からの出力信号Ｑ（２）がハイレベルからローレベルに変化する。
以上のようにして、上記実施形態と同様、所定期間ずつ順次にハイレベル（アクティブ）となる走査信号Ｇ（１）～Ｇ（ｉ）が表示部２００内のゲートバスラインＧＬ１～ＧＬｉに与えられる。すなわち、ｉ本のゲートバスラインＧＬ１～ＧＬｉが順次に選択状態となる。
次に、図２３を参照しつつ、本変形例において垂直スキャンが停止する際のゲートドライバ４００の動作について説明する。なお、ここでは、５０行目に対応するゲートバスラインＧＬ５０が選択状態となった後に垂直スキャンを停止するケースを例に挙げる。
時点ｔ６０に走査信号Ｇ（５０）がローレベルからハイレベルに変化すると、フリップフロップ回路４５０（５１）からの出力信号Ｑ（５１）がローレベルからハイレベルに変化し、アナログスイッチ４５１（５１）がオン状態となる。
時点ｔ６１になると、クロック信号ＣＫＢがハイレベルからローレベルに変化する。これにより、走査信号Ｇ（５０）がハイレベルからローレベルに変化する。そして、時点ｔ６１以降、クロック信号ＣＫ，ＣＫＢのクロック動作が停止する。このとき、フリップフロップ回路４５０（５０）からの出力信号Ｑ（５０）およびフリップフロップ回路４５０（５１）からの出力信号Ｑ（５１）はハイレベルで維持される。なお、時点ｔ６１～時点ｔ６２の期間に、タッチ位置を検出するためにセンサ電極５０が駆動される。
時点ｔ６２になると、クロック信号ＣＫ，ＣＫＢのクロック動作が再開する。時点ｔ６２には、クロック信号ＣＫがローレベルからハイレベルに変化する。このとき、アナログスイッチ４５１（５１）はオン状態であるので、走査信号Ｇ（５１）がローレベルからハイレベルに変化する。これにより、フリップフロップ回路４５０（５２）からの出力信号Ｑ（５２）がローレベルからハイレベルに変化し、アナログスイッチ４５１（５２）がオン状態となる。このとき、クロック信号ＣＫＢはローレベルであるので、走査信号Ｇ（５２）はローレベルで維持される。また、走査信号Ｇ（５１）がローレベルからハイレベルに変化することによって、フリップフロップ回路４５０（５０）からの出力信号Ｑ（５０）がハイレベルからローレベルに変化する。
時点ｔ６３になると、クロック信号ＣＫがハイレベルからローレベルに変化する。これにより、走査信号Ｇ（５１）がハイレベルからローレベルに変化する。また、時点ｔ６３には、クロック信号ＣＫＢがローレベルからハイレベルに変化する。このとき、アナログスイッチ４５１（５２）はオン状態であるので、走査信号Ｇ（５２）がローレベルからハイレベルに変化する。これにより、フリップフロップ回路４５０（５１）からの出力信号Ｑ（５１）がハイレベルからローレベルに変化する。
以上のように、クロック信号ＣＫ，ＣＫＢのクロック動作を停止することによって垂直スキャンを停止することができる。
＜６．その他＞
以上において本発明を詳細に説明したが、以上の説明は全ての面で例示的なものであって制限的なものではない。多数の他の変更や変形が本発明の範囲を逸脱することなく案出可能であると了解される。
４…単位回路
２０…画素ＴＦＴ
２１…画素電極
５０…センサ電極
１００…制御回路
２００…表示部
４００…ゲートドライバ
４１０…シフトレジスタ
５００…タッチセンサ
６００…タッチセンサ駆動回路
Ｃｌｃ…液晶容量
Ｃｇｄ…画素電極－ゲートバスライン間の寄生容量
Ｃｐｐ…隣接する２つの画素電極間の寄生容量
ＧＬ、ＧＬ１～ＧＬｉ…ゲートバスライン（走査信号線）
Ｇ、Ｇ（１）～Ｇ（ｉ）…走査信号

Claims (6)

  1. 映像信号を伝達する複数本の映像信号線と、前記複数本の映像信号線と交差する複数本の走査信号線と、前記複数本の映像信号線と前記複数本の走査信号線とに対応してマトリクス状に設けられた複数行×複数列の画素形成部とを含む表示部を有する液晶パネルと、該液晶パネルに内蔵されたタッチ位置検出用のセンサ電極とを備えた液晶表示装置の駆動方法であって、
    前記複数行×複数列の画素形成部のそれぞれに対して対応する映像信号線を介して映像信号が書き込まれるよう前記複数本の走査信号線を１本ずつ走査する走査信号線駆動ステップと、
    走査信号線の走査を停止して、タッチ位置を検出するために前記センサ電極を駆動するセンサ電極駆動ステップと
    を含み、
    前記センサ電極駆動ステップで走査信号線の走査が停止される行である停止行が、連続する２フレーム期間である第１フレーム期間と第２フレーム期間とで異なることを特徴とする、駆動方法。
  2. Ｋを３以上の整数として、連続するＫフレーム期間において前記停止行が互いに異なることを特徴とする、請求項１に記載の駆動方法。
  3. Ｎを１以上（Ｋ－１）以下の整数として、前記連続するＫフレーム期間のうちのＮ番目のフレーム期間における前記停止行と前記連続するＫフレーム期間のうちの（Ｎ＋１）番目のフレーム期間における前記停止行との間隔が全てのＮについて同じであることを特徴とする、請求項２に記載の駆動方法。
  4. 前記センサ電極駆動ステップにより前記センサ電極を駆動するセンサ駆動処理が、各フレーム期間に３回以上行われることを特徴とする、請求項１から３までのいずれか１項に記載の駆動方法。
  5. Ｐを３以上の整数として、前記センサ駆動処理が各フレーム期間にＰ回行われ、
    Ｑを１以上（Ｐ－１）以下の整数として、各フレーム期間において、Ｑ回目の前記センサ駆動処理の際の前記停止行と（Ｑ＋１）回目の前記センサ駆動処理の際の前記停止行との間隔が全てのＱについて同じであることを特徴とする、請求項４に記載の駆動方法。
  6. 映像信号を伝達する複数本の映像信号線と、前記複数本の映像信号線と交差する複数本の走査信号線と、前記複数本の映像信号線と前記複数本の走査信号線とに対応してマトリクス状に設けられた複数行×複数列の画素形成部とを含む表示部を有する液晶パネルと、該液晶パネルに内蔵されたタッチ位置検出用のセンサ電極とを備えた液晶表示装置であって、
    前記複数行×複数列の画素形成部のそれぞれに対して対応する映像信号線を介して映像信号が書き込まれるよう前記複数本の走査信号線を１本ずつ走査する走査信号線駆動回路と、
    前記センサ電極を駆動するセンサ電極駆動回路と、
    前記走査信号線駆動回路の動作および前記センサ電極駆動回路の動作を制御する制御回路と
    を備え、
    前記制御回路は、連続する２フレーム期間である第１フレーム期間と第２フレーム期間とで異なる行で走査信号線の走査が停止するよう前記走査信号線駆動回路の動作を制御し、かつ、走査信号線の走査が停止している期間中に前記センサ電極が駆動されるよう前記センサ電極駆動回路の動作を制御することを特徴とする、液晶表示装置。
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