JP2023083887A - comparator - Google Patents
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Abstract
Description
本発明は、コンパレータに関する。 The present invention relates to comparators.
地球温暖化の原因は、CO2のような温暖効果ガスの濃度上昇により、大気の温室効果が強まったことによると考えられており、通信情報化社会の急速な進展に伴い、電子機器の低消費電力化も大きな課題になってきている。電子機器には多くの半導体集積回路が使用されており、半導体集積回路に幅広く使われるコンパレータは、応答速度と消費電流が主要な性能として挙げられる。コンパレータの応答速度と消費電流は反比例の関係にあることから、消費電流を増加させずに入力信号に対する応答特性を改善し、地球温暖化の抑制に貢献しようとするものである。 Global warming is thought to be caused by the increased concentration of greenhouse gases such as CO2 , which intensified the greenhouse effect of the atmosphere. Power consumption is also becoming a big issue. A large number of semiconductor integrated circuits are used in electronic equipment, and response speed and current consumption are the main performance characteristics of comparators, which are widely used in semiconductor integrated circuits. Since the response speed and current consumption of a comparator are in inverse proportion to each other, it is intended to improve the response characteristics to an input signal without increasing the current consumption, thereby contributing to the suppression of global warming.
半導体集積回路に用いられるコンパレータとして、図6に示すような回路が知られている(例えば特許文献1など参照)。図6に示されているコンパレータ100は、差動入力部102と、フォールデッドカスコード部103と、出力回路105を主たる構成要素として構成される。
A circuit as shown in FIG. 6 is known as a comparator used in a semiconductor integrated circuit (see, for example, Patent Document 1). A
差動入力部102は、ソースが共通接続された差動トランジスタM1,M2と、そのドレインに各々接続された負荷抵抗器R1,R2と、トランジスタM1,M2の共通ソースと正電源電圧VDDとの間に接続された定電流源21とにより構成されている。
The
フォールデッドカスコード部103は、負荷抵抗器R1,R2と各々ソースが接続されたトランジスタM3,M4と、そのドレインと正電源電圧VDDとの間に各々接続された定電流源311,312と、ゲート及びドレインがトランジスタM4のドレインに接続され、ソースがトランジスタM4のゲートに接続されたトランジスタM5とを有している。フォールデッドカスコード部103においては、トランジスタM3とトランジスタM4とをカレントミラー接続して、トランジスタM4のドレインと定電流源312との接続ノードより、出力を取り出すように構成されている。
The folded
また、トランジスタM5は、トランジスタM6のゲート電位の上昇を抑制し、伝搬遅延時間が短縮されると共に、伝搬遅延時間の電源電圧依存性を改善させている(例えば、非特許文献1など参照)。 Further, the transistor M5 suppresses an increase in the gate potential of the transistor M6, shortens the propagation delay time, and improves the power supply voltage dependency of the propagation delay time (see, for example, Non-Patent Document 1).
出力回路105は、ゲートがフォールデッドカスコード部103の出力に接続され、ソースが負電源電圧VSSに接続されたトランジスタM6と、そのドレインと正電源電圧VDDとの間に接続された定電流源51とからなり、トランジスタM6と定電流源51との接続ノードより、出力信号VOUTを取り出すように構成されている。
The
上述の構成を有する従来のコンパレータは、応答特性を改善するためには、回路電流を増加させないといけないという課題があった。 A conventional comparator having the above configuration has a problem that the circuit current must be increased in order to improve the response characteristics.
本発明は、上述した事情に鑑みてなされたものであり、その目的は、回路電流を増加させることなく、応答特性を改善したコンパレータを提供することにある。 SUMMARY OF THE INVENTION It is an object of the present invention to provide a comparator with improved response characteristics without increasing the circuit current.
前述した目的を達成するために、本発明に係るコンパレータは、下記[1]~[9]を特徴としている。
[1]
第1の入力電位及び第2の入力電位に応じた電流比の電流が各々流れる第1の差動トランジスタ及び第2の差動トランジスタと、
前記第1の差動トランジスタに直列接続された第1の負荷抵抗器と、
前記第2の差動トランジスタに直列接続された第2の負荷抵抗器とを有する差動入力部と、
前記第1の差動トランジスタにフォールデッドカスコード接続される第3のトランジスタと、前記第2の差動トランジスタにフォールデッドカスコード接続される第4のトランジスタとを有し、前記第4のトランジスタが第1の出力段を構成する第1のフォールデッドカスコード部と、
前記第2の差動トランジスタにフォールデッドカスコード接続される第5のトランジスタと、前記第1の差動トランジスタにフォールデッドカスコード接続される第6のトランジスタとを有し、前記第6のトランジスタが第2の出力段を構成する第2のフォールデッドカスコード部と、
前記第1及び第2の出力段の出力に接続されて出力信号を出力する出力回路とを備えたコンパレータであって、
前記第1の負荷抵抗器に流れる電流よりも前記第2の負荷抵抗器に流れる電流が多い場合、前記第4のトランジスタに流れる電流を分流して前記第1の負荷抵抗器に流し、前記第2の負荷抵抗器に流れる電流よりも前記第1の負荷抵抗器に流れる電流が多い場合、前記第6のトランジスタに流れる電流を分流して前記第2の負荷抵抗器に流す分流回路を有する、
コンパレータであること。
[2]
[1]に記載のコンパレータであって、
前記分流回路は、
前記第1の出力段の出力と前記第2の出力段の出力との間に接続され、ゲート又はベースが前記第3のトランジスタのドレイン又はコレクタに接続された第7のトランジスタを有する、
コンパレータであること。
[3]
[2]に記載のコンパレータであって、
前記分流回路は、
前記第1の出力段の出力と前記第2の出力段の出力との間に接続され、ゲート又はベースが前記第5のトランジスタのドレイン又はコレクタに接続された第8のトランジスタを有し、
前記第1の出力段の出力には、前記第7のトランジスタのソース又はエミッタと、前記第8のトランジスタのドレイン又はコレクタとが接続され、
前記第2の出力段の出力には、前記第7のトランジスタのドレイン又はコレクタと、前記第8のトランジスタのソース又はエミッタとが接続された、
コンパレータであること。
[4]
[1]に記載のコンパレータであって、
前記分流回路は、
前記第1の出力段の出力と前記第1の差動トランジスタ及び前記第1の負荷抵抗器の接続点との間に接続され、ゲート又はベースが前記第3のトランジスタのドレイン又はコレクタに接続された第9のトランジスタと、
前記第2の出力段の出力と前記第2の差動トランジスタ及び前記第2の負荷抵抗器の接続点との間に接続され、ゲート又はベースが前記第5のトランジスタのドレイン又はコレクタに接続された第10のトランジスタとを有する、
コンパレータであること。
[5]
[1]~[4]の何れか1項に記載のコンパレータであって、
前記出力回路は、
前記第1の出力段の出力がゲート又はベースに接続された第11のトランジスタと、
前記第2の出力段の出力がゲート又はベースに接続された第12のトランジスタと、
前記第11のトランジスタと直列接続され、ゲート又はベースが前記第12のトランジスタのドレイン又はコレクタに接続された第13のトランジスタとを有し、
前記第11のトランジスタと前記第13のトランジスタの接続点から前記出力信号を出力する、
コンパレータであること。
[6]
[5]に記載のコンパレータであって、
前記出力回路は、
前記第12のトランジスタと直列接続され、ゲートが前記第11のトランジスタと前記第13のトランジスタの接続点に接続された第14のトランジスタを有する、
コンパレータであること。
[7]
[5]又は[6]に記載のコンパレータであって、
前記第11のトランジスタ及び前記第12のトランジスタの閾値電圧が、前記第3~前記第6のトランジスタの閾値電圧よりも低い、
コンパレータであること。
[8]
[1]~[7]の何れか1項に記載のコンパレータであって、
前記トランジスタの少なくとも1つが、電界効果トランジスタから構成されている、
コンパレータであること。
[9]
[1]~[8]の何れか1項に記載のコンパレータであって、
前記トランジスタの少なくとも1つが、バイポーラトランジスタから構成されている、
コンパレータであること。
In order to achieve the above object, a comparator according to the present invention is characterized by the following [1] to [9].
[1]
a first differential transistor and a second differential transistor through which currents having a current ratio corresponding to the first input potential and the second input potential flow respectively;
a first load resistor connected in series with the first differential transistor;
a differential input having a second load resistor connected in series with the second differential transistor;
a third transistor folded cascode-connected to the first differential transistor; a fourth transistor folded cascode-connected to the second differential transistor; a first folded cascode section constituting one output stage;
a fifth transistor folded cascode-connected to the second differential transistor; and a sixth transistor folded cascode-connected to the first differential transistor, wherein the sixth transistor is the first differential transistor. a second folded cascode unit constituting two output stages;
and an output circuit connected to the outputs of the first and second output stages to output an output signal,
When the current flowing through the second load resistor is larger than the current flowing through the first load resistor, the current flowing through the fourth transistor is divided to flow through the first load resistor, When the current flowing through the first load resistor is larger than the current flowing through the second load resistor, a shunt circuit that divides the current flowing through the sixth transistor and flows it through the second load resistor,
Be a comparator.
[2]
The comparator according to [1],
The shunt circuit is
a seventh transistor connected between the output of the first output stage and the output of the second output stage, the gate or base of which is connected to the drain or collector of the third transistor;
Be a comparator.
[3]
The comparator according to [2],
The shunt circuit is
an eighth transistor connected between the output of the first output stage and the output of the second output stage, the gate or base of which is connected to the drain or collector of the fifth transistor;
the output of the first output stage is connected to the source or emitter of the seventh transistor and the drain or collector of the eighth transistor;
The drain or collector of the seventh transistor and the source or emitter of the eighth transistor are connected to the output of the second output stage,
Be a comparator.
[4]
The comparator according to [1],
The shunt circuit is
is connected between the output of the first output stage and the connection point of the first differential transistor and the first load resistor, and the gate or base is connected to the drain or collector of the third transistor; a ninth transistor with
connected between the output of the second output stage and the connection point of the second differential transistor and the second load resistor, the gate or base being connected to the drain or collector of the fifth transistor a tenth transistor,
Be a comparator.
[5]
The comparator according to any one of [1] to [4],
The output circuit is
an eleventh transistor having a gate or base connected to the output of the first output stage;
a twelfth transistor having a gate or base connected to the output of the second output stage;
a thirteenth transistor connected in series with the eleventh transistor and having a gate or base connected to the drain or collector of the twelfth transistor;
outputting the output signal from a connection point between the eleventh transistor and the thirteenth transistor;
Be a comparator.
[6]
The comparator according to [5],
The output circuit is
a fourteenth transistor connected in series with the twelfth transistor and having a gate connected to a connection point between the eleventh transistor and the thirteenth transistor;
Be a comparator.
[7]
The comparator according to [5] or [6],
the threshold voltages of the eleventh transistor and the twelfth transistor are lower than the threshold voltages of the third to sixth transistors;
Be a comparator.
[8]
The comparator according to any one of [1] to [7],
at least one of said transistors is composed of a field effect transistor;
Be a comparator.
[9]
The comparator according to any one of [1] to [8],
at least one of said transistors is composed of a bipolar transistor;
Be a comparator.
本発明によれば、回路電流を増加させることなく、応答特性を改善したコンパレータを提供できる。 According to the present invention, it is possible to provide a comparator with improved response characteristics without increasing circuit current.
以上、本発明について簡潔に説明した。更に、以下に説明される発明を実施するための形態(以下、「実施形態」という。)を添付の図面を参照して通読することにより、本発明の詳細は更に明確化されるであろう。 The present invention has been briefly described above. Furthermore, the details of the present invention will be further clarified by reading the following detailed description of the invention (hereinafter referred to as "embodiment") with reference to the accompanying drawings. .
本発明に関する具体的な実施形態について、各図を参照しながら以下に説明する。 Specific embodiments relating to the present invention will be described below with reference to each drawing.
(第1実施形態)
まず、第1実施形態のコンパレータ1について図1を参照して説明する。同図に示すように、コンパレータ1は、反転入力端子T11に入力された反転入力電位INM(=第1の入力電位)と非反転入力端子T12に入力された非反転入力電位INP(=第2の入力電位)とを比較し、その比較結果を出力端子T3から出力する。コンパレータ1は、差動入力部2と、フォールデッドカスコード部31(=第1のフォールデッドカスコード部),フォールデッドカスコード部32(=第2のフォールデッドカスコード部)と、分流回路4と、出力回路5とを備えている。
(First embodiment)
First, the
差動入力部2は、ソースが共通接続された差動トランジスタM1(=第1の差動トランジスタ)、差動トランジスタM2(=第2の差動トランジスタ)と、そのドレインに各々接続された負荷抵抗器R1(=第1の負荷抵抗器)、負荷抵抗器R2(=第2の負荷抵抗器)と、定電流源21とを備える。
The
差動トランジスタM1,M2は、Pチャンネルの電界効果トランジスタから構成されている。差動トランジスタM1のゲートは、反転入力端子T11に接続され、差動トランジスタM2のゲートは、非反転入力端子T12に接続されている。差動トランジスタM1,M2のソースは共通接続され、定電流源21に接続されている。
The differential transistors M1 and M2 are composed of P-channel field effect transistors. The gate of the differential transistor M1 is connected to the inverting input terminal T11, and the gate of the differential transistor M2 is connected to the non-inverting input terminal T12. Sources of the differential transistors M1 and M2 are connected in common and connected to the constant
負荷抵抗器R1は、差動トランジスタM1に直列接続されている。詳しく説明すると、負荷抵抗器R1は、差動トランジスタM1のドレインと負電源端子T22との間に接続されている。負電源端子T22には負電源電圧VSSが供給されている。負荷抵抗器R2は、差動トランジスタM2に直列接続されている。詳しく説明すると、負荷抵抗器R2は、差動トランジスタM2のドレインと負電源端子T22との間に接続されている。 A load resistor R1 is connected in series with the differential transistor M1. Specifically, load resistor R1 is connected between the drain of differential transistor M1 and negative power supply terminal T22. A negative power supply voltage VSS is supplied to the negative power supply terminal T22. A load resistor R2 is connected in series with the differential transistor M2. Specifically, load resistor R2 is connected between the drain of differential transistor M2 and negative power supply terminal T22.
定電流源21は、正電源端子T21と共通接続された差動トランジスタM1,M2のソースとの間に接続される。正電源端子T21には、正電源電圧VDDが供給されている。差動入力部2は、定電流源21が供給する定電流I1を差動トランジスタM1,M2に分流する。差動トランジスタM1,M2に流れる電流の電流比(分流比)は、反転入力端子T11に入力される反転入力電位INM、非反転入力端子T12に入力される非反転入力電位INPに応じた値となる。
The constant
フォールデッドカスコード部31は、差動トランジスタM1にフォールデッドカスコード接続されたトランジスタM31(=第3のトランジスタ)と、差動トランジスタM2にフォールデッドカスコード接続されたトランジスタM41(=第4のトランジスタ)と、定電流源311,312とを備えている。トランジスタM31,M41は、Nチャンネルの電界効果トランジスタから構成されている。
The folded
トランジスタM31は、ゲート・ドレインが接続されている。トランジスタM31は、ソースが負荷抵抗器R1と差動トランジスタM1のドレインとの接続点に接続され、ドレインが定電流源311に接続されている。トランジスタM41は、ゲートがトランジスタM31のゲート、ドレインに接続されている。トランジスタM41は、ソースが負荷抵抗器R2と差動トランジスタM2のドレインとの接続点に接続され、ドレインが定電流源312に接続されている。
The gate and drain of the transistor M31 are connected. The transistor M31 has a source connected to a connection point between the load resistor R1 and the drain of the differential transistor M1 and a drain connected to the constant
定電流源311は、トランジスタM31のドレインと正電源端子T21との間に接続されている。定電流源312は、トランジスタM41のドレインと正電源端子T21との間に接続されている。
A constant
フォールデッドカスコード部31においては、トランジスタM31とトランジスタM41をカレントミラー接続して、第1の出力段を構成するトランジスタM41と定電流源312との接続ノードAにより出力を取り出すように構成されている。
In the folded
フォールデッドカスコード部32は、差動トランジスタM2にフォールデッドカスコード接続されるトランジスタM32(=第5のトランジスタ),差動トランジスタM1にフォールデッドカスコード接続されるトランジスタM42(=第6のトランジスタ)と、定電流源321,322とを備えている。トランジスタM32,M42は、Nチャンネルの電界効果トランジスタから構成されている。
The folded
トランジスタM32は、ゲート・ドレインが接続されている。トランジスタM32は、ソースが負荷抵抗器R2と差動トランジスタM2のドレインとの接続点に接続され、ドレインが定電流源321に接続されている。トランジスタM42は、ゲートがトランジスタM32のゲート、ドレインに接続されている。トランジスタM42は、ソースが負荷抵抗器R1と差動トランジスタM1のドレインとの接続点に接続され、ドレインが定電流源322に接続されている。
The gate and drain of the transistor M32 are connected. The transistor M32 has a source connected to a connection point between the load resistor R2 and the drain of the differential transistor M2 and a drain connected to the constant
定電流源321は、トランジスタM32のドレインと正電源端子T21との間に接続されている。定電流源322は、トランジスタM42のドレインと正電源端子T21との間に接続されている。
A constant
フォールデッドカスコード部32においては、トランジスタM32とトランジスタM42をカレントミラー接続して、第2の出力段を構成するトランジスタM42と定電流源322との接続ノードBにより出力を取り出すように構成されている。
In the folded
分流回路4は、負荷抵抗器R1に流れる電流よりも負荷抵抗器R2に流れる電流が多い場合、トランジスタM41に流れる電流を分流して負荷抵抗器R1に流す回路である。また、分流回路4は、負荷抵抗器R2に流れる電流よりも負荷抵抗器R1に流れる電流が多い場合、トランジスタM42に流れる電流を分流して負荷抵抗器R2に流す回路である。
The
分流回路4は、トランジスタM101(=第7のトランジスタ),トランジスタM102(=第8のトランジスタ)を有している。トランジスタM101,M102は、Pチャンネルの電界効果トランジスタから構成されている。トランジスタM101は、ソースが接続ノードAに接続され、ドレインが接続ノードBに接続され、ゲートが定電流源311とトランジスタM31のドレインとの接続点に接続されている。
The
トランジスタM102は、ソースが接続ノードBに接続され、ドレインが接続ノードAに接続され、ゲートが定電流源321とトランジスタM32のドレインとの接続点に接続されている。
The transistor M102 has a source connected to the connection node B, a drain connected to the connection node A, and a gate connected to a connection point between the constant
出力回路5は、トランジスタM6~M8と、定電流源51とを備えている。トランジスタM6,M7は、Nチャンネルの電界効果トランジスタから構成されている。トランジスタM6(=第11のトランジスタ)は、ゲートが接続ノードAに接続され、ソースが負電源端子T22に接続され、ドレインがトランジスタM8のドレイン及び出力端子T3に接続されている。トランジスタM7(第12のトランジスタ)は、ゲートが接続ノードBに接続され、ソースが負電源端子T22に接続され、ドレインが定電流源51に接続されている。
The output circuit 5 includes transistors M6 to M8 and a constant
トランジスタM8(=第13のトランジスタ)は、Pチャンネルの電界効果トランジスタから構成されている。トランジスタM8は、トランジスタM6に直列接続されている。詳しく説明すると、トランジスタM8は、ゲートがトランジスタM7のドレインと定電流源51との接続点に接続され、ソースが正電源端子T21に接続され、ドレインがトランジスタM6のドレイン及び出力端子T3に接続されている。定電流源51は、正電源端子T21とトランジスタM7のドレインとの間に接続されている。
The transistor M8 (=thirteenth transistor) is composed of a P-channel field effect transistor. Transistor M8 is connected in series with transistor M6. More specifically, the transistor M8 has a gate connected to the connection point between the drain of the transistor M7 and the constant
次に、上述した構成のコンパレータ1の動作について説明する。最初に、反転入力電位INMが非反転入力電位INPよりも高く、出力端子T3の出力信号VOUTがLow状態、すなわち、出力信号VOUTがほぼ負電源電圧VSSとなっている場合の動作について説明する。
Next, the operation of the
反転入力電位INMが非反転入力電位INPよりも高い場合、差動トランジスタM1よりも差動トランジスタM2の方に定電流源21からの電流I1がより多く流れる。このため、負荷抵抗器R1での電圧降下が減少し、負荷抵抗器R2での電圧降下が増加する。
When the inverting input potential INM is higher than the non-inverting input potential INP, more current I1 from the constant
そして、トランジスタM41のゲート・ソース電位差が、トランジスタM31のゲート・ソース電位差よりも小さくなり、トランジスタM41がオフ状態となる。トランジスタM41がオフ状態となると、接続ノードAの電位は上昇する。接続ノードAの電位が上昇して、トランジスタM6のゲート・ソース電位差が閾値電圧に達すると、トランジスタM6がオンする。 Then, the gate-source potential difference of the transistor M41 becomes smaller than the gate-source potential difference of the transistor M31, and the transistor M41 is turned off. When the transistor M41 is turned off, the potential of the connection node A rises. When the potential of the connection node A rises and the gate-source potential difference of the transistor M6 reaches the threshold voltage, the transistor M6 is turned on.
また、トランジスタM42のゲート・ソース電位差が、トランジスタM32のゲート・ソース電位差よりも大きくなり、トランジスタM42がオン状態となると、接続ノードBの電位は低下する。接続ノードBの電位が低下して、トランジスタM7のゲート・ソース電位差が閾値電圧を下回ると、トランジスタM7がオフする。 Further, when the gate-source potential difference of the transistor M42 becomes larger than the gate-source potential difference of the transistor M32 and the transistor M42 is turned on, the potential of the connection node B decreases. When the potential of the connection node B drops and the gate-source potential difference of the transistor M7 falls below the threshold voltage, the transistor M7 is turned off.
トランジスタM7がオフすると、トランジスタM7のドレイン電位が上昇する。トランジスタM7のドレイン電位が上昇すると、それに伴いトランジスタM8のゲート電位が上昇し、トランジスタM8がオフする。この結果、出力端子T3の出力信号VOUTはLow状態となる。 When the transistor M7 is turned off, the drain potential of the transistor M7 rises. When the drain potential of the transistor M7 rises, the gate potential of the transistor M8 rises accordingly, turning off the transistor M8. As a result, the output signal VOUT of the output terminal T3 becomes Low.
また、上述したようにトランジスタM41がオフ状態となると、トランジスタM41のドレイン電位が上昇して、トランジスタM101がオン状態となる。これにより、定電流源312からの電流の一部がオン状態のトランジスタM101のソースからドレインに流れ、トランジスタM42に流れ込み、負荷抵抗器R1に流れる電流を増加させる。また、定電流源312からの電流の一部がトランジスタM102の逆方向での動作によりドレインからソースに流れ、トランジスタM42に流れ込み、負荷抵抗器R1に流れる電流を増加させる。これにより、接続ノードBの電位が、トランジスタM101及びM102が接続されていない場合に比べて高くなり、負電源電圧VSS近くまで低下するのを抑制することができる。
Further, when the transistor M41 is turned off as described above, the drain potential of the transistor M41 rises and the transistor M101 is turned on. As a result, a portion of the current from the constant
また、出力信号VOUTがLow状態のとき、トランジスタM101は、接続ノードAの電位をトランジスタM31のドレイン電位にトランジスタM101のゲート・ソース電位差を加えた電圧でクランプさせる。これにより、接続ノードAの電位は正電源電圧VDD付近まで上昇しない。 Further, when the output signal VOUT is in the Low state, the transistor M101 clamps the potential of the connection node A to a voltage obtained by adding the gate-source potential difference of the transistor M101 to the drain potential of the transistor M31. As a result, the potential of the connection node A does not rise to near the positive power supply voltage VDD.
次に、非反転入力電位INPが反転入力電位INMよりも高く、出力端子T3の出力信号VOUTがHigh状態、すなわち、出力信号VOUTがほぼ正電源電圧VDDとなっている場合の動作について説明する。 Next, the operation when the non-inverted input potential INP is higher than the inverted input potential INM and the output signal VOUT of the output terminal T3 is in a High state, that is, the output signal VOUT is substantially at the positive power supply voltage VDD will be described.
非反転入力電位INPが反転入力電位INMよりも高い場合、差動トランジスタM2よりも差動トランジスタM1の方に定電流源21からの電流I1がより多く流れる。このため、負荷抵抗器R2での電圧降下が減少し、負荷抵抗器R1での電圧降下が増加する。
When the non-inverted input potential INP is higher than the inverted input potential INM, more current I1 from the constant
そして、トランジスタM41のゲート・ソース電位差が、トランジスタM31のゲート・ソース電位差よりも大きくなり、トランジスタM41がオン状態となる。トランジスタM41がオン状態となると、接続ノードAの電位は低下する。接続ノードAの電位が低下して、トランジスタM6のゲート・ソース電位差が閾値電圧を下回ると、トランジスタM6がオフする。上述したように出力信号VOUTがLow状態のとき、接続ノードAの電位は、トランジスタM101のクランプにより、上昇が抑制されている。このため、このとき、トランジスタM6がオンからオフするまでの時間を短くすることができる。 Then, the gate-source potential difference of the transistor M41 becomes larger than the gate-source potential difference of the transistor M31, and the transistor M41 is turned on. When the transistor M41 is turned on, the potential of the connection node A is lowered. When the potential of the connection node A drops and the gate-source potential difference of the transistor M6 falls below the threshold voltage, the transistor M6 is turned off. As described above, when the output signal VOUT is in the Low state, the potential of the connection node A is suppressed from rising due to the clamping of the transistor M101. Therefore, at this time, the time from when the transistor M6 is turned on to when it is turned off can be shortened.
また、トランジスタM42のゲート・ソース電位差が、トランジスタM32のゲート・ソース電位差よりも小さくなり、トランジスタM42がオフ状態となると、接続ノードBの電位は上昇する。接続ノードBが上昇して、トランジスタM7のゲート・ソース電位差が閾値電圧に達すると、トランジスタM7がオンする。上述したように出力信号VOUTがLow状態のとき、接続ノードBの電位は、定電流源312からの電流の一部が負荷抵抗器R1に流れ込むことにより、低下が抑制されている。このため、トランジスタM7がオフからオンするまでの時間を短くすることができる。
Further, when the gate-source potential difference of the transistor M42 becomes smaller than the gate-source potential difference of the transistor M32 and the transistor M42 is turned off, the potential of the connection node B increases. When the connection node B rises and the gate-source potential difference of transistor M7 reaches the threshold voltage, transistor M7 turns on. As described above, when the output signal VOUT is in the Low state, the potential of the connection node B is suppressed from dropping by part of the current from the constant
トランジスタM7がオンすると、トランジスタM7のドレイン電位が低下する。トランジスタM7のドレイン電位が低下すると、それに伴いトランジスタM8のゲート電位が低下し、トランジスタM8がオンする。この結果、出力端子T3の出力信号VOUTはHigh状態となる。上述したようにトランジスタM6がオンからオフ、トランジスタM7がオフからオンするまでの時間を短くすることができるため、出力信号VOUTがLow状態からHigh状態に反転するまでの応答速度を早くすることができる。 When the transistor M7 is turned on, the drain potential of the transistor M7 is lowered. When the drain potential of the transistor M7 drops, the gate potential of the transistor M8 drops accordingly, turning on the transistor M8. As a result, the output signal VOUT of the output terminal T3 becomes High. As described above, the time required for the transistor M6 to turn off and the time for the transistor M7 to turn on can be shortened, so that the response speed until the output signal VOUT is inverted from the low state to the high state can be increased. can.
また、上述したようにトランジスタM42がオフ状態となると、トランジスタM42のドレイン電位が上昇して、トランジスタM102がオン状態となる。これにより、定電流源322からの電流の一部がオン状態のトランジスタM102のソースからドレインに流れ、トランジスタM41に流れ込み、負荷抵抗器R2に流れる電流を増加させる。また、定電流源322からの電流の一部がトランジスタM101の逆方向での動作によりドレインからソースに流れ、トランジスタM41に流れ込み、負荷抵抗器R2に流れる電流を増加させる。これにより、接続ノードAの電位が、トランジスタM101及びM102が接続されていない場合に比べて高くなり、負電源電圧VSS近くまで低下するのを抑制することができる。
Further, when the transistor M42 is turned off as described above, the drain potential of the transistor M42 rises and the transistor M102 is turned on. As a result, part of the current from the constant
また、出力信号VOUTがHigh状態のとき、トランジスタM102は、接続ノードBの電位を、トランジスタM32のドレイン電位にトランジスタM102のゲート・ソース電位差を加えた電圧でクランプさせる。これにより、接続ノードBの電位は正電源電圧VDD付近まで上昇しない。 Further, when the output signal VOUT is in a High state, the transistor M102 clamps the potential of the connection node B to a voltage obtained by adding the gate-source potential difference of the transistor M102 to the drain potential of the transistor M32. As a result, the potential of the connection node B does not rise to near the positive power supply voltage VDD.
上述したように出力信号VOUTがHigh状態の間、接続ノードBの電位の上昇、接続ノードAの電位の低下を抑制することができる。このため、出力信号がLow状態に反転する際、トランジスタM6がオフからオン、トランジスタM7がオンからオフとなる時間を短くすることができ、出力信号VOUTがHigh状態からLow状態に反転する応答速度を早くすることができる。 As described above, while the output signal VOUT is in the High state, it is possible to suppress an increase in the potential of the connection node B and a decrease in the potential of the connection node A. Therefore, when the output signal is inverted to the low state, the time required for the transistor M6 to turn on and the transistor M7 to turn off can be shortened. can be made faster.
なお、トランジスタM6,M7として、閾値電圧がトランジスタM31、M32、M41、M42の閾値電圧よりも低いトランジスタを用いることで、トランジスタM6,M7がオフ状態からオン状態に変化する時間をより一層短縮することができる。これにより、出力回路5の応答特性をさらに改善することができる。 By using transistors whose threshold voltages are lower than the threshold voltages of the transistors M31, M32, M41, and M42 as the transistors M6 and M7, the time required for the transistors M6 and M7 to change from the off state to the on state can be further shortened. be able to. Thereby, the response characteristics of the output circuit 5 can be further improved.
しかして、第1実施形態におけるコンパレータ1は、回路電流を増加させることなく、応答特性を改善するという効果が得られるものとなっている。
Thus, the
(第2実施形態)
次に、第2実施形態のコンパレータ1Bについて図2を参照して説明する。なお、図2において、図1に示された回路における構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略する。
(Second embodiment)
Next, the
コンパレータ1Bは、差動入力部2と、フォールデッドカスコード部31,フォールデッドカスコード部32と、分流回路4と、出力回路5Bとを備えている。差動入力部2、フォールデッドカスコード部31,フォールデッドカスコード部32、分流回路4は、上述した第1実施形態で既に説明したので、ここでは詳細な説明を省略する。
The
出力回路5Bは、トランジスタM6~M9を有している。第2実施形態の出力回路5Bは、第1実施形態の定電流源51をトランジスタM9(=第14のトランジスタ)に置き換えている。トランジスタM9は、Pチャンネルの電界効果トランジスタから構成されている。トランジスタM9は、ゲートが出力端子T3に接続され、ソースが正電源端子T21に接続され、ドレインがトランジスタM7のドレインに接続される。
The
第2実施形態のコンパレータ1Bは、後述する点を除けば、基本的には第1の実施形態と同様である。
A
すなわち、第1実施形態においては、トランジスタM7がオン状態のときに、トランジスタM7のドレイン電流が定常電流として流れ続ける。これに対して、第2の実施形態においては、トランジスタM7がオン状態のときにトランジスタM8がオン状態となり、トランジスタM9のゲート電位が上昇する。トランジスタM9のゲート電位が上昇すると、トランジスタM9がオフ状態になるため、トランジスタM7がオン状態のときにドレイン電流が定常電流として流れない。 That is, in the first embodiment, when the transistor M7 is on, the drain current of the transistor M7 continues to flow as a steady current. In contrast, in the second embodiment, when the transistor M7 is on, the transistor M8 is turned on, and the gate potential of the transistor M9 rises. When the gate potential of the transistor M9 rises, the transistor M9 is turned off, so the drain current does not flow as a steady current when the transistor M7 is on.
したがって、この第2実施形態におけるコンパレータ1Bは、消費電流が低減されると共に、応答特性を改善するという効果が得られるものとなっている。
Therefore, the
(第3実施形態)
次に、第3実施形態のコンパレータ1Cについて図3を参照して説明する。なお、図3において、図1及び図2に示された回路における構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略する。
(Third Embodiment)
Next, a
コンパレータ1Cは、差動入力部2と、フォールデッドカスコード部31,フォールデッドカスコード部32と、分流回路4Cと、出力回路5Bとを備えている。差動入力部2、フォールデッドカスコード部31,32は、上述した第1実施形態で既に説明したので、ここでは詳細な説明を省略する。出力回路5Bは、上述した第2実施形態で既に説明したので、ここでは詳細な説明を省略する。
The
第1実施形態の分流回路4と第3実施形態の分流回路4Cとで異なる点は、トランジスタM101C(=第9のトランジスタ)、トランジスタM102C(=第10のトランジスタ)のドレインの接続である。第3実施形態のトランジスタM101Cのドレインは、トランジスタM42のソースと負荷抵抗器R1との接続点に接続されている。第3実施形態のトランジスタM102Cのドレインは、トランジスタM41のソースと負荷抵抗器R2との接続点に接続されている。
The difference between the
第3実施形態のコンパレータ1Cは、後述する点を除けば、基本的には第2の実施形態と同様である。
A
第3実施形態においては、出力端子T3の出力信号VOUTがLow状態のときに、定電流源312からの電流の一部がトランジスタM101Cを介して、トランジスタM42のソースに接続される負荷抵抗器R1に流れ込む電流を増加させる。このため、トランジスタM7のゲート電位は、トランジスタM101Cが接続されていない場合に比べ高くなり、トランジスタM7がオフ状態からオン状態に変化するまでの時間が短縮される。このため、出力端子T3の出力信号VOUTがLow状態からHigh状態に変化する伝搬遅延時間が短縮される。
In the third embodiment, when the output signal VOUT of the output terminal T3 is in the Low state, part of the current from the constant
また、出力端子T3の出力信号VOUTがHigh状態のときに、定電流源322からの電流の一部がトランジスタM102Cを介して、トランジスタM41のソースに接続される負荷抵抗器R2に流れ込む電流を増加させる。このため、トランジスタM6のゲート電位は、トランジスタM102Cが接続されていない場合に比べ高くなり、トランジスタM6がオフ状態からオン状態に変化するまでの時間が短縮される。このため、出力端子T3の出力信号VOUTがHigh状態からLow状態に変化する伝搬遅延時間が短縮される。
Also, when the output signal VOUT of the output terminal T3 is in a High state, part of the current from the constant
従って、第3実施形態のコンパレータ1Cは、消費電流が低減されると共に、応答特性を改善するという効果が得られるものとなっている。
Therefore, the
(第4実施形態)
次に、第4実施形態のコンパレータ1Dについて図4を参照して説明する。なお、図4において、図1及び図2に示された回路における構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略する。
(Fourth embodiment)
Next, a
コンパレータ1Dは、差動入力部2と、フォールデッドカスコード部31,32と、分流回路4Dと、出力回路5Bとを備えている。差動入力部2、フォールデッドカスコード部31,32は、上述した第1実施形態で既に説明したので、ここでは詳細な説明を省略する。出力回路5Bは、上述した第2実施形態で既に説明したので、ここでは詳細な説明を省略する。
The
第1実施形態の分流回路4と第4実施形態の分流回路4Dとで異なる点は、分流回路4Dが、トランジスタM101のみから構成され、トランジスタM102が設けられていない点である。
The difference between the
第4実施形態のコンパレータ1Dは、後述する点を除けば、基本的には第2の実施形態と同様である。
A
第4実施形態においては、出力端子T3の出力信号VOUTがLow状態のときに、定電流源312からの電流の一部がトランジスタM101のソースからドレインに流れた後、トランジスタM42のドレインに流れ込み、負荷抵抗器R1に流れる電流を増加させる。また、出力端子T3の出力信号VOUTがHigh状態のときに、定電流源322からの電流の一部がトランジスタM101のドレインからソースに流れた後、トランジスタM41のドレインに流れ込み、負荷抵抗器R2に流れる電流を増加させる。
In the fourth embodiment, when the output signal VOUT of the output terminal T3 is in the Low state, part of the current from the constant
また、トランジスタM101は、接合ノードAの電位をトランジスタM31のドレイン電位にトランジスタM101のゲート・ソース電位差を加えた電圧でクランプさせ、接合ノードBの電位をトランジスタM31のドレイン電位にトランジスタM101のゲート・ドレイン電位差を加えた電圧でクランプさせることで、正電源電圧VDD付近まで上昇させない。 Further, the transistor M101 clamps the potential of the junction node A to the voltage obtained by adding the gate-source potential difference of the transistor M101 to the drain potential of the transistor M31, and the potential of the junction node B to the drain potential of the transistor M31. By clamping the voltage to which the drain potential difference is added, the voltage does not rise to near the positive power supply voltage VDD.
(第5実施形態)
次に、第5実施形態のコンパレータ1Eについて図5を参照して説明する。なお、図5において、図1に示された回路における構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略する。
(Fifth embodiment)
Next, the
同図に示すように、コンパレータ1Eは、第1実施形態と同様に、差動入力部2Eと、フォールデッドカスコード部31E,フォールデッドカスコード部32Eと、分流回路4Eと、出力回路5Eとを備えている。
As shown in the figure, the
第1実施形態と第5実施形態とで異なる点は、トランジスタM1、M2、M31、M41、M32、M42、M6~M8、M101、M102に相当するトランジスタM1E、M2E、M31E、M41E、M32E、M42E、M6E~M8E、M101E、M102Eの導電型を逆にした点である。また、第1実施形態と第5実施形態とで異なる点は、正電源端子T21と負電源端子T22との関係を逆にした点である。 The difference between the first embodiment and the fifth embodiment is that the transistors M1E, M2E, M31E, M41E, M32E, and M42E correspond to the transistors M1, M2, M31, M41, M32, M42, M6 to M8, M101, and M102. , M6E to M8E, M101E, and M102E are reversed in conductivity type. A difference between the first embodiment and the fifth embodiment is that the relationship between the positive power terminal T21 and the negative power terminal T22 is reversed.
第2~第4実施形態についても同様に、トランジスタの導電型を逆にし、正電源端子T21と負電源端子T22との関係を逆にしてもよい。 Similarly, in the second to fourth embodiments, the conductivity type of the transistor may be reversed, and the relationship between the positive power supply terminal T21 and the negative power supply terminal T22 may be reversed.
なお、本発明は、上述した実施形態に限定されるものではなく、適宜、変形、改良、等が可能である。その他、上述した実施形態における各構成要素の材質、形状、寸法、数、配置箇所、等は本発明を達成できるものであれば任意であり、限定されない。 It should be noted that the present invention is not limited to the above-described embodiments, and can be modified, improved, etc. as appropriate. In addition, the material, shape, size, number, location, etc. of each component in the above-described embodiment are arbitrary and not limited as long as the present invention can be achieved.
上述した第1~第5実施形態では、トランジスタが電界効果トランジスタから構成されていたが、これに限ったものではない。トランジスタの少なくとも1つ以上をバイポーラトランジスタに置き換えてもよい。この場合、トランジスタのゲートをベース、ソースをエミッタ、ドレインをコレクタに読み替えて説明することができる。 In the first to fifth embodiments described above, the transistors are field effect transistors, but the present invention is not limited to this. At least one or more of the transistors may be replaced with bipolar transistors. In this case, the gate of the transistor can be read as the base, the source as the emitter, and the drain as the collector.
1、1B、1C、1D、1E コンパレータ
2、2E 差動入力部
4、4C、4D、4E 分流回路
5、5B、5E 出力回路
31、31E フォールデッドカスコード部(第1のフォールデッドカスコード部)
32、32E フォールデッドカスコード部(第2のフォールデッドカスコード部)
INM 反転入力電位(第1の入力電位)
INP 非反転入力電位(第2の入力電位)
M1、M1E 差動トランジスタ(第1の差動トランジスタ)
M2、M2E 差動トランジスタ(第2の差動トランジスタ)
M31、M31E トランジスタ(第3のトランジスタ)
M41、M41E トランジスタ(第4のトランジスタ)
M32、M32E トランジスタ(第5のトランジスタ)
M42、M42E トランジスタ(第6のトランジスタ)
M101、M101E トランジスタ(第7のトランジスタ)
M102、M102E トランジスタ(第8のトランジスタ)
M101C トランジスタ(第9のトランジスタ)
M102C トランジスタ(第10のトランジスタ)
M6、M6E トランジスタ(第11のトランジスタ)
M7、M7E トランジスタ(第12のトランジスタ)
M8、M8E トランジスタ(第13のトランジスタ)
M9 トランジスタ(第14のトランジスタ)
R1、R1E 負荷抵抗器(第1の負荷抵抗器)
R2、R2E 負荷抵抗器(第2の負荷抵抗器)
1, 1B, 1C, 1D,
32, 32E folded cascode section (second folded cascode section)
INM inverting input potential (first input potential)
INP non-inverting input potential (second input potential)
M1, M1E differential transistors (first differential transistors)
M2, M2E differential transistors (second differential transistors)
M31, M31E transistors (third transistors)
M41, M41E transistors (fourth transistors)
M32, M32E transistors (fifth transistors)
M42, M42E transistor (sixth transistor)
M101, M101E transistors (seventh transistors)
M102, M102E transistors (eighth transistors)
M101C transistor (9th transistor)
M102C transistor (tenth transistor)
M6, M6E transistors (eleventh transistors)
M7, M7E transistors (twelfth transistors)
M8, M8E transistors (13th transistors)
M9 transistor (14th transistor)
R1, R1E load resistor (first load resistor)
R2, R2E load resistor (second load resistor)
Claims (9)
前記第1の差動トランジスタに直列接続された第1の負荷抵抗器と、
前記第2の差動トランジスタに直列接続された第2の負荷抵抗器とを有する差動入力部と、
前記第1の差動トランジスタにフォールデッドカスコード接続される第3のトランジスタと、前記第2の差動トランジスタにフォールデッドカスコード接続される第4のトランジスタとを有し、前記第4のトランジスタが第1の出力段を構成する第1のフォールデッドカスコード部と、
前記第2の差動トランジスタにフォールデッドカスコード接続される第5のトランジスタと、前記第1の差動トランジスタにフォールデッドカスコード接続される第6のトランジスタとを有し、前記第6のトランジスタが第2の出力段を構成する第2のフォールデッドカスコード部と、
前記第1及び第2の出力段の出力に接続されて出力信号を出力する出力回路とを備えたコンパレータであって、
前記第1の負荷抵抗器に流れる電流よりも前記第2の負荷抵抗器に流れる電流が多い場合、前記第4のトランジスタに流れる電流を分流して前記第1の負荷抵抗器に流し、前記第2の負荷抵抗器に流れる電流よりも前記第1の負荷抵抗器に流れる電流が多い場合、前記第6のトランジスタに流れる電流を分流して前記第2の負荷抵抗器に流す分流回路を有する、
コンパレータ。 a first differential transistor and a second differential transistor through which currents having a current ratio corresponding to the first input potential and the second input potential flow respectively;
a first load resistor connected in series with the first differential transistor;
a differential input having a second load resistor connected in series with the second differential transistor;
a third transistor folded cascode-connected to the first differential transistor; a fourth transistor folded cascode-connected to the second differential transistor; a first folded cascode section constituting one output stage;
a fifth transistor folded cascode-connected to the second differential transistor; and a sixth transistor folded cascode-connected to the first differential transistor, wherein the sixth transistor is the first differential transistor. a second folded cascode unit constituting two output stages;
and an output circuit connected to the outputs of the first and second output stages to output an output signal,
When the current flowing through the second load resistor is larger than the current flowing through the first load resistor, the current flowing through the fourth transistor is divided to flow through the first load resistor, When the current flowing through the first load resistor is larger than the current flowing through the second load resistor, a shunt circuit that divides the current flowing through the sixth transistor and flows it through the second load resistor,
comparator.
前記分流回路は、
前記第1の出力段の出力と前記第2の出力段の出力との間に接続され、ゲート又はベースが前記第3のトランジスタのドレイン又はコレクタに接続された第7のトランジスタを有する、
コンパレータ。 A comparator according to claim 1, wherein
The shunt circuit is
a seventh transistor connected between the output of the first output stage and the output of the second output stage, the gate or base of which is connected to the drain or collector of the third transistor;
comparator.
前記分流回路は、
前記第1の出力段の出力と前記第2の出力段の出力との間に接続され、ゲート又はベースが前記第5のトランジスタのドレイン又はコレクタに接続された第8のトランジスタを有し、
前記第1の出力段の出力には、前記第7のトランジスタのソース又はエミッタと、前記第8のトランジスタのドレイン又はコレクタとが接続され、
前記第2の出力段の出力には、前記第7のトランジスタのドレイン又はコレクタと、前記第8のトランジスタのソース又はエミッタとが接続された、
コンパレータ。 A comparator according to claim 2,
The shunt circuit is
an eighth transistor connected between the output of the first output stage and the output of the second output stage, the gate or base of which is connected to the drain or collector of the fifth transistor;
the output of the first output stage is connected to the source or emitter of the seventh transistor and the drain or collector of the eighth transistor;
The drain or collector of the seventh transistor and the source or emitter of the eighth transistor are connected to the output of the second output stage,
comparator.
前記分流回路は、
前記第1の出力段の出力と前記第1の差動トランジスタ及び前記第1の負荷抵抗器の接続点との間に接続され、ゲート又はベースが前記第3のトランジスタのドレイン又はコレクタに接続された第9のトランジスタと、
前記第2の出力段の出力と前記第2の差動トランジスタ及び前記第2の負荷抵抗器の接続点との間に接続され、ゲート又はベースが前記第5のトランジスタのドレイン又はコレクタに接続された第10のトランジスタとを有する、
コンパレータ。 A comparator according to claim 1, wherein
The shunt circuit is
is connected between the output of the first output stage and the connection point of the first differential transistor and the first load resistor, and the gate or base is connected to the drain or collector of the third transistor; a ninth transistor with
connected between the output of the second output stage and the connection point of the second differential transistor and the second load resistor, the gate or base being connected to the drain or collector of the fifth transistor a tenth transistor,
comparator.
前記出力回路は、
前記第1の出力段の出力がゲート又はベースに接続された第11のトランジスタと、
前記第2の出力段の出力がゲート又はベースに接続された第12のトランジスタと、
前記第11のトランジスタと直列接続され、ゲート又はベースが前記第12のトランジスタのドレイン又はコレクタに接続された第13のトランジスタとを有し、
前記第11のトランジスタと前記第13のトランジスタの接続点から前記出力信号を出力する、
コンパレータ。 The comparator according to any one of claims 1 to 4,
The output circuit is
an eleventh transistor having a gate or base connected to the output of the first output stage;
a twelfth transistor having a gate or base connected to the output of the second output stage;
a thirteenth transistor connected in series with the eleventh transistor and having a gate or base connected to the drain or collector of the twelfth transistor;
outputting the output signal from a connection point between the eleventh transistor and the thirteenth transistor;
comparator.
前記出力回路は、
前記第12のトランジスタと直列接続され、ゲートが前記第11のトランジスタと前記第13のトランジスタの接続点に接続された第14のトランジスタを有する、
コンパレータ。 A comparator according to claim 5,
The output circuit is
a fourteenth transistor connected in series with the twelfth transistor and having a gate connected to a connection point between the eleventh transistor and the thirteenth transistor;
comparator.
前記第11のトランジスタ及び前記第12のトランジスタの閾値電圧が、前記第3~前記第6のトランジスタの閾値電圧よりも低い、
コンパレータ。 A comparator according to claim 5 or 6,
the threshold voltages of the eleventh transistor and the twelfth transistor are lower than the threshold voltages of the third to sixth transistors;
comparator.
前記トランジスタの少なくとも1つが、電界効果トランジスタから構成されている、
コンパレータ。 The comparator according to any one of claims 1 to 7,
at least one of said transistors is composed of a field effect transistor;
comparator.
前記トランジスタの少なくとも1つが、バイポーラトランジスタから構成されている、
コンパレータ。 The comparator according to any one of claims 1 to 8,
at least one of said transistors is composed of a bipolar transistor;
comparator.
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