JP2023058433A - 電子パッケージと、電子パッケージを製造する方法 - Google Patents

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Hoang Mong Nguyen
アンソニー ジェームズ ロビアンコ、
James Lobianco Anthony
ハワード イー． チェン、
e chen Howard
キ ウク リー、
Ki Wook Lee
イ リュ、
Yi Liu
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    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Abstract

【課題】回路基板への結合に適した電子パッケージ、電子パッケージを組み入れた電子デバイスおよび電子パッケージ製造方法を提供する。【解決手段】電子パッケージ１００は、上向き面２１及び下向き面２２を有し、一以上の電子コンポーネントを受容する基板パネル２と、基板パネルの上向き面に取り付けられるフリップチップ４１と、基板パネルの上向き面の少なくとも一部の上に延びる第１モールド構造物３１と、基板パネルの上向き面に設けられ、リフロー不可能な導電材料から実質的に形成されるスルーモールド接続部５０とを含む。第１モールド構造物３１は、一群のスルーモールド接続部５０を実質的に封止する。一群のスルーモールド接続部５０は、第１モールド構造物３１を通して露出される。【選択図】図２

Description

優先権出願への参照による組み入れ
本願とともに提出される出願データシートにおいて外国又は国内の優先権主張が特定されるすべての出願は、３７ＣＦＲ１．５７に基づいて参照によりここに組み入れられる。
本開示は、回路基板への結合に適した電子パッケージに関する。本開示はまた、かかる電子パッケージを組み入れた電子デバイスに関する。本開示はまた、かかる電子パッケージを製造する方法に関する。
従来型電子パッケージは基板を有し、当該基板の少なくとも一側には、一以上の電子コンポーネント又はモジュールが取り付けられる。電子コンポーネント／モジュールは、表面実装技術の周知の方法によって基板に取り付けられる。一アレイのはんだボールが、基板に取り付けられた電子コンポーネント／モジュールを取り囲むように当該基板の第１側に配列される。モールド構造物が基板の第１側の上に適用されて、一アレイのはんだボール、及び電子コンポーネント／モジュールが、当該モールド構造物の外面の下に完全に封止される。引き続き、一アレイのはんだボールを露出させるべく、グラインディング又は同様のオペレーションがモールド構造物の外面に行われる。レーザアブレーション又は同様のプロセスもまた行われる。これにより、一アレイのはんだボールのそれぞれの近傍においてモールド材料が局所的に除去され、各はんだボールを囲む堀又は溝が画定される。グラインディング及びアブレーションのオペレーションは、はんだボールを変形させ、及び／又ははんだボールから材料を除去し得る。その後、得られる電子パッケージは、当該電子パッケージの一アレイのはんだボールを、回路基板上の対応取り付け箇所にはんだ付けすることによって、回路基板に結合することができる。
一実施形態によれば、電子パッケージが与えられる。この電子パッケージは、第１側及び第２側を有する基板であって、一以上の電子コンポーネントを受容するべく構成される基板と、当該基板の第１側に取り付けられる第１電子コンポーネントと、当該基板の第１側の少なくとも一部の上に延びる第１モールド構造物と、当該基板の第１側に設けられる一群のスルーモールド接続部であって、リフロー不可能な導電材料から実質的に形成されるスルーモールド接続部とを含み、第１モールド構造物は、当該一群のスルーモールド接続部を実質的に封止し、当該一群のスルーモールド接続部は、第１モールド構造物を通して露出される。
一例において、第１モールド構造物は、第１電子コンポーネントの少なくとも一部を封止する。
一例において、電子パッケージはさらに、基板の第２側に取り付けられる第２電子コンポーネントと、当該基板の第２側の少なくとも一部の上に延びる第２モールド構造物とを含む。一例において、第２モールド構造物は、第２電子コンポーネントの少なくとも一部を封止する。
一例において、リフロー不可能な導電材料は、摂氏４００度よりも大きな、又は摂氏５００度よりも大きな、又は摂氏６００度よりも大きな、又は摂氏７００度よりも大きな、又は摂氏８００度よりも大きな、又は摂氏９００度よりも大きな融点を有する。一例において、リフロー不可能な導電材料は、銅、ニッケル、金及び銀のいずれか一以上を含み、又は銅、ニッケル、金及び銀のいずれか一以上からなる。
一例において、リフロー不可能な導電材料は、スズ、アンチモン及びパラジウムのいずれか一以上を含み、又はスズ、アンチモン及びパラジウムのいずれか一以上からなる。
一例において、リフロー不可能な導電材料は、非はんだ材料から形成される。
一例において、リフロー不可能な導電材料は、自身へのはんだ付けを目的として構成される。
一例において、一群のスルーモールド接続部のうちの少なくとも一つのスルーモールド接続部は中空である。一例において、中空のスルーモールド接続部の内側にフィラーが与えられる。一例において、フィラーはプラスチックを含む。
一例において、第１モールド構造物の外面には、各スルーモールド接続部の周囲を画定して各スルーモールド接続部に隣接するいずれの堀又は溝も存在しない。
一例において、一群のスルーモールド接続部のうちの少なくとも一つのスルーモールド接続部は、第１モールド構造物において画定される対応するウェルにおいて陥凹であり、当該スルーモールド接続部の表面が当該ウェルによって露出されて当該スルーモールド接続部の露出面を画定する。一例において、ウェルは、当該ウェルの深さに沿って実質的に均一な断面積を有し、当該実質的に均一な断面積は、対応するスルーモールド接続部の露出面の面積と実質的に同じである。一例において、電子パッケージはさらに、一群のスルーモールド接続部のうちの少なくとも一つのスルーモールド接続部の露出面に結合されるはんだ部分を含み、当該はんだ部分は、対応ウェルから突出する。
一例において、一群のスルーモールド接続部のうちの少なくとも一つのスルーモールド接続部の露出面は、第１モールド構造物の外面と実質的に面一である。一例において、一群のスルーモールド接続部のうちの少なくとも一つのスルーモールド接続部の露出面と、第１モールド構造物の外面とは、共同して平坦面を画定する。一例において、電子パッケージはさらに、一群のスルーモールド接続部のうちの少なくとも一つのスルーモールド接続部の露出面に結合されるはんだ部分を含み、当該はんだ部分は、第１モールド構造物から突出する。
一例において、一群のスルーモールド接続部は一群のピラーを含み、各ピラーは、基板の第１側から離れるように延びる。一例において、一群のスルーモールド接続部はさらに一群の第１フランジを含み、各第１フランジは、一群のピラーのうちの対応する一つのピラーの第１端に配置され、当該ピラーが基板の第１側から離れるように当該基板の第１側に配列される。一例において、一群のピラー及び一群の第１フランジの対応するものが単数片として一体に形成される。一例において、一群のスルーモールド接続部はさらに一群の第２フランジを含み、各第２フランジは、一群のピラーのうちの対応する一つのピラーの、第１端に対向する第２端に配置され、当該第２フランジは、第１モールド構造物を通して露出される。一例において、一群のピラー及び一群の第２フランジの対応するものが単数片として一体に形成される。
一例において、一群のスルーモールド接続部は、一群の楕円体、球、又はこれらの組み合わせを含む。
一例において、一群のスルーモールド接続部のうちの少なくとも一つのスルーモールド接続部が、基板に設けられ又は基板に埋め込まれる対応する導電ノードに結合される。一例において、導電ノードは、基板に設けられ又は基板に埋め込まれる導電パッドを含む。一例において、導電パッドは、対応するスルーモールド接続部にはんだ付けされる。一例において、導電パッド及び対応するスルーモールド接続部は、リフロー不可能な導電材料から単数片として一体に形成される。
一例において、一群のスルーモールド接続部は実質的に第１電子コンポーネントを取り囲む。一例において、一群のスルーモールド接続部は第１下位群のスルーモールド接続部及び第２下位群のスルーモールド接続部を含み、第１下位群は実質的に第２下位群を取り囲む。
他実施形態によれば、電子デバイスが与えられる。この電子デバイスは、一以上の電子パッケージを受容する回路基板と、当該回路基板に取り付けられる一の電子パッケージとを含み、当該一の電子パッケージは、第１側及び第２側を有する基板であって、一以上の電子コンポーネントを受容するべく構成される基板と、当該基板の第１側に取り付けられる第１電子コンポーネントと、当該基板の第１側の少なくとも一部の上に延びる第１モールド構造物と、当該基板の第１側に設けられる一群のスルーモールド接続部であって、リフロー不可能な導電材料から実質的に形成されるスルーモールド接続部とを含み、第１モールド構造物は、当該一群のスルーモールド接続部を実質的に封止し、当該一群のスルーモールド接続部は、第１モールド構造物を通して露出される。
一例において、電子デバイスは無線携帯デバイスである。
他実施形態によれば、電子パッケージを製造する方法があたえられる。この方法は、第１側及び第２側を有する基板を与えるステップであって、当該基板は一以上の電子コンポーネントを受容するべく構成される、ステップと、一群のスルーモールド接続部を当該基板の第１側に配列するステップであって、当該スルーモールド接続部はリフロー不可能な導電材料から実質的に形成される、ステップと、当該基板の第１側に第１電子コンポーネントを取り付けるステップと、第１モールド構造物を当該基板の第１側に適用し、当該第１モールド構造物が当該基板の第１側の少なくとも一部分の上に延びて当該一群のスルーモールド接続部を実質的に封止するようにするステップと、当該第１モールド構造物の一部分を除去して当該一群のスルーモールド接続部を露出させるステップとを含む。
一例において、第１モールド構造物を当該基板の第１側に適用するステップは、第１電子コンポーネントの少なくとも一部分を第１モールド構造物の中に封止することを含む。
一例において、方法はさらに、第２電子コンポーネントを基板の第２側に取り付けるステップと、第２モールド構造物を当該基板の第２側に適用し、当該第２モールド構造物が当該基板の第２側の上に延びるようにするステップとを含む。一例において、第２モールド構造物を当該基板の第２側に適用するステップは、第２電子コンポーネントの少なくとも一部分を第２モールド構造物の中に封止することを含む。
一例において、リフロー不可能な導電材料は、摂氏４００度よりも大きな、又は摂氏５００度よりも大きな、又は摂氏６００度よりも大きな、又は摂氏７００度よりも大きな、又は摂氏８００度よりも大きな、又は摂氏９００度よりも大きな融点を有する。一例において、リフロー不可能な導電材料は、銅、ニッケル、金及び銀のいずれか一以上を含み、又は銅、ニッケル、金及び銀のいずれか一以上からなる。
一例において、リフロー不可能な導電材料は、スズ、アンチモン及びパラジウムのいずれか一以上を含み、又はスズ、アンチモン及びパラジウムのいずれか一以上からなる。
一例において、リフロー不可能な導電材料は、非はんだ材料から形成される。
一例において、リフロー不可能な導電材料は、自身へのはんだ付けを目的として構成される。
一例において、一群のスルーモールド接続部のうちの少なくとも一つのスルーモールド接続部は中空である。一例において、中空のスルーモールド接続部の内側にフィラーが与えられる。一例において、フィラーはプラスチックを含む。
一例において、第１モールド構造物の一部分を除去して一群のスルーモールド接続部を露出させるステップは、第１モールド構造物の外面に、各スルーモールド接続部の周囲を画定して各スルーモールド接続部に隣接するいずれの堀又は溝も存在しないようにされる。
一例において、第１モールド構造物の一部分を除去するステップは、第１モールド構造物の外面にアブレーションをもたらすことを含む。一例において、第１モールド構造物の外面にアブレーションをもたらすことは、レーザアブレーション及びグラインディングのうちの一以上を含む。
一例において、第１モールド構造物の一部分を除去するステップは、第１モールド構造物の材料を除去して第１モールド構造物の中に少なくとも一つのウェルを形成することを含み、一群のスルーモールド接続部のうちの対応するスルーモールド接続部の表面が当該ウェルによって露出されて当該ウェルの中に陥凹される。一例において、第１モールド構造物の材料を除去して当該モールド構造物の中にウェルを形成することは、当該ウェルの深さに沿って実質的に均一の断面積を有するように当該ウェルを形成することを含み、当該実質的に均一の断面積は、対応するスルーモールド接続部の露出面の面積と実質的に同じである。一例において、方法はさらに、一群のスルーモールド接続部のうちの少なくとも一つのスルーモールド接続部の露出面にはんだ部分を、当該はんだ部分がウェルから突出するように結合するステップを含む。
一例において、第１モールド構造物の一部分を除去するステップは、第１モールド構造物の材料を除去して、一群のスルーモールド接続部のうちの少なくとも一つのスルーモールド接続部の露出面が、第１モールド構造物の外面と実質的に面一になるようにすることを含む。一例において、第１モールド構造物の一部分を除去するステップは、一群のスルーモールド接続部のうちの少なくとも一つのスルーモールド接続部の露出面と、第１モールド構造物の外面とが共同して平坦面を画定するようにされる。一例において、方法はさらに、一群のスルーモールド接続部のうちの少なくとも一つのスルーモールド接続部の露出面にはんだ部分を、当該はんだ部分が第１モールド構造物から突出するように結合するステップを含む。
一例において、一群のスルーモールド接続部は一群のピラーを含み、一群のスルーモールド接続部を基板の第１側に配列するステップは、一群のピラーの各ピラーを当該基板の第１側から離れるように延びるように配列することを含む。一例において、一群のスルーモールド接続部はさらに一群の第１フランジを含み、各第１フランジが、一群のピラーのうちの対応する一つのピラーの第１端に配置され、当該一群のスルーモールド接続部を基板の第１側に配列するステップはさらに、各第１フランジを当該基板の第１側に、当該ピラーが当該基板の第１側から離れるように配列することを含む。一例において、一群のピラー及び一群の第１フランジの対応するものが単数片として一体に形成される。一例において、一群のスルーモールド接続部はさらに一群の第２フランジを含み、各第２フランジが、一群のピラーのうちの対応する一つのピラーの、第１端に対向する第２端に配置され、第１モールド構造物の一部分を除去して一群のスルーモールド接続部を露出させるステップは、第１モールド構造物を通して第２フランジを露出させることを含む。一例において、一群のピラー及び一群の第２フランジの対応するものが単数片として一体に形成される。
一例において、一群のスルーモールド接続部は、一群の楕円体、球、又はこれらの組み合わせを含む。
一例において、一群のスルーモールド接続部を基板の第１側に配列するステップは、結合一群のスルーモールド接続部のうちの少なくとも一つのスルーモールド接続部を、基板に設けられ又は基板に埋め込まれる対応する導電ノードに結合することを含む。一例において、導電ノードは、基板に設けられ又は基板に埋め込まれる導電パッドを含む。一例において、一群のスルーモールド接続部を基板の第１側に配列するステップはさらに、導電パッドを、対応するスルーモールド接続部にはんだ付けすることを含む。一例において、導電パッド及び対応するスルーモールド接続部は、リフロー不可能な導電材料から単数片として一体に形成される。
一例において、一群のスルーモールド接続部は実質的に第１電子コンポーネントを取り囲む。
これらの典型的な側面及び実施形態の、さらなる他の側面、実施形態及び利点が以下に詳述される。ここに開示される実施形態は、ここに開示される原理の少なくとも一つに整合する任意の態様で他の実施形態と組み合わせてよく、「一実施形態」、「いくつかの実施形態」、「一代替実施形態」、「さまざまな実施形態」、「一つの実施形態」等への参照は、必ずしも相互に排他的ではなく、記載される特定の特徴、構造又は特性が少なくとも一つの実施形態に含まれ得ることを示す意図である。ここでのかかる用語が現れても、必ずしもすべてが同じ実施形態を参照するわけではない。
少なくとも一つの実施形態の様々な側面が、縮尺どおりに描かれることを意図しない添付図面を参照して以下に説明される。図面は、様々な側面及び実施形態の例示及びさらなる理解を与えるべく含まれており、本明細書に組み入れられて本明細書の一部を構成するが、本発明の限界を画定するように意図されるわけではない。図面において、様々な図面に示される同一又はほぼ同一のコンポーネントはそれぞれが同じ番号によって表される。明確性を目的として、すべての図面にすべてのコンポーネントが標識されるわけではない。
様々な作製ステージにおける背景技術に係る電子パッケージのストリップの模式的な断面図である。 本開示の複数側面に係る電子パッケージの第１例の模式的な断面図である。 図２の電子パッケージの模式的な平面図である。 本開示の複数側面に係る電子パッケージの第２例の模式的な断面図である。 電子デバイスの回路基板に取り付けられた図２又は図４の電子パッケージの模式的な断面図である。 図６Ａ及び図６Ｂは、図５に示される回路基板に取り付けられた電子パッケージの領域‘Ａ’の模式的な詳細図である。スルーモールド接続部を電子パッケージの基板パネルに結合する２つの例を示す。 図６Ａ及び図６Ｂは、図５に示される回路基板に取り付けられた電子パッケージの領域‘Ａ’の模式的な詳細図である。スルーモールド接続部を電子パッケージの基板パネルに結合する２つの例を示す。 スルーモールド接続部の代替構成の模式的な斜視図である。 本開示の複数側面に係る電子パッケージを製造する方法の作製ステップの第１例を示す。 本開示の複数側面に係る電子パッケージを製造する方法の作製ステップの第２例を示す。 本開示の複数側面に係る、基板パネルに取り付けられた一以上の表面実装技術デバイスを有する電子パッケージを示す。 本開示の複数側面に係る、基板パネルに取り付けられた一以上の表面実装技術デバイスを有するさらなる電子パッケージを示す。 本開示の複数側面に係る、基板パネルに取り付けられた一以上の表面実装技術デバイスを有するさらなる電子パッケージを示す。 本開示の複数側面に係る、無線デバイスに実装される電子パッケージを示す。
ここに記載される複数の側面及び実施形態は、電子パッケージに関し、好ましくは別個の回路基板に結合するための両面電子パッケージに関する。詳しくは、ここに記載される複数の側面及び実施形態は、電子パッケージの当該別個の回路基板への結合を容易にするべく、一アレイのはんだボールの使用の代替例を与える。一アレイのはんだボールの使用の代替例は、加熱されたときの改善された寸法安定性を与え得るとともに、電子パッケージが、検証試験、輸送の間、又は当該パッケージの操作使用中に遭遇する衝撃力を受けたときの改善された機械的性能をも与え得る。電子パッケージの作製に必要とされる離散製造ステップを少なくすることができるので、個々の電子パッケージそれぞれを製造する時間及びコストを低減できる可能性がある。
理解すべきことだが、ここに説明されるパッケージ、デバイス及び方法の実施形態は、以下の説明に記載され又は添付図面に示されるコンポーネントの構造及び配列の詳細への適用に限られない。パッケージ、デバイス及び方法は、他の実施形態に実装することができ、様々な態様で実施又は実行することができる。特定の実装例が単なる例示目的でここに与えられ、限定を意図しない。また、本明細書中で使用する表現及び用語は、説明のためのものであって、限定するものとみなすべきではない。ここでの「含む」、「備える」、「有する」、「包含する」、及びこれらのバリエーションの使用は、これらよりも後に列記される項目及び均等物並びに付加的な項目を包括することを意味する。「又は」及び「若しくは」への言及は包括的に解釈され、「又は」及び「若しくは」を使用して記載される任意の項目が、記載される項目のうち一つ、一を超えるもの、及びすべてのもののいずれかを示し得る。
図１Ａ～図１Ｄは、様々な作製ステージにおける背景技術の個々の電子パッケージ１０のストリップの断面図を示す。各ストリップは、多数の電子パッケージ又はユニット１０を包含する。図１Ａ～図１Ｄの破線は、隣接する電子パッケージ１０間の境界を示す。
図１Ａは、ストリップ１が設けられる作製状態を示し、ストリップ１は、上向き面２１及び下向き面２２を備える基板パネル２を含む。上向き面２１と下向き面２２とは、基板パネル２の対向表面を形成する。用語「上」及び「下」は、ここで、図１Ａ～図１Ｄに示される基板パネル２の異なる面の相対的配置を示すためにのみ使用され、作製中、ストリップ１が、図１Ａ～図１Ｄに示される配向とは異なる配向で配置され得ることがわかる。初期の作製状態（図示せず）において、モールド構造物３２が、基板パネル２の下向き面２２を覆うように適用される。複数の電子パッケージ１０のそれぞれ一つに対し、電子コンポーネント４が基板パネル２の上向き面２１に取り付けられる。複数の電子パッケージ１０のそれぞれに対し、はんだボール５のアレイが、基板パネル２の上向き面２１に配列される。はんだボール５のアレイは、実質的に電子コンポーネント４を取り囲む。各はんだボール５が、基板パネル２に設けられた対応する導電パッド（図示せず）に結合される。複数の導電パッドが、基板パネル２に取り付けられる一以上の電子コンポーネントへの、例えば電子コンポーネント４への、基板パネル２の導電経路の一部を形成する。
図１Ｂは、図１Ａに示された作製状態の後の作製状態を示す。図１Ｂに示される作製状態において、基板パネル２の上向き面２１を覆うようにモールド構造物３１が適用され、ストリップ１の各電子パッケージユニット１０に対するはんだボール５のアレイと電子コンポーネント４とが封止される。モールド構造物３１を基板パネル２に適用した結果、はんだボール５及び電子コンポーネント４がモールド構造物３１の平坦外面３１１の下に埋め込まれる。
図１Ｃは、図１Ｂに示された作製状態の後の作製状態を示す。図１Ｃに示される作製状態において、モールド構造物３１の平坦外面３１１にグラインディングオペレーションが行われ、モールド構造物から材料が除去されてはんだボール５が露出される。しかしながら、グラインディングオペレーションによって、はんだボール５の材料の一部も除去され、はんだボール５はその初期の球状態から変形し得る。
図１Ｄは、図１Ｃに示された作製状態の後の作製状態を示す。図１Ｄに示される作製状態において、モールド構造物３１から材料をアブレーションすることによって、各はんだボール５のまわりに堀又は溝３１２が形成される。また、アブレーションオペレーションによって、はんだボール５の材料の一部が除去され、及び／又ははんだボール５が変形される。堀又は溝３１２は、別個の回路基板へのその後のはんだ付けの間に、各はんだボール５から発生した揮発性コンポーネントを受容するリザーバを与える。しかしながら、堀又は溝３１２を組み入れることにより、隣接するはんだボール５間のピッチ又は間隔が大きくなる。基板パネル２に設けられるはんだボール５のアレイと各導電パッドとの機械的インタフェイスはまた、検証試験（一以上の落下試験を含み得る）、輸送の間、又は操作使用中に複数の電子パッケージユニット１０のうちの個々の電子パッケージユニットが衝撃力を受けたときの、クラッキングに対して脆弱な領域も画定し得る。
引き続いての作製状態（図示せず）において、電子パッケージ１０のうちの個々の電子パッケージが、図１Ａ～図１Ｄに示される破線に沿ってストリップ１から分離されることにより、離散電子パッケージ１０が形成される。
電子パッケージとその特徴
図２は、本開示の複数側面に係る電子パッケージ１００の第１例の模式的な断面図を示す。電子パッケージ１００は、形状が一般に平坦な基板パネル２を有する。基板パネル２は積層構造を有してよい。基板パネル２はセラミック基板を含んでよい。セラミック基板は、低温同時焼成セラミック基板を含んでよい。しかしながら、基板パネル２を形成するべく他の材料も使用してよいことも理解される。基板パネル２は、対向する第１面２１及び第２面２２を有する。
基板パネル２の第１面２１には、はんだボール（図示せず）の配列体によってフリップチップ４１が取り付けられる。
一群のスルーモールド接続部５０が、実質的にフリップチップ４１を取り囲む。図２に示される例において、スルーモールド接続部５０は随意的に、銅から形成される中実の円筒ピラーである。しかしながら、一群のスルーモールド接続部５０はその代わり、任意の他の適切なリフロー不可能な導電材料から形成されてよいことも理解される。例として限定することなく、ニッケル、銀及び金が、スルーモールド接続部５０のリフロー不可能な導電材料に対する他の適切な候補材料の例となる。「リフロー不可能な導電材料」とは、その融点がはんだ材料のリフローに必要な温度未満である導電材料を意味する。銅、ニッケル、銀及び金はそれぞれ、摂氏１０８４度、摂氏１４５３度、摂氏９６１度及び摂氏１０６３度の融点を有する。これとは対照的に、既知のはんだ材料は、その組成に応じて摂氏約９０度から摂氏約４００度の間の任意の温度でリフローを開始する。
図３は、図２の電子パッケージ１００の模式的な平面図を示す。図３に示されるように、一群のスルーモールド接続部５０は、第１下位群５０ａ及び第２下位群５０ｂがフリップチップ４１まわりに矩形パターンで配列される。第１下位群５０ａのスルーモールド接続部５０は、第２下位群５０ｂのスルーモールド接続部を取り囲む。第１下位群５０ａ及び第２下位群５０ｂのスルーモールド接続部５０の矩形配列は、フリップチップ４１の矩形プロファイルに対応する。しかしながら、一群のスルーモールド接続部５０によって囲まれるプロファイル及び面積は、当該一群のスルーモールド接続部によって囲まれる電子コンポーネント（例えばフリップチップ４１）のサイズに応じて異なることも理解される。
第１モールド構造物３１が、基板パネル２の第１面２１の上に延びる。第１モールド構造物３１は随意的に、エポキシ材料から形成される。しかしながら、他の材料を代わりに使用して第１モールド構造物３１を形成してよいことも理解される。第１モールド構造物３１は、一群のスルーモールド接続部５０を実質的に封止し、一般に平坦な外面３１１を画定する。図２の例において、一群のスルーモールド接続部５０は、第１モールド構造物３１において画定された対応するウェル３１３によって露出される。図２に示される例では、一群のスルーモールド接続部５０はそれぞれが、対応するウェル３１３を有する。一群のスルーモールド接続部５０を形成するピラーはそれぞれが、対向する第１端面５１及び第２端面５２を有する。第１端面５１は、基板パネル２上に又は基板パネル２内に画定される導電ノード（図示せず）に結合される。一群のスルーモールド接続部５０の各ピラーは、基板パネル２の第１面２１から離れるように延びる。一群のスルーモールド接続部５０の各ピラーの第２端面５２は、可視となるように各ウェル３１３によって露出されて各ウェル３１３内に陥凹する。各ウェル３１３は平面が円形であり、当該ウェルの深さ「ｄ」に沿って均一の断面積を有する。ウェル３１２の断面積は、一群のスルーモールド接続部５０を形成するピラーのそれぞれの露出された端面５２の面積と実質的に同じである。図２の実施形態の代替実施形態において、一群のスルーモールド接続部５０はそれぞれが、第１モールド構造物３１の外面３１１と実質的に面一とされる。
図２において見えるように、第１モールド構造物３１の外面３１１には、各スルーモールド接続部５０の周囲を画定して各スルーモールド接続部５０に隣接するいずれの堀又は溝も存在しない。このような堀又は溝がいずれも存在しないことにより、スルーモールド接続部５０の隣接するもの同士の間隔を狭くすることができる。スルーモールド接続部５０の隣接するものは、約３００マイクロメートルと約４５０マイクロメートルとの間にあるピッチ間隔「ｐ」を有してよい。電子パッケージ１００は、約０．６ミリメートルから約０．８ミリメートルの範囲にある厚さ「ｚ」を有してよい。
図２に示される例において、フリップチップ４１は、第１モールド構造物３１の平坦外面３１１の下に埋め込まれる。しかしながら、他実施形態において、フリップチップ４１は、第１モールド構造物３１を通して露出されてよいことも理解される。例として限定することなく、いくつかの代替実施形態において、フリップチップ４１の外面４１１は、第１モールド構造物３１の平坦外面３１１と実質的に面一にされてよい。
図２の電子パッケージ１００において、半導体ダイ４２が、はんだボール（図示せず）のアレイを使用して基板パネル２の第２面２２に取り付けられる。しかしながら、代替実施形態において、半導体ダイ４２を基板パネル２に取り付けるべく、ワイヤボンディングのような他の形態の表面実装技術が使用されてよいことも理解される。フィルタ４３及び他の電子コンポーネント４４、４５もまた、任意の適切な形態の表面実装技術によって基板パネル２の第２面２２に取り付けられる。第２モールド構造物３２が、基板パネル２の第２面２２の上に延びる。第１モールド構造物３１と共通して、第２モールド構造物３２も随意的に、エポキシ材料から形成される。半導体ダイ４２、フィルタ４３、及び他の電子コンポーネント４４、４５が、第２モールド構造物３２の外面３２１の下に完全に封止される。
第１モールド構造物３１及び第２モールド構造物３２は、基板パネル２に取り付けられた電子コンポーネント（例えばフリップチップ４１、半導体ダイ４２、フィルタ４３）を、検証試験、輸送の間、又は操作使用中に遭遇する衝撃負荷から保護するのに役立ち得る。衝撃負荷が、第１モールド構造物３１及び第２モールド構造物３２全体にわたって放散されることが、電子コンポーネントが遭遇する力を低減するのに役立ち得る。
図４は、電子パッケージ１００’の第２例の断面図を示す。図２に示される電子パッケージ１００と共通する特徴は、同じ参照記号で表される。図４の電子パッケージ１００’は、はんだ７の一部分が、一群のスルーモールド接続部５０を形成するピラーのそれぞれの露出された端面５２に結合されている点で、図２の電子パッケージ１００と異なる。図４に示される例において、はんだ部分７が、第１モールド構造物３１の外面３１１から突出する。しかしながら、他実施形態において、はんだ部分７が、第１モールド構造物３１の外面３１１と実質的に面一にされてよいことも理解される。
図４において見えるように、第１モールド構造物３１の外面３１１には、各スルーモールド接続部５０の周囲を画定して各スルーモールド接続部５０に隣接するいずれの堀又は溝も存在しない。このような堀又は溝がいずれも存在しないことにより、図２の例に関連して上述した態様と同様に、スルーモールド接続部５０の隣接するもの同士の間隔を狭くすることができる。
図２から図４に示される電子パッケージ１００、１００’は、電子コンポーネント（例えばフリップチップ４１、半導体ダイ４２、フィルタ４３）が基板パネル２の対向側２１、２２に取り付けられることに基づいて、両面（ｄｏｕｂｌｅ－ｓｉｄｅｄ（ＤＳ））パッケージと称してよい。
図２及び図４の電子パッケージ１００、１００’は、図５に示される回路基板８のような回路基板に取り付けるべく顧客に供給されてよい。本開示の引き続いての段落に詳細に説明されることだが、回路基板８はそれ自体が無線デバイスのような電子デバイスの一部を形成し得る。例として限定することなく、無線デバイスは、携帯電話機、タブレットコンピュータ、スマートウォッチ及びラップトップコンピュータの形態をとってよい。
図５は、回路基板８に結合されるときの電子パッケージ１００、１００’の断面図を示す。電子パッケージ１００、１００’は、図２及び図４の見方に対して反転して示される。電子パッケージ１００、１００’が、はんだ７０を使用して回路基板８に結合され、一群のスルーモールド接続部５０を形成するピラーのそれぞれの第２端面５２が、回路基板８上の対応取り付け箇所に結合される。図４の電子パッケージ１００’にとってのはんだ７の部分が、はんだ７０に対応する。電子パッケージ１００、１００’は、第１モールド構造物３１の外面３１１と回路基板８との間のクリアランス「ｙ」を残すように回路基板８に取り付けられる。クリアランス「ｙ」は、フリップチップ４１を、曲げ又は落下により加わる負荷に起因する損傷から保護するのに役立ち得る。フリップチップ４１が（図２及び図４に示されるように）モールド構造物３１の外面３１１の下に埋め込まれている場合、外面３１１とフリップチップ４１の外面４１１との間にある第１モールド構造物３１の材料が、電子パッケージ１００、１００’の曲げ又は落下により加わる負荷からの付加的な保護を当該フリップチップに与え得る。理解されることだが、半導体ダイ４２、フィルタ４３、及び他の電子コンポーネント４４、４５を封止する第２モールド構造物３２は、曲げ又は落下からの保護をこれらのコンポーネントに与え得る。
ひとたび電子パッケージ１００、１００’が回路基板８に結合されると、一群のスルーモールド接続部５０はそれぞれが、電子パッケージ１００、１００’と回路基板８との間に導電経路を与える。さらに、一群のスルーモールド接続部５０は、電子パッケージ１００、１００’と回路基板８との間に熱が通過するための熱伝導経路も与え得る。
図６Ａ及び図６Ｂは、反転されて回路基板８に結合された電子パッケージ１００、１００’の領域「Ａ」（図５参照）の模式的な詳細図を示す。各図は、一群のスルーモールド接続部５０がどのようにして基板パネル２の第１面２１に取り付けられるのかについての代替実施形態を示す。
図６Ａに示されるように、基板パネル２の第１面２１に導電パッド９が取り付けられる。はんだマスク９１がパッド９の周囲を画定し得る。スルーモールド接続部５０ｉが導電パッド９に取り付けられ、はんだマスク９１が当該スルーモールド接続部を当該パッドに結合する。詳しくは、スルーモールド接続部５０を形成するピラーの第１端面５１が、導電パッド９に取り付けられる。導電パッド９は随意的に銅から形成され、電子パッケージ１００、１００’と回路基板８との間に導電インタフェイス又はノードを与えるのに役立つ。しかしながら、導電パッド９は、所望のレベルの電気及び／又は熱伝導度を与える任意の他の適切な材料から形成されてよいことも理解される。回路基板８も同様に導電パッド８１を含む。はんだ７０が、（第２端面５２を介して）スルーモールド接続部５０を導電パッド８１に結合する役割を果たす。この態様において、電子パッケージ１００、１００’は回路基板８に物理的かつ電気的に接続される。
図６Ｂは、導電パッド９が各スルーモールド接続部５０と単数片として一体に形成されている点で図６Ａの実施形態と異なる。そのため、図示の実施形態において、スルーモールド接続部５０と導電パッド９との間の機械的インタフェイス又はジョイントの必要性が省かれる。導電パッド９とスルーモールド接続部５０とを単数片として一体にすることにより、パッド９とスルーモールド接続部５０との間にはんだ付け又は他の機械的インタフェイスを使用する場合と比較して、落下試験のような検証試験中の性能が向上し得る。
図面に示されないにもかかわらず、基板パネル２は、導電パッド９と、基板パネル２に取り付けられるフリップチップ４１、半導体ダイ４２、フィルタ４３、及び他の電子コンポーネント４４、４５のような様々な電子コンポーネントとの間の導電経路を含む。例として、基板パネル２は、ビア及び／又は導電トラックの配列体を含むプリント回路基板としてよい。
スルーモールド接続部の典型的な形状及びプロファイル
図７Ａ～図７Ｄは、スルーモールド接続部５０のための異なる構成の様々な例を示す。図７Ａは、第１フランジ５１１及び第２フランジ５１２が相互接続ピラー５１３の対向端に配置されるＩ字断面に似たスルーモールド接続部５０’を示す。第１フランジ５１１及び第２フランジ５１２と相互接続ピラー５１３とが、（上述のような）銅又は他の適切なリフロー不可能な導電材料から単数片として一体に形成される。図７Ｂは、第１フランジ５１１がピラー５１３の一端に配置されるＴ字断面に似たスルーモールド接続部５０’’を示す。第１フランジ５１１とピラー５１３とが、（上述のような）銅又は他の適切なリフロー不可能な導電材料から単数片として一体に形成される。図７Ｃは、図２及び図４の実施形態を参照して図示及び記載されたものに対応するスルーモールド接続部５０’’’を示す。スルーモールド接続部５０’’’は、（上述のような）銅又は他の適切なリフロー不可能な導電材料から形成された中実の円筒ピラー５１３の形態にある。図７Ｄは、（上述のような）銅又は他の適切なリフロー不可能な導電材料から形成された形状が一般に回転楕円体であるスルーモールド接続部５０’’’’を示す。理解されることだが、図７Ａ～図７Ｄに示されるものとは異なるプロファイルを有するスルーモールド接続部もまた用いることができる。
電子パッケージを製造する方法
図８Ａ～図８Ｆは、電子パッケージ１００、１００’のような電子パッケージを製造するのに使用される作製ステップ１００１、１００２、１００３、１００４、１００５、１００６の例を示す。これらの図面に示される例に対し、先行するステップ（図示せず）において、半導体ダイ４２、フィルタ４３、及び他の電子コンポーネント４４、４５の形態にある電子コンポーネントが、基板パネル２の第２面２２に取り付けられている。ダイ４２は、はんだボール（図示せず）のアレイによって取り付けられ、フィルタ４３及び他の電子コンポーネント４４、４５は、ワイヤボンディングのような表面実装技術の任意の適切な手段によって取り付けられる。第２モールド構造物３２は、半導体ダイ４２、フィルタ４３、及び他の電子コンポーネント４４、４５を第２モールド構造物３２の外面３２１の下に封止するように基板パネル２の第２面２２の上に適用される。しかしながら、他実施形態において、半導体ダイ４２、フィルタ４３、及び他の電子コンポーネント４４、４５を基板パネル２の第２面２２に取り付けることと、第２モールド構造物３２を適用することとは、図８Ａ～図８Ｆに示される作製ステップの後に行ってよいことも理解される。
図８Ａは、基板パネル２が設けられる作製ステップ１００１を示す。先行する段落に記載されるように、図８Ａに示される実施形態に対し、基板パネル２には半導体ダイ４２、フィルタ４３、及び他の電子コンポーネント４４、４５が設けられるが、これらは、前もって基板パネル２に取り付けられて第２モールド構造物３２内に封止されている。
図８Ｂは、一群のスルーモールド接続部５０が基板パネル２の第１面２１に配列される作製ステップ１００２を示す。一群のスルーモールド接続部５０は、前述したように銅又は他の導電リフロー不可能な材料から形成される一群の円筒ピラーとして設けられる。前述したように、スルーモールド接続部５０のピラーはそれぞれが、対向する第１端面５１及び第２端面５２を有する。スルーモールド接続部５０を形成するピラーはそれぞれが、第１端面５１が基板パネル２の第１面２１に取り付けられるように配列され、当該ピラーは当該パネルの第１面から離れるように延びる。一群のスルーモールド接続部５０は、導電パッド９に、又は各導電パッド９と一体に単数片として形成されたスルーモールド接続部５０に結合されてよい。これは、図６Ａ及び図６Ｂに関連して上述したとおりである。導電パッド９は、図８Ａ～図８Ｆのいずれにも示されない。
図８Ｃは、フリップチップ４１が、はんだボール（図示せず）のアレイを使用して基板パネル２の第１面２１に取り付けられる作製ステップ１００３を示す。
図８Ｄは、第１モールド構造物３１が基板パネル２の第１面２１の上に適用されて一群のスルーモールド接続部５０及びフリップチップ４１が封止される作製ステップ１００４を示す。この作製ステップ１００４において、フリップチップ４１の外面４１１は、第１モールド構造物３１の外面３１１の下に埋め込まれる。
図８Ｅは、第１モールド構造物３１の一部分が除去され、一群のスルーモールド接続部５０のそれぞれの箇所においてウェル３１３が第１モールド構造物３１に形成される作製ステップ１００５を示す。スルーモールド接続部５０を形成するピラーのそれぞれの第２端面５２が、ウェル３１３によって露出されてウェル３１３内に陥凹する結果、第２端面５２は、当該ウェルの中をのぞき込んだときに可視となる。第１モールド構造物３１の材料を局所的に除去して各ウェル３１３を形成するべくレーザアブレーション又は同様のプロセスが用いられる。これによってスルーモールド接続部５０が露出される。この作製ステップ１００５が完了すると、図２に示されるものに対応する電子パッケージ１００が得られる。
図８Ｆは、はんだ７の一部分が、一群のスルーモールド接続部５０を形成するピラーのそれぞれの第２端面５２に結合される作製ステップ１００６を示す。はんだ７の当該一部分は、第１モールド構造物３１の外面３１１から突出する。前述したように、はんだ７の当該一部分により、回路基板８のような回路基板と電子パッケージとのその後の結合が容易となり得る。この作製ステップ１００６が完了すると、図４に示されるものに対応する電子パッケージ１００’が得られる。
理解されることだが、作製ステップ１００３は、作製ステップ１００２に先行してよく、作製ステップ１００２と実質的に同時に行われてもよい。
図９Ａ～図９Ｅは、電子パッケージ１００’’’の製造に使用される他例の作製ステップ１００１’、１００２’、１００３’、１００４’、１００５’を示す。図９Ａ～図９Ｄの作製ステップ１００１’、１００２’、１００３’及び１００４’はそれぞれが、図８Ａ～図８Ｄのステップ１００１、１００２、１００３及び１００４に対応する。しかしながら、図９Ｅに示される作製ステップ１００５’は、第１モールド構造物３１の平坦外面３１１全体が、グラインディング又は同様のプロセスによってアブレーションを受けて第１モールド構造物３１の外面から材料の薄層が徐々に除去される点で図８Ｅの作製ステップ１００５と異なる。アブレーションステップが完了すると、第１モールド構造物３１の平坦外面３１１は、一群のスルーモールド接続部５０の第２端面５２と実質的に面一になる。
図８Ａ～図８Ｆ及び図９Ａ～図９Ｅに関連して記載される作製ステップから得られる電子パッケージ１００、１００’、１００’’は、前述したように回路基板８に結合されてよい。
他実施形態において、第１モールド構造物３１及び第２モールド構造物３２の一方又は双方を覆うようにコンフォーマルシールド層（図示せず）を設けてもよい。このシールド層は、電子パッケージ１００、１００’、１００’’のための電磁干渉シールドを画定する。
電子パッケージの基板パネルに取り付けられる典型的なコンポーネント
理解されることだが、図示されて上述された電子パッケージ１００、１００’、１００’は、基板パネル２に取り付けられる様々な異なる電子コンポーネントを用いてよい。例として、図１０は、はんだボールのアレイによって基板パネル２の第１面２１に半導体ダイが取り付けられ、任意の適切な表面実装技術によって当該基板パネルの第２面２２に他の電子コンポーネントが取り付けられる一実施形態の両面電子パッケージ１０１０を示す。さらなる例として、図１１は、基板パネル２の第１面２１に一以上の増幅器及び／又はスイッチが取り付けられ、当該基板パネルの第２面２２にフィルタ／フィルタ系デバイスが取り付けられる一実施形態の両面電子パッケージ１０１２を示す。さらなる例として、図１２は、基板パネル２の第１面２１に一以上の低雑音増幅器（ＬＮＡ）モジュール及びスイッチが取り付けられ、当該基板パネルの第２面２２にフィルタ／フィルタ系デバイスが取り付けられる一実施形態の両面電子パッケージ１０１３を示す。
電子パッケージを組み入れる典型的なデバイス
図１３は、両面電子パッケージ１００がどのようにして無線デバイス５００のような電子デバイスに実装され得るかの一例を示す。図１３の無線デバイス５００の例において、電子パッケージ１００は、図１３において破線で表されるＬＮＡ又はＬＮＡ関連モジュールとしてよい。例として、ＬＮＡモジュール１００は、一以上のＬＮＡ１０４、バイアス／論理回路４３２、及び帯域選択スイッチ４３０を含んでよい。かかる回路の一部又はすべてを、ＬＮＡモジュール１００の基板パネル２に取り付けられる半導体ダイに実装することができる。かかるＬＮＡモジュールにおいて、デュプレクサ４００の一部又はすべてを、ここに記載される一以上の特徴を有する両面パッケージを形成するべく基板パネル２に取り付けることができる。
図１３はさらに、無線デバイス５００の例に関連する様々な特徴を描く。図１３に具体的に示されないにもかかわらず、電子パッケージ１００はその代わり、ＬＮＡモジュールの代わりにダイバーシティ受信（ＲＸ）モジュールの形態をとってもよい。代替的に、電子パッケージ１００は、ダイバーシティＲＸモジュールとＬＮＡモジュールとの組み合わせの形態をとってもよい。また、ここに記載される一以上の特徴を有する両面パッケージ１００を、非ＬＮＡモジュールとして無線デバイス５００に実装できることも理解される。
無線デバイス５００の例において、電力増幅器（ＰＡ）回路５１８が複数のＰＡを有し、このＰＡ回路は、増幅されたＲＦ信号を（デュプレクサ４００を介して）スイッチ４３０に与え、このスイッチ４３０は、増幅されたＲＦ信号をアンテナ５２４に引き回すことができる。ＰＡ回路５１８は、既知の態様で構成及び動作され得る送受信器５１４から未増幅のＲＦ信号を受信することができる。
送受信器５１４はまた、受信信号を処理するように構成され得る。かかる受信信号は、デュプレクサ４００を介してアンテナ５２４からＬＮＡ１０４へと引き回すことができる。ＬＮＡ１０４の様々な動作を、バイアス／論理回路４３２によって容易にすることができる。
送受信器５１４は、ベース帯域サブシステム５１０と相互作用するように示される。ベース帯域サブシステム５１０は、ユーザにとって適切なデータ及び／又は音声信号と、送受信器５１４にとって適切なＲＦ信号との変換を与えるように構成される。送受信器５１４はまた、無線デバイス５００の動作のための電力を管理するべく構成される電力管理コンポーネント５０６に接続されるように示される。かかる電力管理コンポーネントもまた、ベース帯域サブシステム５１０の動作を制御することができる。
ベース帯域サブシステム５１０は、ユーザへ与えられ及びユーザから受信される音声及び／又はデータの様々な入出力を容易にするべくユーザインタフェイス５０２に接続されるように示される。ベース帯域サブシステム５１０はまた、無線デバイスの動作を容易にするべく、及び／又はユーザのために情報を格納するべく、データ及び／又は命令を格納するように構成されるメモリ５０４にも接続される。
一定数の他の無線デバイス構成が、ここに記載される一以上の特徴を利用し得る。例えば、無線デバイスをマルチバンドデバイスとする必要はない。他例において、無線デバイスは、ダイバーシティアンテナのような付加的なアンテナ、並びにＷｉ－Ｆｉ、Ｂｌｕｅｔｏｏｔｈ（登録商標）及びＧＰＳのような付加的な接続機能を含み得る。
なお、図面は説明のみを目的としており、縮尺どおりではない。
少なくとも一つの実施形態のいくつかの側面が上述されてきたが、当業者であれば、様々な変更例、修正例、及び改善例を容易に想起するであろうことを理解すべきである。そのような変更例、修正例及び改善例が、本開示の一部であることが意図されるとともに、本発明の範囲内に存在することが意図される。したがって、上述した説明及び図面は単なる例示であり、本発明の範囲は、添付の特許請求の範囲及びその等価物の適切な構成から決定されるべきである。

Claims (20)

  1. 電子パッケージであって、
    第１面及び第２面を有する基板であって、一以上の電子コンポーネントを受容するべく構成される基板と、
    前記基板の第１面に取り付けられる第１電子コンポーネントと、
    前記基板の第１面の少なくとも一部の上に延びる第１モールド構造物と、
    前記基板の第１面に設けられる一群のスルーモールド接続部と
    を含み、
    前記スルーモールド接続部はリフロー不可能な導電材料から実質的に形成され、
    前記第１モールド構造物は前記一群のスルーモールド接続部を実質的に封止し、
    前記一群のスルーモールド接続部は前記第１モールド構造物を通して露出される、電子パッケージ。
  2. 前記基板の第２面に取り付けられる第２電子コンポーネントと、
    前記基板の第２面の少なくとも一部の上に延びる第２モールド構造物と
    をさらに含む、請求項１の電子パッケージ。
  3. 前記リフロー不可能な導電材料は、摂氏４００度よりも大きな、又は摂氏５００度よりも大きな、又は摂氏６００度よりも大きな、又は摂氏７００度よりも大きな、又は摂氏８００度よりも大きな、又は摂氏９００度よりも大きな融点を有する、請求項１の電子パッケージ。
  4. 前記リフロー不可能な導電材料は、銅、ニッケル、金及び銀のいずれか一以上を含み、又は銅、ニッケル、金及び銀のいずれか一以上からなる、請求項３の電子パッケージ。
  5. 前記リフロー不可能な導電材料は非はんだ材料から形成される、請求項１の電子パッケージ。
  6. 前記第１モールド構造物の外面には、各スルーモールド接続部の周囲を画定して各スルーモールド接続部に隣接するいずれの堀又は溝も存在しない、請求項１の電子パッケージ。
  7. 前記一群のスルーモールド接続部のうち少なくとも一つのスルーモールド接続部は、前記第１モールド構造物において画定される対応するウェルにおいて陥凹であり、前記スルーモールド接続部の表面が前記ウェルによって露出されて前記スルーモールド接続部の露出面を画定する、請求項１の電子パッケージ。
  8. 前記ウェルは、前記ウェルの深さに沿って実質的に均一の断面積を有し、
    前記実質的に均一の断面積は、対応するスルーモールド接続部の露出面の面積と実質的に同じである、請求項７の電子パッケージ。
  9. 前記一群のスルーモールド接続部のうちの少なくとも一つのスルーモールド接続部の露出面が、前記第１モールド構造物の外面と実質的に面一である、請求項１の電子パッケージ。
  10. 前記一群のスルーモールド接続部は、前記基板に設けられる又は前記基板に埋め込まれる対応する導電ノードに結合される、請求項１の電子パッケージ。
  11. 前記導電ノードは、前記基板に設けられる又は前記基板に埋め込まれる導電パッドを含む、請求項１０の電子パッケージ。
  12. 前記導電パッドと前記対応するスルーモールド接続部とは、前記リフロー不可能な導電材料から単数片として一体に形成される、請求項１１の電子パッケージ。
  13. 電子デバイスであって、
    一以上の電子パッケージを受容するべく構成される回路基板と、
    前記回路基板に取り付けられる電子パッケージと
    を含み、
    前記電子パッケージは、第１面及び第２面を有する基板であって、一以上の電子コンポーネントを受容するべく構成される基板を含み、
    前記電子パッケージはさらに、前記基板の第１面に取り付けられる第１電子コンポーネントと、前記基板の第１面の少なくとも一部の上に延びる第１モールド構造物と、前記基板の第１側に設けられる一群のスルーモールド接続部とを含み、
    前記スルーモールド接続部はリフロー不可能な導電材料から実質的に形成され、
    前記第１モールド構造物は前記一群のスルーモールド接続部を実質的に封止し、
    前記一群のスルーモールド接続部は前記第１モールド構造物を通して露出される、電子デバイス。
  14. 電子パッケージを製造する方法であって、
    第１面及び第２面を有する基板を設けるステップであって、前記基板は一以上の電子コンポーネントを受容するべく構成される、ステップと、
    前記基板の第１側に一群のスルーモールド接続部を配列するステップであって、前記スルーモールド接続部はリフロー不可能な導電材料から実質的に形成される、ステップと、
    前記基板の第１側に第１電子コンポーネントを取り付けるステップと、
    前記基板の第１側に第１モールド構造物を、前記第１モールド構造物が前記基板の第１側の少なくとも一部の上に延びて前記一群のスルーモールド接続部を実質的に封止するように適用するステップと、
    前記第１モールド構造物の一部分を除去して前記一群のスルーモールド接続部を露出させるステップと
    を含む、方法。
  15. 前記基板の第２面に第２電子コンポーネントを取り付けるステップと、
    前記基板の第２面に第２モールド構造物を、前記第２モールド構造物が前記基板の第２面の少なくとも一部の上に延びるように適用するステップと
    をさらに含む、請求項１４の方法。
  16. 前記リフロー不可能な導電材料は、摂氏４００度よりも大きな、又は摂氏５００度よりも大きな、又は摂氏６００度よりも大きな、又は摂氏７００度よりも大きな、又は摂氏８００度よりも大きな、又は摂氏９００度よりも大きな融点を有する、請求項１４の方法。
  17. 前記第１モールド構造物の一部分を除去して前記一群のスルーモールド接続部を露出させるステップは、前記第１モールド構造物の外面に、各スルーモールド接続部の周囲を画定して各スルーモールド接続部に隣接するいずれの堀又は溝も存在しないようにされる、請求項１４の方法。
  18. 前記第１モールド構造物の一部分を除去するステップは、前記第１モールド構造物の材料を除去して前記第１モールド構造物の中に少なくとも一つのウェルを形成することを含み、
    前記一群のスルーモールド接続部のうちの対応するスルーモールド接続部の表面が前記ウェルによって露出されて前記ウェルの中に陥凹される、請求項１４の方法。
  19. 前記第１モールド構造物の材料を除去して前記モールド構造物の中に前記ウェルを形成することは、前記ウェルの深さに沿って実質的に均一の断面積を有するように前記ウェルを形成することを含み、
    前記実質的に均一の断面積は、前記対応するスルーモールド接続部の露出面の面積と実質的に同じである、請求項１８の方法。
  20. 前記第１モールド構造物の一部分を除去するステップは、前記第１モールド構造物の材料を除去して、前記一群のスルーモールド接続部のうちの少なくとも一つのスルーモールド接続部の露出面が、前記第１モールド構造物の外面と実質的に面一になるようにすることを含む、請求項１４の方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11916119B2 (en) * 2021-11-03 2024-02-27 Globalfoundries U.S. Inc. Transistor with self-aligned gate and self-aligned source/drain terminal(s) and methods

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9105483B2 (en) * 2011-10-17 2015-08-11 Invensas Corporation Package-on-package assembly with wire bond vias
US9385052B2 (en) * 2012-09-14 2016-07-05 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming build-up interconnect structures over carrier for testing at interim stages
DE102016100523B4 (de) * 2015-11-10 2018-04-12 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-Stack-Package-on-Package-Strukturen
US9721903B2 (en) * 2015-12-21 2017-08-01 Apple Inc. Vertical interconnects for self shielded system in package (SiP) modules
US10297913B2 (en) * 2016-05-04 2019-05-21 Skyworks Solutions, Inc. Shielded radio frequency component with integrated antenna
KR20190067839A (ko) * 2016-10-04 2019-06-17 스카이워크스 솔루션즈, 인코포레이티드 오버몰드 구조를 갖는 양면 라디오-주파수 패키지
US10515924B2 (en) * 2017-03-10 2019-12-24 Skyworks Solutions, Inc. Radio frequency modules
US20220319968A1 (en) * 2021-03-31 2022-10-06 Skyworks Solutions, Inc. Module having dual side mold with metal posts

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