JP2023055205A - 半導体デバイス及び半導体デバイスの製造方法 - Google Patents

半導体デバイス及び半導体デバイスの製造方法 Download PDF

Info

Publication number
JP2023055205A
JP2023055205A JP2022155213A JP2022155213A JP2023055205A JP 2023055205 A JP2023055205 A JP 2023055205A JP 2022155213 A JP2022155213 A JP 2022155213A JP 2022155213 A JP2022155213 A JP 2022155213A JP 2023055205 A JP2023055205 A JP 2023055205A
Authority
JP
Japan
Prior art keywords
semiconductor device
heat dissipation
semiconductor element
base
lead frame
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2022155213A
Other languages
English (en)
Inventor
明 佐橋
Akira Sahashi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Device Innovations Inc
Original Assignee
Sumitomo Electric Device Innovations Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Device Innovations Inc filed Critical Sumitomo Electric Device Innovations Inc
Publication of JP2023055205A publication Critical patent/JP2023055205A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49568—Lead-frames or other flat leads specifically adapted to facilitate heat dissipation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/49531—Additional leads the additional leads being a wiring board
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49565—Side rails of the lead frame, e.g. with perforations, sprocket holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6611—Wire connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6644—Packaging aspects of high-frequency amplifiers
    • H01L2223/6655—Matching arrangements, e.g. arrangement of inductive and capacitive components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6661—High-frequency adaptations for passive devices
    • H01L2223/6672—High-frequency adaptations for passive devices for integrated passive components, e.g. semiconductor device with passive components only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/48155—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H01L23/49551—Cross section geometry characterised by bent parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/1033—Gallium nitride [GaN]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H01L2924/30111—Impedance matching

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

【課題】半導体素子による発熱を効率よく放熱できる半導体デバイスを提供する。【解決手段】半導体デバイス１は、上面１Ｐａおよび下面１Ｐｂを有するパッケージ１Ｐと、パッケージ１Ｐ内に配置される半導体素子と、パッケージ１Ｐ内に配置され、半導体素子が搭載されるリードフレームと、を備える。リードフレームの上面は、パッケージの上面１Ｐａに露出し、リードフレームの下面は、パッケージの下面１Ｐｂに露出する。【選択図】図２

Description

本開示は、半導体デバイス及び半導体デバイスの製造方法に関する。
特許文献１には、半導体デバイスが記載されている。この半導体デバイスは、リードフレームと、半導体素子とを備える。半導体素子は、リードフレームの表面に搭載されている。
特開平１０－５０８９１号公報
リードフレームに半導体素子が搭載された半導体デバイスでは、半導体素子による発熱がリードフレームを介して放熱され得る。例えば、半導体デバイスがリードフレームとリードフレームの表面に搭載された半導体素子とを備える場合、リードフレームにおける表面と対向する裏面をヒートシンクに当接させ、半導体素子の発熱をヒートシンクに放熱することができる。しかしながら、例えば、リードフレーム上に搭載された複数の半導体素子同士の間の領域で放熱が集中した場合、当該領域に対応するヒートシンクの温度が上昇しやすく、放熱性能が低下することが考えられる。
本開示は、半導体素子による発熱を効率よく放熱できる半導体デバイスを提供することを目的とする。
本開示は、半導体デバイスを提供する。半導体デバイスは、上面および下面を有するパッケージと、パッケージ内に配置される半導体素子と、パッケージ内に配置され、半導体素子が搭載されるベースと、を備え、ベースの上面は、パッケージの上面に露出し、ベースの下面は、パッケージの下面に露出する。
本開示によれば、高周波特性の低下が抑制された半導体デバイスを提供できる。
図１は、一例の半導体デバイスの構成を模式的に示す平面図である。 図２は、図１におけるＩＩ－ＩＩ線に沿った断面図である。 図３は、一例の半導体デバイスを基板上に実装した半導体装置を示す断面図である。 図４は、他の例の半導体デバイスの構成を模式的に示す平面図である。 図５は、図４におけるＶ－Ｖ線に沿った断面図である。 図６は、図４のＶＩ－ＶＩ線に沿った断面図である。 図７は、一例の半導体デバイスの製造方法の工程を示す模式図である。 図８は、一例の半導体デバイスの製造方法の工程を示す模式図である。 図９は、一例の半導体デバイスの製造方法の工程を示す模式図である。 図１０は、一例の半導体デバイスの製造方法の工程を示す模式図である。 図１１は、図５の半導体デバイスを基板上に実装した半導体装置の一例を示す断面図である。 図１２は、図５の半導体デバイスを基板上に実装した半導体装置の他の例を示す断面図である。
［本開示の実施形態の説明］
一実施形態に係る半導体デバイスは、上面および下面を有するパッケージと、パッケージ内に配置される半導体素子と、パッケージ内に配置され、半導体素子が搭載されるベースと、を備え、ベースの上面は、パッケージの上面に露出し、ベースの下面は、パッケージの下面に露出する。
一実施形態に係る半導体デバイスの製造方法において、半導体デバイスは、上面および下面を有するパッケージと、パッケージ内に配置される半導体素子と、パッケージ内に配置され、半導体素子が搭載されるベースと、を備える。ベースの上面は、パッケージの上面に露出している。ベースの下面はパッケージの下面に露出している。該方法は、ベースに半導体素子を搭載する工程と、半導体素子と外部端子とを導通部材によって導通させる工程と、ベースと、外部端子と、半導体素子とを樹脂材料で封止する工程と、を含む。
上記の半導体デバイスにおいて、半導体が搭載されたベースは、パッケージから露出した上面及び下面を有している。そのため、半導体素子の発熱をベースの上面及びベースの下面から放出することができる。したがって、半導体素子の発熱を効率よく放出できる。
一例において、露出しているベースの上面及び下面は、外部のヒートシンクと熱的に接続されてもよい。この構成では、ヒートシンクを介して効率的に放熱できる。
一例の半導体デバイスは、半導体素子と電気的に接続され、パッケージの上面または下面から露出している面を有する外部端子、をさらに備えてもよい。一例のベースには複数の半導体素子が搭載されてもよい。ベースの露出した上面は、複数の半導体素子の間に設けられてもよい。ベースには、回路基板が搭載されており、ベースは、ベースの露出した上面と回路基板が搭載された位置との間にスリットを有してもよい。この構成では、スリットによってベースの上面側と下面側とが連通するため、例えば上面側から注入した樹脂材料を容易に下面側に流入させることができる。
ベースの露出した上面と半導体素子が搭載された位置との間は連続していてよい。この構成では、半導体素子の発熱がベースの露出した上面に伝導され得る。
一例の半導体デバイスは、パッケージの上面に露出している面を有し、ベースと電気的に接続するグランド端子を備えてもよい。この構成では、パッケージから露出するベースの上面をグランド端子として利用できる。
一例のグランド端子の厚さは、ベースの厚さよりも薄くてよい。この構成では、半導体素子の発熱がグランド端子に伝導されることが抑制される。
一例の製造方法において、ベースは、露出した上面と半導体素子との間にスリットを有し、樹脂材料で封止する工程は、ベースのスリットに向かって樹脂を注入する工程を含んでもよい。
［本発明の実施形態の詳細］
本開示の半導体デバイスの具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。以下の説明では、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
図１は、一例の半導体デバイスの構成を模式的に示す平面図である。図２は、図１におけるＩＩ－ＩＩ線に沿った断面図である。以下の説明では、図面に示したＸＹＺ直交座標系を参照する場合がある。図１及び図２に示すように、一例の半導体デバイス１を構成するパッケージ１Ｐは、リードフレーム１０（ベース）と、外部端子２０と、半導体素子３０と、整合回路基板４０と、ボンディングワイヤ５０と、樹脂材料６０とを備える。なお、図１では、樹脂材料６０によって被覆された部分についても実線で描画している。
一例のリードフレーム１０は、導電性を有する板状の部材である。リードフレーム１０は、例えば銅、銅とモリブデンの合金、銅とタングステンの合金、あるいは、銅板、モリブデン板、タングステン板、銅とモリブデンの合金板、銅とタングステンの合金板による積層材によって形成され得る。図示例のリードフレーム１０は銅によって形成されていてよい。なお、リードフレーム１０の材料は上記に限定されない。
リードフレーム１０は、略矩形板状をなすリードフレーム本体１１を含む。リードフレーム本体１１は、半導体素子３０及び整合回路基板４０を搭載するための表面１１ａ（第１面）と、表面１１ａと対向する面である裏面１１ｂ（第２面）とを有する。図１及び図２において、表面１１ａ及び裏面１１ｂはＸＹ平面に沿って延在している。そのため、リードフレーム１０の厚さ方向は、Ｚ方向に沿っている。
図１に示すように、リードフレーム本体１１の周縁１１ｃの外形は、略矩形状を呈している。すなわち、リードフレーム本体１１は、Ｙ方向に沿って延在する第１の辺１２及び第２の辺１３と、Ｘ方向に沿って延在する第３の辺１４及び第４の辺１５を含む。第１の辺１２と第２の辺１３とは、Ｘ方向に互いに対向している。第３の辺１４と第４の辺１５とは、Ｙ方向に互いに対向している。第１の辺１２と第２の辺１３とは、第３の辺１４及び第４の辺１５によって接続されている。
リードフレーム１０は、グランド端子１６を含んでいる。グランド端子１６は、リードフレーム本体１１の周縁１１ｃに設けられている。また、Ｚ方向から見たときに、グランド端子１６は、リードフレーム１０の周縁１１ｃから外側に向かって延在している。図示例のグランド端子１６は、第１の辺１２及び第２の辺１３に設けられている。図示例では、第１の辺１２及び第２の辺１３のそれぞれに計８つのグランド端子１６が設けられている。図２に示すように、グランド端子１６は、Ｚ方向においてリードフレーム本体１１から離れた位置においてＸＹ平面に沿って延在する第１部分１６ａと、第１部分１６ａとリードフレーム本体１１とを接続する第２部分１６ｂとを含む。なお、一例において、グランド端子１６は、リードフレーム１０を構成する所定形状の金属板を曲げ加工（プレス加工）することによって製造されてもよい。この場合、曲げ加工における曲げ線は、Ｙ方向に沿っている。
外部端子２０は、入力信号端子２１と出力信号端子２３とを含む。入力信号端子２１はリードフレーム１０の第１の辺１２に設けられ、出力信号端子２３はリードフレーム１０の第２の辺１３に設けられている。すなわち、図２に示すように、入力信号端子２１は、リードフレーム１０の表面１１ａの周縁１１ｃのうち第１の辺１２に近接して配置されている。入力信号端子２１は、Ｚ方向においてリードフレーム本体１１に近い位置でＸＹ平面に沿って延在する第１部分２１ａと、第１部分２１ａよりもリードフレーム本体１１から離れた位置においてＸＹ平面に沿って延在する第２部分２１ｂと、第１部分２１ａと第２部分２１ｂとを接続する第３部分２１ｃとを含む。例えば、入力信号端子２１は、第１の辺１２に対面して、Ｙ方向に互いに離間して複数配置されてもよい。図示例では、Ｙ方向の中央に入力信号端子２１が配置されている。
同様に出力信号端子２３は、リードフレーム１０の表面１１ａの周縁１１ｃのうち第２の辺１３に近接して配置されている。出力信号端子２３は、Ｚ方向においてリードフレーム本体１１に近い位置でＸＹ平面に沿って延在する第１部分２３ａと、第１部分２３ａよりもリードフレーム本体１１から離れた位置においてＸＹ平面に沿って延在する第２部分２３ｂと、第１部分２３ａと第２部分２３ｂとを接続する第３部分２３ｃとを含む。例えば、出力信号端子２３は、第２の辺１３に対面して、Ｙ方向に互いに離間して複数配置されてもよい。図示例では、Ｙ方向の中央に出力信号端子２３が配置されている。
また、外部端子２０は電源端子２５を含む。図示例では、４つの電源端子２５が示されている。２つの電源端子２５は、第３の辺１４に近接して配置されており、残りの２つの電源端子２５は第４の辺１５に近接して配置されている。一例の電源端子２５は、Ｚ方向から見たときに、リードフレーム本体１１から離間している。図示例では、リードフレーム本体１１の第３の辺１４及び第４の辺１５に矩形の切欠き状の括れ部分１４ａ，１５ａが設けられており、電源端子２５は、この括れ部分１４ａ，１５ａに配置されている。例えば、電源端子２５は、Ｚ方向においてリードフレーム本体１１に近い位置でＸＹ平面に沿って延在する第１部分２５ａと、第１部分２５ａよりもリードフレーム本体１１から離れた位置においてＸＹ平面に沿って延在する第２部分２５ｂと、第１部分２５ａと第２部分２５ｂとを接続する第３部分２５ｃとを含んでよい。Ｚ方向における電源端子２５の第２部分２５ｂの位置は、入力信号端子２１の第２部分２１ｂ、出力信号端子２３の第２部分２３ｂ及びグランド端子１６の第１部分１６ａと互いに同じであってよい。
半導体素子３０は、リードフレーム１０の表面１１ａに搭載されている。リードフレーム１０の表面１１ａ上に半導体素子３０を接着するための接着剤は、例えば銀ペーストといった導電性接着剤であってよい。半導体素子３０は、例えば窒化ガリウム（ＧａＮ）系のトランジスタであってよいが、これに限定されない。例えば、半導体素子３０は、Ｓｉ、ＳｉＣ、ＧａＮ、ＧａＡｓ又はダイヤモンド等の基板を備えるトランジスタであってもよい。半導体素子３０は、ドレイン電極、ソース電極及びゲート電極からなる電極を含んでおり、この電極を介して他の素子又は端子と電気的に接続される。図示例では、リードフレーム本体１１の表面１１ａに２つの半導体素子３０が搭載されている。
整合回路基板４０は、リードフレーム１０の表面１１ａに搭載されている。リードフレーム１０の表面１１ａ上に整合回路基板４０を接着するための接着剤は、例えば銀ペーストといった導電性接着剤であってよい。整合回路基板４０は、入力回路基板４１又は出力回路基板４３であってよい。入力回路基板４１は、入力信号端子２１と半導体素子３０との間のインピーダンスのマッチングを行う。出力回路基板４３は、出力信号端子２３と半導体素子３０との間のインピーダンスのマッチングを行う。入力回路基板４１及び出力回路基板４３は、例えば、セラミック基板の上面及び下面のそれぞれに電極を設けた平行平板型キャパシタである。また、整合回路基板４０は、Ｓｉ－ＭＯＳ構造により形成されたキャパシタであってもよい。整合回路基板４０は、半導体素子３０と外部端子２０と電源端子２５とに電気的に接続されている。
ボンディングワイヤ５０（導通部材）は、半導体デバイス１の構成要素同士を導通させる部材である。一例の半導体デバイス１は、複数のボンディングワイヤ５０を含む。ボンディングワイヤ５０は、例えば、金（Ａｕ）といった金属によって形成されている。ボンディングワイヤ５０は、入力信号端子２１と入力回路基板４１との間、入力回路基板４１と半導体素子３０との間、入力回路基板４１と電源端子２５との間、半導体素子３０と出力回路基板４３との間、出力回路基板４３と電源端子２５との間、及び、出力回路基板４３と出力信号端子２３との間、を導通させる。これにより、半導体素子３０と入力信号端子２１及び出力信号端子２３とが導通される。
一例の半導体デバイス１のリードフレーム１０上には、図１に示すように、入力信号端子２１に近接する第１の辺１２から出力信号端子２３に近接する第２の辺１３にかけて、３つの入力回路基板４１、２つの半導体素子３０、及び３つの出力回路基板４３が搭載されている。
樹脂材料６０は、リードフレーム１０、半導体素子３０、整合回路基板４０、及び外部端子２０を封止している。一例の半導体デバイス１では、リードフレーム１０の一部、半導体素子３０、外部端子２０の一部、及びボンディングワイヤ５０が樹脂材料６０によって封止されている。一例の半導体デバイス１では、入力信号端子２１の第２部分２１ｂ、出力信号端子２３の第２部分２３ｂ、グランド端子１６の第１部分１６ａ、及び、電源端子２５の第２部分２５ｂが樹脂材料６０から露出している。また、リードフレーム１０の裏面１１ｂと表面１１ａの一部も樹脂材料６０から露出している。樹脂材料６０は、例えば熱硬化性エポキシ樹脂等の樹脂であってよい。
以下、一例の半導体デバイス１について、さらに詳細に説明する。
リードフレーム１０は、第１放熱領域１７と第２放熱領域１８とを含む。第１放熱領域１７は、表面１１ａから放熱する第１放熱面１７ａ（上面）を有する。図１に示すように、一例の第１放熱領域１７は、平面視においてリードフレーム１０の中央に位置している。図示例では、第１放熱領域１７は、Ｘ方向及びＹ方向に沿った周縁を有する矩形状を呈している。第１放熱領域１７は、リードフレーム１０において裏面１１ｂから表面１１ａに向かう方向に突出した柱状の領域として形成されている。第１放熱面１７ａは、第１放熱領域１７の突出方向の端面である。Ｚ方向における第１放熱面１７ａの位置は、半導体素子３０及び整合回路基板４０の上端面よりも第２放熱領域１８の表面１１ａから離れている。Ｚ方向における第１放熱面１７ａの位置は、電源端子２５の第２部分２５ｂ、入力信号端子２１の第２部分２１ｂ、出力信号端子２３の第２部分２３ｂ及びグランド端子１６の第１部分１６ａの位置と同じであってよい。半導体デバイス１において、第１放熱面１７ａは、樹脂材料６０から露出している。なお、第１放熱面１７ａは、樹脂材料６０によって部分的に被覆されていてもよい。
第２放熱領域１８は、裏面１１ｂから放熱する第２放熱面１８ａ（下面）を有する。図１に示すように、一例の第２放熱領域１８は、平面視において、第１放熱領域１７の四方を囲んでいる。図示例の第２放熱領域１８は、リードフレーム本体１１のうちの第１放熱領域１７ではない領域である。そのため、第２放熱領域１８の外形は、リードフレーム本体１１の外形に一致しており、矩形状を呈している。
第２放熱領域１８の外形を画成する第１の辺１２と第２の辺１３とを結ぶ方向を第１方向とした場合、すなわち、図面におけるＸ方向を第１方向とした場合、第１放熱領域１７と第２放熱領域１８とは第１方向に互いに隣り合った部分を含む。より具体的には、第１方向において、第１放熱領域１７は第２放熱領域１８に挟まれている。同様に、第２放熱領域１８の外形を画成する第３の辺１４と第４の辺１５とを結ぶ方向を第２方向とした場合、すなわち、図面におけるＹ方向を第２方向とした場合、第１放熱領域１７と第２放熱領域１８とは第２方向に互いに隣り合った部分を含む。より具体的には、第２方向において、第１放熱領域１７は第２放熱領域１８に挟まれている。
なお、図１及び図２に示す半導体デバイス１において、リードフレーム本体１１の裏面１１ｂは、樹脂材料６０から露出しており、全域にわたって放熱面として機能し得る。このように第１放熱領域１７の裏面も放熱面として機能し得るが、本明細書においては、裏面から放熱可能な領域であっても、表面が放熱面として機能する場合には、当該領域を第１放熱領域１７としている。
半導体素子３０及び整合回路基板４０は、第２放熱領域１８の表面１１ａに搭載されている。一例の半導体素子３０は、第２放熱領域１８のうちの、第２方向（Ｙ方向）において第１放熱領域１７を挟む位置に設けられている。また、３つの入力回路基板４１は、Ｘ方向において第１放熱領域１７と第１の辺１２との間に位置する第２放熱領域１８の表面１１ａにＹ方向に沿って離間して配置されている。３つの出力回路基板４３は、Ｘ方向において第１放熱領域１７と第２の辺１３との間に位置する第２放熱領域１８の表面１１ａにＹ方向に沿って離間して配置されている。Ｙ方向の中央の入力回路基板４１とＹ方向の中央の出力回路基板４３とは、Ｘ方向において第１放熱領域１７を挟む位置に設けられている。
３つの入力信号端子２１は、第１の辺１２、第２の辺１３、第３の辺１４及び第４の辺１５のうちで第１の辺１２からの距離が最短となるように、第１の辺１２の近傍に配置されている。Ｙ方向における入力信号端子２１の位置は、Ｙ方向における中央の入力回路基板４１の位置に対応している。すなわち、入力信号端子２１は、中央の入力回路基板４１とＸ方向において対向している。
同様に、３つの出力信号端子２３は、第１の辺１２、第２の辺１３、第３の辺１４及び第４の辺１５のうちで第２の辺１３からの距離が最短となるように、第２の辺１３の近傍に配置されている。Ｙ方向における出力信号端子２３の位置は、Ｙ方向における中央の出力回路基板４３の位置に対応している。すなわち、出力信号端子２３は、中央の出力回路基板４３とＸ方向において対向している。
図３は、一例の半導体デバイス１を基板９０上に実装した半導体装置１Ａを模式的に示す断面図である。図３に示すように、半導体装置１Ａにおいて、半導体デバイス１の外部端子２０及びグランド端子１６は、基板９０上に形成された回路パターン９１に対して半田ペースト９２を介して接続されている。一例において、基板９０は、第１放熱領域１７に対応する位置にヒートシンク９５（第１のヒートシンク）を有している。半導体デバイス１が基板９０に実装された状態では、ヒートシンク９５は、第１放熱領域１７の第１放熱面１７ａに接触している。すなわち、第１放熱面１７ａは、ヒートシンク９５に対して熱的に接続している。また、図３の例では、第２放熱領域１８の第２放熱面１８ａ側に他のヒートシンク９７（第２のヒートシンク）が設けられている。このヒートシンク９７は、第２放熱面１８ａに接触した状態で基板９０又は半導体デバイス１に固定されている。すなわち、第２放熱面１８ａは、ヒートシンク９７に対して熱的に接続している。なお、ヒートシンク９７は、リードフレーム１０の裏面１１ｂに接触しているため、第１放熱領域１７の裏面にも接触している。
以上説明したように、一例の半導体デバイス１は、表面１１ａ及び表面１１ａと対向する裏面１１ｂを有し、表面１１ａから放熱する第１放熱面１７ａを有する第１放熱領域１７と裏面１１ｂから放熱する第２放熱面１８ａを有する第２放熱領域１８とを含むリードフレーム１０と、リードフレーム１０の第２放熱領域１８の表面１１ａに搭載される半導体素子３０と、リードフレーム１０及び半導体素子３０を封止する樹脂材料６０と、半導体素子３０と電気的に接続され、一部が樹脂材料６０から露出している外部端子２０と、を備える。換言すると、一例の半導体デバイス１は、上面１Ｐａおよび下面１Ｐｂを有するパッケージ１Ｐと、パッケージ１Ｐ内に配置される半導体素子３０と、パッケージ１Ｐ内に配置され、半導体素子３０が搭載されるリードフレーム１０と、を備えており、リードフレーム１０の上面を構成する第１放熱面１７ａは、パッケージ１Ｐの上面１Ｐａに露出し、リードフレーム１０の下面を構成する第２放熱面１８ａは、パッケージ１Ｐの下面１Ｐｂに露出する。
上記の半導体デバイス１では、第２放熱領域１８の表面１１ａに搭載された半導体素子３０の発熱がリードフレーム１０を介して放熱される。第２放熱領域１８において、半導体素子３０が搭載されている位置に対応する裏面１１ｂを第２放熱面１８ａとすることにより、当該第２放熱面１８ａから半導体素子３０の発熱を放熱することができる。さらに、半導体デバイス１は、表面１１ａから放熱する第１放熱面１７ａを有する第１放熱領域１７を含む。この場合、第１放熱面１７ａによって放熱される熱量の分だけ、第２放熱面１８ａで放熱される熱量を低減することができる。図示例のように、第１放熱面１７ａ及び第２放熱面１８ａにそれぞれ当接するヒートシンク９５及びヒートシンク９７を有する場合、半導体素子３０の発熱は、ヒートシンク９５とヒートシンク９７とに分散されて放熱される。したがって、半導体素子３０による発熱を効率よく放熱できる。
一例の第１放熱面１７ａ及び第２放熱面１８ａの少なくとも一部は、樹脂材料６０から露出していてもよい。この構成では、例えば第１放熱面１７ａ及び第２放熱面１８ａをヒートシンク等に容易に接触させることができる。
半導体デバイス１は、半導体素子３０と接続し、第１方向において第１放熱領域１７を挟む位置のそれぞれの第２放熱領域１８の表面１１ａに搭載される整合回路基板４０を有していてよい。この構成では、表面１１ａ側に突出した第１放熱領域１７が空間の電磁波の伝搬を抑制することによって、第１放熱領域１７を挟む位置に配置された整合回路基板４０同士のアイソレーションが向上する。図示例では、Ｙ方向の中央に配置された入力回路基板４１と出力回路基板４３とのアイソレーションが向上する。
一例のリードフレーム１０の第１の辺１２及び第２の辺１３には、第２放熱領域１８と接続され、表面１１ａ側に接続面を有するグランド端子１６が設けられていてよい。この構成では、表面１１ａ側を放熱面とする第１放熱領域１１７もグランド端子として利用され得る。
以上、本開示の一例の形態について詳細に説明されたが、本開示は上記形態に限定されない。
図４は、他の例の半導体デバイスの構成を模式的に示す平面図である。図５は、図４におけるＶ－Ｖ線に沿った断面図である。図６は、図４のＶＩ－ＶＩ線に沿った断面図である。図４から図６に示す半導体デバイス１００は、主として、第１放熱領域１７に代えて第１放熱領域１１７を有する点において、図１から図３に示す半導体デバイス１と相違する。半導体デバイス１００を構成するパッケージ１００Ｐは、図３における半導体デバイス１と同様に基板９０上に実装され得る。以下の半導体デバイス１００の説明において、半導体デバイス１と重複する構成の説明は省略する。
図４から図６に示すように、半導体デバイス１００のリードフレーム１１０（ベース）は、第１放熱領域１１７（上面）と第２放熱領域１１８（下面）とを含む。第１放熱領域１１７は、表面１１ａから放熱する第１放熱面１１７ａを有する。一例の第１放熱領域１１７は、平面視においてリードフレーム１１０の中央に位置している。第２放熱領域１１８は、半導体デバイス１の第２放熱領域１８と同様に、リードフレーム１１０のうちの第１放熱領域１１７ではない領域である。
図示例において、第１放熱領域１１７は、Ｘ方向及びＹ方向に沿った周縁を有する矩形板状を呈している。第１放熱領域１１７は、リードフレーム１１０が裏面１１ｂから表面１１ａに向かう方向に部分的に立ち上がることによって形成されている。このような形状は、例えば曲げ加工によって形成され得る。図示例の第１放熱領域１１７は、第２放熱領域１１８に対してＺ方向にずれた位置でＸ方向及びＹ方向に延在する第１放熱面１１７ａを含む。第１放熱領域１１７は、ＸＺ平面に沿って延在する壁部１１９ａを介して第２放熱領域１１８に接続されている。壁部１１９ａはリードフレーム１１０の一部によって構成されており、第１放熱領域１１７のＹ方向の両端縁と第２放熱領域１１８とを接続する。
Ｚ方向における第１放熱面１１７ａの位置は、半導体素子３０及び整合回路基板４０の上端面よりも第２放熱領域１１８の表面１１ａから離れている。Ｚ方向における第１放熱領域１１７の第１放熱面１１７ａの位置は、電源端子２５の第２部分２５ｂ、入力信号端子２１の第２部分２１ｂ、出力信号端子２３の第２部分２３ｂ及びグランド端子１６の第１部分１６ａと同じであってよい。半導体デバイス１００において、第１放熱面１１７ａは、樹脂材料６０から露出している。なお、第１放熱面１１７ａは、樹脂材料６０によって部分的に被覆されていてもよい。
図５に示すように、第１放熱領域１１７と第２放熱領域１１８との間の少なくとも一部には、Ｘ方向において第１放熱領域１１７と第２放熱領域１１８とを互いに離間するスリット１１９ｂ（間隙）が形成されている。一例において、スリット１１９ｂは、第１放熱領域１１７のＸ方向の両端縁においてＹ方向に延在している。図示例では、第１放熱領域１１７のＹ方向の全域にわたってスリット１１９ｂが形成されている。例えば、スリット１１９ｂは、パッケージ１００Ｐの上面１００Ｐａから露出したリードフレーム１１０の第１放熱領域１１７と入力回路基板４１及び出力回路基板４３が搭載された位置との間に形成されている。
また、半導体デバイス１００において、グランド端子１６の厚さは、第１放熱領域１１７及び第２放熱領域１１８の厚さよりも薄い。なお、第１部分１６ａにおけるグランド端子１６の厚さＴ１は、Ｚ方向の大きさであってよい。また、第２部分１６ｂにおけるグランド端子１６の厚さＴ２は、図５に示すように、第２部分１６ｂの延在方向に直交する方向に沿った大きさであってよい。一例において厚さＴ１とＴ２とは同じ大きさであってよい。なお、第１放熱領域１１７及び第２放熱領域１１８の厚さは、リードフレーム１１０のＺ方向の大きさであってよい。図示例では、第１放熱領域１１７の厚さと第２放熱領域１１８の厚さとが同じである例を示しているが、第１放熱領域１１７の厚さと第２放熱領域１１８の厚さとは互いに異なっていてもよい。
図６に示すように、第１放熱領域１１７と第２放熱領域１１８とを構成するリードフレーム１１０の領域はＹ方向において壁部１１９ａを介して連続している。すなわち、Ｙ方向における断面視では、第１放熱領域１１７と第２放熱領域１１８とが一体的に形成されている。このように、リードフレーム１１０の第１放熱領域１１７と半導体素子３０が搭載された位置との間は連続して設けられている。
図６では、半導体素子３０で発生した熱が４５°の角度の広がりをもって第２放熱領域１１８の表面１１ａから第２放熱面１１８ａ（裏面１１ｂ）に伝導すると仮定し、熱の広がりを一点鎖線Ｌ１で示している。このような仮定の下で半導体素子３０の発熱を効率的に放熱するために、一例の半導体デバイス１００では、第２放熱領域１１８の第２放熱面１１８ａのうち半導体素子３０に対向する領域のＹ方向における大きさが、半導体素子３０のＹ方向の幅よりも大きくなっている。
例えば、図６に示すように、第２放熱領域１１８のうち第１放熱領域１１７を挟む部分において、第２放熱面１１８ａの端縁１１８ｃのＹ方向の位置は、半導体素子３０の端縁３０ａの位置からリードフレーム１１０の厚さ分以上の距離だけ外側にオフセットしている。なお、第２放熱面１１８ａの端縁１１８ｃ及び半導体素子３０の端縁３０ａは、Ｙ方向において第１放熱領域１１７から遠い方の端縁である。すなわち、第２放熱面１１８ａの端縁１１８ｃの位置は、第３の辺１４の位置及び第４の辺１５の位置と同じである。
また、第２放熱面１１８ａにおける第１放熱領域１１７に近い端縁１１８ｄのＹ方向の位置は、半導体素子３０における第１放熱領域１１７に近い端縁３０ｂの位置からリードフレーム１１０の厚さ分以上の距離だけ内側にオフセットしている。このように、第２放熱領域１１８のうち第１放熱領域１１７を挟む部分のＹ方向の幅は、半導体素子３０のＹ方向の幅よりも第２放熱領域１１８の厚さの２倍の長さ以上大きくなっている。
図７から図１０は、半導体デバイス１００の一例の製造方法の各工程を示す模式図である。一例の製造方法では、まず、半導体デバイス１００を構成する各部材、すなわち、リードフレーム１１０、外部端子２０、半導体素子３０及び整合回路基板４０が用意される。図７に示すように、リードフレーム１１０及び外部端子２０は、完成された状態の半導体デバイス１００における位置関係となるように、所定の位置に配置される。
続いて、図８に示すように、リードフレーム１１０における第２放熱領域１１８の表面１１ａの所定位置に半導体素子３０及び整合回路基板４０が搭載される。例えば、半導体素子３０及び整合回路基板４０は、導電性接着剤によってリードフレーム１１０上に接着される。
続いて、図９に示すように、外部端子２０、半導体素子３０及び整合回路基板４０のそれぞれがボンディングワイヤ５０によって互いに接続される。これにより、半導体素子３０及び整合回路基板４０と外部端子２０とが導通する。図示例では、入力信号端子２１と入力回路基板４１との間、入力回路基板４１と半導体素子３０との間、入力回路基板４１と電源端子２５との間、半導体素子３０と出力回路基板４３との間、出力回路基板４３と電源端子２５との間、及び、出力回路基板４３と出力信号端子２３との間がそれぞれボンディングワイヤ５０によって接続される。
続いて、図１０に示すように、リードフレーム１１０、外部端子２０、半導体素子３０、整合回路基板４０及びボンディングワイヤ５０が樹脂材料６０で封止される。樹脂材料６０で封止された状態において、リードフレーム１１０のうち、第１放熱面１１７ａ及び第２放熱面１１８ａは樹脂材料６０から露出している。同様に、電源端子２５の第２部分２５ｂ、入力信号端子２１の第２部分２１ｂ、出力信号端子２３の第２部分２３ｂ及びグランド端子１６の第１部分１６ａも樹脂材料６０から露出している。
一例において、樹脂材料６０で封止する工程では、Ｘ方向に沿って、リードフレーム１１０、外部端子２０、半導体素子３０、整合回路基板４０及びボンディングワイヤ５０の周囲に樹脂材料６０が注入される。例えば、当該工程では、半導体デバイス１００の外形に対応する空間を画成する金型が用いられてもよい。すなわち、互いに接続されたリードフレーム１１０、外部端子２０、半導体素子３０、整合回路基板４０及びボンディングワイヤ５０が金型内に配置された状態で、金型内に樹脂材料６０が注入されてもよい。この場合、樹脂材料６０は、Ｘ方向に沿って金型内に注入される。例えば、樹脂材料６０は、第１の辺１２に臨む位置の表面１１ａ側から第２の辺１３に向かう方向に向けて、又は、第２の辺１３に臨む位置の表面１１ａ側から第１の辺１２に向かう方向に向けて金型内に注入されてもよい。
以上説明したように、一例の半導体デバイス１００は、上面１００Ｐａおよび下面１００Ｐｂを有するパッケージ１００Ｐと、パッケージ１００Ｐ内に配置される半導体素子３０と、パッケージ１００Ｐ内に配置され、半導体素子３０が搭載されるリードフレーム１１０と、を備えており、リードフレーム１１０の上面を構成する第１放熱面１１７ａは、パッケージ１００Ｐの上面１００Ｐａに露出し、リードフレーム１１０の下面を構成する第２放熱面１１８ａは、パッケージ１００Ｐの下面１００Ｐｂに露出する。
また、一例の半導体デバイス１００は、外部端子２０に電気的に接続される半導体素子３０を搭載するための表面１１ａと、表面１１ａと対向する裏面１１ｂとを有するリードフレーム１１０を備える。このリードフレーム１１０は、表面１１ａから放熱する第１放熱面１１７ａを有する矩形板状の第１放熱領域１１７と、裏面１１ｂから放熱する第２放熱面１１８ａを有し、第１放熱領域１１７の四方を囲み、矩形状の外形を有する第２放熱領域１１８と、を備える。外部端子２０は、第２放熱領域１１８の外形を画成する４辺のうちの一つである第１の辺１２に沿って配置され、第１の辺１２と第１の辺１２に対向する４辺のうちの一つである第２の辺１３とを結ぶＸ方向において、第１放熱領域１１７と第２放熱領域１１８とは互いに離間しており、Ｘ方向に交差するＹ方向において、第１放熱領域１１７と第２放熱領域１１８とは互いに連続している。
また、一例の半導体デバイスの製造方法は、第２放熱領域１１８の表面１１ａに半導体素子３０を搭載する工程と、半導体素子３０とボンディングワイヤ５０によって導通される外部端子２０を配置する工程と、リードフレーム１１０、外部端子２０、半導体素子３０等を樹脂材料６０で封止する工程と、を含む。樹脂材料６０で封止する工程は、Ｘ方向に沿って、リードフレーム１１０と、外部端子２０と、半導体素子３０との周囲に樹脂材料６０を注入する。
上記の半導体デバイス１００では、半導体素子３０の発熱が第２放熱領域１１８の第２放熱面１１８ａに伝導されるとともに、壁部１１９ａを介して第１放熱面１１７ａに伝導されるので、半導体デバイス１と同様に、半導体素子３０による発熱を効率よく放熱できる。また、第１放熱領域１１７と第２放熱領域１１８との間の離間した領域（スリット１１９ｂ）によってリードフレーム１１０の表面１１ａ側と裏面１１ｂ側とが連通する。そのため、上記の製造方法では、例えば表面１１ａ側から注入した樹脂材料６０を容易に裏面１１ｂ側に流入させることができ、ボイド等の発生が抑制される。また、外部端子２０は第１の辺１２及び第２の辺１３に面しているため、ボンディングワイヤ５０はＸ方向に沿って延在しやすくなる。樹脂材料６０が注入される工程では、樹脂材料６０がＸ方向に沿って流動するため、樹脂材料６０の流動方向とボンディングワイヤ５０の延在方向とが一致しやすい。そのため、流動する樹脂材料６０によってボンディングワイヤ５０が損傷することが抑制される。
一例のグランド端子１６の厚さは、第１放熱領域１１７と第２放熱領域１１８との厚さよりも薄くなっている。この構成では、グランド端子１６の熱抵抗が大きくなるため、半導体素子３０の発熱がグランド端子１６に伝導することが抑制される。したがって、グランド端子１６における半田の温度上昇が抑制される。
また、図４の例では、グランド端子１６がＹ方向に延在する第１の辺１２及び第２の辺１３に沿って配置され、壁部１１９ａがＸ方向に沿って形成された例を示している。この例では、半導体素子３０を壁部１１９ａに近接させることができるので、半導体素子３０の発熱を第１放熱面１１７ａに伝導しやすい。
図１１は、図５に示す半導体デバイス１００を基板上に実装した半導体装置の一例を示す断面図である。図１１に示すように、半導体装置１００Ａにおいて、半導体デバイス１００の入力信号端子２１は、基板１９０上に形成された信号ライン１９１（回路パターン）に接続されている。また、グランド端子１６は、基板１９０上に形成されたグランド配線１９２（回路パターン）に接続されている。一例において、基板１９０は、第１放熱領域１１７に対応する位置にビアホール１９３ａと配線１９３ｂとによって構成された熱伝導領域１９３を有している。熱伝導領域１９３は、例えば、複数のビアホール１９３ａと、ビアホール１９３ａ同士を基板１９０の外層及び内層で接続する配線１９３ｂとを有し得る。また、基板１９０における半導体デバイス１００が実装される面とは逆側の面には、ヒートシンク１９５が設けられている。半導体デバイス１００が基板１９０に実装された状態では、第１放熱領域１１７の第１放熱面１１７ａの全面が熱伝導領域１９３に接触している。すなわち、Ｚ方向から見て、熱伝導領域１９３は第１放熱面１１７ａより大きな面積を有しており、第１放熱面１１７ａと重複している。ヒートシンク１９５は、熱伝導領域１９３を介して第１放熱面１１７ａに熱的に接続している。熱伝導領域１９３は、高熱伝導性接着剤１９９を介して熱的に接続した状態で第１放熱面１１７ａに固定されている。また、図１１の例では、第２放熱領域１１８の第２放熱面１１８ａ側に他のヒートシンク１９７が設けられている。このヒートシンク１９７は、第２放熱面１１８ａに対して高熱伝導性接着剤１９８を介して熱的に接触した状態で半導体デバイス１００に固定されている。
図１２は、図５に示す半導体デバイス１００を基板上に実装した半導体装置の他の例を示す断面図である。図１２に示すように、半導体装置１００Ｂにおいて、半導体デバイス１００の入力信号端子２１は、基板２９０上に形成された信号ライン２９１（回路パターン）に接続されている。また、グランド端子１６は、基板２９０上に形成されたグランド配線２９２（回路パターン）に接続されている。一例において、基板２９０は、第１放熱領域１１７に対応する位置に基板２９０をＺ方向に貫通する銅コイン２９３を有する、いわゆる銅インレイ基板である。基板２９０における半導体デバイス１００が実装される面とは逆側の面には、ヒートシンク２９５が設けられている。ヒートシンク２９５と銅コイン２９３とは接触している。半導体デバイス１００が基板２９０に実装された状態では、第１放熱領域１１７の第１放熱面１１７ａの全面が銅コイン２９３に接触している。すなわち、Ｚ方向から見て、銅コイン２９３は第１放熱面１１７ａより大きな面積を有しており、第１放熱面１１７ａと重複している。ヒートシンク２９５は、銅コイン２９３を介して第１放熱面１１７ａに熱的に接続している。銅コイン２９３は、高熱伝導性接着剤２９９を介して熱的に接続した状態で第１放熱面１１７ａに固定されている。また、図１２の例では、第２放熱領域１１８の第２放熱面１１８ａ側に他のヒートシンク２９７が設けられている。このヒートシンク２９７は、第２放熱面１１８ａに対して高熱伝導性接着剤２９８を介して熱的に接触した状態で半導体デバイス１００に固定されている。
１…半導体デバイス
１Ａ…半導体装置
１Ｐ…パッケージ
１Ｐａ…上面
１Ｐｂ…下面
１０…リードフレーム
１１ａ…表面（第１面）
１１ｂ…裏面（第２面）
１１ｃ…周縁
１２…第１の辺
１３…第２の辺
１４…第３の辺
１４ａ…括れ部分
１５…第４の辺
１５ａ…括れ部分
１６…グランド端子
１６ａ…第１部分
１６ｂ…第２部分
１７…第１放熱領域
１７ａ…第１放熱面
１８…第２放熱領域
１８ａ…第２放熱面
２０…外部端子
２１…入力信号端子
２１ａ…第１部分
２１ｂ…第２部分
２１ｃ…第３部分
２３…出力信号端子
２３ａ…第１部分
２３ｂ…第２部分
２３ｃ…第３部分
２５…電源端子
２５ａ…第１部分
２５ｂ…第２部分
２５ｃ…第３部分
３０…半導体素子
３０ａ…端縁
３０ｂ…端縁
４０…整合回路基板
４１…入力回路基板
４３…出力回路基板
５０…ボンディングワイヤ（導通部材）
６０…樹脂材料
９０…基板
９１…回路パターン
９２…半田ペースト
９５…ヒートシンク
９７…ヒートシンク
１００…半導体デバイス
１００Ａ…半導体装置
１００Ｂ…半導体装置
１００Ｐ…パッケージ
１００Ｐａ…上面
１００Ｐｂ…下面
１１０…リードフレーム
１１７…第１放熱領域
１１７ａ…第１放熱面
１１８…第２放熱領域
１１８ａ…第２放熱面
１１８ｃ…端縁
１１８ｄ…端縁
１１９ａ…壁部
１１９ｂ…スリット
１９０…基板
１９１…信号ライン（回路パターン）
１９２…グランド配線（回路パターン）
１９３…熱伝導領域
１９３ａ…ビアホール
１９３ｂ…配線
１９５…ヒートシンク
１９７…ヒートシンク
１９８…高熱伝導性接着剤
１９９…高熱伝導性接着剤
２９０…基板
２９１…信号ライン（回路パターン）
２９２…グランド配線（回路パターン）
２９３…銅コイン
２９５…ヒートシンク
２９７…ヒートシンク
２９８…高熱伝導性接着剤
２９９…高熱伝導性接着剤

Claims (11)

  1. 上面および下面を有するパッケージと、
    前記パッケージ内に配置される半導体素子と、
    前記パッケージ内に配置され、前記半導体素子が搭載されるベースと、を備え、
    前記ベースの上面は、前記パッケージの前記上面に露出し、
    前記ベースの下面は、前記パッケージの前記下面に露出する、半導体デバイス。
  2. 露出している前記ベースの前記上面及び前記下面は、外部のヒートシンクと熱的に接続される、請求項１に記載の半導体デバイス。
  3. 前記半導体素子と電気的に接続され、前記パッケージの前記上面または前記下面から露出している面を有する外部端子をさらに備える、請求項１に記載の半導体デバイス。
  4. 前記ベースには複数の前記半導体素子が搭載される、請求項１に記載の半導体デバイス。
  5. 前記ベースの露出した前記上面は、前記複数の前記半導体素子の間に設けられる、請求項４に記載の半導体デバイス。
  6. 前記ベースには、回路基板が搭載されており、
    前記ベースは、前記ベースの露出した前記上面と前記回路基板が搭載された位置との間にスリットを有する、請求項１に記載の半導体デバイス。
  7. 前記ベースの露出した前記上面と前記半導体素子が搭載された位置との間は連続して設けられている、請求項１に記載の半導体デバイス。
  8. 前記パッケージの前記上面に露出している面を有し、前記ベースと電気的に接続するグランド端子をさらに備える、請求項１に記載の半導体デバイス。
  9. 前記グランド端子の厚さは、前記ベースの厚さよりも薄い、請求項８に記載の半導体デバイス。
  10. 上面および下面を有するパッケージと、
    前記パッケージ内に配置される半導体素子と、
    前記パッケージ内に配置され、前記半導体素子が搭載されるベースと、を備え、
    前記ベースの上面が前記パッケージの前記上面に露出し、前記ベースの下面が前記パッケージの前記下面に露出する、半導体デバイスの製造方法であって、
    前記ベースに前記半導体素子を搭載する工程と、
    前記半導体素子と外部端子とを導通部材によって導通させる工程と、
    前記ベースと、前記外部端子と、前記半導体素子とを樹脂材料で封止する工程と、を含む、半導体デバイスの製造方法。
  11. 前記ベースは、前記露出した前記上面と前記半導体素子との間にスリットを有し、
    前記樹脂材料で封止する工程は、前記ベースの前記スリットに向かって樹脂を注入する工程を含む、請求項１０に記載の半導体デバイスの製造方法。
JP2022155213A 2021-10-05 2022-09-28 半導体デバイス及び半導体デバイスの製造方法 Pending JP2023055205A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2021163985 2021-10-05
JP2021163985 2021-10-05

Publications (1)

Publication Number Publication Date
JP2023055205A true JP2023055205A (ja) 2023-04-17

Family

ID=85774972

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022155213A Pending JP2023055205A (ja) 2021-10-05 2022-09-28 半導体デバイス及び半導体デバイスの製造方法

Country Status (3)

Country Link
US (1) US20230107764A1 (ja)
JP (1) JP2023055205A (ja)
CN (1) CN115939070A (ja)

Also Published As

Publication number Publication date
US20230107764A1 (en) 2023-04-06
CN115939070A (zh) 2023-04-07

Similar Documents

Publication Publication Date Title
US10658342B2 (en) Vertically stacked multichip modules
TW201546914A (zh) 基板及其製造方法
CN109637983B (zh) 芯片封装
US8716830B2 (en) Thermally efficient integrated circuit package
KR102172689B1 (ko) 반도체 패키지 및 그 제조방법
CN105448860B (zh) 半导体装置
JP2009188376A (ja) 半導体装置とその製造方法
JP2016529729A (ja) 半導体ダイおよびパッケージジグソーサブマウント
JP2017123360A (ja) 半導体モジュール
US10964627B2 (en) Integrated electronic device having a dissipative package, in particular dual side cooling package
US9743557B2 (en) Amplifier module with enhanced heat dissipating function and semiconductor device
US8471370B2 (en) Semiconductor element with semiconductor die and lead frames
KR20220007878A (ko) 양면 냉각을 갖는 전자 디바이스
JP2023055205A (ja) 半導体デバイス及び半導体デバイスの製造方法
CN216413056U (zh) 一种大电流地与散热片一体化的芯片陶瓷封装结构
JP7091555B2 (ja) 電力増幅装置
WO2021181468A1 (ja) 半導体モジュール
JP2007053148A (ja) 半導体モジュール
US20160021780A1 (en) Carrier, Semiconductor Module and Fabrication Method Thereof
CN113394180B (zh) 通信用高频功放芯片的封装结构及其封装方法
JP7294403B2 (ja) 半導体装置
US10861766B1 (en) Package structures
JP7178978B2 (ja) 半導体装置および半導体装置の製造方法
WO2015079808A1 (ja) 半導体装置
US11217512B2 (en) Semiconductor module