JP2023034656A - Ｌｃ複合電子部品 - Google Patents

Abstract

【課題】インダクタ素子のＱ値を十分に確保することが可能なＬＣ複合電子部品を提供する。【解決手段】ＬＣ複合電子部品１は、基板２上に設けられたキャパシタ素子Ｃ及びこれを埋め込む絶縁樹脂層１１と、インダクタ素子Ｌ及びこれを埋め込む絶縁樹脂層１２，１３と、絶縁樹脂層１４を貫通して設けられ、下端がインダクタ素子Ｌに接続されたポスト導体Ｐ１，Ｐ２と、絶縁樹脂層１４上に設けられ、ポスト導体Ｐ１，Ｐ２の上端に接続された端子電極Ｅ１，Ｅ２とを備える。ポスト導体Ｐ１，Ｐ２の高さＨは、インダクタ素子Ｌを構成する導体パターンの厚みＴ２，Ｔ３よりも大きい。このように、ポスト導体Ｐ１，Ｐ２の高さＨが十分に確保されていることから、回路基板に実装した状態において、回路基板上の導体パターンとインダクタ素子Ｌの距離を確保することができる。【選択図】図２

Description

本発明は電子部品に関し、特に、インダクタ素子とキャパシタ素子を含むＬＣ複合電子部品に関する。

特許文献１には、基板上にインダクタ素子とキャパシタ素子が積層された構造を有するＬＣ複合電子部品が開示されている。この種の電子部品においては、最上層に位置する導体層が端子電極として用いられる。

特開２０１９－１８６３３７号公報

特許文献１に記載されたＬＣ複合電子部品は、基板が上側となるよう、上下反転させて回路基板に実装される。このため、回路基板上の導体パターンのレイアウトによっては、回路基板上の導体パターンとＬＣ複合電子部品に内蔵されたインダクタ素子の距離が近接し、これによってＱ値が低下することがあった。

したがって、本発明は、回路基板に実装した状態におけるインダクタ素子のＱ値を十分に確保することが可能なＬＣ複合電子部品を提供することを目的とする。

本発明によるＬＣ複合電子部品は、基板と、基板上に設けられたキャパシタ素子と、キャパシタ素子を埋め込む第１の絶縁樹脂層と、第１の絶縁樹脂層上に設けられ、キャパシタ素子に接続されたインダクタ素子と、インダクタ素子を埋め込む第２の絶縁樹脂層と、第２の絶縁樹脂層上に設けられた第３の絶縁樹脂層と、第３の絶縁樹脂層を貫通して設けられ、下端がインダクタ素子に接続されたポスト導体と、第３の絶縁樹脂層上に設けられ、ポスト導体の上端に接続された端子電極とを備え、ポスト導体の高さは、インダクタ素子を構成する導体パターンの厚みよりも大きいことを特徴とする。

本発明によれば、ポスト導体の高さが十分に確保されていることから、回路基板に実装した状態において、回路基板上の導体パターンとＬＣ複合電子部品に内蔵されたインダクタ素子の距離を確保することができる。これにより、回路基板に実装した状態におけるインダクタ素子のＱ値を高めることが可能となる。しかも、端子電極側からキャパシタ素子に加わる応力が長いポスト導体によって緩和されることから、キャパシタ素子にクラックなどが生じにくくなる。

本発明において、ポスト導体の高さは、インダクタ素子を構成する導体パターンの厚みの３倍以下であっても構わない。これは、ポスト導体の高さをそれ以上に大きくしても、Ｑ値にほとんど変化が生じないからである。

本発明において、ポスト導体の高さは、基板の厚みよりも大きくても構わない。これによれば、全体の厚みを薄くすることが可能となる。

本発明において、ポスト導体の高さは、基板の表面からインダクタ素子を構成する最上層の導体層までの厚みよりも小さくても構わない。これによれば、インダクタ素子を構成する導体パターンの厚みを十分に確保することが可能となる。

このように、本発明によるＬＣ複合電子部品によれば、回路基板に実装した状態におけるインダクタ素子のＱ値を十分に確保することが可能となる。

図１は、本発明の第１の実施形態によるＬＣ複合電子部品１の構造を説明するための略断面図である。 図２は、ＬＣ複合電子部品１を回路基板１００に実装した状態を示す模式的な側面図である。 図３は、ＬＣ複合電子部品１を回路基板１００に実装した状態における、ポスト導体Ｐ１，Ｐ２の高さＨとＱ値との関係を示すグラフである。 図４は、第１の変形例によるポスト導体Ｐ１，Ｐ２の平面形状を説明するための略平面図である。 図５は、第２の変形例によるポスト導体Ｐ１，Ｐ２の平面形状を説明するための略平面図である。 図６は、第３の変形例によるＬＣ複合電子部品１ａの構造を説明するための略断面図である。 図７は、第４の変形例によるＬＣ複合電子部品１ｂの構造を説明するための略断面図である。 図８は、ＬＣ複合電子部品１の製造方法を説明するための工程図である。 図９は、ＬＣ複合電子部品１の製造方法を説明するための工程図である。 図１０は、ＬＣ複合電子部品１の製造方法を説明するための工程図である。 図１１は、ＬＣ複合電子部品１の製造方法を説明するための工程図である。 図１２は、ＬＣ複合電子部品１の製造方法を説明するための工程図である。 図１３は、ＬＣ複合電子部品１の製造方法を説明するための工程図である。 図１４は、ＬＣ複合電子部品１の製造方法を説明するための工程図である。 図１５は、ＬＣ複合電子部品１の製造方法を説明するための工程図である。 図１６は、ＬＣ複合電子部品１の製造方法を説明するための工程図である。 図１７は、ＬＣ複合電子部品１の製造方法を説明するための工程図である。 図１８は、ＬＣ複合電子部品１の製造方法を説明するための工程図である。 図１９は、ＬＣ複合電子部品１の製造方法を説明するための工程図である。 図２０は、ＬＣ複合電子部品１の製造方法を説明するための工程図である。 図２１は、ＬＣ複合電子部品１の製造方法を説明するための工程図である。 図２２は、ＬＣ複合電子部品１の製造方法を説明するための工程図である。 図２３は、ＬＣ複合電子部品１の製造方法を説明するための工程図である。 図２４は、ＬＣ複合電子部品１の製造方法を説明するための工程図である。 図２５は、ＬＣ複合電子部品１の製造方法を説明するための工程図である。 図２６は、ＬＣ複合電子部品１の製造方法を説明するための工程図である。 図２７は、ＬＣ複合電子部品１の製造方法を説明するための工程図である。 図２８は、ＬＣ複合電子部品１の製造方法を説明するための工程図である。 図２９は、ＬＣ複合電子部品１の製造方法を説明するための工程図である。 図３０は、ＬＣ複合電子部品１の製造方法を説明するための工程図である。 図３１は、ＬＣ複合電子部品１の製造方法を説明するための工程図である。 図３２は、本発明の第２の実施形態によるＬＣ複合電子部品１ｃの構造を説明するための略断面図である。

以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。

図１は、本発明の第１の実施形態によるＬＣ複合電子部品１の構造を説明するための略断面図である。

図１に示すように、本実施形態によるＬＣ複合電子部品１は、基板２と、基板２の上面に交互に積層された導体層Ｍ１～Ｍ４と絶縁樹脂層１１～１４を備えている。基板２の材料としては、化学的・熱的に安定で応力発生が少なく、表面の平滑性を保つことができる材料であればよく、特に限定されるものではないが、シリコン単結晶、アルミナ、サファイア、窒化アルミ、ＭｇＯ単結晶、ＳｒＴｉＯ₃単結晶、表面酸化シリコン、ガラス、石英、フェライト、配線板などを用いることができる。基板２の表面は平坦化層３で覆われている。平坦化層３としては、アルミナや酸化シリコンなどを用いることができる。

導体層Ｍ１は最下層に位置する導体層であり、導体パターン２１，２２を含んでいる。導体パターン２１はキャパシタ素子の下部電極を構成し、その上面及び側面は誘電体膜（容量絶縁膜）４で覆われている。ＬＣ複合電子部品１の外周部では誘電体膜４が除去されており、これによって応力が緩和されている。

導体パターン２１の上面には、誘電体膜４を介して導体パターン２３が形成されている。導体パターン２３は、導体層Ｍ１と導体層Ｍ２の間に位置する導体層ＭＭに属し、キャパシタ素子の上部電極を構成する。これにより、導体パターン２１を下部電極とし、導体パターン２３を上部電極とするキャパシタ素子が形成される。導体層Ｍ１及び導体層ＭＭは、パッシベーション膜５を介して絶縁樹脂層１１で覆われる。本実施形態においては、誘電体膜４とパッシベーション膜５がいずれも無機絶縁材料からなる。誘電体膜４を構成する無機絶縁材料とパッシベーション膜５を構成する無機絶縁材料は、同じ材料であっても構わないし、異なる材料であっても構わない。ＬＣ複合電子部品１の外周部ではパッシベーション膜５が除去されており、これによって応力が緩和されている。

導体層Ｍ２は、絶縁樹脂層１１の表面に設けられた２層目の導体層であり、導体パターン２４，２５を含んでいる。導体パターン２４は、それぞれビア導体２４ａ，２４ｂを介して導体パターン２３，２２に接続されている。導体パターン２５は、ビア導体２５ａを介して導体パターン２１に接続されている。導体層Ｍ２は、絶縁樹脂層１２によって覆われる。

導体層Ｍ３は、絶縁樹脂層１２の表面に設けられた３層目の導体層であり、導体パターン２６，２７を含んでいる。導体パターン２６は、ビア導体２６ａを介して導体パターン２４に接続されている。導体層Ｍ３は、絶縁樹脂層１３によって埋め込まれるとともに、絶縁樹脂層１４によって覆われる。

導体層Ｍ４は、絶縁樹脂層１４の表面に設けられた４層目の導体層であり、端子電極Ｅ１，Ｅ２を含んでいる。端子電極Ｅ１，Ｅ２は、それぞれ絶縁樹脂層１４を貫通して設けられたポスト導体Ｐ１，Ｐ２を介して導体パターン２６，２７に接続されている。導体パターン２２，２４～２７は例えばコイルパターンの一部であり、これにより、基板２上にキャパシタ素子とインダクタ素子が集積される。

図１に示すように、本実施形態によるＬＣ複合電子部品１は、一般的なＬＣ複合電子部品と比べて、ポスト導体Ｐ１，Ｐ２の高さが大幅に高くなるよう設計されているとともに、全体の厚みが増大しないよう、基板２の厚みが薄く設計されている。例えば、基板２の厚さをＴ１、導体層Ｍ２の厚さをＴ２、導体層Ｍ３の厚さをＴ３、ポスト導体Ｐ１，Ｐ２の高さ（＝絶縁樹脂層１４の厚さ）をＨ、端子電極Ｅ１，Ｅ２の厚さをＴ４とした場合、ポスト導体Ｐ１，Ｐ２の高さＨは、
Ｈ＞Ｔ１、
Ｈ＞Ｔ２、
Ｈ＞Ｔ３、且つ、
Ｈ＞Ｔ４
を満たしている。つまり、ポスト導体Ｐ１，Ｐ２の高さＨは、基板２の厚みＴ１よりも大きく、インダクタ素子を構成する導体パターン２４～２７の厚みＴ２，Ｔ３よりも大きく、端子電極Ｅ１，Ｅ２のみＴ４よりも大きい。但し、基板２の厚みＴ１が薄すぎると全体の機械的強度が不足することから、基板２の厚みＴ１については、全体の機械的強度が確保される範囲で薄くすることが好ましい。また、導体パターン２４～２７の厚みＴ２，Ｔ３を薄くするとインダクタ素子のＱ値が低下することから、導体パターン２４～２７の厚みＴ２，Ｔ３を薄くのではなく、ポスト導体Ｐ１，Ｐ２の高さＨを拡大することが好ましい。また、ポスト導体Ｐ１，Ｐ２の高さＨは、キャパシタ素子及びインダクタ素子が形成される機能層の厚み、つまり、基板２の表面からインダクタ素子を構成する最上層の導体層Ｍ３までの厚みＴ５よりも小さいことが好ましい。

一例として、Ｔ１＝４７μｍ、Ｔ２＝２０μｍ、Ｔ３＝３５μｍ、Ｔ４＝２０μｍ、Ｔ５＝７３μｍ、Ｈ＝６０μｍとすることができる。

図２は、本実施形態によるＬＣ複合電子部品１を回路基板１００に実装した状態を示す模式的な側面図である。

図２に示すように、本実施形態によるＬＣ複合電子部品１は、基板２が上側となるよう、上下反転させた状態で回路基板１００に実装される。回路基板１００の表面には、ランドパターン１０１，１０２が設けられており、ハンダ１０３を介してそれぞれ端子電極Ｅ１，Ｅ２に接続される。回路基板１００の内部又は裏面には、大面積のグランドパターンＧも形成されている。

このような構造を有する回路基板１００に本実施形態によるＬＣ複合電子部品１を実装すると、グランドパターンＧの影響によって、ＬＣ複合電子部品１に内蔵されたインダクタ素子ＬのＱ値が低下するおそれがある。しかしながら、本実施形態によるＬＣ複合電子部品１は、基板２の厚みＴ１が薄く、ポスト導体Ｐ１，Ｐ２の高さＨが大きくなるよう設計されていることから、インダクタ素子ＬとグランドパターンＧの距離が拡大される。これにより、グランドパターンＧに起因するインダクタ素子ＬのＱ値の低下が抑制される。しかも、長いポスト導体Ｐ１，Ｐ２によって、端子電極Ｅ１，Ｅ２側からキャパシタ素子Ｃに加わる応力が緩和されることから、キャパシタ素子Ｃにクラックなどが生じにくくなる。

図３は、ＬＣ複合電子部品１を回路基板１００に実装した状態における、ポスト導体Ｐ１，Ｐ２の高さＨとＱ値との関係を示すグラフであり、Ｔ１～Ｔ５の値が上述した値である場合を示している。

図３に示すように、インダクタ素子ＬのＱ値は、ポスト導体Ｐ１，Ｐ２の高さＨが大きくなるほど向上する傾向が見られる。しかしながら、ポスト導体Ｐ１，Ｐ２の高さＨに応じたＱ値の向上は、Ｈ＝６０μｍ近傍において緩やかになり、Ｈ＝９０μｍ近傍においてほぼ飽和する。この点を考慮すれば、ポスト導体Ｐ１，Ｐ２の高さＨは、インダクタ素子を構成する導体パターン２６，２７の厚みＴ３の３倍以下とすることが好ましい。

このように、本実施形態によるＬＣ複合電子部品１は、下端がインダクタ素子Ｌに接続され、上端が端子電極Ｅ１，Ｅ２に接続されたポスト導体Ｐ１，Ｐ２を備え、ポスト導体Ｐ１，Ｐ２の高さＨが十分な大きさを有していることから、回路基板１００に実装した場合におけるＱ値の低下を抑制することが可能となる。

ポスト導体Ｐ１，Ｐ２の平面形状については特に限定されず、円形であっても構わないし、矩形であっても構わない。また、図４に示す第１の変形例のように、一体化された複数の円形状の開口部にポスト導体Ｐ１，Ｐ２が埋め込まれた形状であっても構わない。例えば、端子電極Ｅ１，Ｅ２の平面サイズが１５０μｍ×１５０μｍである場合、径が５０μｍである円形状の開口部が複数個重なり、これにより一体化された開口部にポスト導体Ｐ１，Ｐ２が埋め込まれていても構わない。複数の円形状の開口部は、図５に示す第２の変形例のように、互いに独立していても構わない。いずれの場合であっても、ポスト導体Ｐ１，Ｐ２の平面サイズは、端子電極Ｅ１，Ｅ２の平面サイズの４０％以上であることが好ましい。これによれば、ポスト導体Ｐ１，Ｐ２と端子電極Ｅ１，Ｅ２の密着性が高められる。

また、ポスト導体Ｐ１，Ｐ２の断面形状についても特に限定されず、図６に示す第３の変形例によるＬＣ複合電子部品１ａのように、高さ方向における略中央部において径が最大となり、高さ方向における両端部に近づくにつれて径が縮小する断面形状であっても構わない。これによれば、ポスト導体Ｐ１，Ｐ２の脱落を防止することができる。或いは、図７に示す第４の変形例によるＬＣ複合電子部品１ｂのように、高さ方向における上端部において、ポスト導体Ｐ１，Ｐ２の径が拡大する断面形状であっても構わない。これによれば、下端部におけるポスト導体Ｐ１，Ｐ２の径を拡大することなく、ポスト導体Ｐ１，Ｐ２と端子電極Ｅ１，Ｅ２の接触面積を拡大することができる。

次に、本実施形態によるＬＣ複合電子部品１の製造方法について説明する。

図８～図３１は、本実施形態によるＬＣ複合電子部品１の製造方法を説明するための工程図である。ＬＣ複合電子部品１の製造プロセスにおいては、集合基板を用いて複数のＬＣ複合電子部品１が多数個取りされるが、以下に説明する製造プロセスは、１個のＬＣ複合電子部品１の製造プロセスに着目して説明する。

まず、図８に示すように、基板（集合基板）２上にスパッタリング法などを用いて平坦化層３を形成し、その表面を研削或いはＣＭＰなどの鏡面化処理を行なって平滑化する。その後、平坦化層３の表面にスパッタリング法や無電解メッキなどを用いてシード層Ｓを形成する。次に、図９に示すように、シード層Ｓ上にレジスト層Ｒ１をスピンコートした後、導体層Ｍ１を形成すべき領域のシード層Ｓが露出するよう、レジスト層Ｒ１をパターニングする。この状態で、シード層Ｓを給電体とする電解メッキを行うことにより、図１０に示すように、シード層Ｓ上にメッキ層Ｐを形成する。シード層Ｓとメッキ層Ｐの積層体は、導体層Ｍ１を構成する。図１０に示す断面においては、導体層Ｍ１に導体パターン２１，２２及び犠牲パターン３１，３２が含まれている。そして、図１１に示すようにレジスト層Ｒ１を除去し、図１２に示すように表面に露出するシード層Ｓを除去すれば、導体層Ｍ１が完成する。シード層Ｓの除去は、エッチング又はイオンミリングによって行うことができる。

次に、図１３に示すように、導体層Ｍ１の上面及び側面を含む全面に誘電体膜４を成膜する。誘電体膜４としては、例えば、窒化シリコン（ＳｉＮｘ）や酸化シリコン（ＳｉＯｘ）などの常誘電体材料の他、公知の強誘電体材料などからなる無機絶縁材料を利用することができる。誘電体膜４の成膜方法としては、スパッタリング法、プラズマＣＶＤ法、ＭＯＣＶＤ法、ゾルゲル法、電子ビーム蒸着法などを用いることができる。

次に、図１４に示すように、導体層Ｍ１の形成方法と同様の方法を用いることによって、導体パターン２１の上面に誘電体膜４を介して導体パターン２３を形成する。導体パターン２３も、シード層Ｓとメッキ層Ｐの積層体からなる。これにより、導体層ＭＭが完成し、導体パターン２１を下部電極とし、導体パターン２３を上部電極とするキャパシタ素子が形成される。次に、図１５に示すように、導体層Ｍ１，ＭＭの上面及び側面を含む全面にパッシベーション膜５を成膜する。パッシベーション膜５としては、誘電体膜４と同じ無機絶縁材料を用いることができる。

次に、図１６に示すように、犠牲パターン３１，３２を覆うことなく、導体パターン２１，２２を覆うレジスト層Ｒ２を形成する。レジスト層Ｒ２のエッジは、最終的にＬＣ複合電子部品１となる部分よりもやや内側に設定する。この状態でパッシベーション膜５及び誘電体膜４をエッチングすることにより、図１７に示すように、最終的にＬＣ複合電子部品１の外周部となる部分のパッシベーション膜５及び誘電体膜４を除去する。パッシベーション膜５及び誘電体膜４のエッチングは、イオンミリングなどの異方性の高いエッチング方法を用いることが好ましい。これにより、基板２に対して平行な部分、つまり、平坦化層３の表面や、犠牲パターン３１，３２の上面を覆うパッシベーション膜５及び誘電体膜４が除去される一方、基板２に対して垂直な部分、つまり、犠牲パターン３１，３２の側面を覆うパッシベーション膜５及び誘電体膜４は除去されることなく残存する。

次に、図１８に示すように導体層Ｍ１，ＭＭを覆う絶縁樹脂層１１を形成する。絶縁樹脂層１１の成膜は、コート法（例えばスピンコート法）によって行うことができる。これは、導体層Ｍ１，ＭＭの合計膜厚が例えば約１０μｍと薄いため、ラミネート法によって絶縁樹脂層１１を形成するよりも、低コストだからである。絶縁樹脂層１１の材料としては、感光性のポリイミド系樹脂を用いることができる。次に、図１９に示すように、絶縁樹脂層１１をパターニングすることによって、絶縁樹脂層１１に開口部４１～４５を形成する。開口部４１～４５の形成は、図示しないフォトマスクを用いたフォトリソグラフィー法によって行うことができる。これにより、導体パターン２１～２３の上面を覆うパッシベーション膜５はそれぞれ開口部４１～４３を介して露出し、犠牲パターン３１，３２はそれぞれ開口部４４，４５を介して露出する。

次に、図２０に示すように、絶縁樹脂層１１上にレジスト層Ｒ３を形成した後、レジスト層Ｒ３に開口部５１～５３を形成する。開口部５１～５３は、それぞれ開口部４１～４３と重なる位置に設けられる。これにより、導体パターン２１～２３の上面を覆うパッシベーション膜５は、それぞれ開口部５１～５３を介して露出する。この状態で、イオンミリングなどを行うことにより、開口部５１，５２に露出するパッシベーション膜５及び誘電体膜４を除去するとともに、開口部５３に露出するパッシベーション膜５を除去する。これにより、開口部５１～５３と重なる位置において導体パターン２１～２３の上面が露出する。

そして、レジスト層Ｒ３を除去した後、図２１に示すように、導体層Ｍ１の形成方法と同様の方法によって、絶縁樹脂層１１上に導体層Ｍ２を構成する。図２１に示す断面においては、導体層Ｍ２に導体パターン２４，２５及び犠牲パターン３３，３４が含まれている。ここで、導体パターン２４は、絶縁樹脂層１１に設けられた開口部を介して導体パターン２２，２３に共通に接続され、導体パターン２５は、絶縁樹脂層１１に設けられた開口部を介して導体パターン２１に接続される。導体パターン２４，２５のうち絶縁樹脂層１１の開口部内に位置する部分は、ビア導体２４ａ，２４ｂ，２５ａを構成する。また、犠牲パターン３３，３４は、絶縁樹脂層１１に設けられた開口部を介して犠牲パターン３１，３２にそれぞれ接続される。

次に、図２２に示すように導体層Ｍ２を覆う絶縁樹脂層１２を形成する。絶縁樹脂層１２の成膜は、ラミネート法によって行うことができる。これは、導体層Ｍ２の厚さが例えば約２０μｍと厚いため、コート法によって絶縁樹脂層１２を形成するよりも、低コストで形成できるからである。絶縁樹脂層１２の材料としては、非感光性のエポキシ系樹脂を用いることができる。絶縁樹脂層１２には、熱膨張係数を調整するフィラーが添加されており、これにより絶縁樹脂層１１よりも低い熱膨張係数を有している。

次に、図２３に示すように、絶縁樹脂層１２に開口部５４～５６を形成する。開口部５４～５６の形成は、レーザー加工によって行うことができる。これにより、導体パターン２４は開口部５４を介して露出し、犠牲パターン３３，３４はそれぞれ開口部５５，５６を介して露出する。その後、過マンガン酸塩などを用いたデスミア処理を行うことによって、開口部５４～５６内の残渣を除去する。

次に、図２４に示すように、導体層Ｍ１の形成方法と同様の方法によって、絶縁樹脂層１２上に導体層Ｍ３を構成する。図２４に示す断面においては、導体層Ｍ３に導体パターン２６，２７及び犠牲パターン３５，３６が含まれている。ここで、導体パターン２６は、絶縁樹脂層１２に設けられた開口部を介して導体パターン２４に接続される。導体パターン２６のうち絶縁樹脂層１２の開口部内に位置する部分は、ビア導体２６ａを構成する。また、犠牲パターン３５，３６は、絶縁樹脂層１２に設けられた開口部を介して犠牲パターン３３，３４にそれぞれ接続される。

次に、図２５に示すように導体層Ｍ３を覆う絶縁樹脂層１３を形成する。絶縁樹脂層１３の成膜は、ラミネート法によって行うことができる。これは、導体層Ｍ３の厚さが例えば約３５μｍと厚いため、コート法によって絶縁樹脂層１３を形成するよりも、低コストで形成できるからである。絶縁樹脂層１３の材料としては、絶縁樹脂層１２と同じ材料を用いることができる。

次に、図２６に示すように、導体層Ｍ３が露出するまで絶縁樹脂層１３の表面を研磨、研削又はアッシングする。このようにして導体層Ｍ３の表面を露出させた後、図２７に示すように、全面にシード層Ｓ及びレジスト層Ｒ４を形成する。その後、レジスト層Ｒ４に開口部６１～６４を形成する。開口部６１～６４は、それぞれ導体パターン２６，２７及び犠牲パターン３５，３６と重なる位置に設けられる。次に、図２８に示すように、シード層Ｓを給電体とする電解メッキを行うことにより、開口部６１～６４の内部にポスト導体Ｐ１，Ｐ２及び犠牲パターン３７，３８を形成する。

次に、図２９に示すようにレジスト層Ｒ４を除去し、表面に露出するシード層Ｓを除去する。次に、図３０に示すように、ポスト導体Ｐ１，Ｐ２及び犠牲パターン３７，３８を覆う絶縁樹脂層１４を形成した後、ポスト導体Ｐ１，Ｐ２及び犠牲パターン３７，３８が露出するまで絶縁樹脂層１４の表面を研磨、研削又はアッシングする。絶縁樹脂層１４の成膜は、ラミネート法によって行うことができる。これは、ポスト導体Ｐ１，Ｐ２の高さＨが例えば約６０μｍと厚いため、コート法によって絶縁樹脂層１４を形成するよりも、低コストで形成できるからである。絶縁樹脂層１４の材料としては、絶縁樹脂層１２，１３と同じ材料を用いることができる。

次に、図３１に示すように、酸などを用いたエッチングを行うことにより、犠牲パターン３１～３８を除去する。これにより、犠牲パターン３１～３８が除去された領域に空間Ａが形成される。そして、ポスト導体Ｐ１，Ｐ２の上端と接するよう、絶縁樹脂層１４の表面に端子電極Ｅ１，Ｅ２を形成した後、空間Ａに沿って基板２を切断することによってＬＣ複合電子部品１を個片化する。これにより、本実施形態によるＬＣ複合電子部品１が完成する。

図３２は、本発明の第２の実施形態によるＬＣ複合電子部品１ｃの構造を説明するための略断面図である。

図３２に示すように、第２の実施形態によるＬＣ複合電子部品１ｃは、ポスト導体Ｐ１，Ｐ２と導体パターン２６，２７がビア導体を介して接続され、端子電極Ｅ１，Ｅ２とポスト導体Ｐ１，Ｐ２がビア導体を介して接続されている点において、図１に示した第１の実施形態によるＬＣ複合電子部品１と相違している。その他の基本的な構成は第１の実施形態によるＬＣ複合電子部品１と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。

このような構造は、図２６及び図３０に示した絶縁樹脂層１３，１４の研磨工程を行う代わりに、絶縁樹脂層１３，１４に開口部を形成することによって得ることができる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、端子電極Ｅ１，Ｅ２は、ポスト導体Ｐ１，Ｐ２の表面に樹脂電極などの導電性ペーストを印刷した後、導電性ペーストの表面をＮｉ／Ｓｎ膜で覆うことによって形成されたものであっても構わない。

１，１ａ～１ｃ ＬＣ複合電子部品
２ 基板
３ 平坦化層
４ 誘電体膜
５ パッシベーション膜
１１～１４ 絶縁樹脂層
２１～２７ 導体パターン
２４ａ，２４ｂ，２５ａ，２６ａ ビア導体
３１～３８ 犠牲パターン
４１～４５，５１～５６，６１～６４ 開口部
１００ 回路基板
１０１，１０２ ランドパターン
１０３ ハンダ
Ａ 空間
Ｃ キャパシタ素子
Ｅ１，Ｅ２ 端子電極
Ｇ グランドパターン
Ｌ インダクタ素子
Ｍ１～Ｍ４，ＭＭ 導体層
Ｐ メッキ層
Ｐ１，Ｐ２ ポスト導体
Ｒ１～Ｒ４ レジスト層
Ｓ シード層

Claims (4)

1. 基板と、
   前記基板上に設けられたキャパシタ素子と、
   前記キャパシタ素子を埋め込む第１の絶縁樹脂層と、
   前記第１の絶縁樹脂層上に設けられ、前記キャパシタ素子に接続されたインダクタ素子と、
   前記インダクタ素子を埋め込む第２の絶縁樹脂層と、
   前記第２の絶縁樹脂層上に設けられた第３の絶縁樹脂層と、
   前記第３の絶縁樹脂層を貫通して設けられ、下端が前記インダクタ素子に接続されたポスト導体と、
   前記第３の絶縁樹脂層上に設けられ、前記ポスト導体の上端に接続された端子電極と、を備え、
   前記ポスト導体の高さは、前記インダクタ素子を構成する導体パターンの厚みよりも大きいことを特徴とするＬＣ複合電子部品。
2. 前記ポスト導体の高さは、前記インダクタ素子を構成する導体パターンの厚みの３倍以下であることを特徴とする請求項１に記載のＬＣ複合電子部品。
3. 前記ポスト導体の高さは、前記基板の厚みよりも大きいことを特徴とする請求項１又は２に記載のＬＣ複合電子部品。
4. 前記ポスト導体の高さは、前記基板の表面から前記インダクタ素子を構成する最上層の導体層までの厚みよりも小さいことを特徴とする請求項１乃至３のいずれか一項に記載のＬＣ複合電子部品。

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