JP2023033860A - 電気光学装置および電子機器 - Google Patents

Abstract

【課題】センサー素子と配線間との結合容量を抑制してセンサー回路の出力電圧を安定化できる電気光学装置、および電子機器を提供すること。【解決手段】電気光学装置１００において、表示領域１０ａの外側に配置されたセンサー素子１１と基板本体１０ｗとの間には遮光層２ａが設けられ、センサー素子１１と離隔して配線６ｍが設けられている。センサー素子１１では、複数のダイオード素子Ｄが直列に電気的に接続されている。遮光層２ａは、センサー素子１１の半導体層３１ｈと平面視で重なる第１遮光層２ａ１５と、配線６ｍと平面視で重なる第２遮光層２ａ１４とを含む。第１遮光層２ａ１５と第２遮光層２ａ１４とは、平面視で離隔しているため、センサー素子１１と配線６ｍ間の結合容量が小さい。従って、センサー回路１の出力電圧を安定化することができる。【選択図】図７

Description

本発明は、温度センサー等のセンサー素子が設けられた電気光学装置、および電子機器に関するものである。

液晶装置等の電気光学装置において、表示領域の外側に温度センサー等のセンサー素子を設け、センサー素子での検出結果に基づいて、駆動条件を補正する等の技術が提案されている。この場合、温度センサーから延在する出力線の近傍に、交流信号が供給される配線が設けられていると、配線の電位変化の影響が温度センサーの出力信号に及び、温度センサーの検出値が変動することがある。そこで、温度センサーの出力線と配線との間に定電位が印加されるシールド層を設けることが提案されている。

特開２０１０－７３８１０号公報

例えば、プロジェクターに用いる電気光学装置では、光源から出射された光が表示領域に入射すると、周辺部への迷光によって表示領域の外側に配置されたセンサー素子等を含む周辺回路パターンが投影画像に映り込むおそれがある。そのため、センサー素子に対して平面視で重なる領域に遮光層を設けることがある。しかしながら、電気的にフローティングである遮光層が、センサー素子に対して平面視で重なる領域で信号配線と対向していると、センサー素子と遮光層との間に寄生する容量、および遮光層と信号配線との間に寄生する容量が原因で配線の電位変化の影響がセンサー素子に及び、センサー回路の出力値が変動することがある。信号配線とセンサー素子間の結合容量による影響を回避する例として、特許文献１には、平面視で信号配線とセンサー素子間に定電位配線を配置してシールドする構成が開示されている。しかしながら、この構成でも、センサー素子と遮光層との間に寄生する容量、および遮光層と信号配線との間に寄生する容量は存在するので問題は解決しない。また、電気光学装置の駆動によって、定電位線そのものがノイズ源になる。それ故、センサー素子と配線間との結合容量を抑制してセンサー回路の出力電圧を安定化する必要があるという課題が存在する。

上記課題を解決するため、本発明に係る電気光学装置の一態様は、基板本体と、前記基板本体に設けられた半導体層を有するセンサー素子と、前記半導体層と平面視で重ならずに前記基板に設けられた配線と、前記基板本体と前記半導体層との間に配置され、前記半導体層と平面視で重なる第１遮光層と、前記基板本体と前記半導体層との間に配置され、前記配線と平面視で重なる第２遮光層と、を備え、前記第１遮光層と前記第２遮光層とは、平面視で離隔していることを特徴とする。

本発明に係る電気光学装置は電子機器に用いられる。

本発明に実施形態１に係る電気光学装置の構成例を示す平面図。 図１に示す電気光学装置の断面を模式的に示す説明図。 図１に示す電気光学装置の電気的構成を示す回路ブロック図。 図１に示す電気光学装置の画素の構成例を模式的に示す断面図。 図１に示す電気光学装置のセンサー回路の説明図。 図５に示すセンサー素子周辺の平面構成を模式的に示す平面図。 図６に示すセンサー素子等の断面を模式的に示す断面図。 図３に示す検査領域の説明図。 本発明に対する比較例の平面図。 図９のＢ－Ｂ′断面を模式的に示す説明図。 配線に発生するスパイクノイズモデルの説明図。 ダイオード素子の中継部に結合する容量とセンサー回路の出力電圧との関係を示すグラフ。 本発明の実施形態２に係る電気光学装置の説明図。 図１３に示すセンサー素子等の断面を模式的に示す断面図。 本発明の実施形態２に係る電気光学装置の検査領域の説明図。 実施形態２の作用効果の実証に用いたダイオード素子の説明図。 図１６に示すタイプ（ａ）とタイプ（ｂ）のダイオード素子の順方向電圧の温度特性を比較して示すグラフ。 図１６に示すタイプ（ａ）のダイオード素子の順方向電圧の温度特性を示すグラフ。 本発明を適用した投射型表示装置の構成例を示すブロック図。 図１９に示す光路シフト素子の説明図。

図面を参照して、本発明の実施形態を説明する。なお、以下の説明で参照する図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。また、第１基板に形成される層の配置を説明する際、上層側あるいは表面側とは第１基板の基板が位置する側とは反対側（対向基板および液晶層が位置する側）を意味し、下層側とは第１基板の基板が位置する側を意味する。第２基板に形成される層の配置を説明する際、上層側あるいは表面側とは対向基板の基板が位置する側とは反対側（第１基板および液晶層が位置する側）を意味し、下層側とは第２基板の基板が位置する側を意味する。また、本発明において、「平面視」とは第１基板１０または第２基板２０に対する法線方向からみた様子を意味する。

１．実施形態
１－１．電気光学装置１００の具体的構成
図１は、本発明に実施形態１に係る電気光学装置１００の構成例を示す平面図である。図２は、図１に示す電気光学装置１００の断面を模式的に示す説明図である。図１および図２に示す電気光学装置１００は液晶装置であり、液晶パネル１００ｐを有している。電気光学装置１００では、第１基板１０と第２基板２０とが所定の隙間を介してシール材１０７によって貼り合わされており、シール材１０７は第２基板２０の外縁に沿うように枠状に設けられている。シール材１０７は、光硬化樹脂や熱硬化性樹脂等からなる接着剤であり、両基板間の距離を所定値とするためのグラスファイバー、あるいはガラスビーズ等のギャップ材１０７ａが配合されている。電気光学装置１００において、第１基板１０と第２基板２０との間のうち、シール材１０７によって囲まれた領域内には、液晶層からなる電気光学層５０が設けられている。シール材１０７には、液晶注入口として利用される途切れ部分１０７ｃが形成されており、かかる途切れ部分１０７ｃは、液晶材料の注入後、封止材１０８によって塞がれている。なお、液晶材料を滴下法で封入する場合は、途切れ部分１０７ｃは形成されない。第１基板１０および第２基板２０はいずれも四角形であり、電気光学装置１００の略中央には、表示領域１０ａが四角形の領域として設けられている。かかる形状に対応して、シール材１０７も略四角形に設けられ、表示領域１０ａの外側は、四角枠状の外周領域１０ｃになっている。

表示領域１０ａにおいて、第１方向Ｘに延在する２辺を第１辺１０ａ１および第２辺１０ａ２とし、第２方向Ｙに延在する２辺を第３辺１０ａ３および第４辺１０ａ４としたとき、第１基板１０の外周領域１０ｃには、第１基板１０の端部と表示領域１０ａの第１辺１０ａ１との間にデータ線駆動回路１０１が設けられ、第１基板１０の端部と表示領域１０ａの第２辺１０ａ２との間にプリチャージ回路１０５が設けられる。また、第１基板１０の端部と表示領域１０ａの第３辺１０ａ３との間、および第１基板１０の端部と表示領域１０ａの第４辺１０ａ４との間には、走査線駆動回路１０４が設けられる。また、第１基板１０の端部のうち、データ線駆動回路１０１の側の端部には、フレキシブル配線基板（図示せず）が接続される複数の実装用の端子１０２が配列されている。

第１基板１０は、石英基板やガラス基板等の透光性の基板本体１０ｗを有しており、第１基板１０において第２基板２０と対向する一方面１０ｓの側の表示領域１０ａには、複数の画素トランジスター、および複数の画素トランジスターの各々に電気的に接続する画素電極９ａがマトリクス状に形成される。画素電極９ａの上層側には第１配向膜１６が形成されている。第１基板１０の一方面１０ｓの側において、表示領域１０ａの外縁とシール材１０７との間に沿って延在する四角形の枠状領域１０ｂには、表示領域１０ａの各辺に沿って延在する部分に、画素電極９ａと同時形成されたダミー画素電極９ｂが設けられる。なお、第１基板１０において第２基板２０と対向する一方面１０ｓの反対側の面には１０ｔの記号を付す。

第２基板２０は、石英基板やガラス基板等の透光性の基板本体２０ｗを有しており、第２基板２０において第１基板１０と対向する一方面２０ｓの側には共通電極２１が形成されている。共通電極２１は、第２基板２０の一方面２０ｓの側の略全面に形成されている。第２基板２０の一方面２０ｓの側において、枠状領域１０ｂには、共通電極２１の下層側に遮光性の見切り２９が形成され、共通電極２１の表面には第２配向膜２６が積層されている。見切り２９の内縁によって表示領域１０ａが規定される。見切り２９と共通電極２１との間には透光性の平坦化膜２２が形成されている。見切り２９を構成する遮光層は、隣り合う画素電極９ａにより挟まれた画素間領域１０ｆに重なるブラックマトリクス部として形成されることもある。見切り２９はダミー画素電極９ｂと平面的に重なる位置に形成されている。見切り２９は、遮光性の金属膜や黒色の樹脂によって構成されている。なお、第２基板２０において第１基板１０と対向する一方面２０ｓの反対側の面には２０ｔの記号を付す。

第１配向膜１６および第２配向膜２６は、ＳｉＯ_Ｘ（ｘ≦２）、ＴｉＯ_２、ＭｇＯ、Ａｌ_２Ｏ_３等の斜方蒸着膜からなる無機配向膜であり、カラムと称せられる柱状体が第１基板１０および第２基板２０に対して斜めに形成された柱状構造体層からなる。従って、第１配向膜１６および第２配向膜２６は、電気光学層５０に用いた負の誘電異方性を備えたネマチック液晶分子を第１基板１０および第２基板２０に対して斜め傾斜配向させ、液晶分子にプレチルトを付している。このようにして、電気光学装置１００は、ノーマリブラックのＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モードの液晶装置として構成されている。

第１基板１０においてシール材１０７より外側には、第２基板２０の４つの角部分２４ｔと重なる位置に基板間導通用電極部１４ｔが形成されている。基板間導通用電極部１４ｔは、配線６ｇに導通しており、配線６ｇは、端子１０２のうち、共通電位ＣＯＭ印加用の端子１０２ｇに導通している。基板間導通用電極部１４ｔと第２基板２０の角部分２４ｔとの間には、導電粒子を含んだ基板間導通材１０９が配置されており、第２基板２０の共通電極２１は、基板間導通用電極部１４ｔ、および基板間導通材１０９を介して、第１基板１０側に電気的に接続されている。このため、共通電極２１は、第１基板１０の側から共通電位ＣＯＭが印加されている。

なお、複数の端子１０２は、共通電位ＣＯＭを供給するための端子１０２ｇを含む。また、複数の端子１０２は、後述するセンサー回路１のカソード配線Ｌｃに電気的に接続されたカソード端子１０２ｃ、アノード配線Ｌａに電気的に接続されたアノード端子１０２ａを含む。さらに、複数の端子１０２は、図６を参照して後述する出力制御信号ＥＮＢＹ、定電位ＶＤＤＹ、および定電位ＶＳＳＹを供給するための端子も含む。

本実施形態の電気光学装置１００は透過型液晶装置である。従って、画素電極９ａおよび共通電極２１は、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）膜やＩＺＯ（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）膜等の透光性導電膜により形成されている。かかる透過型液晶装置では、例えば、第２基板２０の側から入射した光源光が第１基板１０から出射される間に変調されて画像を表示する。なお、画素電極９ａにアルミニウム等の反射性金属によって構成すれば、電気光学装置１００を反射型液晶装置とすることができる。

電気光学装置１００は、モバイルコンピューター、携帯電話機等といった電子機器のカラー表示装置として用いることができ、この場合、第２基板２０あるいは第１基板１０には、カラーフィルター（図示せず）が形成される。また、電気光学装置１００は、後述する投射型表示装置において、ＲＧＢ用のライトバルブとして用いることができる。この場合、ＲＧＢ用の各電気光学装置１００の各々には、例えば、ＲＧＢ色分解用のダイクロイックミラーを介して分解された各色の光が投射光として各々入射されることになるので、カラーフィルターは形成されない。

１－２．電気光学装置１００の電気的構成
図３は、図２に示す第１基板１０の電気的構成を示す回路ブロック図である。図３には、大型基板１５０から第１基板１０を分割する前の状態を示してあり、第１基板１０に相当する部分を太線Ｌ１０で示してある。第１基板１０の４辺において、スクライブ中心線１０ｅを基準として同じ幅のスクライブエリアが設定される。従って、スクライブ中心線１０ｅで規定される矩形よりも太線Ｌ１０で規定される矩形は小さくなる。

図３において、第１基板１０は、略中央領域に複数の画素１００ａがマトリクス状に配列された表示領域１０ａを備えている。第１基板１０において、表示領域１０ａの内側には、走査線駆動回路１０４から第１方向Ｘに延在する複数本の走査線３ａ、およびデータ線駆動回路１０１から第２方向Ｙに延在する複数本のデータ線６ａが設けられており、走査線３ａとデータ線６ａとの交差に対応して画素１００ａが構成される。複数本のデータ線６ａは、表示領域１０ａの第２辺１０ａ２側に配置したプリチャージ回路１０５が電気的に接続している。複数の画素１００ａの各々には、電界効果型トランジスター等からなる画素トランジスター３０、および画素トランジスター３０に電気的に接続された画素電極９ａが形成される。画素トランジスター３０のソースにはデータ線６ａが電気的に接続され、画素トランジスター３０のゲートには走査線３ａが電気的に接続され、画素トランジスター３０のドレインには、画素電極９ａが電気的に接続されている。データ線駆動回路１０１によってデータ線６ａには画像信号が供給され、走査線駆動回路１０４によって走査線３ａには走査信号が供給される。図示を省略するが、プリチャージ回路１０５は、一方のソース・ドレインがデータ線６ａに電気的に接続され、他方のソース・ドレイン電極がプリチャージ電源線に電気的に接続され、ゲートが制御信号線に電気的に接続されたトランジスターアレイである。

各画素１００ａにおいて、画素電極９ａは、図２を参照して説明した第２基板２０の共通電極２１と電気光学層５０を介して対向し、液晶容量５０ａを構成する。各画素１００ａには、液晶容量で保持される画像信号の変動を防ぐために、液晶容量５０ａと並列に保持容量５５が付加されている。本実施形態では、保持容量５５を構成するために、第１基板１０には、複数の画素１００ａに跨って延在する容量線８ａが形成されており、容量線８ａには共通電位ＣＯＭが供給されている。容量線８ａは、走査線３ａおよびデータ線６ａの少なくとも一方と平面視で重なるように設けられている。図３には、容量線８ａが走査線３ａおよびデータ線６ａの双方と平面視で重なる態様が例示されている。容量線８ａは、走査線３ａと重ならずに、データ線６ａと平面視で重なるように構成されることもある。図示省略するが、容量線８ａは図１で説明した配線６ｇに電気的に接続される。

第１基板１０において、表示領域１０ａの外側には、図５等を参照して後述するセンサー回路１が構成されている。また、第１基板１０において、表示領域１０ａの外側には、センサー回路１等を構成する素子の電気特性を検査するための検査領域１７が設けられることもある。本形態において、センサー回路１は、温度検出用のセンサー回路である。

図３に示すように、第１基板１０の画素トランジスター３０や画素電極９ａ等の構成要素は、第１基板１０を多数取りできる大型基板１５０の状態で形成され、第２基板２０が貼り合わされた後、大型基板１５０は、スクライブ中心線１０ｅに沿って複数の第１基板１０に分割される。大型基板１５０には、第１基板１０を囲むように、スクライブ中心線１０ｅに沿って短絡線１０ｇが形成されており、複数の端子１０２は、抵抗素子Ｒを介して短絡線１０ｇに電気的に接続される。従って、製造工程における静電気によってトランジスター等の回路素子を損傷させることが抑制される。短絡線１０ｇは、導電性ポリシリコン膜、金属膜あるいは金属化合物膜等の導電膜からなる。例えば、短絡線１０ｇは、タングステンシリサイド（ＷＳｉ）と導電性ポリシリコン膜との積層膜からなる。なお、抵抗素子Ｒは、大型基板を分割する際に破壊される。抵抗素子Ｒは、１Ｍ～１０ＭΩ程度の抵抗値を有する導電性ポリシリコン等からなる。

１－３．画素１００ａの具体的構成
図４は、図１に示す電気光学装置１００の画素１００ａの構成例を模式的に示す断面図である。図４に示すように、第１基板１０には、金属シリサイド膜、金属膜あるいは金属化合物膜等の導電膜からなる下層側の遮光層２ａが形成されている。遮光層２ａは、走査線３ａに沿うように形成される。本形態において、遮光層２ａは、タングステンシリサイド等からなる。遮光層２ａの上層側には、シリコン酸化膜等からなる透光性の絶縁膜４１が形成されており、絶縁膜４１の表面側に、半導体層３１ａを備えた画素トランジスター３０が形成されている。遮光層２ａは、基板本体１０ｗの側から入射した戻り光等が画素トランジスター３０に入射することを抑制する。

画素トランジスター３０は、半導体層３１ａと、半導体層３１ａと交差する走査線３ａの一部からなるゲート電極３３ｇとを備えており、半導体層３１ａとゲート電極３３ｇとの間に、シリコン酸化膜等からなる透光性のゲート絶縁層３２を有している。ゲート電極３３ｇは、図３に示す短絡線１０ｇと同層に同時形成された導電膜である。より具体的には、ゲート電極３３ｇは、タングステンシリサイドと導電性ポリシリコンとの積層膜である。半導体層３１ａは、ポリシリコン膜等からなる。画素トランジスター３０は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を有している。より具体的には、画素トランジスター３０において、ソース領域３１ｓは、チャネル領域３１ｇから離隔する高濃度領域３１ｓ１と、チャネル領域３１ｇと高濃度領域３１ｓ１とに挟まれた低濃度領域３１ｓ２とを備え、ドレイン領域３１ｄは、チャネル領域３１ｇから離隔する高濃度領域３１ｄ１と、チャネル領域３１ｇと高濃度領域３１ｄ１とに挟まれた低濃度領域３１ｄ２とを備えている。なお、遮光層２ａを走査線３ａとし、ゲート電極３３ｇをゲート絶縁層３２および絶縁膜４１を貫通するコンタクトホール（図示せず）を介して遮光層２ａと電気的に接続することもある。

ゲート電極３３ｇの上層側には、シリコン酸化膜等からなる透光性の絶縁膜４２、４３、４４、４５、４６、４７が順に積層されており、絶縁膜４２、４３、４４、４５の間等を利用して、図３を参照して説明した保持容量５５が構成されている。本形態において、保持容量５５は、絶縁膜４２と絶縁膜４４との間に構成された第１保持容量５５１と、絶縁膜４３と絶縁膜４５との間に構成された第２保持容量５５２とを備え、第１保持容量５５１と第２保持容量５５２とは並列に電気的に接続されている。

より具体的には、絶縁膜４２と絶縁膜４３との層間には第１電極４ａが形成されている。絶縁膜４３は、第１電極４ａと平面視で重なる部分の一部が除去された開口部４３ａが形成されており、第１電極４ａの一部は開口部４３ａの底部で絶縁膜４３から露出している。絶縁膜４３と絶縁膜４４との層間には絶縁膜４８および第２電極５ａが順に積層されており、第１電極４ａと第２電極５ａは、開口部４３ａの底部で絶縁膜４８を介して平面視で重なっている。従って、第１電極４ａと第２電極５ａは、主に絶縁膜４８を誘電体膜とする第１保持容量５５１を構成している。絶縁膜４３は、第２電極５ａおよび絶縁膜４８をパターニングする際に第１電極４ａを保護する。従って、第１電極４ａと第２電極５ａとは、開口部４３ａの外側で絶縁膜４３、４８を介して重なっているのに対し、開口部４３ａの内側では絶縁膜４８のみを介して重なっている。開口部４３ａの外側で第１電極４ａと第２電極５ａとが重なっている部分は、第１保持容量５５１の静電容量に占める割合は小さい。

絶縁膜４３と絶縁膜４４との層間には第３電極５ｂが形成されている。本形態において、第２電極５ａと第３電極５ｂは同一の導電膜からなる。従って、本形態において、第２電極５ａと第３電極５ｂは同じ電極である。絶縁膜４４は、第３電極５ｂ（第２電極５ａ）と平面視で重なる部分の一部が除去された開口部４４ａが形成されており、第３電極５ｂの一部は開口部４４ａの底部で絶縁膜４４から露出している。絶縁膜４４と絶縁膜４５との層間には絶縁膜４９および第４電極７ａが順に積層されており、第３電極５ｂ（第２電極５ａ）と第４電極７ａは、開口部４４ａの底部で絶縁膜４９を介して平面視で重なっている。従って、第３電極５ｂ（第２電極５ａ）と第４電極７ａは、主に絶縁膜４９を誘電体膜とする第２保持容量５５２を構成している。絶縁膜４４は、第４電極７ａおよび絶縁膜４９をパターニングする際に第３電極５ｂ（第２電極５ａ）を保護する。従って、第３電極５ｂ（第２電極５ａ）と第４電極７ａとは、開口部４４ａの外側で絶縁膜４４、４９を介して重なっているのに対し、開口部４４ａの内側では絶縁膜４９のみを介して重なっている。開口部４４ａの外側で第３電極５ｂ（第２電極５ａ）と第４電極７ａとが重なっている部分は、第２保持容量５５２の静電容量に占める割合は小さい。

本形態において、第１電極４ａは、例えば、導電性ポリシリコン膜であり、絶縁膜４３は、例えば、シリコン酸化膜である。絶縁膜４８は、例えば、酸化シリコン、窒化シリコン、またはそれらの積層膜である。第２電極５ａおよび第３電極５ｂを構成する導電膜は、例えば、導電性ポリシリコン膜であり、絶縁膜４４は、例えば、シリコン酸化膜である。絶縁膜４９は、例えば、酸化シリコン、窒化シリコン、またはそれらの積層膜である。第４電極７ａは、例えば、タングステンシリサイドであり、画素電極９ａの側から画素トランジスター３０に光が入射することを抑制する遮光層としても機能も有する。

このように構成した第１保持容量５５１および第２保持容量５５２において、第２電極５ａ（第３電極５ｂ）を構成する導電膜は、ゲート絶縁層３２および絶縁膜４２、４３を貫通するコンタクトホール４３ｄを介して画素トランジスター３０のドレイン領域３１ｄに電気的に接続されている。また、絶縁膜４５と絶縁膜４６との層間に形成された中継電極６ｃは、絶縁膜４３、４４、４５を貫通するコンタクトホール４５ｃを介して第１電極４ａに電気的に接続するとともに、絶縁膜４５を貫通するコンタクトホール４５ｅを介して第４電極７ａに電気的に接続している。従って、第２電極５ａ（第３電極５ｂ）を構成する導電膜と、中継電極６ｃとの間には、第１保持容量５５１と第２保持容量５５２とが並列に電気的に接続された保持容量５５が構成されている。

絶縁膜４５と絶縁膜４６との層間にはデータ線６ａが形成されており、データ線６ａは、ゲート絶縁層３２および絶縁膜４２、４３、４４、４５を貫通するコンタクトホール４５ｓを介して画素トランジスター３０のソース領域３１ｓに電気的に接続されている。データ線６ａは、例えば、アルミニウムを主体とした低抵抗配線である。絶縁膜４５と絶縁膜４６との層間には中継電極６ｄが形成されており、中継電極６ｄは、絶縁膜４４、４５を貫通するコンタクトホール４５ｄを介して第２電極５ａ（第３電極５ｂ）を構成する導電膜に電気的に接続されている。データ線６ａおよび中継電極６ｃ、６ｄは、同層に同時形成された導電膜からなる。

絶縁膜４６と絶縁膜４７との層間には容量線８ａおよび中継電極８ｄが形成されている。容量線８ａは、絶縁膜４６を貫通するコンタクトホール４６ｃを介して中継電極６ｃに電気的に接続されている。中継電極８ｄは、絶縁膜４６を貫通するコンタクトホール４６ｄを介して中継電極６ｄに電気的に接続されている。絶縁膜４６の表面はＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理等によって平坦化されている。容量線８ａおよび中継電極８ｄは同層に同時形成された導電膜からなり、例えば、アルミニウムを主体とした導電膜である。

絶縁膜４７の上層には画素電極９ａが形成されている。画素電極９ａは、絶縁膜４７を貫通するコンタクトホール４７ｄを介して中継電極８ｄに電気的に接続されている。従って、画素電極９ａは、第２電極５ａ（第３電極５ｂ）を構成する導電膜に電気的に接続し、さらに、画素トランジスター３０のドレイン領域３１ｄに電気的に接続している。

１．４－センサー回路１の構成
図５は、図１に示す電気光学装置１００のセンサー回路１の説明図である。なお、図５には、後述する共通電位ＣＯＭ配線との容量Ｃｄ、Ｃｅ、Ｃｄも表されている。

図３に示すように、本形態の電気光学装置１００において、第１基板１０には、表示領域１０ａの外側にセンサー回路１が設けられている。センサー回路１は、温度検出用のセンサー素子１１と、センサー素子１１をサージ電流から保護するための静電保護回路１２とを備えている。第１基板１０において、センサー素子１１は表示領域１０ａの近傍に配置され、静電保護回路１２は、センサー素子１１と第１基板１０において端子１０２が配列された端部との間に設けられている。

図５に示すように、センサー素子１１は、例えば、直列に接続された複数のダイオード素子Ｄを備えている。例えば、５個のダイオード素子Ｄを直列に電気的に接続すれば、順方向の電圧ＶＦの温度に対する感度を約－１０ｍＶ／℃にすることができる。図５では説明の容易化のために、３つのダイオード素子Ｄ１～Ｄ３が直列に電気的に接続された形態を例示してある。センサー素子１１のダイオード素子Ｄ１のアノード１１ａには、アノード端子１０２ａから延在するアノード配線Ｌａが電気的に接続されている。センサー素子１１のダイオード素子Ｄ３のカソード１１ｃには、カソード端子１０２ｃから延在するカソード配線Ｌｃが電気的に接続されている。

電気光学装置１００を電子機器に搭載した状態で、第１基板１０に接続されたフレキシブル配線基板（図示せず）を介して温度検出用駆動回路１５からアノード端子１０２ａおよびカソード端子１０２ｃを介してセンサー回路１のセンサー素子１１に１００ｎＡ～数μＡ程度の微小な順方向の駆動電流ＩＦを供給する。温度検出用駆動回路１５は、定電流回路１５１を有する。また、温度検出用駆動回路１５では、定電流回路１５１とグランドとの間に安定化容量１５２を付加し、センサー回路１の出力電圧を安定させることもある。なお、特に記載がなければセンサー回路１の出力電圧はセンサー素子１１の順方向の電圧ＶＦと同義として説明する。

ここで、ダイオード素子Ｄからなるセンサー素子１１の順方向の電圧ＶＦは、温度に対する線形特性を有している。従って、センサー素子１１に１００ｎＡ～数μＡ程度の順方向の駆動電流ＩＦを供給した際のアノード端子１０２ａとカソード端子１０２ｃとの間の電圧ＶＦを検出すれば、液晶パネル１００ｐの表示領域１０ａの温度を検出することができる。より具体的には、電気光学装置１００を後述する投射型表示装置のライトバルブ等として使用した際の仕様温度域において、電圧ＶＦは、温度に対する良い線形特性を有しているので、予め校正しておけば、液晶パネル１００ｐの温度を検出することができる。その際、センサー素子１１は、表示領域１０ａの近傍に配置されているため、センサー素子１１は、表示領域１０ａの温度を適正に検出することができる。それ故、センサー回路１の温度検出に基づいて、画像信号の補正等を行えば、表示領域１０ａの温度に対応した適正な条件で電気光学装置１００を駆動することができるので、品位の高い画像を表示することができる。

本形態において、静電保護回路１２は、アノード配線Ｌａとカソード配線Ｌｃとの間に接続されたトランジスターＴｒを備えており、トランジスターＴｒは、センサー素子１１に並列に電気的に接続されている。トランジスターＴｒの一方のソース・ドレイン領域３１ｉは、カソード配線Ｌｃのうち、カソード端子１０２ｃとセンサー素子１１のダイオード素子Ｄ３のカソード１１ｃとの間に接続され、トランジスターＴｒの他方のソース・ドレイン領域３１ｊは、アノード配線Ｌａのうち、アノード端子１０２ａとセンサー素子１１のダイオード素子Ｄ１のアノード１１ａとの間に接続されている。本形態において、トランジスターＴｒは、画素トランジスター３０と同様、Ｎチャネル型薄膜トランジスターからなる。

静電保護回路１２は、直列に接続された第１容量素子Ｃ１と第２容量素子Ｃ２とがアノード配線Ｌａとカソード配線Ｌｃとの間に接続されている。より具体的には、カソード配線Ｌｃに第１容量素子Ｃ１の一端が電気的に接続され、アノード配線Ｌａに第２容量素子Ｃ２の一端が電気的に接続され、第１容量素子Ｃ１の他端と第２容量素子Ｃ２の他端同士が電気的に接続されている。従って、第１容量素子Ｃ１と第２容量素子Ｃ２は、アノード配線Ｌａとカソード配線Ｌｃ間に直列に電気的に接続されている。

また、アノード端子１０２ａからアノード配線Ｌａと第２容量素子Ｃ２との接続位置との間には第１抵抗素子Ｒ１が挿入され、カソード端子１０２ｃからカソード配線Ｌｃと第１容量素子Ｃ１との接続位置との間には第２抵抗素子Ｒ２が挿入されている。また、第１容量素子Ｃ１と第２容量素子Ｃ２との接続ノードＣｎは、トランジスターＴｒのゲートに電気的に接続されている。

静電保護回路１２は、第１容量素子Ｃ１に並列に電気的に接続された抵抗素子Ｒ３を有する。より具体的には、トランジスターＴｒのゲート電極３３ｔから延在するゲート配線Ｌｇは、第１容量素子Ｃ１と第２容量素子Ｃ２との接続ノードＣｎに電気的に接続し、抵抗素子Ｒ３を介してカソード配線Ｌｃに電気的に接続している。トランジスターＴｒは放電経路として機能する。トランジスターＴｒのゲート電極３３ｔは、抵抗素子Ｒ３を介してカソード配線Ｌｃと接続されているため、静的状態ではゲート電極３３ｔとカソード配線Ｌｃとは同電位である。従って、トランジスターＴｒはオフであるから、センサー素子１１によって温度を検出する際、アノード配線Ｌａに供給した駆動電流ＩＦは、トランジスターＴｒには流れず、センサー素子１１に流れる。

このように、静電保護回路１２は、センサー素子１１に並列に電気的に接続されたトランジスターＴｒと、トランジスターＴｒに電気的に接続された第１容量素子Ｃ１と、第１容量素子Ｃ１に並列に電気的に接続された抵抗素子Ｒ３とを有する。また、静電保護回路１２は、第１容量素子Ｃ１と直列に電気的に接続された第２容量素子Ｃ２を備える。それ故、例えば、アノード端子１０２ａから静電気によるサージ電流が侵入した際、静電保護回路１２は、センサー素子１１を静電気から保護する。

より具体的には、静電保護回路１２において、静的状態ではトランジスターＴｒのゲート・ソース間電圧は０Ｖであり、トランジスターＴｒはオフである。ここで、アノード端子１０２ａから静電気によるサージ電流が侵入すると、第１抵抗素子Ｒ１によって電圧変動が抑制されながら、第１容量素子Ｃ１と第２容量素子Ｃ２との接続ノードＣｎの電位であるトランジスターＴｒのゲート電極３３ｔの電位が上昇する。このため、トランジスターＴｒがオン状態となるので、サージ電流は、トランジスターＴｒおよびカソード配線Ｌｃを介してカソード端子１０２ｃに流れる。その際、第１抵抗素子Ｒ１は、アノード端子１０２ａから侵入するサージ電流を緩和し、第２抵抗素子Ｒ２は、カソード端子１０２ｃから侵入するサージ電流を緩和する。また、トランジスターＴｒがオンとなる期間は、第１容量素子Ｃ１、第２容量素子Ｃ２、抵抗素子Ｒ３、およびトランジスターＴｒのゲート容量等で決まる。放電後は、トランジスターＴｒのゲート電極３３ｔの電位が抵抗素子Ｒ３によってオフ電位に復帰する。よって、センサー素子１１に流れるサージ電流は、静電保護回路１２によって抑制されるので、センサー素子１１を保護することができる。

１－５．センサー素子１１周辺の配線等
図６は、図５に示すセンサー素子１１周辺の平面構成を模式的に示す平面図である。図６では、容量線８ａの下層側のレイアウト等が分かりやすいように、容量線８ａの一部を除去し、除去した部分については破線で示してある。また、図６には、見切り２９の外縁２９ａも示してある。図７は、図６に示すセンサー素子１１等の断面を模式的に示す断面図である。図７は、図６のＡ－Ａ′断面に相当する。但し、図７には、コンタクトホール４５ｍを通る位置の断面も示してある。なお、走査線駆動回路１０４に供給される駆動信号は、クロック信号、走査方向指定信号、スタートパルス信号、出力制御信号ＥＮＢＹ等が含まれるが、図６では、出力制御信号ＥＮＢＹがセンサー素子１１となるダイオード素子Ｄ１～Ｄ３近傍に配線されている状況を示してある。出力制御信号ＥＮＢＹは、基本的には論理「Ｌ」「Ｈ」が周期的に、あるいは適時、外部の上位回路からの制御によって切り替わる２値化論理信号である。典型的には出力制御信号ＥＮＢＹの論理に応じて、走査線３ａのいずれかが選択される。

本形態においては、図６および図７に示すように、第１基板１０において、表示領域１０ａに対して第２方向Ｙの一方側で隣り合う位置には、データ線駆動回路１０１を構成するサンプル・ホールド回路１０１ａが設けられており、サンプル・ホールド回路１０１ａからはデータ線６ａが第２方向Ｙの他方側に延在している。サンプル・ホールド回路１０１ａは、例えば、デマルチプレクサを構成するＮ型トランジスターである。ひとつのデマルチプレクサは、例えば、８個のサンプル・ホールド回路１０１ａを備える。従って、ＦＨＤ規格であれば１９２０／８＝２４０であるから、２４０個のデマルチプレクサを備える。外部回路から端子１０２および画像信号線を経由した画像信号は、制御信号線（図示せず）によってオン・オフを制御されるサンプル・ホールド回路１０１ａのトランジスター３０ｅ、３０ｆによって各データ線６ａに時分割的に供給される。

第１基板１０において、表示領域１０ａの第３辺１０ａ３と第４辺１０ａ４に沿って、走査線駆動回路１０４のインバータ回路１０４ａが設けられており、インバータ回路１０４ａからは走査線３ａが第１方向Ｘに沿って延在している。インバータ回路１０４ａは、Ｎ型トランジスター３０ｎとＰ型トランジスター３０ｐとを備えている。Ｎ型トランジスター３０ｎは、ゲート電極３３ｎを備え、ＬＤＤ構造を有している。より具体的には、Ｎ型トランジスター３０ｎにおいて、電極６ｂが電気的に接続する一方のソース・ドレイン領域３１ｊは、チャネル領域３１ｋから離隔する高濃度領域３１ｊ１と、チャネル領域３１ｋと高濃度領域３１ｊ１とに挟まれた低濃度領域３１ｊ２とを備え、配線６ｓが電気的に接続する他方のソース・ドレイン領域３１ｉは、チャネル領域３１ｋから離隔する高濃度領域３１ｉ１と、チャネル領域３１ｋと高濃度領域３１ｉ１とに挟まれた低濃度領域３１ｉ２とを備えている。Ｎ型トランジスター３０ｎのドレインとＰ型トランジスター３０ｐのドレインは電極６ｂによって電気的に接続され、図示を省略したコンタクト構造によって走査線３ａに電気的に接続される。

第１基板１０において、走査線駆動回路１０４が設けられた領域に向けて、図３に示す端子１０２の一部である端子１０２ｇ、１０２ｒ、１０２ｔ、１０２ｓから、共通電位ＣＯＭを供給する配線６ｇと、出力制御信号ＥＮＢＹを供給する配線６ｒと、定電位ＶＤＤＹを供給する配線６ｔと、定電位ＶＳＳＹを供給する配線６ｓとが延在している。例えば、定電位ＶＳＳＹはＧＮＤであり、定電位ＶＤＤＹは１５．５Ｖである。配線６ｇ、６ｒ、６ｔ、６ｓは、例えば、データ線６ａと同層に同時形成される。出力制御信号ＥＮＢＹは、例えば、１水平期間に１回、論理が選択状態となる交流信号である。あるいは複数の水平期間に１回論理が選択状態となる交流信号となることもある。その電圧振幅は、例えば、１５．５Ｖである。

配線６ｇには、共通電位ＣＯＭが供給され、図１に示したように、概ね表示領域１０ａを囲むように配線される。そして、表示領域１０ａの容量線８ａと電気的に接続するために、配線６ｇには、コンタクトホール４６ｎを介して容量線８ａが電気的に接続している。容量線８ａは、平面視においてセンサー素子１１と走査線駆動回路１０４との間を第１方向Ｘに沿って延在した後、表示領域１０ａに向けて延在し、表示領域１０ａではデータ線６ａと平面視で重なるように第２方向Ｙに沿って延在している。従って、データ線６ａと容量線８ａとの間には大きな寄生容量が存在する。

容量線８ａには、コンタクトホール４５ｍを介して配線６ｍが電気的に接続している、配線６ｍは、平面視においてセンサー素子１１と走査線駆動回路１０４との間を容量線８ａと重なるように第１方向Ｘに沿って延在した後、走査線駆動回路１０４と表示領域１０ａとの間に向けて第２方向Ｙに沿って延在している。

配線６ｓは、走査線駆動回路１０４に向けて第２方向Ｙに沿って延在した後、配線６ｍと走査線駆動回路１０４との間を第１方向Ｘに沿って延在し、さらに、走査線駆動回路１０４に向けて第２方向Ｙに沿って延在している。従って、平面視において、センサー素子１１と走査線駆動回路１０４との間には、容量線８ａと配線６ｍとが平面視で重なるように第１方向Ｘに延在し、配線６ｍとセンサー素子１１との間では配線６ｓが第１方向Ｘに延在している。配線６ｓは、走査線駆動回路１０４に対する定電位ＶＳＳＹの供給網の一部である。

配線６ｔは、平面視において走査線駆動回路１０４に向けて第２方向Ｙに沿って延在している。配線６ｔは、走査線駆動回路１０４に対する定電位ＶＤＤＹの供給網の一部である。配線６ｒは、平面視において走査線駆動回路１０４に向けて第２方向Ｙに沿って延在している。配線６ｒは、走査線駆動回路１０４に対する出力制御信号ＥＮＢＹの供給網の一部である。ここで、インバータの入力線、即ちＮ型トランジスター３０ｎのゲート電極３３ｎのノードには走査線駆動回路１０４の上位回路の出力線が電気的に接続される。上位回路とは、例えば、出力制御信号ＥＮＢＹと、走査線駆動回路１０４を構成するシフトレジスタの出力信号の論理積回路等である。かかる構成によれば、シフトレジスタによる選択信号波形を整形することができるので、表示を適正化することができる。

なお、共通電位ＣＯＭは、共通電極２１に電気的に接続される系統と、保持容量５５に電気的に接続する系統を共通としたが、独立した系統として供給される場合もある。また、共通電位ＣＯＭが供給される配線は、他の信号配線と交差するため、絶縁膜４６より下層側の第１配線から絶縁膜４６より上層側の第２配線へ乗り換えすることがある。また、共通電位ＣＯＭが供給される配線は、低抵抗配線にするために第１配線と第２配線の両方を用いて配線されることがある。また、表示領域１０ａを囲むように、共通電位ＣＯＭが供給される配線が配置されることもある。

１－６．センサー素子１１の構成
図６および図７に示すように、センサー素子１１を構成するにあたっては互いに島状に分離した複数の半導体層３１ｈを設け、複数の半導体層３１ｈの各々を用いてダイオード素子Ｄを構成する。より具体的には、複数の半導体層３１ｈの各々にはＮ型領域およびＰ型領域が設けられている。本形態において、Ｎ型領域は、高濃度のＮ型領域３１ｎ１と低濃度のＮ型領域３１ｎ２とを備え、Ｐ型領域は、高濃度のＰ型領域３１ｐ１と低濃度のＰ型領域３１ｐ２とを備えており、低濃度のＮ型領域３１ｎ２と低濃度のＰ型領域３１ｐ２とがＰＮ接合面を構成している。なお、ダイオード素子Ｄは、高濃度のＰ型領域、低濃度のＮ型領域、および高濃度のＮ型領域によっても構成可能である。いずれの場合も、ダイオード素子Ｄであるか否かはその電気特性を測定することで判別できる。

絶縁膜４５の上層には複数の電極６ｅ１、６ｅ２が形成されており、複数の電極６ｅ１、６ｅ２は各々、ゲート絶縁層３２および絶縁膜４２、４３、４４、４５を貫通するコンタクトホール４５ｐ、４５ｎを介して半導体層３１ｈの高濃度Ｐ型領域、および隣りの半導体層３１ｈの高濃度Ｎ型領域に電気的に接続されている。従って、電極６ｅ１はダイオード素子Ｄ１とダイオード素子Ｄ２とを電気的に接続する中継部Ｐ１を構成し、電極６ｅ２はダイオード素子Ｄ２とダイオード素子Ｄ３とを電気的に接続する中継部Ｐ２を構成している。言うまでもなく、各中継部と電気的に接続されたダイオード素子Ｄの一方の極は同一のノードを構成する。なお、中継部Ｐ１や中継部Ｐ２については単に中継部として説明することがある。これに対して、ダイオード素子Ｄ１の半導体層３１ｈの高濃度Ｐ型領域には、コンタクトホール４５ｐを介してアノード配線Ｌａが電気的に接続され、ダイオード素子Ｄ３の半導体層３１ｈの高濃度Ｎ型領域には、コンタクトホール４５ｎを介してカソード配線Ｌｃが電気的に接続されている。

半導体層３１ｈは、図４に示す半導体層３１ａと同層に同時形成されるため、厚さ等は半導体層３１ａと等しい。Ｎ型領域およびＰ型領域は、図３に示す走査線駆動回路等を構成する駆動用トランジスター、および図４に示す画素トランジスターの製造工程を利用して形成される。電極６ｅ１、６ｅ２は、データ線６ａと同層に同時形成される。

なお、図示を省略するが、静電保護回路１２のトランジスターＴｒ、第１容量素子Ｃ１、第２容量素子Ｃ２、第１抵抗素子Ｒ１、第２抵抗素子Ｒ２、および抵抗素子Ｒ３は、図４に示す各層を用いて形成される。例えば、第１抵抗素子Ｒ１、第２抵抗素子Ｒ２、および抵抗素子Ｒ３は、導電性ポリシリコン膜によって構成される。例えば、第１抵抗素子Ｒ１、第２抵抗素子Ｒ２は図４のゲート電極３３ｇと同層に同時形成する。例えば、抵抗素子Ｒ３は半導体層３１ａと同層に同時形成する。第１抵抗素子Ｒ１、第２抵抗素子Ｒ２、および抵抗素子Ｒ３は、導電性ポリシリコン膜に限らず、タングステンシリサイドやアルミニウム等の金属材料によって構成してもよい。トランジスターＴｒは、画素トランジスター３０と同層に同時形成される。第１容量素子Ｃ１および第２容量素子Ｃ２は保持容量５５と同層に同時形成される。

１－７．遮光層２ａ等の構成
第１基板１０において、表示領域１０ａの外側にも、表示領域１０ａと同様、基板本体１０ｗと絶縁膜４１との間に遮光層２ａが設けられている。遮光層２ａは、タングステンシリサイド等からなり、基板本体１０ｗと熱膨張係数が大きく異なる。従って、遮光層２ａを大面積をもってパターニングすると、遮光層２ａに強い応力が発生しやすい。かかる応力は、遮光層２ａにクラックを発生させる原因となる。それ故、本形態において、遮光層２ａは複数の領域に分割して配置されている。例えば、図６のＡ－Ａ′線に沿って、遮光層２ａは、遮光層２ａ１１、２ａ１２、…２ａ１６として分割して配置され、遮光層２ａ１１、２ａ１２、…２ａ１６の間には、スリットｓ１１、ｓ１２、…ｓ１５が設けられている。スリットｓ１１、ｓ１２、…ｓ１５の幅は、例えば、１μｍである。遮光層２ａ１１、２ａ１２、…２ａ１６は電気的にフローティングである。

ここで、第１遮光層２ａ１５は、基板本体１０ｗと半導体層３１ｈとの間に配置され、半導体層３１ｈと平面視で重なっている。また、第２遮光層２ａ１４は、基板本体１０ｗと半導体層３１ｈとの間に配置され、配線６ｍと平面視で重なっている。本形態において、第１遮光層２ａ１５と第２遮光層２ａ１４とは平面視で離隔している。本形態において、第１遮光層２ａ１５と第２遮光層２ａ１４とは、同一の層において絶縁膜４１を介して配置されている。

１－６．検査領域１７の構成
図８は、図３に示す検査領域１７の説明図である。図８に示すように、図３に示す検査領域１７には、図５に示すセンサー回路１を構成するセンサー素子１１のダイオード素子Ｄと同層に同時形成された検査用素子ＴＤ４、ＴＤ５、ＴＤ６、ＴＤ７と、トランジスターＴｒと同層に同時形成された検査用素子Ｔｒ０と、抵抗素子Ｒ３と同層に同時形成された検査用素子Ｒ０と、第１容量素子Ｃ１、および第２容量素子Ｃ２の各々と同層に同時形成された検査用素子Ｃ１０、Ｃ２０と、これらの検査用素子に電気的に接続された複数の検査端子Ｔ１～Ｔ１１とが設けられている。また、コンタクトホールＣＮＴを介して導電層９ｓに電気的に接続された検査端子Ｔ１２、Ｔ１３が設けられている。導電層９ｓは、遮光層２ａ、半導体層３１ａ（３１ｈ）、ゲート電極３３ｇ、第１電極４ａ、第２電極５ａ（第３電極５ｂ）、第４電極７ａ、データ線６ａ、容量線８ａ、画素電極９ａ等である。抵抗素子の検査用素子Ｒ０は、例えば、抵抗素子Ｒ３の平面形状に対応して屈曲した平面形状で形成されている。抵抗素子の検査用素子Ｒ０は、第１抵抗素子Ｒ１や第２抵抗素子Ｒ２と同層に同時形成されたものであってもよい。ここで、検査用素子ＴＤ４、ＴＤ５、ＴＤ６、ＴＤ７にはセンサー素子１１のダイオード素子Ｄと同様に遮光層２ａを備える。この構成の効果の詳細は後述する。

かかる検査領域１７によれば、検査端子Ｔ１、Ｔ２、Ｔ３、Ｔ４を利用して、センサー素子１１に対応する検査用素子ＴＤ４、ＴＤ５、ＴＤ６、ＴＤ７の電気特性を検査できる。検査端子Ｔ５、Ｔ６、Ｔ８を利用すれば、トランジスターＴｒに対応する検査用素子Ｔｒ０の電気特性を検査できる。検査端子Ｔ７、Ｔ８を利用すれば、抵抗素子Ｒ３に対応する検査用素子Ｒ０の電気特性を検査できる。検査端子Ｔ９、Ｔ１０、Ｔ１１を利用すれば、第１容量素子Ｃ１および第２容量素子Ｃ２に対応する検査用素子Ｃ１０、Ｃ２０の電気特性を検査できる。検査端子Ｔ１２、Ｔ１３を利用すれば、各導電膜に対する電気的な接続を検査できる。

ここで、検査端子Ｔ１～Ｔ１３は、図３に示す実装用の端子１０２より端子幅や端子長を大きくしやすい。このため、検査プローブを検査端子Ｔ１～Ｔ１３に当接することが容易である。また、検査端子Ｔ１～Ｔ１３は、抵抗素子Ｒを介して短絡線１０ｇに電気的に接続されていない。従って、抵抗素子Ｒを流れる短絡電流の影響を受けずに、大型基板１５０の状態でセンサー回路１を構成する各回路素子の電気的特性を評価することができる。

大型基板１５０の状態では、センサー回路１のアノード端子１０２ａとカソード端子１０２ｃとが抵抗素子Ｒと短絡線１０ｇを介した短絡経路を持っている。従って、アノード端子１０２ａとカソード端子１０２ｃ間に電圧を印可して電流を観測するだけでは、異常特性を観測した場合に、原因がどこにあるのかを速やかに判断し難い。しかるに、検査領域１７があれば、異常部がどこにあるのかを速やかに推定することができる。

また、検査領域１７をセンサー素子１１や静電保護回路１２が配置された電気光学装置１００の隅部に対応する辺に沿って配置する。このように構成すると、検査領域１７と、センサー素子１１や静電保護回路１２にある同一の回路素子は、同一露光範囲による加工物となり、かつ互いに近接して配置されることになる。その結果、検査領域１７と、センサー素子１１や静電保護回路１２にある同一の回路素子は、その電気特性を近しくできる。詳細は後述するが、検査領域１７とセンサー素子１１が近接して配置されると、製造工程における検査領域１７とセンサー素子１１の熱履歴は近しいものが期待できる。熱履歴が近しければ、遮光層２ａに起因する応力がダイオード素子Ｄに与える作用は近しくなる。従って、検査領域１７の回路素子の測定値から、各回路素子の形成に関する異常を検知し、センサー回路１の性能を推定または管理することができる。

また、検査領域１７では、測定対象となる回路素子以外での短絡電流が発生しないので、電気的特性評価が容易である。また、複数個の電気的に直列接続されたダイオード素子ＴＤ４、ＴＤ５、ＴＤ６を評価すると、ダイオード素子ＴＤ４、ＴＤ５、ＴＤ６の平均的な電気的特性が見えてしまうので、単独のダイオード素子としての電気的特性のばらつきの評価が適切にできない場合がある。しかるに、本形態においては、単独の検査用素子ＴＤ７が設けられているため、ダイオード素子ＴＤ７単体の電気的特性の評価によって、単独のダイオード素子としての電気的特性のばらつきを詳細に把握できる。

さらに、検査用素子ＴＤ４、ＴＤ５、ＴＤ６、ＴＤ７の下層側には遮光層２ａが設けられている。このため、検査用素子ＴＤ４、ＴＤ５、ＴＤ６、ＴＤ７は、センサー素子１１のダイオード素子Ｄと近しい順方向電圧の温度特性を有するようにできる。詳細は後述するが、検査領域１７とセンサー素子１１が近接して配置されると、製造工程における検査領域１７とセンサー素子１１の熱履歴は近しいものが期待できる。熱履歴が近しければ、遮光層２ａに起因する応力がダイオード素子Ｄに与える作用は近しくなる。

１－７．実施形態１の作用効果
本形態の電気光学装置１００では、図５および図６を参照して説明したように、半導体層３１ｈと平面視で重なる第１遮光層２ａ１５と、配線６ｍと平面視で重なる第２遮光層２ａ１４とはスリットｓ１４を介して離隔しており、第１遮光層２ａ１５と第２遮光層２ａ１４との間に容量Ｃｃが存在する。また、第１遮光層２ａ１５と半導体層３１ｈとの間に容量Ｃｂが存在する。つまり、中継部Ｐ１と第１遮光層２ａ１５との間に容量Ｃｂが存在する。第２遮光層２ａ１４と配線６ｍとの間に容量Ｃａが存在する。従って、配線６ｍと半導体層３１ｈ間には、容量Ｃａ、Ｃｂ、Ｃｃが電気的に直列接続されてなる結合容量が存在する。

ここで、容量Ｃｂは第１遮光層２ａ１５と半導体層３１ｈとによる平行平板的な容量であり、容量Ｃａは第２遮光層２ａ１４と配線６ｍとによる平行平板的な容量を形成する。従って、容量ＣｂとＣａは比較的大きなものとなる。一方で、容量Ｃｃは第１遮光層２ａ１５と第２遮光層２ａ１４のパターン端面間で形成される容量であり、極めて小さなものにできる。つまり、容量値についての関係はＣｃ＜＜Ｃａ、Ｃｂである。このため、中継部Ｐ１（またはＰ２）と配線６ｍとの間の容量Ｃｄ（図５参照）を極めて小さくできる。

また、第１遮光層２ａ１５と第２遮光層２ａ１４との間の距離は約１μｍであるのに対し、第１遮光層２ａ１５と半導体層３１ｈとの間の距離（絶縁膜４１の厚さ）は約０．４μｍである。従って、第１遮光層２ａ１５に関する電気力線は、ほとんどが半導体層３１ｈに延び、第２遮光層２ａ１４へ延びる電気力線を減じるから容量Ｃｃを小さくする。それ故、スリットｓ１４の幅を他のスリット幅よりも大きくすることが効果的である。例えば、標準的な遮光層２ａのスリット幅を１μｍとすれば、スリットｓ１４の幅を２μｍにすることが好ましい。スリット幅を２μｍ以下とすれば、投影パターンに視認されることはほとんどない。

これに対して、図９および図１０に示す比較例では、ダイオード素子Ｄ等の下層側に、スリットｓ１、ｓ２、…ｓ５を介して離隔する遮光層２ａ１、２ａ２、…２ａ６が設けられており、遮光層２ａ４が半導体層３１ｈおよび配線６ｍの双方と平面視で重なっている。ここで遮光層２ａ１、２ａ２、…２ａ６は電気的にフローティングである。このため、中継部Ｐ１と配線６ｍとの結合容量、すなわち容量Ｃａと容量Ｃｂの直列接続で構成される容量Ｃｄ（図５参照）が無視できない大きさとなる。

また、ダイオード素子Ｄ２とダイオード素子Ｄ３とを直列に電気的に接続する中継部Ｐ２と平面視で重なる遮光層２ａ５は、出力制御信号ＥＮＢＹが供給されている配線６ｒと平面視で重なっている。このため、中継部Ｐ２と配線６ｒとの間の結合容量が無視できない大きさとなる。なお、図１０では、遮光層２ａ５と半導体層３１ｈ（中継部Ｐ２）との容量記号は図示省略している。

このように、比較例では、共通電位ＣＯＭが印加される配線６ｍとダイオード素子Ｄの中継部Ｐ１との間には比較的大きな容量Ｃｄ（図５参照）が存在する。また、出力制御信号ＥＮＢＹが供給されている配線６ｒとダイオード素子Ｄの中継部Ｐ２との間には比較的大きな容量Ｃｄ（図５参照）が存在する。これに対して、実施形態１では、小さな容量Ｃｄ（図５参照）にできる。それ故、以下に詳述するように、比較例では、容量Ｃｄがセンサー回路１の出力電圧ＶＦを大きく変動させるが、このような変動は、実施形態１では抑制できる。

なお、実施形態１および比較例の双方において、共通電位ＣＯＭが供給される配線は、低抵抗配線とするためにその配線幅を大きくすることが多用される。従って、共通電位ＣＯＭが供給されている配線とアノード配線Ｌａとの間には、配線交差による容量Ｃｅが存在し得る。同様に、共通電位ＣＯＭが供給されている配線とカソード配線Ｌｃとの間には、配線交差による容量Ｃｆが存在し得る。アノード配線Ｌａとカソード配線Ｌｃとは近しい場所に配置されるから、容量Ｃｅと容量Ｃｆについて近しい容量値を仮定することには妥当性がある。後述するように、このような容量Ｃｅ、Ｃｆが与えるセンサー回路１の出力電圧ＶＦへの影響は極めて小さい。

以下、配線６ｍの電位変化がセンサー回路１の出力電圧ＶＦに及ぼす影響を説明する。配線６ｍには共通電位ＣＯＭが印加されているが、本形態の電気光学装置１００においてプリチャージを行うと、プリチャージに伴うデータ線６ａの電位変化が、容量線８ａとデータ線６ａとの間の寄生容量を介して容量線８ａの電位に影響を及ぼす。その結果、容量線８ａと配線６ｍでは、プリチャージの際に共通電位ＣＯＭに大きなスパイクノイズが発生し得る。

より具体的には、データ線６ａと容量線８ａとの間には比較的大きな寄生容量がある。かかる寄生容量は、データ線６ａへ画像信号に対応した電圧を保持する機能を有し、必須要素である。一方、電気光学装置１００の駆動としては、表示品質の改善のためにデータ線６ａに画像信号電圧を書き込む前に予備書き込みが行われる。これを一般的にはプリチャージという。プリチャージによって、画像信号電圧の書き込みを補助し、あるいは中間調背景に白ウインドウ表示をした際に、白ウインドウの上部や下部が周辺とは異なった階調に視認されるクロストークを軽減させることができる。プリチャージ電圧は、例えば、画像信号の電圧範囲の最低電圧付近に設定されることが多い。例えば、ノーマリブラックモードの電気光学装置１００で、共通電位ＣＯＭを固定電位の７Ｖに設定し、負極性表示における画像信号電圧を２Ｖ（白）～７Ｖ（黒）、正極性表示における画像信号電圧を７Ｖ（黒）～１２Ｖ（白）とし、プリチャージ電圧を２Ｖ～４Ｖ程度とする。実際には、サンプル・ホールド回路１０１ａのトランジスター３０ｅ、３０ｆと画素トランジスター３０とにおけるプッシュダウン電圧を考慮して共通電位ＣＯＭの調整が行われるが、実施例の説明上は無視しても支障はない。

プリチャージは、１水平期間Ｈの冒頭に全データ線６ａに対して一斉に実施することが一般的である。従って、プリチャージ時には、例えば、データ線６ａの電位は一斉に２Ｖ近辺に遷移する。従って、配線６ｍの電位には７Ｖの電位から低電位側へ向かうスパイクノイズが立つことになる。本発明の発明者は、外部回路を用いた観測から、スパイクノイズの大きさとして図１１に示すΔＶ＝―１．５Ｖを想定した。さらに、電気光学装置１００の駆動条件の概算から、水平期間Ｈを３μｓの期間ｔ１とし、１００ｎｓの期間ｔ２での電位低下、および３００ｎｓの期間ｔ３での電位上昇を伴うスパイクノイズとしてモデル化した。実際には画像信号書き込みによるノイズも生起するが、プリチャージに比べれば程度が小さいのでモデルでは省略した。なおｔ１、ｔ２，ｔ３やΔＶは電気光学装置１００の画素数や駆動条件によって変わるものである。

近年は高精細化により表示領域１０ａのデータ線６ａの数は増加し、このスパイクノイズは抑えきれないものになっている。表示領域１０ａの近傍の配線６ｍのスパイクノイズの実測は困難であるが、数Ｖに達する場合があり得ることが推定された。しかも、スパイクノイズの大きさはプリチャージを行う前にデータ線６ａに印加されていた画像信号の電圧に依存するので、表示する画像によって変化する。

本発明の発明者が検討したところ、直列接続されたダイオード素子Ｄの中継部に、上記モデル化したスパイクノイズが容量Ｃｄを介して作用すると、センサー回路１の出力電圧ＶＦが低下する問題があることが判った。

具体的には、ダイオード素子Ｄを６個直列としたモデルを検討した。つまり、図５に示したセンサー回路１において、センサー素子１１は６個のダイオード素子Ｄ（Ｄ１～Ｄ６）で構成されたモデルを検討した。従って、各ダイオード素子Ｄの中継部は５個ある。各々の中継部は、共通電位ＣＯＭが供給されている配線と容量Ｃｄを持つとした。

検討モデルを用いた計算では、時刻０ｓから０．１ｓまではプリチャージに伴うスパイクノイズがない状態とし、時刻０．１ｓ以降でプリチャージに伴うスパイクノイズを発生させた。安定化容量１５２は、実際には０．１μＦ程度を設けるが、プリチャージの影響を早期に算出できるように、計算では１００ｐＦとした。従って、出力電圧ＶＦの応答に関する時定数は計算結果と実回路とでは異なる。例えば、安定化容量１５２を０．１μＦとすれば、後述する出力電圧ＶＦの低下が飽和までの時刻は長くなる。なお計算では室温を想定した。

計算の結果、出力電圧ＶＦはプリチャージ開始後に漸次低下し、やがて飽和する挙動を示した。図１２に示す出力電圧ＶＦは、プリチャージ開始後の時刻０．１９ｓ～０．２ｓにおける出力電圧ＶＦの平均値である。この時に、出力電圧ＶＦの低下は飽和している。なお出力電圧ＶＦの低下が飽和した後において、出力電圧ＶＦはスパイクノイズと同期して数ｍＶ～数１０ｍＶ単位で変動している電圧であった。従って、出力電圧ＶＦは水平期間よりも充分長い期間の平均電圧としている。

中継部の容量Ｃｄと駆動電流ＩＦを変えて検討した結果、図１２に示す結果を得た。図１２は、中継部の容量Ｃｄと出力電圧ＶＦとの関係を示してあり、駆動電流ＩＦを１００ｎＡ、２００ｎＡ、４００ｎＡ、８００ｎＡとした場合における結果を各々、実線Ｌ１００、Ｌ２００、Ｌ４００、Ｌ８００で示してある。

その結果、アノード配線Ｌａまたはカソード配線Ｌｃと配線６ｍとの間に結合容量（容量Ｃｅ、Ｃｆ）が０．５ｐＦあってもほとんど問題にはならないが、中継部に、わずか０．０３ｐＦの容量Ｃｄが存在すると、センサー回路１の出力電圧ＶＦの低下が１００ｍＶを超えてしまう可能性があることが判った。ここで、センサー回路１の出力電圧ＶＦが１００ｍＶ低下すると、約－１０ｍＶ／℃の感度を持つセンサー素子１１とした場合、測温誤差は１０℃以上にも達してしまうから、電気光学装置１００の温度制御は困難である。なお、０．０３ｐＦとは、例えば、約４００μｍ^２の電極パターン同士が０．４μｍのシリコン酸化膜（比誘電率３．９）を介して対向したときの平行平板容量に相当する。ダイオード素子Ｄでは、中継部と同ノードであるアノード電極（カソード電極）の面積が同程度に達するので問題となり得る。

本発明の発明者は、電気光学装置１００内のセンサー素子１１に平面視で重なりを有する電極を設け、この電極に共通電位を印可する実験を行った。結果として、プリチャージ無しの駆動の場合のセンサー回路１の出力電圧ＶＦよりも、プリチャージ有りの駆動の場合のセンサー回路１の出力電圧ＶＦが低下した。これは計算結果を定性的に支持するものであった。プリチャージ無しの駆動からプリチャージ有りの駆動に変更した場合、数秒かけてセンサー回路１の出力電圧ＶＦが低下する挙動も、計算結果と整合するものであった。

なお、図１４から分かるように、上記の問題を回避するためには、ダイオード素子Ｄの駆動電流ＩＦを大きくすることが考えられる。しかしながら、駆動電流ＩＦを大きくすると、直列抵抗の影響を受けて、センサー素子１１の動作点における駆動電流の変動ΔＩＦに対する順方向の電圧ＶＦの変動ΔＶＦが大きくなるから検出温度の信頼性が低下する。従って、単純にダイオード素子Ｄの駆動電流ＩＦを大きくすることは好ましくない。

さらには、駆動電流ＩＦを大きくすると、センサー素子１１の動作点電圧、即ち出力電圧ＶＦが大きくなる。例えば、駆動電流ＩＦを４００ｎＡとすると、動作点電圧は３．８Ｖ程度となる。定電流回路としては、例えば、トランジスター、オペアンプ、およびシャントレギュレータ等を用いた吐き出し型の定電流回路が知られている。定電電流回路の電源は、例えば、一般的な電気光学装置１００を駆動する上位回路で用いる５Ｖ電源等を使用することが構成上好ましい。

その場合、定電流動作を維持するためにはトランジスター特性の制限から、動作点電圧は３．７Ｖ程度以下に維持しなければならない。換言すると、定電流動作を維持できる電圧範囲には制限がある。

しかるに、図１２において、駆動電流ＩＦを４００ｎＡとしたときの室温での動作点電圧は３．８Ｖ付近であるから５Ｖ電源では定電流動作ができない。従って、新たに電源回路を用意する必要が生じるから製造コストの増加となる。あるいは、センサー素子１１を構成するダイオード素子Ｄの直列数を減じて、動作点電圧を下げることになる。その場合、ダイオード素子Ｄの直列数が減るから、温度変化に対して出力電圧ＶＦの感度が低下する問題がある。

また、図６に示した本形態において、ダイオード素子Ｄ１～Ｄ３と平面視で重なりを有する第１遮光層２ａ１５は、交流信号からなる出力制御信号ＥＮＢＹが印加される配線６ｒと平面視で重なっていない。また、遮光層２ａには、出力制御信号ＥＮＢＹが供給されている配線６ｒと平面視で重なる第３遮光層２ａ１０が含まれているが、第３遮光層２ａ１０は、第１遮光層２ａ１５と離隔している。また、第３遮光層２ａ１０と第１遮光層２ａ１５との間には、絶縁膜４１で埋まったスリットが存在することから、第３遮光層２ａ１０と第１遮光層２ａ１５とは絶縁膜４１を介して離隔している。それ故、ダイオード素子Ｄ１～Ｄ３の中継部Ｐ１、Ｐ２と出力制御信号ＥＮＢＹが供給されている配線６ｒとの結合容量は極めて小さいので、配線６ｒでの電圧変化の影響がセンサー回路１の出力電圧ＶＦに及びにくい。

２．実施形態２
図１３は、本発明の実施形態２に係る電気光学装置１００の説明図である。図１３は、センサー素子１１等の平面構成を模式的に示す平面図である。図１３では、容量線８ａの下層側のレイアウト等が分かりやすいように、容量線８ａの一部を除去し、除去した部分については破線で示してある。図１４は、図１３に示すセンサー素子１１等の断面を模式的に示す断面図である。図１４は、図１３のＣ－Ｃ′断面に相当する。但し、図１４には、コンタクトホール４５ｍを通る位置の断面も示してある。

図１５は、本発明の実施形態２に係る電気光学装置１００の検査領域１７の説明図である。図１６は、実施形態２の作用効果の検証に用いたダイオード素子の説明図である。図１７は、図１６に示すタイプ（ａ）とタイプ（ｂ）のダイオード素子の順方向の電圧ＶＦの温度特性を比較して示すグラフである。図１８は、図１７に示すタイプ（ａ）のダイオード素子の順方向の電圧ＶＦの温度特性の個体差の一例を示すグラフである。なお、本形態の基本的な構成は、実施形態１と同様であるため、共通する部分には同一の符号を付してそれらの説明を省略する。

図１３および図１４に示すように、第１基板１０では、実施形態１と同様、互いに島状に分離した複数の半導体層３１ｈが設けられており、複数の半導体層３１ｈの各々にＮ型領域およびＰ型領域が設けられている。絶縁膜４５の上層には複数の電極６ｅ１、６ｅ２が形成されており、複数の電極６ｅ１、６ｅ２は各々、ゲート絶縁層３２および絶縁膜４２、４３、４４、４５を貫通するコンタクトホール４５ｐ、４５ｎを介して半導体層３１ｈの高濃度Ｐ型領域、および隣りの半導体層３１ｈの高濃度Ｎ型領域に電気的に接続されている。従って、電極６ｅ１はダイオード素子Ｄ１とダイオード素子Ｄ２とを電気的に接続する中継部Ｐ１を構成し、電極６ｅ２はダイオード素子Ｄ２とダイオード素子Ｄ３とを電気的に接続する中継部Ｐ２を構成している。また、基板本体１０ｗと絶縁膜４１との間には遮光層２ａが設けられている。

遮光層２ａは、タングステンシリサイド等からなり、遮光層２ａは複数の領域に分割して配置されている。例えば、図１５のＣ－Ｃ′線に沿って、遮光層２ａは、遮光層２ａ２１、２ａ２２、…２ａ２９として分割して配置され、遮光層２ａ２１、２ａ２２、…２ａ２９の間には、スリットｓ２１、Ｓ２２、…Ｓ２８が設けられている。スリットｓ２１、Ｓ２２、…Ｓ２８の幅は、例えば、１μｍである。実施形態２は、これらの遮光層とスリットの配置が実施形態１とは異なっている。特に記載しない限り、これらの遮光層は電気的にフローティングである。

ここで、第１遮光層２ａ２５、２ａ２６、２ａ２７、２ａ２８は、基板本体１０ｗと半導体層３１ｈとの間で半導体層３１ｈと平面視で重なっている。また、第２遮光層２ａ２４は、基板本体１０ｗと半導体層３１ｈとの間で配線６ｍと平面視で重なっている。本形態において、第１遮光層２ａ２５、２ａ２６、２ａ２７、２ａ２８と、第２遮光層２ａ２４とは平面視で離隔している。本形態において、第１遮光層２ａ２５、２ａ２６、２ａ２７、２ａ２８と、第２遮光層２ａ２４とは、同一の層において絶縁膜４１を介して配置されている。従って、配線６ｍと中継部Ｐ１との結合容量は、第１遮光層２ａ２５と第２遮光層２ａ２４との間の極めて小さな容量Ｃｃと、第１遮光層２ａ２５と第１遮光層２ａ２６との極めて小さな容量Ｃｃ２とを介しての結合となるから極めて小さい。

また、第１遮光層２ａ２５、２ａ２６、２ａ２７、２ａ２８は、スリットｓ２５、ｓ２６、ｓ２７によって分割されている。このため、ダイオード素子Ｄ２を構成する半導体層３１ｈに着目した場合、第１遮光層２ａ２６、２ａ２７は、半導体層３１ｈのアノード領域に平面視で重なる第１遮光層２ａ２６からなる第１部分と、カソード領域に平面視で重なる第１遮光層２ａ２７からなる第２部分とがスリットｓ２６を介して離隔して配置されている。ここで、スリットｓ２６は絶縁膜４１で埋まっているため、第１遮光層２ａ２６からなる第１部分と、第１遮光層２ａ２７からなる第２部分とは絶縁膜４１を介して隣り合っている。

また、本形態において、ダイオード素子Ｄ１～Ｄ３と平面視で重なりを有する第１遮光層２ａ２５、２ａ２６、２ａ２７、２ａ２８は、交流信号からなる出力制御信号ＥＮＢＹが印加される配線６ｒと平面視で重なっていない。また、遮光層２ａには、出力制御信号ＥＮＢＹが供給されている配線６ｒと平面視で重なる第３遮光層２ａ２０が含まれているが、第３遮光層２ａ２０は、第１遮光層２ａ２５、２ａ２６、２ａ２７、２ａ２８と離隔している。また、第１遮光層２ａ２５、２ａ２６、２ａ２７、２ａ２８と第３遮光層２ａ２０との間には、絶縁膜４１で埋まったスリットが存在することから、第３遮光層２ａ２０と第１遮光層２ａ２５、２ａ２６、２ａ２７、２ａ２８とは絶縁膜４１を介して離隔している。それ故、出力制御信号ＥＮＢＹが印加される配線６ｒと中継部Ｐ１、Ｐ２との結合容量は極めて小さいので、配線６ｒでの電圧変化の影響がセンサー回路１の出力電圧ＶＦに及びにくい。

また、本形態でも、実施形態１と同様、図１５に示す検査領域１７には、図５に示すセンサー回路１を構成するセンサー素子１１のダイオード素子Ｄと同層に同時形成された検査用素子ＴＤ４、ＴＤ５、ＴＤ６、ＴＤ７と、トランジスターＴｒと同層に同時形成された検査用素子Ｔｒ０と、抵抗素子Ｒ３と同層に同時形成された検査用素子Ｒ０と、第１容量素子Ｃ１、および第２容量素子Ｃ２の各々と同層に同時形成された検査用素子Ｃ１０、Ｃ２０と、これらの検査用素子に電気的に接続された複数の検査端子Ｔ１～Ｔ１１とが設けられている。また、コンタクトホールＣＮＴを介して導電層９ｓに電気的に接続された検査端子Ｔ１２、Ｔ１３が設けられている。このため、大型基板１５０の状態で各回路素子の電気的検査を行うことができる。

ここで、検査用素子ＴＤ４、ＴＤ５、ＴＤ６、ＴＤ７の下層側には遮光層２ａが形成されており、遮光層２ａは、センサー素子１１と同様にスリットｓによって分割されている。このため、検査領域１７では、図１３および図１４に示すセンサー素子１１に近しい温度特性を有する検査用素子ＴＤ４、ＴＤ５、ＴＤ６、ＴＤ７にできる。ここで、スリットｓの幅は、図１４に示すスリットｓ２５、ｓ２６、ｓ２７と同様、例えば、１μｍである。

このように構成した電気光学装置１００に関し、図１６に示すように、ダイオード素子Ｄに平面視で重なる遮光層２ａに対し、スリットｓを設けたタイプ（ａ）のダイオード素子Ｄと、ダイオード素子Ｄに平面視で重なる遮光層２ａに対し、スリットｓを設けないタイプ（ｂ）のダイオード素子Ｄについて温度と順方向の電圧ＶＦとの関係を検討した。タイプ（ａ）のダイオード素子Ｄとタイプ（ｂ）のダイオード素子Ｄとでは、図１６に示すように、半導体層３１ｈの幅Ｗがいずれも１０μｍ以下である等、平面視では寸法が等しい。また、タイプ（ａ）のダイオード素子Ｄとタイプ（ｂ）のダイオード素子Ｄとは、同一の基板上に形成した後、基板をプローバーのホットチャック機構で加温し、順方向の電圧ＶＦの温度特性を測定した。なお、図１６では、半導体層３１ｈと電極６ｅ１等の間の層は、例えば、シリコン酸化膜である。

その結果、図１７に示すように、順方向の駆動電流ＩＦを２０ｎＡとしたときの順方向の電圧ＶＦの温度特性は、タイプ（ａ）のダイオード素子Ｄでは約－２ｍＶ／℃であったが、タイプ（ｂ）のダイオード素子Ｄでは約－１．５ｍＶ／℃であった。タイプ（ｂ）のダイオード素子Ｄの数を増やして評価したが、いずれも順方向の電圧ＶＦの温度特性は、約－１．５ｍＶ／℃であった。

また、タイプ（ａ）のダイオード素子Ｄの数を増やして評価したが、順方向の電圧ＶＦの温度特性の平均値は－１．９４ｍＶ／℃であり、４８個評価した中で、順方向の電圧ＶＦの温度特性が－１．８ｍＶ／℃未満を示す結果は１個も無かった。つまり、タイプ（ａ）とタイプ（ｂ）のダイオード素子は、同一基板上に作製したにも関わらず、順方向の電圧ＶＦの温度特性が異なっている。なお、図１８では代表してタイプ（ａ）のダイオード素子ａ１、ａ２の結果を図示している。

かかる結果については以下のように考察することができる。図１６からわかるように、タイプ（ａ）とタイプ（ｂ）のダイオード素子Ｄでは、遮光層２ａの配置が異なり、半導体層３１ｈへの応力の作用が異なっていると考えられる。多結晶化シリコンの活性化に、１０００℃以上の高温アニール工程があるので、膜収縮などによる応力の作用の相違は想定され得る。

従って、センサー素子１１として複数のダイオード素子Ｄを直列に接続し、それぞれのダイオード素子Ｄを構成する半導体層３１ｈの下層に遮光層２ａを配置する場合、設計事項として自由に配置することは推奨されない。換言すれば、制約なく遮光層２ａを配置することは推奨されない。応力の作用を考慮して、遮光層２ａの配置について配慮する必要がある。それ故、複数のダイオード素子Ｄを直列に接続してセンサー素子１１とする場合、順方向の電圧ＶＦの温度特性を揃えるために、各ダイオード素子Ｄにおける遮光層２ａのスリットｓの配置は同一に揃えたほうがよい。また、センサー素子１１を構成するダイオード素子Ｄと同様に、検査領域１７に配置するダイオード素子ＴＤ４、ＴＤ５、ＴＤ６、ＴＤ７の遮光層２ａのスリットｓの配置を同一に揃えたほうがよい。

遮光層２ａのスリットｓの配置を揃えるとは、ダイオード素子Ｄを平面視したとき、以下の３つのタイプのいずれかに揃えることを意味する。
タイプ（１）：遮光層２ａについて、ダイオード素子Ｄを構成する複数の半導体層３１ｈの全てと平面視で重なるように配置する（実施形態１が対応）。
タイプ（２）：遮光層２ａについて、ダイオード素子Ｄを構成する複数の半導体層３１ｈ対して同じようにスリットｓを設ける（実施形態２が対応）
タイプ（３）：遮光層２ａについて、ダイオード素子Ｄを構成する複数の半導体層３１ｈに重ならないように配置する。（後述する他の実施形態が対応）

３．電気光学装置の他の実施形態
実施形態１、２では、第２遮光層２ａ１４、２ａ２４が平面視で重なる配線６ｍが定電位線であったが、第２遮光層２ａ１４、２ａ２４が平面視で重なる配線が、配線６ｒ等のように、交流信号が印加される信号線である場合に本発明を適用してもよい。このような信号線としては、例えば、走査線駆動回路１０４に関連するクロック信号線、スタートパルス信号線、走査方向指定信号線、エンドパルス信号線、走査信号線などが含まれる。同様にデータ線駆動回路１０１に関連する各種信号線が含まれる。

さらに、実施形態１、２に示した配線６ｍがない場合でも、第２遮光層２ａ１４、２ａ２４が平面視で重なる容量線８ａがあれば結合容量は存在する。そのような場合に本発明を適用してもよい。

加えて、例えば、電気光学装置１００の駆動形態によっては、走査線３ａの非選択電位を画像信号の極性に合わせて変えることがある。その場合、例えば、実施形態１、２の配線６ｓ（ＶＳＳＹ）の電位を画像信号の極性に合わせて変える。そのような配線６ｓに対して本発明を適用してもよい。あるいは、画像信号の極性に合わせて共通電位ＣＯＭを変える場合、共通電位配線に対して本発明を適用してもよい。

また、センサー素子１１を表示領域近傍に配置しない場合、ダイオード素子Ｄを構成する半導体層３１ｈの下層に遮光層２ａを配置しない場合もあり得る。その場合はタイプ（３）として、遮光層２ａについては、ダイオード素子Ｄを構成する複数の半導体層３１ｈに重ならないように配置する。また、検査領域１７に配置するダイオード素子ＴＤ４、ＴＤ５、ＴＤ６、ＴＤ７についても遮光層２ａを配置しない構成する。そのようにすれば、ダイオード素子ＴＤ４、ＴＤ５、ＴＤ６、ＴＤ７の順方向の電圧ＶＦの温度特性を揃えることができから、検査領域１７に配置したダイオード素子ＴＤ４、ＴＤ５、ＴＤ６、ＴＤ７によって適切な製造管理ができる。

４．電子機器の構成例
図１９は、本発明を適用した投射型表示装置１０００の構成例を示すブロック図である。図１９に示す投射型表示装置１０００は本発明を適用した電子機器の一例である。図２０は、図１９に示す光路シフト素子１１０の説明図である。なお、図１９には、偏光板等の図示を省略してある。図１９に示す投射型表示装置１０００は、本発明が適用される電子機器の一例であり、照明装置９０、分離光学系７０、３個の電気光学装置１００Ｒ、１００Ｇ、１００Ｂ、および投射光学系６０を備えている。電気光学装置１００Ｒ、１００Ｇ、１００Ｂは各々、図１～図１８を参照して説明した電気光学装置１００からなる。

照明装置９０は白色光源であり、例えば、レーザー光源やハロゲンランプが用いられる。分離光学系７０は、３個のミラー７１、７２、７５と、ダイクロイックミラー７３、７４とを含む。分離光学系７０は、照明装置９０から射出された白色光を、赤色Ｒ、緑色Ｇ、青色Ｂの３原色に分離する。具体的には、ダイクロイックミラー７４は、赤色Ｒの波長域の光を透過し、緑色Ｇおよび青色Ｂの波長域の光を反射する。ダイクロイックミラー７３は、青色Ｂの波長域の光を透過し、緑色Ｇの波長域の光を反射する。赤色Ｒ、緑色Ｇ、および青色Ｂに対応する光は各々、電気光学装置１００Ｒ、１００Ｇ、１００Ｂに導かれる。

ダイクロイックプリズム６１には、電気光学装置１００Ｒ、１００Ｇ、１００Ｂによって変調された光が各々、三方向から入射する。ダイクロイックプリズム６１は、赤色Ｒ、緑色Ｇ、および青色Ｂの画像が合成される合成光学系を構成している。従って、投射レンズ系６２は、光路シフト素子１１０から射出された合成像をスクリーン８０等の被投射部材に拡大投射し、スクリーン８０等の被投射部材にカラー画像を表示することができる。

その際、制御部１６０は、センサー回路１での温度検出結果に基づいて電気光学装置１００Ｒ、１００Ｇ、１００Ｂに供給する画像信号に補正を行うことができる。それ故、環境温度等が変動しても、品位の高い投射画像を表示することができる。また、ダイクロイックプリズム６１において光が出射される側において、一点鎖線で示す光路シフト素子１１０を投射光学系６０に設け、投射画素が視認される位置を所定の期間毎にシフトさせる技術によって解像度を高める構成を採用した場合、液晶層を高速駆動することが必要となる。この場合でも、センサー回路１での温度検出結果に基づいて、電気光学装置１００Ｒ、１００Ｇ、１００Ｂに供給する画像信号に補正を行う構成や、電気光学装置１００Ｒ、１００Ｇ、１００Ｂの液晶パネル１００ｐの温度を調整する構成を採用すれば、液晶層からなる電気光学層５０を高速駆動することができる。

光路シフト素子１１０は、図２０に示すように、ダイクロイックプリズム６１から出射された光を予め定められた方向にシフトさせる光学素子である。図２０には、液晶パネル１００ｐの各画素１００ａから出射された光が視認される投射画素Ｐｉの位置を光路シフト素子１１０によって第１方向Ｘの一方側Ｘ１に０．５画素ピッチ（＝Ｐ／２）、かつ、第２方向Ｙの一方側Ｙ１に０．５画素ピッチ（＝Ｐ／２）に相当する距離をシフトさせた様子を例示してある。光路シフト素子１１０は透光板を備え、アクチュエータは、透光板を第１方向Ｘに延在する軸線周り、および第２方向Ｙに延在する軸線周りの一方あるいは双方に揺動させることによって、液晶パネル１００ｐの各画素１００ａから出射された光の光路を光路ＬＡと光路ＬＢとにシフトさせる。

６．電子機器の他の実施形態
投射型表示装置については、光源部として、各色の光を出射するＬＥＤ光源等を用い、かかるＬＥＤ光源から出射された色光を各々、別の液晶装置に供給するように構成してもよい。

本発明を適用した電気光学装置１００を備えた電子機器は、上記実施形態の投射型表示装置１０００に限定されない。例えば、ＨＵＤ（ヘッドアップディスプレイ）やＨＭＤ（ヘッドマウントディスプレイ）、パーソナルコンピューター、デジタルスチルカメラ、液晶テレビ等の電子機器に用いてもよい。

１…センサー回路、２ａ、２ａ１、２ａ１１、２ａ２、２ａ１２、２ａ２１、２ａ４、２ａ２２、２ａ５…遮光層、２ａ１０、２ａ２０…第３遮光層、２ａ１４、２ａ２４…第２遮光層、２ａ１５、２ａ２５、２ａ２６、２ａ２７、２ａ２８…第１遮光層、３ａ…走査線、４ａ…第１電極、５ａ…第２電極、５ｂ…第３電極、６ａ…データ線、６ｇ、６ｍ、６ｒ、６ｓ、６ｔ…配線、７ａ…第４電極、８ａ…容量線、９ａ…画素電極、９ｂ…ダミー画素電極、１０…第１基板、１０ａ…表示領域、１０ｂ…枠状領域、１０ｃ…外周領域、１０ｅ…スクライブ中心線、１０ｆ…画素間領域、１０ｇ…短絡線、１０ｓ、２０ｓ…面、１０ｗ、２０ｗ…基板本体、１１…センサー素子、１１ａ…アノード、１１ｃ…カソード、１２…静電保護回路、１５…温度検出用駆動回路、１７…検査領域、２０…第２基板、２１…共通電極、２９…見切り、３０…画素トランジスター、３０ｎ…Ｎ型トランジスター、３０ｐ…Ｐ型トランジスター、３１ａ、３１ｈ…半導体層、３２…ゲート絶縁層、３３ｇ、３３ｔ…ゲート電極、４１、４２、４３、４４、４５、４６、４７、４８、４９…絶縁膜、５０…電気光学層、６０…投射光学系、６１…ダイクロイックプリズム、６２…投射レンズ系、９０…照明装置、１００、１００Ｂ、１００Ｇ、１００Ｒ…電気光学装置、１００ａ…画素、１００ｐ…液晶パネル、１０１…データ線駆動回路、１０１ａ…サンプル・ホールド回路、１０２、１０２ｇ、１０２ｒ、１０２ｓ、１０２ｔ…端子、１０２ａ…アノード端子、１０２ｃ…カソード端子、１０４…走査線駆動回路、１０４ａ…インバータ回路、１０５…プリチャージ回路、１１０…光路シフト素子、１５０…大型基板、１５１…定電流回路、１６０…制御部、１０００…投射型表示装置、Ｄ、Ｄ１、Ｄ２、Ｄ３…ダイオード素子、Ｃ１…第１容量素子、Ｃ２…第２容量素子、Ｐ１、Ｐ２…中継部、ｓ１１－ｓ１５、ｓ２１－ｓ２８…スリット、Ｃａ、Ｃｂ、Ｃｃ、Ｃｃ１、Ｃｃ２…容量、Ｃｄ、Ｃｅ、Ｃｆ…寄生容量、Ｌａ…アノード配線、Ｌｃ…カソード配線、Ｔｒ、３０ｅ、３０ｆ…トランジスター、ＣＯＭ…共通電位、ＶＤＤＹ、ＶＳＳＹ…定電位

Claims (12)

1. 基板本体と、
   前記基板本体に設けられた半導体層を有するセンサー素子と、
   前記半導体層と平面視で重ならずに前記基板に設けられた配線と、
   前記基板本体と前記半導体層との間に配置され、前記半導体層と平面視で重なる第１遮光層と、
   前記基板本体と前記半導体層との間に配置され、前記配線と平面視で重なる第２遮光層と、
   を備え、
   前記第１遮光層と前記第２遮光層とは、平面視で離隔していることを特徴とする電気光学装置。
2. 請求項１に記載の電気光学装置において、
   前記第１遮光層と前記第２遮光層とは、同一の層において絶縁膜を介して配置されていることを特徴とする電気光学装置。
3. 請求項１または２に記載の電気光学装置において、
   前記センサー素子は、直列に電気的に接続された複数のダイオード素子を備えることを特徴とする電気光学装置。
4. 請求項３に記載の電気光学装置において、
   前記第１遮光層は、前記複数のダイオード素子を構成する前記半導体層の全体に対して平面視で重なっていることを特徴とする電気光学装置。
5. 請求項３に記載の電気光学装置において、
   前記第１遮光層は、前記複数のダイオード素子を構成する各々の前記半導体層のアノード領域と平面視で重なる第１部分と、カソード領域と平面視で重なる第２部分とが平面視で離隔していることを特徴とする電気光学装置。
6. 請求項５に記載の電気光学装置において、
   前記第１部分と前記第２部分とは絶縁膜を介して配置されていることを特徴とする電気光学装置。
7. 請求項１から６までの何れか一項に記載の電気光学装置において、
   前記配線には、定電位が印加される定電位線が含まれていることを特徴とする電気光学装置。
8. 請求項１から６までの何れか一項に記載の電気光学装置において、
   前記配線には、交流信号が印加されることを特徴とする電気光学装置。
9. 請求項１から８までの何れか一項に記載の電気光学装置において、
   前記基板本体と前記半導体層との間に配置され、交流信号が印加される信号線と平面視で重なる第３遮光層を備え、
   前記第３遮光層と前記第１遮光層とは、平面視で離隔していることを特徴とする電気光学装置。
10. 請求項９に記載の電気光学装置において、
    前記第３遮光層と前記第１遮光層とは絶縁膜を介して配置されていることを特徴とする電気光学装置。
11. 請求項１から１０までの何れか一項に記載の電気光学装置において、
    前記第１遮光層と前記第２遮光層との間の距離は、前記第１遮光層と前記半導体層との間の距離より長いことを特徴とする電気光学装置。
12. 請求項１から１１までの何れか一項に記載の電気光学装置を備えることを特徴とする電子機器。

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