JP2023032502A - 電気光学装置および電子機器 - Google Patents

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Abstract

【課題】温度検出回路を適正に検査することのできる電気光学装置、および電子機器を提供すること。【解決手段】電気光学装置は、温度検出素子１１と、温度検出素子１１をサージ電流から保護する静電保護回路１２とを有する。静電保護回路１２は、温度検出素子１１に並列に電気的に接続されたトランジスタＴｒと、トランジスタＴｒに電気的に接続された第１容量素子Ｃ１と、第１容量素子Ｃ１に並列に電気的に接続された抵抗素子Ｒ３とを有する。第１容量素子Ｃ１の静電容量は、ゲート電極３３ｔとトランジスタＴｒを構成する半導体層との間のゲート容量より大きい。また、第１容量素子Ｃ１の誘電体層は、トランジスタＴｒのゲート絶縁膜より厚い。従って、製造工程で生じるチャージアップや製造工程後にサージ電流が侵入した際、トランジスタＴｒは、第１容量素子Ｃ１より絶縁破壊を発生しやすくなるので、過電圧の印加を検知できる。【選択図】図５

Description

本発明は、温度検出素子が設けられた電気光学装置、および電子機器に関するものである。
液晶装置等の電気光学装置は、表示領域に画素トランジスタおよび画素電極を備えた第１基板と、画素電極に対向する共通電極が形成された第２基板と、第１基板と第２基板との間に設けられた電気光学層とを有しており、画素電極と共通電極との間に画像信号に応じた電圧を印加する。このように構成した電気光学装置では、例えば、第２基板の側から照射された光源光を変調して画像を表示する。
電気光学装置では、環境温度の変化等の影響によって電気光学層の応答速度が変化し、表示性能が変化することがある。そこで、第１基板に設けた温度検出素子によって温度を検出した結果に基づいて、画像信号を補正する等の技術が提案されている（特許文献１参照）。特許文献１に記載の温度検出回路では、温度検出素子に定電流を流すとともに、温度検出素子のアノードとカソードとの間の電圧を検出する。特許文献１に記載の温度検出回路では、温度検出素子と並列に電気的に接続されたトランジスタと、アノード配線とカソード配線との間で直列に電気的に接続された２つの容量素子とを備えた静電保護回路が設けられており、２つの容量素子の接続ノードはトランジスタのゲート電極に電気的に接続されている。また、２つの容量素子の接続ノードは抵抗素子を介してカソード配線に電気的に接続されている。かかる静電保護回路によれば、アノード配線から静電気によるサージ電流が侵入すると、ゲート電極の電位が上昇し、トランジスタがオン状態となるので、トランジスタを介してサージ電流をカソード配線に逃がすことができる。
特開２０１６－１８４７１９号公報
特許文献１に記載の温度検出回路では、静電保護回路の各素子や温度検出素子に不良が発生すると、温度検出を適正に行うことができないとともに、静電保護回路が所定の保護機能を発揮できない。このため、第１基板単体の状態、または電気光学装置の状態でアノード端子およびカソード端子の各々に当接したプローブから電圧を印加し、電流検出手段によって電流を測定することによって、温度検出回路に不具合が発生しているか否かが検査される。ここで、アノード側の容量素子に絶縁破壊が発生していると、アノード側の容量素子を流れる短絡電流が重畳された電流が検出されるので、アノード側の容量素子の不具合を検出することができる。しかしながら、カソード側の容量素子に絶縁破壊が発生している場合には、カソード側の容量素子の両電極が抵抗素子によって同電位とされているので、カソード側の容量素子の短絡電流が検出できず、温度検出回路の検査を適正に検査できないという課題がある。この場合、抵抗素子の抵抗値が規定より低下した静電保護回路となり、以降、例えば、アノード端子からのサージ侵入時には、トランジスタのオン時間が短くなってしまい、所定の保護機能を果たさないことになる。
上記課題を解決するため、本発明に係る電気光学装置の一態様は、前記温度検出素子に並列に電気的に接続されたトランジスタ、前記トランジスタに電気的に接続された第１容量素子、および前記第１容量素子に並列に電気的に接続された抵抗素子を有する静電保護回路と、を備え、前記トランジスタは、ゲート電極と、半導体層と、前記半導体層と前記ゲート電極の間に設けられたゲート絶縁膜と、を有し、前記第１容量素子は、前記抵抗素子の一方の極および前記ゲート電極に電気的に接続された第１容量電極と、前記抵抗素子の他方の極および前記半導体層の一方のソース・ドレイン領域に電気的に接続された第２容量電極と、前記第１容量電極と前記第２容量電極との間に設けられた第１誘電体層と、を含み、前記第１容量素子の静電容量は、前記ゲート電極と前記半導体層との間の静電容量より大きいことを特徴とする。
本発明に係る電気光学装置の別態様は、温度検出素子と、前記温度検出素子に並列に電気的に接続されたトランジスタ、前記トランジスタに電気的に接続された第１容量素子、および前記第１容量素子に並列に電気的に接続された抵抗素子を有する静電保護回路と、を備え、前記トランジスタは、ゲート電極と、半導体層と、前記半導体層と前記ゲート電極の間に設けられたゲート絶縁膜と、を有し、前記第１容量素子は、前記抵抗素子の一方の極および前記ゲート電極に電気的に接続された第１容量電極と、前記抵抗素子の他方の極および前記半導体層の一方のソース・ドレイン領域に電気的に接続された第２容量電極と、前記第１容量電極と前記第２容量電極との間に設けられた第１誘電体層と、を含み、前記第１誘電体層の厚さは、前記ゲート絶縁膜の厚さより厚いことを特徴とする。
本発明に係る電気光学装置のさらなる別態様は、温度検出素子と、前記温度検出素子に並列に電気的に接続されたトランジスタ、前記トランジスタに電気的に接続された第１容量素子、および前記第１容量素子に並列に電気的に接続された抵抗素子を有する静電保護回路と、画素電極および保持容量を備えた複数の画素が配列された表示領域と、を備え、前記トランジスタは、ゲート電極と、半導体層と、前記半導体層と前記ゲート電極の間に設けられたゲート絶縁膜と、を有し、前記第１容量素子は、前記抵抗素子の一方の極および前記ゲート電極に電気的に接続された第１容量電極と、前記抵抗素子の他方の極および前記半導体層の一方のソース・ドレイン領域に電気的に接続された第２容量電極と、前記第１容量電極と前記第２容量電極との間に設けられた第１誘電体層と、を含み、前記保持容量は、前記第１容量電極と同層の第１電極と、前記第２容量電極と同層の第２電極と、前記第１誘電体層と同層の第２誘電体層と、前記第２電極に電気的に接続された第３電極と、前記第１電極に電気的に接続された第４電極と、前記第３電極と前記第４電極との間に設けられた第３誘電体層と、を含むことを特徴とする。
本発明に係る電気光学装置は電子機器に用いられる。
本発明に実施形態１に係る電気光学装置の構成例を示す平面図。 図１に示す電気光学装置の断面を模式的に示す説明図。 図１に示す電気光学装置の電気的構成を示す回路ブロック図。 図１に示す電気光学装置の画素の構成例を模式的に示す断面図。 図１に示す電気光学装置の温度検出回路の説明図。 図５に示す温度検出回路にサージ電流が侵入した場合の説明図。 図５に示す温度検出素子の平面構成を模式的に示す平面図。 図７に示す温度検出素子の断面を模式的に示す断面図。 図５に示す静電保護回路の平面構成を模式的に示す平面図。 図９に示す静電保護回路の断面を模式的に示す断面図。 図１０に示す第１容量素子を拡大して示す説明図。 図１０に示す第２容量素子を拡大して示す説明図。 本発明の実施形態に係る電気光学装置におけるサージ電流に対する作用効果を示す説明図。 本発明に対する参考例の電気光学装置における短絡の検知の課題を示す説明図。 本発明の実施形態２に係る電気光学装置の説明図。 本発明の実施形態３に係る電気光学装置の説明図。 本発明の実施形態４に係る電気光学装置の説明図。 本発明を適用した投射型表示装置の構成例を示すブロック図。 図１８に示す光路シフト素子の説明図。
図面を参照して、本発明の実施形態を説明する。なお、以下の説明で参照する図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。また、第１基板に形成される層の配置を説明する際、上層側あるいは表面側とは、第１基板の基板本体が位置する側とは反対側（対向基板および液晶層が位置する側）を意味し、下層側とは第１基板の基板本体が位置する側を意味する。第２基板に形成される層の配置を説明する際、上層側あるいは表面側とは対向基板の基板本体が位置する側とは反対側（第１基板および液晶層が位置する側）を意味し、下層側とは第２基板の基板本体が位置する側を意味する。また、本発明において、「平面視」とは第１基板１０または第２基板２０に対する法線方向からみた様子を意味する。
１．実施形態
１－１．電気光学装置１００の具体的構成
図１は、本発明に実施形態１に係る電気光学装置１００の構成例を示す平面図である。図２は、図１に示す電気光学装置１００の断面を模式的に示す説明図である。図１および図２に示す電気光学装置１００は液晶装置であり、液晶パネル１００ｐを有している。電気光学装置１００では、第１基板１０と第２基板２０とが所定の隙間を介してシール材１０７によって貼り合わされており、シール材１０７は第２基板２０の外縁に沿うように枠状に設けられている。シール材１０７は、光硬化樹脂や熱硬化性樹脂等からなる接着剤であり、両基板間の距離を所定値とするためのグラスファイバー、あるいはガラスビーズ等のギャップ材１０７ａが配合されている。電気光学装置１００において、第１基板１０と第２基板２０との間のうち、シール材１０７によって囲まれた領域内には、液晶層からなる電気光学層５０が設けられている。シール材１０７には、液晶注入口として利用される途切れ部分１０７ｃが形成されており、かかる途切れ部分１０７ｃは、液晶材料の注入後、封止材１０８によって塞がれている。なお、液晶材料を滴下法で封入する場合は、途切れ部分１０７ｃは形成されない。第１基板１０および第２基板２０はいずれも四角形であり、電気光学装置１００の略中央には、表示領域１０ａが四角形の領域として設けられている。かかる形状に対応して、シール材１０７も略四角形に設けられ、表示領域１０ａの外側は、四角枠状の外周領域１０ｃになっている。
表示領域１０ａにおいて、第１方向Ｘに延在する２辺を第１辺１０ａ１および第２辺１０ａ２とし、第２方向Ｙに延在する２辺を第３辺１０ａ３および第４辺１０ａ４としたとき、第１基板１０の外周領域１０ｃには、第１基板１０の端部と表示領域１０ａの第１辺１０ａ１との間にデータ線駆動回路１０１が設けられ、第１基板１０の端部と表示領域１０ａの第２辺１０ａ２との間にプリチャージ回路１０５が設けられている。また、第１基板１０の端部と表示領域１０ａの第３辺１０ａ３との間に、および第１基板１０の端部と表示領域１０ａの第４辺１０ａ４との間に走査線駆動回路１０４が設けられている。
第１基板１０は、石英基板やガラス基板等の透光性の基板本体１０ｗを有しており、第１基板１０において第２基板２０と対向する一方面１０ｓの側には、表示領域１０ａに、複数の画素トランジスタ、および複数の画素トランジスタの各々に電気的に接続する画素電極９ａがマトリクス状に形成されている。画素電極９ａの上層側には第１配向膜１６が形成されている。第１基板１０の一方面１０ｓの側において、表示領域１０ａの外縁とシール材１０７との間に沿って延在する四角形の枠状領域１０ｂには、表示領域１０ａの各辺に沿って延在する部分に、画素電極９ａと同時形成されたダミー画素電極９ｂが形成されている。なお、第１基板１０において第２基板２０と対向する一方面１０ｓの反対側の面には１０ｔの記号を付す。
第２基板２０は、石英基板やガラス基板等の透光性の基板本体２０ｗを有しており、第２基板２０において第１基板１０と対向する一方面２０ｓの側には共通電極２１が形成されている。共通電極２１は、第２基板２０の一方面２０ｓの側の略全面に形成されている。第２基板２０の一方面２０ｓの側において、枠状領域１０ｂには、共通電極２１の下層側に遮光層２９が形成され、共通電極２１の表面には第２配向膜２６が積層されている。遮光層２９と共通電極２１との間には透光性の平坦化膜２２が形成されている。遮光層２９は、枠状領域１０ｂに沿って延在する見切り２９ａとして形成されており、見切り２９ａの内縁によって、表示領域１０ａが規定されている。遮光層２９は、隣り合う画素電極９ａにより挟まれた画素間領域１０ｆに重なるブラックマトリクス部として形成されることもある。見切り２９ａはダミー画素電極９ｂと平面的に重なる位置に形成されている。遮光層２９は、遮光性の金属膜や黒色の樹脂によって構成されている。なお、第２基板２０において第１基板１０と対向する一方面２０ｓの反対側の面には２０ｔの記号を付す。
第１配向膜１６および第２配向膜２６は、ＳｉＯＸ（ｘ≦２）、ＴｉＯ２、ＭｇＯ、Ａｌ２Ｏ３等の斜方蒸着膜からなる無機配向膜であり、カラムと称せられる柱状体が第１基板１０および第２基板２０に対して斜めに形成された柱状構造体層からなる。従って、第１配向膜１６および第２配向膜２６は、電気光学層５０に用いた負の誘電異方性を備えたネマチック液晶分子を第１基板１０および第２基板２０に対して斜め傾斜配向させ、液晶分子にプレチルトを付している。このようにして、電気光学装置１００は、ノーマリブラックのＶＡ（ＶｅｒｔｉｃａｌＡｌｉｇｎｍｅｎｔ）モードの液晶装置として構成されている。
第１基板１０においてシール材１０７より外側には、第２基板２０の４つの角部分２４ｔと重なる位置に基板間導通用電極部６ｔが形成されている。基板間導通用電極部６ｔは、共通電位線６ｓに導通しており、共通電位線６ｓは、端子１０２のうち、共通電位ＣＯＭ印加用の端子１０２ｇに導通している。基板間導通用電極部６ｔと角部分２４ｔとの間には、導電粒子を含んだ基板間導通材１０９が配置されており、第２基板２０の共通電極２１は、基板間導通用電極部６ｔ、および基板間導通材１０９を介して、第１基板１０側に電気的に接続されている。このため、共通電極２１は、第１基板１０の側から共通電位ＣＯＭが印加されている。なお、端子１０２には、共通電位印加用の端子１０２ｇの他、後述する温度検出回路のカソード配線に電気的に接続されたカソード端子１０２ｃ、および温度検出回路のアノード配線に電気的に接続されたアノード端子１０２ａが含まれている。
本実施形態の電気光学装置１００は透過型液晶装置である。従って、画素電極９ａおよび共通電極２１は、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）膜やＩＺＯ（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）膜等の透光性導電膜により形成されている。かかる透過型液晶装置では、例えば、第２基板２０の側から入射した光源光が第１基板１０から出射される間に変調されて画像を表示する。
電気光学装置１００は、モバイルコンピューター、携帯電話機等といった電子機器のカラー表示装置として用いることができ、この場合、第２基板２０あるいは第１基板１０には、カラーフィルター（図示せず）が形成される。また、電気光学装置１００は、後述する投射型表示装置において、ＲＧＢ用のライトバルブとして用いることができる。この場合、ＲＧＢ用の各電気光学装置１００の各々には、例えば、ＲＧＢ色分解用のダイクロイックミラーを介して分解された各色の光が投射光として各々入射されることになるので、カラーフィルターは形成されない。
１－２．電気光学装置１００の電気的構成
図３は、図１に示す電気光学装置１００の電気的構成を示す回路ブロック図である。図３において、電気光学装置１００は、ＶＡモードの液晶パネル１００ｐを備えており、液晶パネル１００ｐは、その中央領域に複数の画素１００ａがマトリクス状に配列された表示領域１０ａを備えている。液晶パネル１００ｐにおいて、図１および図２等を参照して説明した第１基板１０において、表示領域１０ａの内側には、走査線駆動回路１０４から第１方向Ｘに延在する複数本の走査線３ａ、およびデータ線駆動回路１０１から第２方向Ｙに延在する複数本のデータ線６ａが設けられており、走査線３ａとデータ線６ａとの交差に対応して画素１００ａが構成されている。複数本のデータ線６ａは、表示領域１０ａの第２辺１０ａ２側に配置されたプリチャージ回路１０５に電気的に接続している。複数の画素１００ａの各々には、電界効果型トランジスタ等からなる画素トランジスタ３０、および画素トランジスタ３０に電気的に接続された画素電極９ａが形成されている。画素トランジスタ３０のソースにはデータ線６ａが電気的に接続され、画素トランジスタ３０のゲートには走査線３ａが電気的に接続され、画素トランジスタ３０のドレインには、画素電極９ａが電気的に接続されている。データ線６ａには画像信号が供給され、走査線３ａには走査信号が供給される。
各画素１００ａにおいて、画素電極９ａは、図２を参照して説明した第２基板２０の共通電極２１と電気光学層５０を介して対向し、液晶容量５０ａを構成している。各画素１００ａには、液晶容量で保持される画像信号の変動を防ぐために、液晶容量５０ａと並列に保持容量５５が付加されている。本実施形態では、保持容量５５を構成するために、第１基板１０には、複数の画素１００ａに跨って延在する容量線８ａが形成されており、容量線８ａには共通電位ＣＯＭが供給されている。容量線８ａは、走査線３ａおよびデータ線６ａの少なくとも一方と重なるように設けられている。図３には、容量線８ａが走査線３ａおよびデータ線６ａの双方と重なる態様が例示されている。図示省略するが、容量線８ａは、図１で説明した共通電位線６ｓに電気的に接続される。また、図３では、表示領域１０ａの左に配置された走査線駆動回路１０４によって奇数行の走査線３ａを駆動し、表示領域１０ａの右に配置された走査線駆動回路１０４によって偶数行の走査線３ａを駆動する構成としたが、同一の走査線３ａを左右の走査線駆動回路１０４で駆動する構成であってもよい。
第１基板１０において、表示領域１０ａの外側には、図５等を参照して後述する温度検出回路１が構成されている。また、第１基板１０において、表示領域１０ａの外側には、温度検出回路１等を構成する素子の電気的特性を検査するための検査領域１７が設けられることもある。
１－３．画素１００ａの具体的構成
図４は、図１に示す電気光学装置１００の画素１００ａの構成例を模式的に示す断面図である。図４に示すように、第１基板１０には、金属シリサイド膜、金属膜あるいは金属化合物膜等の導電膜からなる下層側の遮光層２ａが形成されている。遮光層２ａは、走査線３ａに沿うように形成される。本形態において、遮光層２ａは、タングステンシリサイド（ＷＳｉ）等の遮光膜からなる。遮光層２ａの上層側には、シリコン酸化膜等からなる透光性の絶縁膜４１が形成されており、かかる絶縁膜４１の表面側に、半導体層３１ａを備えた画素トランジスタ３０が形成されている。遮光層２ａは、基板本体１０ｗの側から入射した戻り光等が画素トランジスタ３０に入射することを抑制する。
画素トランジスタ３０は、半導体層３１ａと、半導体層３１ａと交差する走査線３ａの一部からなるゲート電極３３ｇとを備えており、半導体層３１ａとゲート電極３３ｇとの間に、シリコン酸化膜等からなる透光性のゲート絶縁膜３２を有している。ゲート絶縁膜３２の厚さは、例えば８０ｎｍ～１００ｎｍである。半導体層３１ａは、ポリシリコン膜等からなる。画素トランジスタ３０は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を有している。より具体的には、画素トランジスタ３０において、ソース領域３１ｓは、チャネル領域３１ｇから離間する高濃度領域３１ｓ１と、チャネル領域３１ｇと高濃度領域３１ｓ１とに挟まれた低濃度領域３１ｓ２とを備え、ドレイン領域３１ｄは、チャネル領域３１ｇから離間する高濃度領域３１ｄ１と、チャネル領域３１ｇと高濃度領域３１ｄ１とに挟まれた低濃度領域３１ｄ２とを備えている。なお、遮光層２ａを走査線３ａとし、ゲート電極３３ｇをゲート絶縁膜３２および絶縁膜４１を貫通するコンタクトホール（図示せず）を介して遮光層２ａと電気的に接続することもある。
ゲート電極３３ｇの上層側には、シリコン酸化膜等からなる透光性の絶縁膜４２、４３、４４、４５、４６、４７が順に積層されており、絶縁膜４２、４３、４４、４５の間等を利用して、図３を参照して説明した保持容量５５が構成されている。本形態において、保持容量５５は、絶縁膜４２と絶縁膜４４との間に構成された第１保持容量５５１と、絶縁膜４３と絶縁膜４５との間に構成された第２保持容量５５２とを備え、第１保持容量５５１と第２保持容量５５２とは並列に電気的に接続されている。
より具体的には、絶縁膜４２と絶縁膜４３との層間には第１電極４ａが形成されている。絶縁膜４３は、第１電極４ａと平面視で重なる部分の一部が除去された開口部４３ａが形成されており、第１電極４ａの一部は開口部４３ａの底部で絶縁膜４３から露出している。絶縁膜４３と絶縁膜４４との層間には絶縁膜４８および第２電極５ａが順に積層されており、第１電極４ａと第２電極５ａは、開口部４３ａの底部で絶縁膜４８を介して平面視で重なっている。従って、第１電極４ａと第２電極５ａは、絶縁膜４８を誘電体膜とする第１保持容量５５１を構成している。なお、絶縁膜４３は、第２電極５ａおよび絶縁膜４８をパターニングする際に第１電極４ａを保護する。従って、第１電極４ａと第２電極５ａとは、開口部４３ａの外側で絶縁膜４３、４８を介して重なっているのに対し、開口部４３ａの内側では絶縁膜４８のみを介して重なっている。従って、開口部４３ａの外側で第１電極４ａと第２電極５ａとが重なっている部分は、第１保持容量５５１の静電容量に占める割合は小さい。
絶縁膜４３と絶縁膜４４との層間には第３電極５ｂが形成されている。本形態において、第２電極５ａと第３電極５ｂは同一の導電膜からなる。従って、本形態において第２電極５ａと第３電極５ｂは同じ電極である。絶縁膜４４は、第３電極５ｂ（第２電極５ａ）と平面視で重なる部分の一部が除去された開口部４４ａが形成されており、第３電極５ｂ（第２電極５ａ）の一部は開口部４４ａの底部で絶縁膜４４から露出している。絶縁膜４４と絶縁膜４５との層間には絶縁膜４９および第４電極７ａが順に積層されており、第３電極５ｂ（第２電極５ａ）と第４電極７ａは、開口部４４ａの底部で絶縁膜４９を介して平面視で重なっている。従って、第３電極５ｂ（第２電極５ａ）と第４電極７ａは、絶縁膜４９を誘電体膜とする第２保持容量５５２を構成している。なお、絶縁膜４４は、第４電極７ａおよび絶縁膜４９をパターニングする際に第３電極５ｂ（第２電極５ａ）を保護する。従って、第３電極５ｂ（第２電極５ａ）と第４電極７ａとは、開口部４４ａの外側で絶縁膜４４、４９を介して重なっているのに対し、開口部４４ａの内側では絶縁膜４９のみを介して重なっている。従って、開口部４４ａの外側で第３電極５ｂ（第２電極５ａ）と第４電極７ａとが重なっている部分は、第２保持容量５５２の静電容量に占める割合は小さい。
本形態において、第１電極４ａは、例えば、導電性ポリシリコン膜であり、第１電極４ａの厚さは、例えば１００ｎｍである。絶縁膜４３は、例えばシリコン酸化膜であり、絶縁膜４３の膜厚は、例えば１００ｎｍ以上である。絶縁膜４８は、例えば酸化シリコン、窒化シリコン、またはそれらの積層膜である。絶縁膜４８が酸化シリコンである場合、絶縁膜４８の厚さは、例えば１００ｎｍである。絶縁膜４８を窒化シリコンとすれば、比誘電率が大きいので絶縁膜４８が酸化シリコンである場合と比較して、第１保持容量５５１の静電容量を大きくすることができる。第２電極５ａ（第３電極５ｂ）を構成する導電膜は、例えば導電性ポリシリコン膜であり、導電膜の厚さは、例えば１００ｎｍである。絶縁膜４４は、例えばシリコン酸化膜であり、絶縁膜４４の膜厚は、例えば１００ｎｍ以上である。絶縁膜４９は、例えば酸化シリコン、窒化シリコン、またはそれらの積層膜である。絶縁膜４９が酸化シリコンである場合、絶縁膜４９の厚さは、例えば１００ｎｍである。絶縁膜４９を窒化シリコンとすれば、比誘電率が大きいので、絶縁膜４９が酸化シリコンである場合と比較して、第２保持容量５５２の静電容量を大きくすることができる。第４電極７ａは、例えばタングステンシリサイドであり、第４電極７ａの膜厚は、例えば１５０ｎｍである。第４電極７ａは、画素電極９ａの側から画素トランジスタ３０に光が入射することを抑制する遮光膜としても機能も有する。
このように構成した第１保持容量５５１および第２保持容量５５２において、第３電極５ｂ（第２電極５ａ）を構成する導電膜は、ゲート絶縁膜３２および絶縁膜４２、４３を貫通するコンタクトホール４３ｄを介して画素トランジスタ３０のドレイン領域３１ｄに電気的に接続されている。また、絶縁膜４５と絶縁膜４６との層間に形成された中継電極６ｃは、絶縁膜４３、４４、４５を貫通するコンタクトホール４５ｃを介して第１電極４ａに電気的に接続するとともに、絶縁膜４５を貫通するコンタクトホール４５ｅを介して第４電極７ａに電気的に接続している。従って、第３電極５ｂ（第２電極５ａ）を構成する導電膜と、中継電極６ｃとの間には、第１保持容量５５１と第２保持容量５５２とが並列に電気的に接続された保持容量５５が構成されている。
絶縁膜４５と絶縁膜４６との層間にはデータ線６ａが形成されており、データ線６ａは、ゲート絶縁膜３２および絶縁膜４２、４３、４４、４５を貫通するコンタクトホール４５ｓを介して画素トランジスタ３０のソース領域３１ｓに電気的に接続されている。また、絶縁膜４５と絶縁膜４６との層間には中継電極６ｄが形成されており、中継電極６ｄは、絶縁膜４４、４５を貫通するコンタクトホール４５ｄを介して第３電極５ｂ（第２電極５ａ）を構成する導電膜に電気的に接続されている。
絶縁膜４６と絶縁膜４７との層間には容量線８ａおよび中継電極８ｄが形成されている。容量線８ａは、絶縁膜４６を貫通するコンタクトホール４６ｃを介して中継電極６ｃに電気的に接続されている。中継電極８ｄは、絶縁膜４６を貫通するコンタクトホール４６ｄを介して中継電極６ｄに電気的に接続されている。絶縁膜４６の表面はＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理等によって平坦化されている。
絶縁膜４７の上層には画素電極９ａが形成されている。画素電極９ａは、絶縁膜４７を貫通するコンタクトホール４７ｄを介して中継電極８ｄに電気的に接続されている。従って、画素電極９ａは、第３電極５ｂ（第２電極５ａ）を構成する導電膜に電気的に接続し、さらに、画素トランジスタ３０のドレイン領域３１ｄに電気的に接続している。
１．４－温度検出回路１の構成
図５は、図１に示す電気光学装置１００の温度検出回路１の説明図である。図５には、温度検出回路１によって温度を検出する様子を示してある。図６は、図５に示す温度検出回路１にサージ電流が侵入した場合の説明図である。
図３に示すように、本形態の電気光学装置１００において、第１基板１０には、表示領域１０ａの外側に、液晶パネル１００ｐの温度を検出する温度検出回路１が設けられている。本形態において、温度検出回路１は、データ線駆動回路１０１に第１方向Ｘで隣り合い、かつ、走査線駆動回路１０４に第２方向Ｙで隣り合う領域に設けられている。温度検出回路１は、温度検出素子１１と、温度検出素子１１をサージ電流から保護するための静電保護回路１２とを備えている。第１基板１０において、温度検出素子１１は表示領域１０ａの近傍に配置され、静電保護回路１２は、温度検出素子１１と第１基板１０において端子１０２が配列された端部との間に設けられている。
図５に示すように、温度検出素子１１は、例えば、直列に接続された複数のダイオード素子Ｄを備えている。図５には、５つのダイオード素子Ｄ１～Ｄ５が直列に電気的に接続された形態を例示してある。かかる温度検出素子１１によれば、定電流を流したときの温度検出素子１１の順方向電圧の温度に対する感度を約－１０ｍＶ／℃にすることができる。温度検出素子１１のダイオード素子Ｄ１のアノード１１ａには、アノード端子１０２ａから延在するアノード配線Ｌａが電気的に接続されている。温度検出素子１１のダイオード素子Ｄ５のカソード１１ｃには、カソード端子１０２ｃから延在するカソード配線Ｌｃが電気的に接続されている。
従って、電気光学装置１００を電子機器に搭載した状態で、第１基板１０に接続されたフレキシブル配線基板（図示せず）を介して温度検出用駆動回路１５１からアノード端子１０２ａおよびカソード端子１０２ｃを介して温度検出回路１の温度検出素子１１に１０ｎＡ～数μＡ程度の微小な順方向の駆動電流Ｉｔを供給する。ここで、５個のダイオード素子Ｄ１～Ｄ５からなる温度検出素子１１の順方向の電圧は、温度に対してほぼ線形特性を有して変化する。従って、アノード端子１０２ａとカソード端子１０２ｃとの間の電圧を検出すれば、液晶パネル１００ｐの温度を検出することができる。その際、温度検出素子１１は、表示領域１０ａの近傍に配置されているため、温度検出素子１１は、表示領域１０ａの温度を適正に検出することができる。それ故、温度検出回路１の温度検出に基づいて、画像信号の補正等を行えば、表示領域１０ａの温度に対応した適正な条件で電気光学装置１００を駆動することができるので、品位の高い画像を表示することができる。
本形態において、静電保護回路１２は、アノード配線Ｌａとカソード配線Ｌｃとの間に接続されたトランジスタＴｒを備えており、トランジスタＴｒは、温度検出素子１１に並列に電気的に接続されている。トランジスタＴｒの一方のソース・ドレイン領域３１ｉは、カソード配線Ｌｃのうち、カソード端子１０２ｃと温度検出素子１１のダイオード素子Ｄ５のカソード１１ｃとの間に接続され、トランジスタＴｒの他方のソース・ドレイン領域３１ｊは、アノード配線Ｌａのうち、アノード端子１０２ａと温度検出素子１１のダイオード素子Ｄ１のアノード１１ａとの間に接続されている。本形態において、トランジスタＴｒは画素トランジスタ３０と同様、Ｎチャネル型薄膜トランジスタからなる。
静電保護回路１２は、直列に接続された第１容量素子Ｃ１と第２容量素子Ｃ２とがアノード配線Ｌａとカソード配線Ｌｃとの間に電気的に接続されている。より具体的には、カソード配線Ｌｃに第１容量素子Ｃ１の一端が電気的に接続され、アノード配線Ｌａに第２容量素子Ｃ２の一端が電気的に接続され、第１容量素子Ｃ１の他端と第２容量素子Ｃ２の他端とが電気的に接続されている。従って、第１容量素子Ｃ１と第２容量素子Ｃ２は、アノード配線Ｌａとカソード配線Ｌｃ間に電気的に直列接続されている。
また、カソード端子１０２ｃからカソード配線Ｌｃと第１容量素子Ｃ１との接続位置との間には第２抵抗素子Ｒ２が挿入され、アノード端子１０２ａからアノード配線Ｌａと第２容量素子Ｃ２との接続位置との間には第１抵抗素子Ｒ１が挿入されている。また、第１容量素子Ｃ１と第２容量素子Ｃ２との接続ノードＣｎは、トランジスタＴｒのゲート電極３３ｔに電気的に接続されている。
静電保護回路１２は、第１容量素子Ｃ１に並列に電気的に接続された抵抗素子Ｒ３を有する。より具体的には、トランジスタＴｒのゲート電極３３ｔから延在するゲート配線Ｌｇは、第１容量素子Ｃ１と第２容量素子Ｃ２との接続ノードＣｎに電気的に接続し、抵抗素子Ｒ３を介してカソード配線Ｌｃに電気的に接続している。
従って、静電保護回路１２は、温度検出素子１１に並列に電気的に接続されたトランジスタＴｒと、トランジスタＴｒに電気的に接続された第１容量素子Ｃ１と、第１容量素子Ｃ１に並列に電気的に接続された抵抗素子Ｒ３とを有する。また、静電保護回路１２は、第１容量素子Ｃ１と直列に電気的に接続された第２容量素子Ｃ２を備える。それ故、アノード端子１０２ａから静電気によるサージ電流が侵入した際、静電保護回路１２は、温度検出素子１１を静電気から保護する。より具体的には、静電保護回路１２において、静的状態ではトランジスタＴｒのゲート・ソース間電圧は０Ｖであり、トランジスタＴｒはオフである。これに対して、図６に示すように、アノード端子１０２ａから静電気によるサージ電流Ｉｓが侵入すると、第１抵抗素子Ｒ１によって電圧変動が抑制されながら、第１容量素子Ｃ１と第２容量素子Ｃ２との接続ノードＣｎの電位であるトランジスタＴｒのゲート電極３３ｔの電位が上昇する。このため、トランジスタＴｒがオン状態となるので、サージ電流Ｉｓは、トランジスタＴｒおよびカソード配線Ｌｃを介してカソード端子１０２ｃに流れる。その際、第１抵抗素子Ｒ１は、アノード端子１０２ａから侵入するサージ電流Ｉｓを緩和し、第２抵抗素子Ｒ２は、カソード端子１０２ｃから侵入するサージ電流Ｉｓを緩和する。また、トランジスタＴｒがオンとなる期間は、第１容量素子Ｃ１、第２容量素子Ｃ２、抵抗素子Ｒ３、およびトランジスタＴｒのゲート容量等で決まる。放電後は、トランジスタＴｒのゲート・ソース間電圧が抵抗素子Ｒ３によって０Ｖに復帰する。よって、温度検出素子１１に流れるサージ電流Ｉｓは、静電保護回路１２によって抑制されるので、温度検出素子１１を保護することができる。なお、図５において、第１抵抗素子Ｒ１と第２抵抗素子Ｒ２は、温度検出素子１１の駆動電流Ｉｔによる電圧降下を発生させる。但し、駆動電流Ｉｔは極めて小さいので、第１抵抗素子Ｒ１と第２抵抗素子Ｒ２による電圧降下の影響はほとんど無視することができる。
１－５．温度検出素子１１の詳細構成
図７は、図５に示す温度検出素子１１の平面構成を模式的に示す平面図である。図８は、図７に示す温度検出素子１１の断面を模式的に示す断面図である。図８は、図７のＡ１－Ａ１′断面に相当する。なお、図８では、第１基板１０に形成した温度検出素子１１の上層側の層等の図示を説明上支障のない範囲で省略してある。
本形態においては、図５に示す温度検出素子１１を構成するにあたっては、図７および図８に示すように、互いに島状に分離した複数の半導体層３１ｈを設け、複数の半導体層３１ｈの各々を用いてダイオード素子Ｄを構成する。より具体的には、複数の半導体層３１ｈの各々にＮ型領域およびＰ型領域が設けられている。本形態において、Ｎ型領域は、高濃度Ｎ型領域Ｎ＋３１ｎ１と低濃度Ｎ型領域Ｎ－３１ｎ２とを備え、Ｐ型領域は、高濃度Ｐ型領域Ｐ＋３１ｐ１と低濃度Ｐ型領域Ｐ－３１ｐ２とを備えており、低濃度Ｎ型領域Ｎ－３１ｎ２と低濃度Ｐ型領域Ｐ－３１ｐ２との接続部がＰＮ接合面を構成している。なお、接合部の構成は本構成に限定されない。
絶縁膜４５の上層にはダイオード素子Ｄを電気的に接続する中継電極６ｂが形成されており、複数の中継電極６ｂは各々、ゲート絶縁膜３２および絶縁膜４２、４３、４４、４５を貫通するコンタクトホール４５ｐ、４５ｎを介して半導体層３１ｈの高濃度Ｐ型領域Ｐ＋３１ｐ１と、隣りの半導体層３１ｈの高濃度Ｎ型領域Ｎ＋３１ｎ１とに電気的に接続されている。また、半導体層３１ｈのうち、両端に位置する２つの半導体層３１ｈには、ゲート絶縁膜３２および絶縁膜４２、４３、４４、４５を貫通するコンタクトホール４５ｐ、４５ｎを介してアノード配線Ｌａおよびカソード配線Ｌｃが電気的に接続されている。
半導体層３１ｈは、図４に示す半導体層３１ａと同層に同時形成されるため、厚さ等は半導体層３１ａと等しい。Ｎ型領域およびＰ型領域は、図１に示す走査線駆動回路等を構成する駆動用トランジスタ、および図４に示す画素トランジスタの製造工程を利用して形成される。また、中継電極６ｂは、例えば、図４に示すデータ線６ａや容量線８ａ等と同層である。
１－６．静電保護回路１２の詳細構成
図９は、図５に示す静電保護回路１２の平面構成を模式的に示す平面図である。図１０は、図９に示す静電保護回路１２の断面を模式的に示す断面図である。図１０は、図９のＢ１－Ｂ１′断面に相当する。図１１は、図１０に示す第１容量素子Ｃ１を拡大して示す説明図である。図１１には、第１容量素子Ｃ１の平面構成を上段に示し、第１容量素子Ｃ１の断面構成を下段に示してある。図１２は、図１０に示す第２容量素子Ｃ２を拡大して示す説明図である。図１２には、第２容量素子Ｃ２の平面構成を上段に示し、第２容量素子Ｃ２の断面構成を下段に示してある。なお、図１０、図１１および図１２において、第１基板１０に形成した第１容量素子Ｃ１および第２容量素子Ｃ２の上層側の層等の図示を説明に支障のない範囲で省略してある。
図９および図１０に示すように、静電保護回路１２のトランジスタＴｒでは、一体に形成された半導体層３１ｔを利用して複数の単位トランジスタ素子Ｔｒ１～Ｔｒ８が形成され、複数の単位トランジスタ素子Ｔｒ１～Ｔｒ８を並列に電気的に接続することによってトランジスタＴｒが構成されている。より具体的には、半導体層３１ｔの上層側には複数のゲート電極３３ｔが形成されており、複数のゲート電極３３ｔは各々、ゲート絶縁膜３２を介して半導体層３１ｔに重なっている。半導体層３１ｔのうち、ゲート電極３３ｔと平面視で重なる領域がチャネル領域３１ｋである。トランジスタＴｒは、ＬＤＤ構造を有するＮチャネル型の薄膜トランジスタである。従って、トランジスタＴｒの一方のソース・ドレイン領域３１ｉ、および他方のソース・ドレイン領域３１ｊは各々、チャネル領域３１ｋから離間する高濃度Ｎ型領域３１ｉ１、３１ｊ１と、チャネル領域３１ｋと高濃度Ｎ型領域３１ｉ１、３１ｊ１とに挟まれた低濃度Ｎ型領域３１ｉ２、３１ｊ２とを有する。
ゲート電極３３ｔの上層には複数のソース・ドレイン電極６ｉ、６ｊが形成されており、複数のソース・ドレイン電極６ｉ、６ｊは各々、ゲート絶縁膜３２および絶縁膜４２、４３、４４、４５を貫通するコンタクトホール４５ｉ、４５ｊを介して半導体層３１ｔの一方のソース・ドレイン領域３１ｉ、および他方のソース・ドレイン領域３１ｊに電気的に接続されている。また、複数のゲート電極３３ｔはいずれも、ゲート配線Ｌｇに電気的に接続されている。
半導体層３１ｔは、図４に示す半導体層３１ａと同層に同時形成されるため、厚さ等は半導体層３１ａと等しい。一方のソース・ドレイン領域３１ｉ、および他方のソース・ドレイン領域３１ｊは、図１に示す走査線駆動回路等を構成する駆動用トランジスタ、および図４に示す画素トランジスタの製造工程を利用して形成される。また、ソース・ドレイン電極６ｉ、６ｊは、例えば、図４に示すデータ線６ａと同層である。
図９において、カソード配線Ｌｃに対してトランジスタＴｒとは反対側には、図４に示す半導体層３１ａと同層の導電性ポリシリコン膜によって抵抗素子Ｒ３が構成されている。但し、抵抗素子Ｒ３、第１抵抗素子Ｒ１、および第２抵抗素子Ｒ２は、導電性ポリシリコン膜に限らず、タングステンシリサイドやアルミニウム等の金属材料によって構成してもよい。
図９、図１０、および図１１に示すように、静電保護回路１２において、第１容量素子Ｃ１は、絶縁膜４２と絶縁膜４５との層間に構成されている。より具体的には、絶縁膜４２と絶縁膜４５との層間には、絶縁膜４２の側から絶縁膜４５の側に向かって順に積層された第１容量電極４ｅ、第１誘電体層４０ａ、および第２容量電極５ｅ１によって第１容量部Ｃ１ａが構成されている。さらに、第１容量部Ｃ１ａの側から絶縁膜４５の側に向かって順に積層された第３容量電極５ｅ２、第２誘電体層４０ｂ、および第４容量電極７ｅによって第２容量部Ｃ１ｂが構成されている。
本形態において、第２容量電極５ｅ１と第３容量電極５ｅ２とは同一の導電膜５ｅからなる。換言すると、便宜上、同一の電極パターンを第２容量電極５ｅ１もしくは第３容量電極５ｅ２と称している。また、第１誘電体層４０ａは、第１容量電極４ｅの側から第２容量電極５ｅ１の側に向かって順に積層された絶縁膜４３および絶縁膜４８からなる。第２誘電体層４０ｂは、第３容量電極５ｅ２の側から第４容量電極７ｅの側に向かって順に積層された絶縁膜４４および絶縁膜４９からなる。絶縁膜４８は、導電膜５ｅと同一形状にパターニングされており、絶縁膜４８と導電膜５ｅとは平面視で重なっている。絶縁膜４９は、第４容量電極７ｅと同一形状のパターニングされており、絶縁膜４９と第４容量電極７ｅとは平面視で重なっている。
図９および図１２に示すように、静電保護回路１２において、第２容量素子Ｃ２は、絶縁膜４２と絶縁膜４５との層間に構成されている。より具体的には、絶縁膜４２と絶縁膜４５との層間には、絶縁膜４２の側から絶縁膜４５の側に向かって順に積層された第５容量電極４ｆ、第３誘電体層４０ｃ、および第６容量電極５ｆ１によって第３容量部Ｃ２ａが構成されている。さらに、第３容量部Ｃ２ａの側から絶縁膜４５の側に向かって順に積層された第７容量電極５ｆ２、第４誘電体層４０ｄ、および第８容量電極７ｆによって第４容量部Ｃ２ｂが構成されている。
本形態において、第６容量電極５ｆ１と第７容量電極５ｆ２とは同一の導電膜５ｆからなる。換言すると、便宜上、同一の電極パターンを第６容量電極５ｆ１もしくは第７容量電極５ｆ２と称している。また、第３誘電体層４０ｃは、第５容量電極４ｆの側から第６容量電極５ｆ１の側に向かって順に積層された絶縁膜４３および絶縁膜４８からなる。第４誘電体層４０ｄは、第７容量電極５ｆ２の側から第８容量電極７ｆの側に向かって順に積層された絶縁膜４４および絶縁膜４９からなる。絶縁膜４８は、導電膜５ｆと同一形状にパターニングされており、絶縁膜４８と導電膜５ｆとは平面視で重なっている。絶縁膜４９は、第８容量電極７ｆと同一形状のパターニングされており、絶縁膜４９と第８容量電極７ｆとは平面視で重なっている。
第１容量電極４ｅおよび第５容量電極４ｆは、図４に示す第１電極４ａと同層に同時形成されるため、厚さ等は第１電極４ａと等しい。第２容量電極５ｅ１（第３容量電極５ｅ２）、第６容量電極５ｆ１（第７容量電極５ｆ２）は、図４に示す第２電極５ａ（第３電極５ｂ）と同層に同時形成されるため、厚さ等は第２電極５ａ（第３電極５ｂ）と等しい。
図９、図１１および図１２に示すように、絶縁膜４５の上層には中継電極６ｅ、６ｆ、６ｇが形成されている。中継電極６ｇは、第１容量素子Ｃ１の導電膜５ｅの端部、および第２容量素子Ｃ２の導電膜５ｆの端部に重なるように設けられている。従って、中継電極６ｇは、絶縁膜４４、４５を貫通するコンタクトホール４５ｇ１を介して導電膜５ｅに電気的に接続されているとともに、絶縁膜４４、４５を貫通するコンタクトホール４５ｇ２を介して導電膜５ｆに電気的に接続されている。
図１１に示すように、中継電極６ｅは、絶縁膜４３、４４、４５を貫通するコンタクトホール４５ｅ１を介して第１容量電極４ｅに電気的に接続され、絶縁膜４５を貫通するコンタクトホール４５ｅ２を介して第４容量電極７ｅに電気的に接続されている。従って、第１容量素子Ｃ１は、第１容量部Ｃ１ａと第２容量部Ｃ１ｂとが並列に電気的に接続された構造を有している。
図１２に示すように、中継電極６ｆは、絶縁膜４３、４４、４５を貫通するコンタクトホール４５ｆ１を介して第５容量電極４ｆに電気的に接続され、絶縁膜４５を貫通するコンタクトホール４５ｆ２を介して第８容量電極７ｆに電気的に接続されている。従って、第２容量素子Ｃ２は、第３容量部Ｃ２ａと第４容量部Ｃ２ｂとが並列に電気的に接続された構造を有している。
ここで、中継電極６ｇは、第１容量素子Ｃ１と第２容量素子Ｃ２との接続ノードＣｎを構成しており、図９に示すコンタクトホール４５ｇ３を介してゲート配線Ｌｇに電気的に接続されている。また、中継電極６ｇは、図９に示すコンタクトホール４５ｒ１を介して抵抗素子Ｒ３の一方端に電気的に接続され、カソード配線Ｌｃは、図９に示すコンタクトホール４５ｒ２を介して抵抗素子Ｒ３の他方端に電気的に接続されている。つまり、抵抗素子Ｒ３を介して、カソード配線Ｌｃと接続ノードＣｎは電気的に接続されている。従って、静的状態ではカソード配線Ｌｃと接続ノードＣｎは同電位となる。なお、図５等に示す第１抵抗素子Ｒ１、および第２抵抗素子Ｒ２はいずれも、抵抗素子Ｒ３と同様、絶縁膜４５等を貫通するコンタクトホール（図示せず）を介してアノード配線Ｌａ、およびカソード配線Ｌｃに電気的に接続されている。
本形態において、各回路素子のサイズ等は、例えば、以下の通りである。但し、これらは、下記の条件に限定されるものではない。
トランジスタＴｒ：チャネル幅Ｗ＝８００μｍ、チャネル長Ｌ＝５μｍ
第１容量素子Ｃ１の静電容量＝５ｐＦ
第２容量素子Ｃ２の静電容量＝５ｐＦ
第１抵抗素子Ｒ１の抵抗値＝１０ｋΩ
第２抵抗素子Ｒ２の抵抗値＝１０ｋΩ
抵抗素子Ｒ３の抵抗値＝５００ｋΩ
１－７．第１容量素子Ｃ１等の特性
本形態の電気光学装置１００において、温度検出回路１の静電保護回路１２では、第１容量素子Ｃ１の静電容量は、トランジスタＴｒのゲート電極３３ｔと半導体層３１ｔとの間の静電容量より大きい。特に本形態では、第１容量素子Ｃ１は、第１容量部Ｃ１ａと第２容量部Ｃ１ｂとが並列に電気的に接続された構造になっているため、第１容量素子Ｃ１の静電容量は、ゲート電極３３ｔと半導体層３１ｔとの間の静電容量より大きい。
同様に、第２容量素子Ｃ２の静電容量は、トランジスタＴｒのゲート電極３３ｔと半導体層３１ｔとの間の静電容量より大きい。特に本形態では、第２容量素子Ｃ２は、第３容量部Ｃ２ａと第４容量部Ｃ２ｂとが並列に電気的に接続された構造になっているため、第２容量素子Ｃ２の静電容量は、ゲート電極３３ｔと半導体層３１ｔとの間の静電容量より大きい。
また、図１１に示すように、第１容量素子Ｃ１の第１誘電体層４０ａの厚さｔ４０ａは、トランジスタＴｒのゲート絶縁膜３２の厚さｔ３２より厚い。特に本形態では、第１容量素子Ｃ１の第１誘電体層４０ａは、絶縁膜４３、４８が積層された構造になっているため、第１誘電体層４０ａの厚さｔ４０ａは、トランジスタＴｒのゲート絶縁膜３２の厚さｔ３２より厚い。また、第１容量素子Ｃ１の第２誘電体層４０ｂの厚さｔ４０ｂは、トランジスタＴｒのゲート絶縁膜３２の厚さｔ３２より厚い。特に本形態では、第１容量素子Ｃ１の第２誘電体層４０ｂは、絶縁膜４４、４９が積層された構造になっているため、第２誘電体層４０ｂの厚さｔ４０ｂは、トランジスタＴｒのゲート絶縁膜３２の厚さｔ３２より厚い。
また、図１２に示すように、第２容量素子Ｃ２の第３誘電体層４０ｃの厚さｔ４０ｃは、トランジスタＴｒのゲート絶縁膜３２の厚さｔ３２より厚い。特に本形態では、第２容量素子Ｃ２の第３誘電体層４０ｃは、絶縁膜４３、４８が積層された構造になっているため、第３誘電体層４０ｃの厚さｔ４０ｃは、トランジスタＴｒのゲート絶縁膜３２の厚さｔ３２より厚い。また、第２容量素子Ｃ２の第４誘電体層４０ｄの厚さは、トランジスタＴｒのゲート絶縁膜３２の厚さｔ３２より厚い。特に本形態では、第２容量素子Ｃ２の第４誘電体層４０ｄは、絶縁膜４４、４９が積層された構造になっているため、第４誘電体層４０ｄの厚さは、トランジスタＴｒのゲート絶縁膜３２の厚さｔ３２より厚い。
１－８．本実施形態の作用および効果
図１３は、本発明の実施形態に係る電気光学装置１００におけるサージ電流に対する作用効果を示す説明図である。図１４は、本発明に対する参考例の電気光学装置１００における短絡の検知の課題を示す説明図である。ここで、参考例の電気光学装置１００は、第１容量素子Ｃ１の静電容量がゲート電極３３ｔと半導体層３１ｔとの間の静電容量より小さく、かつ、第１容量素子Ｃ１の第１誘電体層４０ａの厚さｔ４０ａ、および第２誘電体層４０ｂの厚さｔ４０ｂのいずれもが、トランジスタＴｒのゲート絶縁膜３２の厚さより薄い。
以上説明したように、本実施形態において、第１容量素子Ｃ１の静電容量は、ゲート電極３３ｔと半導体層３１ｔとの間の静電容量より大きい。このため、第１基板１０を製造する工程において、第１容量素子Ｃ１およびトランジスタＴｒのゲート電極３３ｔに同じ大きな電荷が加わったときには、静電容量の小さいトランジスタＴｒのゲート容量に加わる電圧は、静電容量の大きな第１容量素子Ｃ１に加わる電圧より高い。また、第１容量素子Ｃ１の第１誘電体層４０ａの厚さｔ４０ａ、および第２誘電体層４０ｂの厚さｔ４０ｂのいずれもが、トランジスタＴｒのゲート絶縁膜３２の厚さｔ３２より厚い。一般的に、誘電体膜の膜厚が厚い方が耐電圧は高くなる。このため、第１容量素子Ｃ１は、トランジスタＴｒより絶縁破壊が発生し難くなる。従って、異常プロセスがあれば、図１３に示すように、トランジスタＴｒが損傷するように誘導できる。つまり、潜在化してしまう第１容量素子Ｃ１のみの損傷をトランジスタＴｒの損傷として顕在化させる。
それ故、検査回路１５２のプローブをアノード端子１０２ａおよびカソード端子１０２ｃに当接させて温度検出回路１に検査用の電圧を印加し、トランジスタＴｒの損傷による異常電流を検出することによって温度検出回路１に不具合が発生したことを検出することができる。
これに対して、参考例の電気光学装置では、第１容量素子Ｃ１の静電容量がゲート電極３３ｔと半導体層３１ｔとの間の静電容量より小さく、かつ、第１容量素子Ｃ１の第１誘電体層４０ａの厚さｔ４０ａ、および第２誘電体層４０ｂの厚さｔ４０ｂのいずれもが、トランジスタＴｒのゲート絶縁膜３２の厚さｔ３２より薄い。このような構成の場合、第１基板１０の製造工程中に、第１容量素子Ｃ１や第２容量素子Ｃ２がトランジスタＴｒよりも破壊されやすくなる場合がある。あるいは、第１基板１０の完成後に想定されるサージ電流に対しても、第１容量素子Ｃ１や第２容量素子Ｃ２がトランジスタＴｒよりも破壊されやすくなる場合がある。特に、第１容量素子Ｃ１が損傷し、かつトランジスタＴｒが正常である場合はその故障の検知が困難である。何故ならば、図１４の第１ケース（ａ）に示すように、第１容量素子Ｃ１には抵抗素子Ｒ３が並列に電気的に接続されているため、第１容量素子Ｃ１の両電極が抵抗素子Ｒ３によって同電位となる。従って、第１容量素子Ｃ１の短絡電流Ｉｓ１はゼロとなるので検出できず、温度検出回路１の異常を適正に検査できないからである。この場合、機能不全の静電保護回路１２となるから所定の保護機能を果たさないことになる。
なお、参考例の電気光学装置において、図１４の第２ケース（ｂ）に示すように、第２容量素子Ｃ２で絶縁破壊が発生した場合には、検査回路１５２から温度検出回路１に検査用の電圧を供給したとき、第２容量素子Ｃ２の短絡電流Ｉｓ２を検出することができるので、温度検出回路１に不具合が発生したことを検出することができる。
２．実施形態２
図１５は、本発明の実施形態２に係る電気光学装置１００の説明図である。図１５には、第１容量素子Ｃ１の平面構成を上段に示し、第１容量素子Ｃ１の断面構成を下段に示してある。なお、本形態の基本的な構成は実施形態１と同様であるため、共通する部分には同一の符号を付してそれらの説明を省略する。
図１５に示すように、本形態において、第１容量素子Ｃ１は、絶縁膜４２と絶縁膜４４との層間に構成されている。より具体的には、絶縁膜４２と絶縁膜４４との層間には、絶縁膜４２の側から絶縁膜４４の側に向かって第１容量電極４ｅ、絶縁膜４３、絶縁膜４８、および第２容量電極５ｅ１が順に積層されている。絶縁膜４３には、第１容量電極４ｅおよび第２容量電極５ｅ１と重なる領域に第１容量電極４ｅの一部を露出させる開口部４３ｅが形成されている。従って、第１容量電極４ｅと第２容量電極５ｅ１とは、開口部４３ｅの内側では絶縁膜４８を介して重なっており、第１容量素子Ｃ１の第１誘電体層４０ａは絶縁膜４８からなる。ここで、第１容量素子Ｃ１は、第１容量部Ｃ１ａのみからなり、実施形態１で説明した第２容量部Ｃ１ｂが設けられていない。
実施形態１の場合、第１容量素子Ｃ１は、第１容量部Ｃ１ａと第２容量部Ｃ１ｂとが重なるスタック構造を成している。従って、第１容量部Ｃ１ａより上層に位置する第２容量部Ｃ１ｂでは、その形成までの付着異物や、成膜表面形状等によって第２誘電体層４０ｂの膜厚不良が発生し、耐圧が低下する可能性がある。そのため、実施形態２では、第１容量素子Ｃ１を第１容量部Ｃ１ａのみ構成とした。このような構成とすることで、第１容量部Ｃ１ａ形成までの製造工程数は第２容量部Ｃ１ｂ形成までの製造工程数よりも少ないので、第１容量素子Ｃ１の耐電圧が低下する確率を小さくできる。従って、歩留まり良く、耐電圧の良好な第１容量素子Ｃ１にできる。
それ故、電気光学装置１００においては、図３に示した各画素１００ａに設けた保持容量５５は、図４に示したように第１保持容量５５１および第２保持容量５５２が重なるスタック構造とし、画素開口率を優先した構成とする。一方で、温度検出回路１における容量素子（特に第１容量素子Ｃ１）は第２容量部Ｃ１ｂを設けない第１容量部Ｃ１ａのみの非スタック構造とし、耐電圧性能を優先とした構成とすることが好適である。このようにすれば、信頼の高い温度検出回路１を備えた明るい電気光学装置１００とすることができる。
さらには、実施形態１の場合、第１容量部Ｃ１ａと第２容量部Ｃ１ｂとが重なるスタック構造を成しているから、平面視したときに第１容量部Ｃ１ａと第２容量部Ｃ１ｂを構成する３個の電極層が重なって見える。従って、外観観察から異常部の推定が困難である。つまり、第１容量部Ｃ１ａと第２容量部Ｃ１ｂのどちらに問題があったのかを判別し難い。しかるに、実施形態２のようにスタック構造でない第１容量部Ｃ１ａのみの構成とすれば、外観観察による異常部の推定が容易である。
また、本形態において、第１誘電体層４０ａを構成する絶縁膜４８は、ゲート絶縁膜３２より膜厚を薄くしてもよい。例えば、絶縁膜４８の厚さは、例えば８５ｎｍであり、ゲート絶縁膜３２の厚さは、例えば１００ｎｍである。さらには、絶縁膜４８をシリコン酸化膜より比誘電率が大きいシリコン窒化膜にしてもよい。その場合はさらに第１容量素子Ｃ１の静電容量を大きくすることが容易となる。このため、第１容量素子Ｃ１の静電容量をトランジスタＴｒのゲート電極３３ｔと半導体層３１ｔとの間の静電容量より大きくすることが容易である。従って、トランジスタＴｒでは、第１容量素子Ｃ１より先に絶縁破壊が発生する等、実施形態１と同様な効果を奏する。
また、本形態において、第１誘電体層４０ａを構成する絶縁膜４８は、開口部４３ｅの外側まで形成されており、開口部４３ｅの外側では、第２容量電極５ｅ１の端部に絶縁膜４３が重なっている。このため、第１容量電極４ｅと第２容量電極５ｅ１とは、開口部４３ｅの外側で絶縁膜４３、４８を介して重なっている。従って、第１容量電極４ｅと第２容量電極５ｅ１との間に介在する絶縁膜の厚さは、第１容量電極４ｅの端部および第２容量電極５ｅ１の端部と平面視で重なる周辺領域では、周辺領域の内側で第１容量電極４ｅと第２容量電極５ｅ１とが平面視で重なる領域より厚い。このような構成にすると、第２容量電極５ｅ１端における電界集中が緩和されるので、第１容量素子Ｃ１の耐電圧を高めることができる。
開口部４３ｅについてはその矩形状の頂点部を丸めると好ましい。このようにすれば、開口部４３ｅにおいて、第１容量電極４ｅと対向する第２容量電極５ｅ１には、平面視で鋭角部がなくなるので、第２容量電極５ｅ１端における電界集中を緩和する。例えば、開口部４３ｅの頂点部の曲率をＲ＝１ｕｍ以上にする。あるいは、開口部４３ｅの頂点部の角度が９０度より大きくなるように構成してもよい。その場合、典型的には直角を成していた頂点部が隅切りされた形状となる。なお、第２容量素子Ｃ２の構成は、第１容量素子Ｃ１と同様であるため、説明を省略する。
３．実施形態３
図１６は、本発明の実施形態３に係る電気光学装置１００の説明図である。図１６には、第１容量素子Ｃ１の平面構成を上段に示し、第１容量素子Ｃ１の断面構成を下段に示してある。なお、本形態の基本的な構成は実施形態１と同様であるため、共通する部分には同一の符号を付してそれらの説明を省略する。
図１６に示すように、本形態では、静電保護回路１２において、第１容量素子Ｃ１は、絶縁膜４２と絶縁膜４４との層間に構成されている。より具体的には、絶縁膜４２の側から絶縁膜４４の側に向かって第１容量電極４ｅ、絶縁膜４３、絶縁膜４８、および第２容量電極５ｅ１が順に積層されている。絶縁膜４３には、第１容量電極４ｅおよび第２容量電極５ｅ１と重なる領域には第１容量電極４ｅの一部を露出させる開口部４３ｅが形成されている。従って、第１容量電極４ｅと第２容量電極５ｅ１とは、開口部４３ｅの内側で絶縁膜４８を介して重なっており、第１容量素子Ｃ１の第１誘電体層４０ａは絶縁膜４８からなる。ここで、第１容量素子Ｃ１は、第１容量部Ｃ１ａのみからなり、実施形態１で説明した第２容量部Ｃ１ｂが設けられていない。
本形態において、第１誘電体層４０ａを構成する絶縁膜４８は、ゲート絶縁膜３２より膜厚が厚い。例えば、絶縁膜４８の厚さｔ４０ａは、例えば１００ｎｍであり、ゲート絶縁膜３２の厚さｔ３２は、例えば８５ｎｍである。一般的に、絶縁膜の膜厚が厚い方が耐電圧を良好にできる。このため、第１容量素子Ｃ１の耐電圧は、トランジスタＴｒのゲート電極３３ｔと半導体層３１ｔとの間の耐電圧より高くすることができる。従って、トランジスタＴｒでは、第１容量素子Ｃ１より先に絶縁破壊が発生する等、実施形態１と同様な効果を奏する。
また、本形態において、第１誘電体層４０ａを構成する絶縁膜４８は、開口部４３ｅの外側まで形成されており、開口部４３ｅの外側では、第２容量電極５ｅ１の端部に絶縁膜４３が重なっている。このため、第１容量電極４ｅと第２容量電極５ｅ１とは、開口部４３ｅの外側で絶縁膜４３、４８を介して重なっている。従って、第１容量電極４ｅと第２容量電極５ｅ１との間に介在する絶縁膜の厚さは、第１容量電極４ｅの端部および第２容量電極５ｅ１の端部と平面視で重なる周辺領域では、周辺領域の内側で第１容量電極４ｅと第２容量電極５ｅ１とが平面視で重なる領域より厚い。このような構成にすると、第２容量電極５ｅ１端における電界集中が緩和されるので、第１容量素子Ｃ１の耐電圧を高めることができる。
本形態において、第１容量素子Ｃ１は、第１容量部Ｃ１ａのみからなり、実施形態１で説明した第２容量部Ｃ１ｂが設けられていない。また、第１誘電体層４０ａを構成する絶縁膜４８は、ゲート絶縁膜３２より膜厚が厚い。このような構成でも、本形態では、第１容量素子Ｃ１の静電容量をトランジスタＴｒのゲート電極３３ｔと半導体層３１ｔとの間の静電容量より大きくすることは可能である。
例えば、絶縁膜４８に用いたシリコン酸化膜の比誘電率を３．９とし、開口部４３ｅの平面積を約１４５００μｍ２とする。この場合、開口部４３ｅを１４５μｍｘ１００μｍの略矩形状とすれば、第１基板１０に配置可能なサイズとなる。かかる構成の場合、第１容量素子Ｃ１の静電容量は約５ｐＦである。
一方、トランジスタＴｒは、複数の並列接続された８個の単位トランジスタ素子に分割され、個々の素子は各々、チャネル幅Ｗ＝１００μｍであり、チャネル長Ｌ＝５μｍである。ここで、ゲート絶縁膜３２の比誘電率を３．９とするならば、ゲート絶縁膜３２の厚さｔ３２は８５ｎｍであるため、単位トランジスタ素子１つ当たりのゲート容量は、約０．２ｐＦとなる。従って、トランジスタＴｒのゲート容量は、約１．６ｐＦである。それ故、第１容量素子Ｃ１の静電容量をトランジスタＴｒのゲート電極３３ｔと半導体層３１ｔとの間の静電容量より大きくすることができる。
４．実施形態４
図１７は、本発明の実施形態４に係る電気光学装置１００の説明図である。図１７には、図３に示す検査領域１７の平面構造を模式的に示してある。なお、本形態の基本的な構成は実施形態１と同様であるため、共通する部分には同一の符号を付してそれらの説明を省略する。
図３に示す検査領域１７には、図５に示す温度検出回路１を構成する温度検出素子１１、トランジスタＴｒ、抵抗素子Ｒ３、および第１容量素子Ｃ１の各々と同層に同時形成された複数の検査用素子ＴＤと、検査用素子ＴＤに電気的に接続された複数の検査端子Ｔ１～Ｔ９が設けられている。なお、検査端子Ｔ１～Ｔ９は、検査プローブが当接されるため、図１に示す端子１０２とは大きさが異なっていることがある。
かかる態様によれば、検査端子Ｔ１、Ｔ２を利用して、温度検出素子１１に対応する検査用素子ＴＤ（１１）の電気特性を検査できる。検査端子Ｔ３、Ｔ４、Ｔ６を利用すれば、トランジスタＴｒに対応する検査用素子ＴＤ（Ｔｒ）の電気特性を検査できる。検査端子Ｔ５、Ｔ６を利用すれば、抵抗素子Ｒ３に対応する検査用素子ＴＤ（Ｒ３）の電気特性を検査できる。検査端子Ｔ７、Ｔ８、Ｔ９を利用すれば、第１容量素子Ｃ１に対応する検査用素子ＴＤ（Ｃ１）の電気特性を検査できる。実施形態１の場合、第１容量素子Ｃ１に対応する検査用素子ＴＤ（Ｃ１）は実際の構成を模してスタック構造としたものを配置してもよい。抵抗素子Ｒ３に対応する検査用素子ＴＤ（Ｒ３）の代わりに、第１抵抗素子Ｒ１や第２抵抗素子Ｒ２に対応する検査用素子を配置してもよい。
また、図３に示したように、検査領域１７を温度検出素子１１や静電保護回路１２が配置された電気光学装置１００の隅部に対応する辺に沿って配置する。このように構成すると、検査領域１７と、温度検出素子１１や静電保護回路１２にある同一の電気素子は、同一露光範囲による加工物となり、かつ近傍に配置されることになる。その結果、検査領域１７と、温度検出素子１１や静電保護回路１２にある同一の電気素子は、その電気特性を近しくできる。従って、検査領域１７の電気素子の測定値から、各電気素子の形成に関する異常を検知することができる。また、温度検出回路１の性能を推定または管理することができる。
５．電子機器の構成例
図１８は、本発明を適用した投射型表示装置１０００の構成例を示すブロック図である。図１９は、図１８に示す光路シフト素子１１０の説明図である。なお、図１８には、偏光板等の図示を省略してある。図１８に示す投射型表示装置１０００は、本発明が適用される電子機器の一例であり、照明装置９０、分離光学系７０、３個の電気光学装置１００Ｒ、１００Ｇ、１００Ｂ、および投射光学系６０を備えている。電気光学装置１００Ｒ、１００Ｇ、１００Ｂは各々、図１～図１７を参照して説明した電気光学装置１００からなる。
照明装置９０は白色光源であり、例えば、レーザー光源やハロゲンランプが用いられる。分離光学系７０は、３個のミラー７１、７２、７５と、ダイクロイックミラー７３、７４とを含む。分離光学系７０は、照明装置９０から射出された白色光を、赤色Ｒ、緑色Ｇ、青色Ｂの３原色に分離する。具体的には、ダイクロイックミラー７４は、赤色Ｒの波長域の光を透過し、緑色Ｇおよび青色Ｂの波長域の光を反射する。ダイクロイックミラー７３は、青色Ｂの波長域の光を透過し、緑色Ｇの波長域の光を反射する。赤色Ｒ、緑色Ｇ、および青色Ｂに対応する光は各々、電気光学装置１００Ｒ、１００Ｇ、１００Ｂに導かれる。
ダイクロイックプリズム６１には、電気光学装置１００Ｒ、１００Ｇ、１００Ｂによって変調された光が各々、三方向から入射する。ダイクロイックプリズム６１は、赤色Ｒ、緑色Ｇ、および青色Ｂの画像が合成される合成光学系を構成している。従って、投射レンズ系６２は、光路シフト素子１１０から射出された合成像をスクリーン８０等の被投射部材に拡大投射し、スクリーン８０等の被投射部材にカラー画像を表示することができる。
その際、制御部１５０は、温度検出回路１での温度検出結果に基づいて電気光学装置１００Ｒ、１００Ｇ、１００Ｂに供給する画像信号に補正を行うことができる。それ故、環境温度等が変動しても、品位の高い投射画像を表示することができる。
また、ダイクロイックプリズム６１において光が出射される側において、一点鎖線で示す光路シフト素子１１０を投射光学系６０に設け、投射画素が視認される位置を所定の期間毎にシフトさせる技術によって解像度を高める構成を採用した場合、液晶層を高速駆動することが必要となる。この場合でも、温度検出回路１での温度検出結果に基づいて、電気光学装置１００Ｒ、１００Ｇ、１００Ｂに供給する画像信号に補正を行う構成や、電気光学装置１００Ｒ、１００Ｇ、１００Ｂの液晶パネル１００ｐの温度を調整する構成を採用すれば、液晶層からなる電気光学層５０を高速駆動することができる。
光路シフト素子１１０は、図１９に示すように、ダイクロイックプリズム６１から出射された光を予め定められた方向にシフトさせる光学素子である。図１９には、液晶パネル１００ｐの各画素１００ａから出射された光が視認される投射画素Ｐｉの位置を光路シフト素子１１０によって第１方向Ｘの一方側Ｘ１に０．５画素ピッチ（＝Ｐ／２）、かつ、第２方向Ｙの一方側Ｙ１に０．５画素ピッチ（＝Ｐ／２）に相当する距離をシフトさせた様子を例示してある。光路シフト素子１１０は透光板を備え、アクチュエータ１６０は、透光板を第１方向Ｘに延在する軸線周り、および第２方向Ｙに延在する軸線周りの一方あるいは双方に揺動させることによって、液晶パネル１００ｐの各画素１００ａから出射された光の光路を光路ＬＡと光路ＬＢとにシフトさせる。
６．他の実施形態
なお、投射型表示装置については、光源部として、各色の光を出射するＬＥＤ光源等を用い、かかるＬＥＤ光源から出射された色光を各々、別の液晶装置に供給するように構成してもよい。
実施形態１～３における第１容量素子Ｃ１と第２容量素子Ｃ２について、各電極の電気的接続先は入れ替えてもよい。例えば、実施形態２の図１５において、中継電極６ｅをゲート配線Ｌｇに電気的に接続し、中継電極６ｇをカソード配線Ｌｃに電気的に接続してもよい。また、第１容量素子Ｃ１を、実施形態２または実施形態３のように非スタック構造の容量素子とし、第２容量素子Ｃ２をスタック構造の容量素子としてもよい。このように構成すれば、故障の検知が困難な第１容量素子Ｃ１の耐電圧を高め、異常電圧が印可されたときはトランジスタＴｒの故障として検知することができる。一方で、故障の検知が容易な第２容量素子Ｃ２は、平面視で配置効率の良いコンパクトなものにできるから、電気光学装置１００への静電保護回路１２の配置が容易となる。トランジスタＴｒや第２容量素子Ｃ２の故障を検知することによって、製造工程の改善も速やかに実施できる。
本発明を適用した電気光学装置１００を備えた電子機器は、上記実施形態の投射型表示装置１０００に限定されない。例えば、ＨＵＤ（ヘッドアップディスプレイ）やＨＭＤ（ヘッドマウントディスプレイ）、パーソナルコンピューター、デジタルスチルカメラ、液晶テレビ等の電子機器に用いてもよい。
１…温度検出回路、２ａ…遮光層、３ａ…走査線、４ａ…第１電極、４ｅ…第１容量電極、４ｆ…第５容量電極、５ａ…第２電極、５ｂ…第３電極、５ｅ、５ｆ…導電膜、５ｅ１…第２容量電極、５ｅ２…第３容量電極、５ｆ１…第６容量電極、５ｆ２…第７容量電極、６ａ…データ線、６ｉ、６ｊ…ソース・ドレイン電極、６ｓ…共通電位線、７ａ…第４電極、７ｅ…第４容量電極、７ｆ…第８容量電極、８ａ…容量線、９ａ…画素電極、１０…第１基板、１０ａ…表示領域、１１…温度検出素子、１１ａ…アノード、１１ｃ…カソード、１２…静電保護回路、１７…検査領域、３０…画素トランジスタ、３１ａ、３１ｈ、３１ｔ…半導体層、３１ｉ、３１ｊ…ソース・ドレイン領域、３２…ゲート絶縁膜、３３ｇ、３３ｔ…ゲート電極、４０ａ…第１誘電体層、４０ｂ…第２誘電体層、４０ｃ…第３誘電体層、４０ｄ…第４誘電体層、４１、４２、４３、４４、４５、４６、４７、４８、４９…絶縁膜、４３ａ、４３ｅ、４４ａ…開口部、５０…電気光学層、６０…投射光学系、６１…ダイクロイックプリズム、６２…投射レンズ系、７０…分離光学系、８０…スクリーン、９０…照明装置、１００、１００Ｂ、１００Ｇ、１００Ｒ…電気光学装置、１００ａ…画素、１００ｐ…液晶パネル、１０２、１０２ｇ…端子、１０２ａ…アノード端子、１０２ｃ…カソード端子、１０４…走査線駆動回路、１０５…プリチャージ回路、１１０…光路シフト素子、１５０…制御部、１５１…温度検出用駆動回路、１５２…検査回路、１６０…アクチュエータ、５５１…第１保持容量、５５２…第２保持容量、１０００…投射型表示装置、Ｄ、Ｄ１～Ｄ５…ダイオード素子、Ｃ１…第１容量素子、Ｃ２…第２容量素子、Ｒ１…第１抵抗素子、Ｒ２…第２抵抗素子、Ｒ３…抵抗素子、ＴＤ…検査用素子、Ｃ１ａ…第１容量部、Ｃ１ｂ…第２容量部、Ｃ２ａ…第３容量部、Ｃ２ｂ…第４容量部、Ｌａ…アノード配線、Ｌｃ…カソード配線、Ｃｎ…接続ノード、Ｌｇ…ゲート配線、Ｉｓ…サージ電流、Ｉｔ…駆動電流、Ｉｓ１、Ｉｓ２…短絡電流、Ｔｒ…トランジスタ、Ｔｒ１～Ｔｒ８…単位トランジスタ素子

Claims (13)

  1. 温度検出素子と、
    前記温度検出素子に並列に電気的に接続されたトランジスタ、前記トランジスタに電気的に接続された第１容量素子、および前記第１容量素子に並列に電気的に接続された抵抗素子を有する静電保護回路と、
    を備え、
    前記トランジスタは、ゲート電極と、半導体層と、前記半導体層と前記ゲート電極の間に設けられたゲート絶縁膜と、を有し、
    前記第１容量素子は、前記抵抗素子の一方の極および前記ゲート電極に電気的に接続された第１容量電極と、前記抵抗素子の他方の極および前記半導体層の一方のソース・ドレイン領域に電気的に接続された第２容量電極と、前記第１容量電極と前記第２容量電極との間に設けられた第１誘電体層と、を含み、
    前記第１容量素子の静電容量は、前記ゲート電極と前記半導体層との間の静電容量より大きいことを特徴とする電気光学装置。
  2. 請求項１に記載の電気光学装置において、
    前記第１誘電体層の厚さは、前記ゲート絶縁膜の厚さよりも厚いことを特徴とする電気光学装置。
  3. 温度検出素子と、
    前記温度検出素子に並列に電気的に接続されたトランジスタ、前記トランジスタに電気的に接続された第１容量素子、および前記第１容量素子に並列に電気的に接続された抵抗素子を有する静電保護回路と、
    を備え、
    前記トランジスタは、ゲート電極と、半導体層と、前記半導体層と前記ゲート電極の間に設けられたゲート絶縁膜と、を有し、
    前記第１容量素子は、前記抵抗素子の一方の極および前記ゲート電極に電気的に接続された第１容量電極と、前記抵抗素子の他方の極および前記半導体層の一方のソース・ドレイン領域に電気的に接続された第２容量電極と、前記第１容量電極と前記第２容量電極との間に設けられた第１誘電体層と、を含み、
    前記第１誘電体層の厚さは、前記ゲート絶縁膜の厚さより厚いことを特徴とする電気光学装置。
  4. 請求項１から３までの何れか一項に記載の電気光学装置において、
    前記第１容量素子は、前記第２容量電極に電気的に接続された第３容量電極と、前記第１容量電極に電気的に接続された第４容量電極と、前記第３容量電極と前記第４容量電極との間に設けられた第２誘電体層と、を有し、
    前記第１誘電体層の膜厚、および前記第２誘電体層の膜厚のいずれもが、前記ゲート絶縁膜の厚さより厚いことを特徴とする電気光学装置。
  5. 請求項４に記載の電気光学装置において、
    前記第１容量電極、前記第２容量電極、前記第３容量電極、および前記第４容量電極は、少なくとも一部が平面視で重なっていることを特徴とする電気光学装置。
  6. 請求項４または５に記載の電気光学装置において、
    前記第２容量電極と前記第３容量電極とは、一体の導電膜によって構成されていることを特徴とする電気光学装置。
  7. 請求項１から６までの何れか一項に記載の電気光学装置において、
    前記第１容量電極と前記第２容量電極との間に介在する絶縁膜の厚さは、前記第１容量電極の端部および前記第２容量電極の端部と平面視で重なる周辺領域では、前記周辺領域の内側で前記第１容量電極と前記第２容量電極とが平面視で重なる領域より厚いことを特徴とする電気光学装置。
  8. 請求項１から７までの何れか一項に記載の電気光学装置において、
    前記第１容量素子と直列に電気的に接続された第２容量素子を備え、
    前記第２容量素子は、前記第１容量電極に電気的に接続された第５容量電極と、前記半導体層の他方のソース・ドレイン領域に電気的に接続された第６容量電極と、前記第５容量電極と前記第６容量電極との間に設けられた第３誘電体層と、を含むことを特徴とする電気光学装置。
  9. 請求項１から８までの何れか一項に記載の電気光学装置において、
    前記トランジスタは、並列に電気的に接続された複数の単位トランジスタ素子を含むことを特徴とする電気光学装置。
  10. 請求項１から９までの何れか一項に記載の電気光学装置において、
    画素電極および保持容量を備えた複数の画素が配列された表示領域を備え、
    前記保持容量は、前記第１容量電極と同層の第１電極と、前記第２容量電極と同層の第２電極と、前記第１誘電体層と同層の誘電体層と、を含むことを特徴とする電気光学装置。
  11. 温度検出素子と、
    前記温度検出素子に並列に電気的に接続されたトランジスタ、前記トランジスタに電気的に接続された第１容量素子、および前記第１容量素子に並列に電気的に接続された抵抗素子を有する静電保護回路と、
    画素電極および保持容量を備えた複数の画素が配列された表示領域と、
    を備え、
    前記トランジスタは、ゲート電極と、半導体層と、前記半導体層と前記ゲート電極の間に設けられたゲート絶縁膜と、を有し、
    前記第１容量素子は、前記抵抗素子の一方の極および前記ゲート電極に電気的に接続された第１容量電極と、前記抵抗素子の他方の極および前記半導体層の一方のソース・ドレイン領域に電気的に接続された第２容量電極と、前記第１容量電極と前記第２容量電極との間に設けられた第１誘電体層と、を含み、
    前記保持容量は、前記第１容量電極と同層の第１電極と、前記第２容量電極と同層の第２電極と、前記第１誘電体層と同層の第２誘電体層と、前記第２電極に電気的に接続された第３電極と、前記第１電極に電気的に接続された第４電極と、前記第３電極と前記第４電極との間に設けられた第３誘電体層と、を含むことを特徴とする電気光学装置。
  12. 請求項１から１１までの何れか一項に記載の電気光学装置において、
    前記温度検出素子、前記トランジスタ、前記抵抗素子、および前記第１容量素子の各々と同層に構成された複数の検査用素子と、前記検査用素子に電気的に接続された複数の検査端子と、を備えることを特徴とする電気光学装置。
  13. 請求項１から１２までの何れか一項に記載の電気光学装置を備えることを特徴とする電子機器。
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