JP2023023918A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】ＨＶＨＣ領域での誤差を低減できる飽和電流特性の導出方法を含む半導体装置の製造方法を提供する。
【解決手段】飽和電流特性を導出することでは、条件を変更しながら被対象物の半導体素子を短絡させて複数の短絡過渡波形を取得することと、複数の短絡過渡波形において所定タイミングでの電流に関する値および電圧に関する値を取得することと、半導体素子の短絡期間に基づく所定期間の過渡熱抵抗を導出することと、短絡過渡波形から取得した電流に関する値および電圧に関する値と、導出した過渡熱抵抗とを用い、被対象物が無発熱状態での飽和電流特性を導出することとを行う。
【選択図】図３

Description

本発明は、半導体装置の製造方法に関するものである。

従来より、自己発熱する半導体素子が形成された半導体装置において、自己発熱していない無発熱状態での飽和電流特性を導出する方法が提案されている（例えば、特許文献１参照）。具体的には、この導出方法では、まず、自己発熱状態での電流、電圧特性を取得する。そして、過渡熱抵抗等を考慮して導出した数式に取得した電流、電圧を代入することにより、無発熱状態での飽和電流特性を導出している。

特開２００９－０７１１１２号公報

しかしながら、上記の導出方法では、自己発熱状態での電流、電圧特性を取得する際、電圧および電流が小さい状態での電流、電圧特性を取得している。このため、上記の導出方法を用いて高電圧、大電流（High Voltage High Current：以下では、HVHCともいう)領域における無発熱状態での飽和電流特性を導出しようとした場合、誤差が大きくなる可能性がある。

本発明は上記点に鑑み、ＨＶＨＣ領域での誤差を低減できる飽和電流特性の導出方法を含む半導体装置の製造方法を提供することを目的とする。

上記目的を達成するための請求項１では、半導体装置の製造方法であって、第１電極（１９）、第２電極（２３）、第１電極と第２電極との間に流れる電流を制御するための制御電極（１５）を有し、自己発熱によって特性が変化する半導体素子が形成された被対象物を用意することと、被対象物の無発熱状態での飽和電流特性を導出することと、を行い、飽和電流特性を導出することでは、条件を変更しながら被対象物の半導体素子を短絡させて複数の短絡過渡波形を取得することと、複数の短絡過渡波形において所定タイミングでの電流に関する値および電圧に関する値を取得することと、半導体素子の短絡期間に基づく所定期間の過渡熱抵抗を導出することと、短絡過渡波形から取得した電流に関する値および電圧に関する値と、導出した過渡熱抵抗とを用い、被対象物が無発熱状態での飽和電流特性を導出することと、を行う。

これによれば、条件を変更しながら半導体素子を短絡させて複数の短絡過渡波形を取得し、複数の短絡過渡波形を用いて無発熱状態での飽和電流特性を導出している。このため、ＨＶＨＣ領域における無発熱状態での飽和電流特性を導出した際の誤差を小さくできる。

なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。

第１実施形態における半導体装置の平面図である。 図１中のII－II線に沿った断面図である。 無発熱状態の飽和電流特性を導出するフローチャートである。 短絡試験を行うための回路図である。 短絡過渡波形を示す図である。 過渡熱抵抗を導出する際に利用したモデルを示す図である。 深さと温度に関する分布との関係を示すシミュレーション結果である。 短絡から１μｓ後の温度分布を示す平面図である。 短絡から１０μｓ後の温度分布を示す平面図である。 短絡から１ｍｓ後の温度分布を示す平面図である。 シミュレーションから導出した過渡熱抵抗を示す図である。 図６および図７から導出した半導体装置の温度とコレクタ電流との関係を示す図である。 無発熱状態のゲート－エミッタ間電圧とコレクタ電流との関係を示す図である。 無発熱状態のコレクタ－エミッタ間電圧とコレクタ電流との関係を示す図である。 導出した短絡過渡波形と、実際に測定した短絡過渡波形との関係を示す図である。 導出した短絡過渡波形と、実際に測定した短絡過渡波形との関係を示す図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

（第１実施形態）
第１実施形態について、図面を参照しつつ説明する。なお、本実施形態の半導体装置Ｓ１は、例えば、自動車等の車両に搭載され、車両用の各種電子装置を駆動するための装置として適用されると好適である。まず、本実施形態の製造方法で製造される半導体装置Ｓ１の構成について説明する。

本実施形態の半導体装置Ｓ１は、図１に示されるように、ＩＧＢＴ素子が形成されたＩＧＢＴ領域１と、ＦＷＤ素子が形成されたＦＷＤ領域２とが共通の半導体基板１０に形成されたＲＣ（すなわち、Reverse Conducting）－ＩＧＢＴとされている。本実施形態では、ＩＧＢＴ素子が半導体素子に相当している。また、特に限定されるものではないが、本実施形態では、ＩＧＢＴ領域１およびＦＷＤ領域２は、一方向に沿って延設されていると共に、延設方向と交差する方向に交互に形成されている。

なお、図１中では、ＩＧＢＴ領域１およびＦＷＤ領域２は、紙面上下方向に沿って延設され、紙面左右方向に交互に形成されている。また、具体的には後述するが、本実施形態では、後述するコレクタ層２１上の部分がＩＧＢＴ領域１とされ、後述するカソード層２２上の部分がＦＷＤ領域２とされている。そして、ＩＧＢＴ領域１およびＦＷＤ領域２と異なる領域は、外周領域３とされ、複数のパッド４等が形成されている。パッド４は、後述するゲート電極１５と接続されてゲート駆動回路と接続されるゲートパッドや、図示しない温度センス等と接続される温度センスパッド等である。

図２に示されるように、半導体基板１０は、ｎ^－型のドリフト層１１を有している。なお、半導体基板１０は、例えば、シリコン基板で構成される。また、本実施形態のドリフト層１１は、不純物濃度が１．０×１０^１５ｃｍ^－３以下とされている。そして、ドリフト層１１上には、ｐ型のベース層１２が形成されている。以下では、半導体基板１０のうちのドリフト層１１よりもベース層１２側の面を半導体基板１０の一面１０ａとし、半導体基板１０のうちの一面１０ａと反対側の面を１０ｂとして説明する。

半導体基板１０には、ベース層１２を貫通してドリフト層１１に達するように複数のトレンチ１３が形成されている。これにより、ベース層１２は、トレンチ１３によって複数個に分離されている。本実施形態では、複数のトレンチ１３は、ＩＧＢＴ領域１およびＦＷＤ領域２にそれぞれ形成され、半導体基板１０の一面１０ａの面方向のうちの一方向に沿って等間隔に形成されたストライプ状とされている。なお、図２中では、各トレンチ１３は、紙面垂直方向に沿って形成されている。

各トレンチ１３は、各トレンチ１３の壁面を覆うように形成されたゲート絶縁膜１４と、このゲート絶縁膜１４の上に形成されたポリシリコン等により構成されるゲート電極１５とにより埋め込まれている。これにより、トレンチゲート構造が構成されている。なお、本実施形態では、ゲート電極１５が制御電極に相当している。

ＩＧＢＴ領域１におけるベース層１２の表層部（すなわち、半導体基板１０の一面１０ａ側）には、ドリフト層１１よりも高不純物濃度とされたｎ^＋型のエミッタ領域１６、およびベース層１２よりも高不純物濃度とされたｐ^＋型のコンタクト領域１７が形成されている。具体的には、エミッタ領域１６は、ベース層１２内において終端し、かつ、トレンチ１３の側面に接するように形成されている。また、コンタクト領域１７は、エミッタ領域１６と同様に、ベース層１２内において終端するように形成されている。

より詳しくは、エミッタ領域１６は、トレンチ１３間の領域において、トレンチ１３の長手方向に沿ってトレンチ１３の側面に接するように棒状に延設され、トレンチ１３の先端よりも内側で終端する構造とされている。また、コンタクト領域１７は、２つのエミッタ領域１６に挟まれてトレンチ１３の長手方向（すなわち、エミッタ領域１６）に沿って棒状に延設されている。なお、コンタクト領域１７は、半導体基板１０の一面１０ａを基準としてエミッタ領域１６よりも深く形成されている。

ＦＷＤ領域２におけるベース層１２の表層部には、ＩＧＢＴ領域１と同様のコンタクト領域１７が形成されている。なお、本実施形態では、ＦＷＤ領域２にエミッタ領域１６が形成されていない例を説明するが、ＦＷＤ領域２にＩＧＢＴ領域１と同様のエミッタ領域１６が形成されていてもよい。

半導体基板１０の一面１０ａ上には、ＢＰＳＧ（Boron Phosphorus Silicon Glassの略)等で構成される層間絶縁膜１８が形成されている。層間絶縁膜１８には、ＩＧＢＴ領域１において、エミッタ領域１６およびコンタクト領域１７を露出させる第１コンタクトホール１８ａが形成されている。層間絶縁膜１８には、ＦＷＤ領域２において、ベース層１２およびコンタクト領域１７を露出させる第２コンタクトホール１８ｂが形成されている。

層間絶縁膜１８上には、上部電極１９が形成されている。上部電極１９は、層間絶縁膜１８に形成された第１コンタクトホール１８ａを通じてエミッタ領域１６およびコンタクト領域１７と電気的に接続されるように形成されている。また、上部電極１９は、層間絶縁膜１８に形成された第２コンタクトホール１８ｂを通じてベース層１２およびコンタクト領域１７と電気的に接続されるように形成されている。つまり、層間絶縁膜１８上には、ＩＧＢＴ領域１においてエミッタ電極として機能し、ＦＷＤ領域２においてアノード電極として機能する上部電極１９が形成されている。

なお、本実施形態では、上部電極１９が第１電極に相当している。また、本実施形態では、ＦＷＤ領域２に形成されたゲート電極１５は、図２とは別断面において上部電極１９と接続され、上部電極１９の電位に維持される。

ドリフト層１１のうちのベース層１２側と反対側（すなわち、半導体基板１０の他面１０ｂ側）には、ドリフト層１１よりも高不純物濃度とされたｎ型のフィールドストップ層（以下では、ＦＳ層という）２０が形成されている。

そして、ＩＧＢＴ領域１では、ＦＳ層２０を挟んでドリフト層１１と反対側にｐ^＋型のコレクタ層２１が形成され、ＦＷＤ領域２では、ＦＳ層２０を挟んでドリフト層１１と反対側にｎ^＋型のカソード層２２が形成されている。つまり、ＦＳ層２０を挟んでドリフト層１１と反対側には、コレクタ層２１とカソード層２２とが隣接して形成されている。そして、ＩＧＢＴ領域１とＦＷＤ領域２とは、半導体基板１０の他面１０ｂ側に形成される層がコレクタ層２１であるかカソード層２２であるかによって区画されている。すなわち、本実施形態では、コレクタ層２１上の部分がＩＧＢＴ領域１とされ、カソード層２２上の部分がＦＷＤ領域２とされている。

コレクタ層２１およびカソード層２２を挟んでドリフト層１１と反対側（すなわち、半導体基板１０の他面１０ｂ）には、コレクタ層２１およびカソード層２２と電気的に接続される下部電極２３が形成されている。つまり、ＩＧＢＴ領域１においてはコレクタ電極として機能し、ＦＷＤ領域２においてはカソード電極として機能する下部電極２３が形成されている。なお、本実施形態では、下部電極２３が第２電極に相当している。

このように構成されることにより、ＩＧＢＴ領域１においては、ベース層１２をベースとし、エミッタ領域１６をエミッタとし、コレクタ層２１をコレクタとするＩＧＢＴ素子が構成される。また、ＦＷＤ領域２においては、ベース層１２およびコンタクト領域１７をアノードとし、ドリフト層１１、ＦＳ層２０、カソード層２２をカソードとしてＰＮ接合されたＦＷＤ素子が構成される。

以上が本実施形態における半導体装置Ｓ１の構成である。本実施形態では、このようにして共通の半導体基板１０にＩＧＢＴ領域１およびＦＷＤ領域２が形成されている。なお、本実施形態では、ｎ型、ｎ^＋型、ｎ^－型が第１導電型となり、ｐ型、ｐ^＋型が第２導電型となる。また、上記のように構成されていることにより、半導体基板１０は、ドリフト層１１、ベース層１２、エミッタ領域１６、コンタクト領域１７、ＦＳ層２０、コレクタ層２１、カソード層２２等を含んで構成される。そして、このような半導体装置Ｓ１では、ゲート電極１５に所定の電圧が印加されると、ベース層１２のうちのトレンチ１３と接する部分に反転層が形成され、反転層を通じてドリフト層１１の厚さ方向に電流が流れる。

次に、上記半導体装置Ｓ１の製造方法について説明する。

まず、一般的な半導体製造プロセスを行い、上記のＩＧＢＴ素子が形成されたＩＧＢＴ領域１およびＦＷＤ素子が形成されたＦＷＤ領域２が形成された被対象物としての半導体装置Ｓ１を用意する。

その後、上記被対象物における無発熱状態での飽和電流特性を導出する。具体的には、無発熱状態での、ゲート電圧－コレクタ電流の特性（以下では、Ｖｇ－Ｉｃ特性ともいう）、およびコレクタ電圧－コレクタ電流の特性（以下では、Ｖｃ－Ｉｃ特性ともいう）を導出する。

以下、無発熱状態での飽和電流特性を導出する導出方法について、図３～図１２を参照しつつ具体的に説明する。

まず、図３に示されるように、ステップＳ１０１にて、被対象物に対して短絡試験を行い、コレクタ電流Ｉｃ、コレクタ－エミッタ間電圧Ｖｃｅ、ゲート－エミッタ間電圧Ｖｇｅに関する短絡過渡波形を取得する。

具体的には、ステップＳ１０１では、図４に示されるように、電源５０に対して半導体装置Ｓ１とコンデンサＣとが並列に配置された短絡試験装置を用いて行う。また、この短絡試験装置では、駆動回路５１からゲート電極１５に調整抵抗５２を介してゲート駆動電圧が印加されるようになっている。なお、図４中のＬｂｕｓ、Ｌｓ、Ｌｇは、回路上の寄生インダクタンス成分を示している。

そして、ステップＳ１０１では、図５に示されるような、コレクタ電流Ｉｃ、コレクタ－エミッタ間電圧Ｖｃｅ、ゲート－エミッタ間電圧Ｖｇｅの短絡過渡波形（すなわち、損失波形）を取得する。また、ステップＳ１０１では、電源５０の電圧、ゲート駆動電圧、環境温度等をそれぞれ変化させ、条件を変更した状態での複数の短絡過渡波形を取得する。なお、短絡過渡波形を取得する際には、ゲート電極１５に印加されるゲート駆動電圧が安定し始める、または安定した後に短絡する短絡過渡波形を取得することが好ましい。

次に、ステップＳ１０２にて、所定タイミングにおけるコレクタ電流Ｉｃ、コレクタ－エミッタ間電圧Ｖｃｅ、ゲート－エミッタ間電圧Ｖｇｅを取得する。本実施形態では、図５に示されるように、コレクタ電流Ｉｃが最大となる時点を所定タイミングとして、この時点におけるコレクタ電流Ｉｃ、コレクタ－エミッタ間電圧Ｖｃｅ、ゲート－エミッタ間電圧Ｖｇｅを取得する。なお、ステップＳ１０２は、ステップＳ１０１にて得られた各短絡過渡波形に対して行う。但し、ステップＳ１０１で得られる短絡過渡波形およびステップＳ１０２で得られる各値は、自己発熱の影響を含んだ値となる。

そして、ステップＳ１０３では、過渡熱抵抗（すなわち、Transient Thermal Resistance）を導出する。本実施形態では、半導体装置Ｓ１が実際に使用される場合のモデルを想定し、当該モデルに基づいた過渡熱シミュレーションを行って過渡熱抵抗を導出する。本実施形態では、図６に示されるように、過渡熱シミュレーションを行うモデルとして、半導体装置Ｓ１が一対のリードフレーム６１、６２の間にはんだで構成される接合部材６３、６４を介して配置され、これらがモールド樹脂６５で封止された半導体モジュールを想定する。なお、このモデルにおけるモールド樹脂６５は、各リードフレーム６１、６２における半導体装置Ｓ１側と反対側が露出する両面放熱構造となるようにモールド樹脂６５が配置されている。

ここで、上記のように形成されるＩＧＢＴ素子は、本発明者らの検討によれば、短絡動作時の温度上昇分布および発熱密度分布が図７のようになることが確認された。なお、図７は、上記半導体装置Ｓ１を用いたシミュレーション結果であり、温度上昇量をΔＴｊとし、発熱密度をHeat densityとし、半導体基板１０の一面１０ａからの深さをDepthとして示している。また、図７は、短絡動作時の半導体装置Ｓ１における厚さ方向の温度上昇分布と発熱密度分布を示しており、時間１μｓにおいて、温度上昇量および発熱密度をｘｙ平面で面積分したｚ軸方向の温度上昇分布と発熱密度分布を示している。但し、ここでのｘｙ平面とは、半導体基板１０の面方向に沿った平面であり、ｚ軸方向とは、半導体基板１０の厚さ方向に沿った方向である。また、図７は、電源５０の電圧を５２０Ｖ、ゲート駆動電圧を１１Ｖ、オン時間を１１．５μｓとした際のシミュレーション結果である。そして、図７は、半導体基板１０の一面１０ａを基準（すなわち、図７中のDepthを０）とし、上部電極１９の厚さを５μｍとし、半導体基板１０の厚さを７５μｍとした場合のシミュレーション結果である。

図７に示されるように、温度上昇分布および発熱密度分布は、同じ傾向で変化していることが確認される。また、温度上昇分布および発熱密度分布より、ＩＧＢＴ素子では、主にドリフト層１１が発熱領域となっていることが確認される。

また、短絡動作時の半導体装置Ｓ１の面内温度分布は、図８Ａ～図８Ｃに示されるようになる。なお、図８Ａ～図８Ｃは、ＩＧＢＴ素子（すなわち、ＩＧＢＴ領域１）のドリフト層１１を発熱領域とし、瞬時電力１ＭＷ、パルス幅１μｓの条件で過渡熱シミュレーションを行った結果である。

図８Ａおよび図８Ｂに示されるように、１０μｓ以下の短期間では、ＩＧＢＴ領域１のみで一様に温度上昇していることが確認され、発熱部（すなわち、ＩＧＢＴ領域１）で断熱加熱の状態となっていることが確認される。そして、図８Ｃに示されるように、１ｍｓのような長期間となると、ＩＧＢＴ領域１からＦＷＤ領域２や外周領域３へと熱が広がることが確認される。つまり、本実施形態のようなＩＧＢＴ素子は、短期間では、ＩＧＢＴ領域１において断熱過程で加熱する素子（以下では、断熱加熱素子ともいう）であることが確認される。また、本発明者らの検討によれば、本実施形態のようなＩＧＢＴ素子は、短絡期間が数～数十μｍ以下となることが確認されている。このため、本実施形態のＩＧＢＴ素子は、短絡期間では断熱加熱素子であるといえる。

そして、ＩＧＢＴ領域１におけるドリフト層１１が１Ｗ発熱時の温度の時刻歴から過渡熱抵抗を導出すると、図９に示されるようになる。図９に示されるように、数十μｓ以下の短期間（すなわち、ＩＧＢＴ素子の短絡期間）では、過渡熱抵抗が時間の１乗に比例することが確認される。

なお、半導体装置Ｓ１に形成されるＩＧＢＴ素子は、上記のように短絡期間においては断熱加熱素子となる。そして、断熱加熱の理論式は、過渡熱抵抗をＺｔｈとし、温度上昇量をΔＴｊとし、発熱量をＰとし、発熱密度をρｔｈとし、密度をρとし、比熱をＣｐとし、パルス時間をｔとすると、次式で示される。

（数１）Ｚｔｈ＝ΔＴｊ／Ｐ＝｛ρｔｈ／（ρ×Ｃｐ）｝×ｔ
したがって、本実施形態のように短絡する半導体素子が短絡期間において断熱加熱素子となる場合には、過渡熱抵抗を上記数式１から導出するようにしてもよい。

続いて、ステップＳ１０４にて、ＨＶＨＣ領域における無発熱状態での飽和電流特性を導出する。具体的には、ステップＳ１０２にて図５の短絡過渡波形から取得した各値、ステップＳ１０３で導出した過渡熱抵抗より、電流、電圧を取得した時点での半導体装置Ｓ１のＩＧＢＴ領域１における温度上昇量ΔＴｊを算出する。そして、半導体装置Ｓ１の温度をＴｊ、環境温度（すなわち、半導体装置Ｓ１の初期温度）をＴａとし、Ｔｊ＝ΔＴｊ＋Ｔａとしてプロットすると、図１０に示されるようになる。

なお、図１０は、環境温度およびゲート－エミッタ間電圧Ｖｇｅを変化させた場合のシミュレーション結果である。また、図１０は、各ゲート－エミッタ間電圧Ｖｇｅにおいて４点をプロットしているが、紙面左側のプロットから順に、環境温度が－４０℃、２５℃、１００℃、１７５℃の場合の値を示している。

図１０に示されるように、環境温度が同じ場合では、コレクタ電流Ｉｃ（すなわち、ゲート－エミッタ間電圧Ｖｇｅ）が高くなるほど半導体装置Ｓ１の温度Ｔｊが高くなっていることが確認され、自己発熱によって初期温度Ｔａからのずれが大きくなることが確認される。そして、各ゲート－エミッタ間電圧Ｖｇｅの測定点の近似式の傾き（すなわち、ΔＩｃ／ΔＴｊ）からＴｊ＝Ｔａとなるコレクタ電流Ｉｃを算出する。その後、算出したコレクタ電流Ｉｃより、無発熱状態でのＶｇｅ－Ｉｃ特性を導出すると図１１のように示され、無発熱状態でのＶｃｅ－Ｉｃ特性を導出すると図１２のように示される。

なお、図１１中の各プロットは、導出した無発熱状態でのＶｇｅ－Ｉｃ特性であり、各プロットを結ぶ線がシミュレーションにより導出した無発熱状態でのＶｇｅ－Ｉｃ特性である。同様に、図１２中の各プロットは、導出した無発熱状態でのＶｃｅ－Ｉｃ特性であり、各プロットを結ぶ線がシミュレーションにより導出した無発熱状態でのＶｃｅ－Ｉｃ特性である。また、図１１は、無発熱状態の特性を示しており、半導体装置Ｓ１の温度Ｔｊは、環境温度と等しくなっている。

以上が本実施形態における無発熱状態での飽和電流特性の導出方法である。そして、図１３および図１４に、本発明者らが実際に導出した飽和電流特性に基づく短絡過渡波形と、実際に測定した測定結果の短絡過渡波形を示す。なお、図１３は、図６のような半導体モジュールでの比較を示しており、図１４は、実際に使用されるインバータ等のシステムに半導体装置Ｓ１を組み込んだ場合の比較を示している。図１３および図１４に示されるように、本実施形態の製造方法に含まれる導出方法を用いることにより、短絡時の短絡過渡波形を精度よく再現できていることが確認される。

以上説明した本実施形態によれば、条件を変更しながらＩＧＢＴ素子を短絡させた複数の短絡過渡波形を取得し、複数の短絡過渡波形を用いて無発熱状態での飽和電流特性を導出している。このため、発熱密度が１ＭＷ／ｃｍ^２を超えるようなＨＶＨＣ領域における無発熱状態での飽和電流特性を導出しても、誤差を小さくできる。これにより、短絡動作時等におけるＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasisの略）シミュレーションの信頼性を向上できると共に、回路保護設計の机上検討等を好適に行うことができる。

（１）本実施形態では、過渡熱抵抗を導出する際、実際に使用される状態に基づいたモデルを用いて過渡熱抵抗を導出する。このため、実際の使用時との誤差が大きくなることを抑制できる。

（２）本実施形態では、半導体素子として、断熱加熱素子としてのＩＧＢＴ素子が形成されている。このため、過渡熱抵抗を導出する際、断熱加熱の理論式によっても過渡熱抵抗を導出できる。

（他の実施形態）
本開示は、実施形態に準拠して記述されたが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

例えば、上記第１実施形態では、ＩＧＢＴ領域１およびＦＷＤ領域２を有する半導体装置Ｓ１の製造方法について説明した。しかしながら、上記第１実施形態における飽和電流特性の導出方法は、ＩＧＢＴ素子のみを有する半導体装置Ｓ１の製造方法に適用することもできるし、他の半導体素子が形成された半導体装置Ｓ１の製造方法に適用することもできる。

例えば、半導体装置Ｓ１は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistorの略）素子等が形成されて構成されていてもよい。なお、本発明者らの検討によれば、ＭＯＳＦＥＴ素子は、短絡期間においては断熱加熱素子とはならないことが確認された。このため、ＭＯＳＦＥＴ素子が形成された半導体装置Ｓ１の製造方法に上記第１実施形態の導出方法を適用する場合、ステップＳ１０３の過渡熱抵抗を導出する際には、モデルを用いたシミュレーションによって過渡熱抵抗を導出することが好ましい。一方、断熱加熱素子が形成されている半導体装置Ｓ１を製造する場合には、上記第１実施形態の導出方法をそのまま適用することができる。短絡期間において断熱加熱素子となるのは、本発明者らの検討によれば、ドリフト層１１の厚さ方向（すなわち、被対象物の厚さ方向）に電流を流す縦型半導体素子であって、ドリフト層１１の不純物濃度が１．０×１０^１５ｃｍ^－３以下とされている半導体素子であることが確認された。例えば、このような半導体素子としては、ＩＧＢＴ素子の他に、スーパージャンクション構造を有するＭＯＳＦＥＴ素子等が挙げられる。なお、スーパージャンクション構造とは、半導体基板１０の面方向における一方向において、ｎ型カラム領域とｐ型カラム領域とが交互に配置された構造である。

また、半導体装置Ｓ１は、ドリフト層１１の面方向（すなわち、被対象物の面方向）に電流を流す横型半導体素子が形成されて構成されていてもよい。但し、横型半導体素子は、断熱加熱素子とはなり難いため、ステップＳ１０３の過渡熱抵抗を導出する際には、モデルを用いたシミュレーションによって過渡熱抵抗を導出することが好ましい。

そして、半導体装置Ｓ１としてＩＧＢＴ素子等を形成する場合、ゲート電極１５は、トレンチゲート型であってもよいし、プレーナゲート型であってもよい。

さらに、半導体装置Ｓ１を構成する半導体基板１０は、シリコン基板ではなく、炭化珪素基板や窒化ガリウム基板で構成されていてもよい。

１５ ゲート電極（制御電極）
１９ 上部電極（第１電極）
２３ 下部電極（第２電極）

Claims (4)

1. 半導体装置の製造方法であって、
   第１電極（１９）、第２電極（２３）、前記第１電極と前記第２電極との間に流れる電流を制御するための制御電極（１５）を有し、自己発熱によって特性が変化する半導体素子が形成された被対象物を用意することと、
   前記被対象物の無発熱状態での飽和電流特性を導出することと、を行い、
   前記飽和電流特性を導出することでは、条件を変更しながら前記被対象物の半導体素子を短絡させて複数の短絡過渡波形を取得することと、前記複数の短絡過渡波形において所定タイミングでの電流に関する値および電圧に関する値を取得することと、前記半導体素子の短絡期間に基づく所定期間の過渡熱抵抗を導出することと、前記短絡過渡波形から取得した電流に関する値および電圧に関する値と、導出した前記過渡熱抵抗とを用い、前記被対象物が無発熱状態での飽和電流特性を導出することと、を行う半導体装置の製造方法。
2. 前記過渡熱抵抗を導出することでは、前記被対象物が使用される状態に基づいたモデルを用いたシミュレーションによって前記過渡熱抵抗を導出する請求項１に記載の半導体装置の製造方法。
3. 前記被対象物を用意することでは、不純物濃度が１．０×１０^１５ｃｍ^－３以下とされたドリフト層（１１）を有すると共に前記ドリフト層内を前記被対象物の厚さ方向に沿って電流を流す前記半導体素子が形成された前記被対象物を用意し、
   前記過渡熱抵抗を導出することでは、断熱加熱の理論式に基づいて前記過渡熱抵抗を導出する請求項１に記載の半導体装置の製造方法。
4. 前記半導体素子は、ＩＧＢＴ素子またはスーパージャンクション構造を有するＭＯＳＦＥＴ素子である請求項３に記載の半導体装置の製造方法。

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